JP2013232647A - 縦方向に集積化される背面照射型イメージセンサ装置 - Google Patents

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Abstract

【課題】縦方向に集積化される背面照射型イメージセンサの装置を提供する。
【解決手段】背面照射型イメージセンサは、フォトダイオードおよび第一チップ中に位置する第一トランジスタを含み、第一トランジスタはフォトダイオードに電気的に結合される。背面照射型イメージセンサは、さらに、第二チップ中に形成される第二トランジスタおよび第三チップ中に形成される複数のロジック回路を含み、第二チップは第一チップに積層され、第三チップは第二チップに積層される。ロジック回路、第二トランジスタおよび第一トランジスタは、複数のボンディングパッドおよび貫通ビアを介して互いに結合される。
【選択図】図１３

Description

本発明は、イメージセンサ装置に関するものであって、特に、裏面照射型イメージセンサに関するものである。
科学技術の進歩に伴い、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、それに本来備わっている利点のため、従来の電荷結合素子（ＣＣＤ）よりも普及しつつある。特に、ＣＭＯＳイメージセンサは、高い画像取り込み速度（high image acquisition rate）、低動作電圧（lower operating voltage）、低消費電力（lower power consumption）および高い雑音排除能力（higher noise immunity）を有する。加えて、ＣＭＯＳイメージセンサは、ロジックおよびメモリ素子と同じウェハ量産ライン（high volume wafer processing lines）上で組み立てられ得る。その結果、ＣＭＯＳイメージチップは、イメージセンサおよび例えば増幅器、Ａ／Ｄコンバータ等の全ての必須のロジック素子の両方を含み得る。
ＣＭＯＳイメージセンサは、画素化された金属酸化物半導体である。ＣＭＯＳイメージセンサは、一般的に、感光性の画像素子（light sensitive picture elements（画素（pixels）））のアレイを含み、各素子は、トランジスタ（スイッチングトランジスタおよびリセットトランジスタ）、キャパシタおよび感光性素子（たとえば、フォトダイオードなど）を含み得る。ＣＭＯＳイメージセンサは、光子を電子に変換するために感光性ＣＭＯＳ回路を利用する。感光性ＣＭＯＳ回路は、一般に、シリコン基板中に形成されるフォトダイオードを含む。フォトダイオードが光に露出されると、電荷がフォトダイオード中に誘導される。光が目標物（subject scene）から画素上に入射する時、各画素は画素上に届く光量に比例して電子を生成し得る。さらに、電子は画素中で電圧信号に変換され、そしてさらに、Ａ／Ｄコンバータにより、デジタル信号へと変換される。複数の周辺回路は、デジタル信号を受信し、そして、デジタル信号を処理して、目標物のイメージを表示する。
ＣＭＯＳイメージセンサは、複数の追加の層、例えば、基板頂部に形成される誘電層および相互接続金属層などを含み、相互接続層はフォトダイオードを周辺回路と連結させるために使用される。ＣＭＯＳイメージセンサにおける追加の層を有する面は通常、前面と称され、基板を有する面は背面と称される。光路の相違に基づき、ＣＭＯＳイメージセンサは、前面照射型（ＦＳＩ）イメージセンサおよび背面照射型（ＢＳＩ）イメージセンサの二種に分類される。
ＦＳＩイメージセンサにおいて、目標物からの光は、ＣＭＯＳイメージセンサの前面に入射し、誘電層および相互接続層を通過して、最終的にフォトダイオードに届く。光路中の追加の層（例えば、不透明層および反射性金属層など）は、フォトダイオードにより取り込まれる光の量を制限し、量子効率を減少させる。これに対し、ＢＳＩイメージセンサにおいては、追加の層（例えば、金属層など）による障害（obstruction）がない。光は、ＣＭＯＳイメージセンサの背面に入射する。その結果、光は、直接路（direct path）により、フォトダイオードに当たる。このような直接路は、電子に変換される光子の数を増加させる。
本発明は、垂直に集積化される背面照射型イメージセンサ（vertically integrated backside illuminated image sensor）装置を提供することを目的とする。
本発明の一態様による背面照射型イメージセンサは、フォトダイオードおよび第一チップ中に位置する第一トランジスタを含み、第一トランジスタはフォトダイオードに電気的に接続される。背面照射型イメージセンサは、さらに、第二チップ中に形成される第二トランジスタおよび第三チップ中に形成される複数のロジック回路を含み、第二チップは第一チップに積層され、第三チップは第二チップに積層される。ロジック回路、第二トランジスタおよび第一トランジスタは、複数のボンディングパッドおよび貫通ビアを介して互いに接続される。
積層半導体構造の有利な特性は、フォトダイオードおよび例えばデータ処理回路などのロジック回路が、種々のプロセスノードを用いて製造され得ることである。例えば、ロジック回路がより微細なプロセスノードで製造され得るので、ロジック回路のコストと密度が改善される。加えて、フォトダイオードおよびロジック回路が、三次元チップに縦方向に集積化（vertically integrated）される。このような三次元チップは、フォームファクターをさらに減少させるのに有用である。さらに、三次元チップ系のイメージセンサは、消費電力消耗を低下させ、そして、寄生容量（parasitic capacitance）干渉を防止するという顕著な効果を奏する。
一態様による４トランジスタ型背面照射型イメージセンサを示す図である。 一態様による背面照射型イメージセンサの断面図である。 別の態様による背面照射型イメージセンサの断面図である。 一態様による図２に示される背面照射型イメージセンサの画素の詳細な断面および対応するロジック回路を示す図である。 一態様による図３に示される背面照射型イメージセンサの画素の詳細な断面および対応するロジック回路を示す図である。 一態様による前面イオン注入プロセスが基板上で実行される場合の背面照射型イメージセンサウェハの断面図である。 一態様による図６に示されるフォトアクティブ領域上に追加の前面層が形成された後の半導体装置の断面図である。 一態様によるウェハが反転され、そしてキャリアに接合された後の背面照射型イメージセンサウェハの断面図である。 一態様による図８に示される背面照射型イメージセンサウェハに対して薄化プロセスがウェハの背面に適用された後のウェハの断面図である。 一態様による図９に示されるウェハの背面にＰ+イオンドープ層が形成された後の背面照射型イメージセンサウェハの断面図である。 一態様によるカラーフィルター層が図１０に示される背面照射型イメージセンサウェハに適用された後の断面図である。 一態様によるマイクロレンズ層が図１１に示される背面照射型イメージセンサウェハに適用された後の断面図である。 一態様による図３に示される背面照射型イメージセンサの製造方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による図３に示される背面照射型イメージセンサを製造する別の方法を示す図である。 一態様による背面照射型イメージセンサの製造方法のフローチャートである。
図１は、一態様による４トランジスタ型背面照射型イメージセンサ（four-transistor backside illuminated image sensor）を示す図である。４トランジスタ型背面照射型イメージセンサ１００は、第一半導体ウェハ（図示しない）内に製造される第一部分１００Ａおよび第二半導体ウェハ（図示しない）内に製造される第二部分１００Ｂを含む。さらに特には、第二半導体ウェハを第一半導体ウェハの上に積層し、そして、例えばボンディングパッドなどの複数の相互接続により２個の半導体ウェハを一緒に接合することにより、第一半導体ウェハ中の回路が電気的に第二半導体ウェハ中の回路に接続される。積層ダイ構造の詳細は、図２を参照して以下に記載される。
第一部分１００Ａは、直列につながれたフォトダイオードＰＤおよび第一トランジスタＭ１を含む。特には、フォトダイオードＰＤは、接地されているアノードおよび第一トランジスタＭ１のソースに接続されるカソードを有する。一態様によると、第一トランジスタＭ１は電荷転送用トランジスタであり、移送ラインに接続されるゲートを有する。第一トランジスタＭ１のドレインは、複数のボンディングパッド（ここでは示されていないが図２に図示される）により、第二部分１００Ｂに接続される。
第二部分１００Ｂは、第二トランジスタＭ２、第三トランジスタＭ３および第四トランジスタＭ４を含む。第一トランジスタＭ１のドレインは、第二トランジスタＭ２のソースと第三トランジスタＭ３のゲートとに接続される。リセットトランジスタとして機能する第二トランジスタＭ２は、リセットラインＲＳＴに接続されるゲートを有する。第二トランジスタＭ２のドレインは、電圧源ＶＤＤに接続される。第二トランジスタＭ２が、第三トランジスタＭ３のゲートで電圧をプリセットするために用いられる。第三トランジスタＭ３のドレインは、電圧源ＶＤＤに接続され、そして第三トランジスタＭ３のソースは、第四トランジスタＭ４に接続される。第三トランジスタＭ３はソースフォロアーであり、高いインピーダンス出力（high impedance output）を４トランジスタ型イメージセンサ１００に提供する。第四トランジスタＭ４は、セレクトトランジスタとして機能する。第四トランジスタＭ４のゲートは、セレクトラインＳＥＬに接続される。第四トランジスタＭ４のソースは、出力ラインに接続され、出力ラインはデータ処理回路（図示しない）に接続される。
作動中、光は、フォトダイオードＰＤのフォトアクティブ領域に入射する。結果として、フォトダイオードＰＤは、光の強度または輝度に比例して電荷を生じる。第一トランジスタＭ１のゲートに供給されるトラスファー信号が第一トランジスタＭ１を有効にして、電荷が移送される。第一トランジスタＭ１により、フォトダイオードＰＤから移送される電荷は、第三トランジスタＭ３を有効にし、これにより、フォトダイオードＰＤにより生成される電荷に比例して、電荷が電圧源ＶＤＤから第三トランジスタＭ３を介して、第四トランジスタＭ４に到達することが可能となる。サンプリングが必要とされる場合、セレクトラインＳＥＬを有効とすることにより、電荷は第四トランジスタＭ４を介して第四トランジスタＭ４の出力端に接続されるデータ処理回路（図示しない）に到達する。
注目すべきことは、図１は、背面照射型イメージセンサ中の単一画素を示す図であることである。図１に示される画素の回路図は繰り返されてもよく、そして、多数の画素を有する背面照射型イメージセンサが提供されるように回路が加えられてもよい。さらに注目すべきことは、図１は４トランジスタ型構造にある画素を示しているが、当業者なら理解できるように、これは単なる例示にすぎず、本発明はこれに限定される訳ではない。当業者なら理解できるように、多数の変形例、代替手段および修飾例が存在する。例えば、各種実施態様として３トランジスタ型画素、５トランジスタ型画素等が挙げられるがこれらに限定される訳ではない。
図２は、一態様による背面照射型イメージセンサの断面図である。背面照射型イメージセンサ２００は４個の画素を含む。各画素は、第一部分１００Ａおよび第二部分１００Ｂを含む。第一部分１００Ａと第二部分１００Ｂは両方ともに、イメージセンサ１００と総称される。図２に示されるように、イメージセンサ１００は第一半導体ウェハ１１０に組み込まれる。
図２に示されるように、第二半導体ウェハ１２０は、第一半導体ウェハ１１０の頂部に積層される。複数のボンディングパッドが、第一半導体ウェハ１１０と第二半導体ウェハ１２０中にそれぞれ形成される。さらに、第二半導体ウェハ１２０の一面側（背面側；裏面側；第一側）に位置するボンディングパッド（例えば、ボンディングパッド１２３）は、第一半導体ウェハ１１０に位置するそれらの対応するボンディングパッド（例えば、ボンディングパッド１１３）と、対面して整列している。第一半導体ウェハ１１０および第二半導体ウェハ１２０は、例えば直接ボンディング（direct bonding）などの適切な接合技術により互いに接合される。直接接合プロセスは図８を参照して以下に記述される。
一態様によると、図２に示されるボンディングパッドは円形であってもよい。ボンディングパッド（例えばボンディングパッド１１３）の直径は、イメージセンサ画素のピッチ（例えば第一部分１１０Ａ）より小さい。しかし、ボンディングパッドの直径は、イメージセンサ画素のピッチよりも大きくてもよい。例えば、隣接するイメージセンサ画素のボンディングパッドが異なる列に設置され、交錯（staggering）ボンディングパッドを形成してもよい。このような交錯ボンディングパッドは、ボンディングパッドがイメージセンサ画素のピッチより大きい直径を有することを可能にさせ得る。
第二半導体ウェハ１２０はロジック回路１００Ｃを含んでいてもよい。ロジック回路１００Ｃはアナログデジタルコンバータ（analog-to-digital converter）であってもよい。しかし、ロジック回路１００Ｃはまた、背面照射型イメージセンサ内で用いられ得る多くの機能回路の典型にすぎない。例えば、ロジック回路１００Ｃはデータ処理回路でもあり得、多数の実施態様はまた、背面照射型イメージセンサに接続される、例えばメモリ回路、バイアス回路、参照回路などの他の別の回路を含んでもよい。
第二半導体ウェハ１２０は、複数のシリコン貫通ビア（through silicon vias）１５２を含んでいてもよい。シリコン貫通ビア１５２は、適切なフォトリソグラフィおよびエッチング技術を用いて、第二半導体ウェハ１２０を貫通して形成され得る。一般的に、これらのフォトリソグラフィ技術は、フォトレジスト材を積層させる工程を含んでおり、ここで、フォトレジスト材は、第二半導体ウェハ１２０をマスクし、露光され、除去されるべき第二半導体ウェハ１２０の部分を露出させる。残ったフォトレジスト材は、その下層の材料を、例えばエッチングなどの後続の工程の影響から保護する。
エッチングプロセスは複数の開口を生成する。一態様によると、開口は、約１０μｍから約１００μｍの範囲の直径を有する。シリコン貫通ビア製造プロセスに従えば、製造工程は、シード層（seed layer）の積層工程、導電材をシード層上にめっきする工程、および、化学機械研磨（ＣＭＰ）プロセスを適用する工程を含む。
ロジック回路１００Ｃは、例えばアルミニウム銅パッド１３２などの複数の入力／出力端に接続され得る。図２に示されるように、アルミニウム銅パッド１３２は、第二半導体ウェハ１２０の他面側（正面側；表面側；第二側）に形成される。アルミニウム銅パッド１３２は、シリコン貫通ビア１５２および相互接続金属線１５４により形成される導電経路により、ロジック回路１００Ｃに電気的に接続され得る。フォトダイオードに隣接して形成される入力／出力端を有する従来の背面照射型イメージセンサと比較すると、図２に示される構造は、アルミニウム銅パッド１３２を第二半導体ウェハ１２０の他面側に形成することにより、背面照射型イメージセンサのフォームファクターをさらに縮小させ得る。入力／出力端を第二半導体ウェハ１２０上に形成させる長所は、背面照射型イメージセンサ２００の密度および量子効率が結果的に改善されることである。
図３は、別の態様による、背面照射型イメージセンサの断面図である。背面照射型イメージセンサ３００は、ロジック回路１００Ｃが第三半導体ウェハ１３０中に形成されることを除いて、図２に示される背面照射型イメージセンサ２００と同様である。図３に示されるように、第三半導体ウェハ１３０は、第二ウェア１２０の頂部に積層される。特には、第三半導体ウェハ１３０の一面側は、複数の相互接続コンポーネント１２５を介して、第二半導体ウェハ１２０の他面側に接合される。一態様によると、相互接続コンポーネント１２５は、複数のマイクロバンプにより形成されてもよい。
ロジック回路１００Ｃは、複数の入力／出力端１３２に接続され得る。一態様によると、入力／出力端１３２は、複数のアルミニウム銅パッドであり得る。図３に示されるように、アルミニウム銅パッド１３２は、第三半導体ウェハ１３０の他面側に形成される。アルミニウム銅パッド１３２は、シリコン貫通ビア１３６および相互接続金属線１３４により形成される導電経路により、電気的にロジック回路１００Ｃに接続され得る。一方、アルミニウム銅パッド１３２はまた、第二半導体ウェハ１２０の回路に信号チャネルを提供する。図３に示されるように、このような信号チャネルは、第三半導体ウェハ１３０中のシリコン貫通ビア１３６、第二半導体ウェハ１２０と第三半導体ウェハ１３０と間に形成されるマイクロバンプ１２５、および、第二半導体ウェハ１２０中のシリコン貫通ビアにより形成される。
図４は、一態様による、図２に示される背面照射型イメージセンサの画素およびそれに対応するロジック回路を示す詳細な断面図である。背面照射型イメージセンサ４００は、第一半導体ウェハ１１０および第二半導体ウェハ１２０を含む積層半導体構造中に形成される。第一半導体ウェハ１１０は、従来のＣＭＯＳプロセス技術により製造される。特には、第一半導体ウェハ１１０は、シリコン基板上のエピタキシャル層を含む。背面照射型イメージセンサの製造プロセスによると、シリコン基板は、エピタキシャル層が露出するまで、背面薄化プロセスで除去される。図４に示されるように、エピタキシャル層１０３の一部は残る。Ｐ型フォトアクティブ領域１０５およびＮ型フォトアクティブ領域１０４が、残っているエピタキシャル層１０３中に形成される。
例えばＰ型フォトアクティブ領域１０５およびＮ型フォトアクティブ領域１０４などのフォトアクティブ領域はＰＮ接合を形成してもよく、ＰＮ接合は、図１に示されるフォトダイオードＰＤに対応するフォトダイオードとして機能する。一態様によると、フォトアクティブ領域（例えば、Ｎ型フォトアクティブ領域１０４およびＰ型フォトアクティブ領域１０５など）は、Ｐ型半導体基板（図示しない）から成長されるエピタキシャル層１０３上に形成される。
第一半導体ウェハ１１０は、さらに、エピタキシャル層１０３中に形成される隔離領域１１４を含む。図４に示されるように、フォトアクティブ領域１０４および１０５は隔離領域により囲まれる。特には、隔離領域は、隣接する画素（図示しない）からのクロストークおよび干渉を防止するために有用である。一態様によると、隔離領域１１４は例えばボロン、ＢＦ2などのＰ型材料で形成されてもよい。追加的には、隔離領域１１４は、シャロートレンチアイソレーション（ＳＴＩ）構造（図示しない）を含んでいてもよい。一態様によると、隔離領域１１４のドーピング濃度は約１０12／ｃｍ3である。隔離領域１１４は約０から２μｍの範囲のドーピング深さを有する。
第一半導体ウェハ１１０は、図１の第一トランジスタＭ１に対応するトランジスタを含んでもよい。トランジスタはゲート電極２０４を含む。特には、トランジスタは、フォトアクティブ領域１０４および１０５に入射する光の強度または輝度に関連する信号を生成し得る。一態様によると、トランジスタは電荷転送用トランジスタであってもよい。しかし、トランジスタは、背面照射型イメージセンサ内で用いられ得る多くの種類の機能トランジスタの一例にすぎない。例えば、図４に示されるトランジスタは電荷転送用トランジスタであるが、様々な実施例は、背面照射型イメージセンサ３００内に配置される、例えばリセットトランジスタ、ソースフォロアートランジスタまたはセレクトトランジスタなどの他のトランジスタを含んでもよい。イメージセンサに用いられ得る全ての適切なトランジスタおよびその配置は本発明の保護範囲に含まれる。
図４に示されるトランジスタは、エピタキシャル層１０３上に形成されるゲート誘電層２０２およびゲート誘電層２０２上に形成されるゲート電極２０４を含む。ゲート誘電層２０２およびゲート電極２０４は、従来の任意の適切なプロセスにより形成、および、パターン化され得る。ゲート誘電層２０２は、例えば酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素、酸化物、窒素含有酸化物、酸化アルミニウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、ハフニウム酸窒化物、それらの組み合わせなどの高誘電体材料（high-K dielectric material）であり得る。
一態様によると、ゲート誘電層２０２は酸化層を含み、酸化層は、例えば、ウェットまたはドライ熱酸化によって、または、オルトケイ酸テトラエチル（ＴＥＯＳ）と酸素とを前駆体とした化学気相成長法（ＣＶＤ）技術によるものなどの任意の酸化プロセスによって、形成され得る。
ゲート電極２０４は、例えば、金属（例えばタンタル、チタン、モリブデン、タングステン、プラチナ、アルミニウム、ハフニウム、ルテニウムなど）、金属シリサイド（例えばケイ化チタン、コバルトシリサイド、ニッケルシリサイド、タンタルシリサイドなど）、金属窒化物（例えば窒化チタン、窒化タンタルなど）、ドープ多結晶シリコン、他の導電材料またはそれらの組み合わせなどの導電材料を含み得る。一態様によると、ゲート電極２０４は、ドープされたまたはアンドープポリシリコンを減圧化学気相成長（ＬＰＣＶＤ）により積層することにより、ポリシリコンから形成され得る。
エピタキシャル層１０３中、ゲート誘電層２０２のフォトアクティブ領域１０４および１０５に対向する面上に、ドレイン／ソース領域２０６が形成されてもよい。一態様によると、ドレイン／ソース領域２０６は、例えば燐（phosphorous）、砒素（arsenic）、アンチモン（antimony）などの適切なＮ型ドーパントを注入することにより形成され得る。
図４に示されるように、層間誘電体（ＩＬＤ）層２０８は、フォトダイオードを含む基板上に形成される。ＩＬＤ層２０８は、例えばホウ素リンシリケートガラス（ＢＰＳＧ）などの材料を含み得るが、任意の適切な誘電体が用いられ得る。ＩＬＤ層２０８は、ＰＥＣＶＤ等のプロセスを使用して形成され得るが、ＬＰＣＶＤ等の別のプロセスが代わりに用いられてもよい。
ゲート電極２０４およびドレイン／ソース２０６に接続される複数のコンタクト２１０が含まれてもよい。コンタクト２１０は、適切なフォトリソグラフィおよびエッチング技術を用いて、ＩＬＤ層２０８を貫通して形成され得る。一般的に、これらのフォトリソグラフィ技術は、フォトレジスト材を積層させる工程を含んでおり、ここで、フォトレジスト材は、ＩＬＤ層２０８をマスクし、露光され、除去されるべきＩＬＤ層２０８の部分を露出させる。残ったフォトレジスト材は、その下層の材料を、例えばエッチングなどの後続の工程の影響から保護する。
コンタクト２１０はバリア／接着層（図示しない）を含んでいてもよく、拡散を防止すると共に、コンタクト２１０により良好な接着力を提供する。一態様において、バリア層は、一またはそれ以上のチタン、窒化チタン、タンタル、窒化タンタル等の層で形成される。バリア層は、化学気相成長により形成され得るが、他の技術が代わりに用いられてもよい。
コンタクト２１０は、例えば高導電性金属、低抵抗金属、元素金属、遷移金属などの任意の適切な導電材料から形成される。一態様によると、コンタクト２１０はタングステンにより形成されるが、他の材料、例えば、銅などを代わりに用いることもできる。コンタクト２１０がタングステンで形成されている実施態様において、コンタクト２１０は、従来のＣＶＤ技術により積層され得るが、他の形成方法を代わりに用いてもよい。
コンタクト２１０の形成後、ＩＬＤ層２０８上に形成された複数の相互接続層が存在してもよい。簡潔にするため、様々な実施態様の発明の一局面を表すために、二個の相互接続層のみが示されている。第一相互接続層２１２は、ＩＬＤ層２０８上に形成される。図４に示されるように、第一相互接続層２１２は、ゲート電極２０４およびドレイン／ソース領域２０６にそれぞれ接続される金属配線２１４および２１６を含み得る。金属配線２１４および２１６は、任意の適切な形成工程（例えば、エッチングを伴うリソグラフィ、シングルダマシン法、デュアルダマシン法等）により、そして、例えば銅、アルミニウム、アルミニウム合金、銅合金などの適切な導電材料を用いて形成され得る。
第二相互接続層２２２が第一相互接続層２１２上に形成される。第二相互接続層２２２は、ボンディングパッド２２４および２２６を含んでもよい。一態様によると、ボンディングパッド２２４および２２６は銅などの導電材から形成される。図３に示されるように、ボンディングパッド２２４および２２６は、ビア２２８により、それぞれ、金属配線２１４および２１６に電気的に接続される。
図４に示される第二半導体ウェハ１２０は、第一半導体ウェハ１１０の頂部に積層される。第二半導体ウェハ１２０はロジック回路１００Ｃを含んでいてもよい。ロジック回路１００Ｃは、画像処理に適するさまざまなロジック回路を含み得る。一態様によると、第二半導体ウェハ１２０はデジタル回路を含む。さらに、フォームファクターを縮小させ、そして回路密度を高くするため、第二半導体ウェハ１２０は、より微細なプロセスノード（process node）で製造され得る。
第二半導体ウェハ１２０は、さらに、ボンディングパッド２５４および２５６を含む。図４に示されるように、ボンディングパッド２５４および２５６は、それぞれ、ボンディングパッド２２４と２２６と対面するように整列される。さらに、例えば２５４などのボンディングパッドおよび例えば２２４などのボンディングパッドは、均一な接続構造を形成するように接続される。言い換えれば、２５４および２２４などのボンディングパッドは、積層半導体構造の接合媒体である。第一半導体ウェハ１１０および第二半導体ウェハ１２０の接合プロセスは、図８を参照して以下に詳述される。
図４に示される積層半導体構造の有利な特性は、フォトダイオードおよび例えばデータ処理回路などのロジック回路が、種々のプロセスノードを用いて製造され得ることである。例えば、結果的にロジック回路のコストと密度が改善され得るように、ロジック回路はより微細なプロセスノードで製造され得る。加えて、フォトダイオードおよびロジック回路は、三次元チップに縦方向に集積化される。このような三次元チップは、フォームファクターをさらに減少させるのに役立つ。さらに、三次元チップ系のイメージセンサは、消費電力を低下させ、そして、寄生容量（parasitic capacitance）に起因する干渉を防止するのに役立つ。
図５は、一態様による、図３に示される背面照射型イメージセンサの画素および対応するロジック回路の詳細な断面図である。背面照射型イメージセンサ５００は、ロジック回路１００Ｃが第三半導体ウェハ１３０中に形成されることを除いて、図４に示される背面照射型イメージセンサ４００と同様である。図５に示されるように、第三半導体ウェハ１３０は、第二半導体ウェハ１２０の頂部に積層される。第二半導体ウェハ１２０と第三半導体ウェハ１３０との間に形成された複数の相互接続コンポーネント１２５が存在していてもよい。
図６から図１２は、一態様による背面照射型イメージセンサの製造方法を示す図である。図６は、一態様による、前面イオン注入プロセスが基板上で実行される場合の背面照射型イメージセンサウェハの断面図である。背面照射型イメージセンサウェハ６００は、第一導電型を有する基板１０２を含む。一態様によると、基板１０２はＰ型基板である。基板１０２は、シリコン、ゲルマニウム、シリコンゲルマニウム、傾斜組成シリコンゲルマニウム（graded silicon germanium）、半導体オンインシュレーター（semiconductor-on-insulator）、カーボン、石英、サファイア、ガラス等から形成されていてもよく、そして、多層構造（たとえば、歪み層など）であってもよい。Ｐ型エピタキシャル層１０３はＰ型基板１０２上で成長される。
図６に示されるフォトアクティブ領域は、従来のイオン注入プロセスまたは拡散プロセスにより形成されてもよい。一態様によると、Ｐ型不純物イオンは、Ｐ型フォトアクティブ領域１０５を形成するために、ウェハの前面からＰ型エピタキシャル層１０３に注入される。加えて、Ｎ型不純物イオンが、Ｎ型フォトアクティブ領域１０４を形成するために、ウェハの前面から注入される。
背面照射型イメージセンサウェハ６００は複数の画素（図示しない）を含んでいてもよく、ここで、それぞれの画素は、Ｐ型フォトアクティブ領域（例えば、フォトアクティブ領域１０５）およびＮ型フォトアクティブ領域（例えば、フォトアクティブ領域１０４）により形成されるＰＮ接合を含む。隣接する画素間のクロストーク（crosstalk）および干渉を防止することを目的として、隔離領域１１４がフォトアクティブ領域１０４と１０５を囲むように用いられる。
一態様によると、隔離領域１１４はＳＴＩ構造（図示しない）を含んでいてもよい。ＳＴＩ構造は、トレンチを形成するために基板の一部をエッチングすることにより、そして、酸化物および／または他の誘電材料を用いてトレンチを充填することにより形成され得る。隔離領域１１４は、隣接する画素からの反射光が、フォトアクティブ領域１０４およびフォトアクティブ領域１０５に到達するのを防止するために有用である。
図７は、一態様による、図６に示される半導体装置のフォトアクティブ領域上に追加の前面層が形成された後の半導体装置の断面図である。ＩＬＤ層２０８が、エピタキシャル層１０３上に形成される。第一相互接続層２１２がＩＬＤ層２０８上に形成されてもよい。第二相互接続層２２２は、第一相互接続層２１２上に形成される。第一相互接続層２１２の金属線および第二相互接続層２２２のボンディングパッドは、プラズマエッチングまたはダマシンプロセスによりパターン化されてもよく、そして、特定の適用に適した任意の導電材料で形成され得る。適切な材料としては、例えば、アルミニウム、銅、ドープシリコンなどが挙げられる。コンタクト２１０およびビア２２８が、相互接続層２１２と、例えばゲート電極２０４およびドレイン／ソース領域２０６などの底部下層の回路との間の電気的接続を提供するように形成されてもよい。
図８は、一態様による、ウェハが反転され、そしてキャリア２５０に接合された後の背面照射型イメージセンサウェハの断面図である。相互接続層２１２および２２２が形成された後、背面照射型イメージセンサウェハ６００は反転され、そしてさらに、キャリア２５０上に接合される。特には、背面照射型イメージセンサウェハ６００の上面が、キャリア２５０の前面に対面している。一態様によると、キャリア２５０は、背面照射型イメージセンサのロジック回路を含む半導体ウェハである。特には、例えば、画素回路のリセットトランジスタ、メモリ回路、データ処理回路等の様々なロジック回路がキャリア２５０中に形成される。
様々な接合技術が、背面照射型イメージセンサウェハ２００およびキャリア２５０との間の接合を達成するために使用され得る。一態様によると、適当な接合技術は、直接接合（direct bonding）、ハイブリッド接合（hybrid bonding）等を含んでもよい。一態様によると、例えばボンディングチャック（bonding chuck）などのボンディング構造（図示しない）を介して、背面照射型イメージセンサウェハ６００が、チャンバ（図示しない）内のキャリア２５０頂部に積層される。特には、背面照射型イメージセンサウェハ６００のボンディングパッド（例えば、ボンディングパッド２２４および２２６）は、キャリア２５０に配置されているそれぞれに対応するボンディングパッド（例えば、ボンディングパッド２５４および２５６）と対面するように整列される。
熱圧着プロセスが、積層ウェハ構造上で実行されてもよい。このような熱圧着プロセスは銅相互拡散（copper inter-diffusion）を招き得る。さらに特には、ボンディングパッドの銅原子は隣接する二個のボンディングパッド間に拡散するために十分なエネルギーを獲得する。その結果、隣接する二個のボンディングパッド間に均一な（homogeneous）銅層が形成される。このような均一な銅層は、ボンディングパッド、例えば２２４とボンディングパッド例えば２５４とが均一に接合されているという接合特性を形成するのに有用である。均一接合特性は、背面照射型イメージセンサウェハ６００およびキャリアウェハ２５０との間の導電経路を構築する。加えて、均一接合特性はまた、背面照射型イメージセンサウェハ６００とキャリアウェハ２５０とを保持するための機械的結合を提供する。
一態様によると、２個のボンディングパッド間のアライメント精度は０．９μｍより小さい。アライメント精度は、Ｘ方向シフト、Ｙ方向シフトおよび回転角により定義され得る。一態様によると、２個のボンディングパッド間のＸ方向シフトは０．８μｍより小さい。２個のボンディングパッド間のＹ方向シフトは０．８μｍより小さい。２個のボンディングパッド間の回転角は約１から２度の範囲内である。
ポストボンドアニールプロセス（post bonding anneal process）が、例えばアルゴン、窒素、ヘリウムなどの不活性ガスで満たされたチャンバ中で、積層半導体構造に対して行われてもよい。積層半導体構造は、１５０℃より高い温度で、およそ３時間焼成される。その結果、背面照射型イメージセンサウェハのボンディングパッドおよびキャリア２５０のボンディングパッドは、ポストボンドアニールプロセスを通じて、確実に接合される。
キャリア２５０は様々な機能回路を含む。接合プロセスを通じて、イメージセンサ画素により生成される電子が機能回路により処理され得るように機能回路がイメージセンサ画素に結合される。加えて、キャリア２５０が、薄化プロセスの研削ステップに起因する外力に抵抗するのに十分な力学的サポートを提供し得る。薄化プロセスは図９を参照して以下に記載される。
図９は、一態様による、図８に示される背面照射型イメージセンサウェハに対して薄化プロセスがウェハの背面に適用された後のウェハの断面図である。背面照射型イメージセンサの製造プロセスによると、基板１０２（図８に示される）が除去され、そしてエピタキシャル層１０３が露出するまで、基板は薄化される。さらに特には、背面照射型イメージセンサウェハ６００の基板の背面（例えば、残りのＰ型エピタキシャル層１０３）は、約２μｍから２．１５μｍの範囲の厚さまで薄化され得る。このような薄い基板層は、光が、基板による吸収なしに、基板（図示しない）を通過し、そして、基板に埋め込まれたフォトダイオードに到達することを可能にする。
薄化プロセスは、例えば研削（grinding）、研磨（polishing）および／または化学エッチング（chemical etching）などの適切な技術を用いることにより実施され得る。一態様によると、薄化プロセスは、化学機械研磨（ＣＭＰ）プロセスを用いて実施されてもよい。ＣＭＰプロセスにおいて、エッチング材および研磨材との組み合わせが基板の背面と接触され、そして、研削パッド（grinding pad）（図示しない）が、所望の厚さが得られるまで基板の背面を研磨するために使用される。
図１０は、一態様による、図９に示されるウェハの背面にＰ+イオンドープ層８０２が形成された後の背面照射型イメージセンサウェハの断面図である。さらに、電子に変換される光子数を増加させるために、Ｐ+イオンドープ層８０２が薄化された基板の背面上に形成され得る。Ｐ+イオン注入プロセスは結晶欠陥を引き起こし得る。結晶欠陥を修復し、そして、注入されたＰ+イオンを活性化するため、レーザーアニーリングプロセス（laser annealing process）が背面照射型イメージセンサウェハ６００の背面上で実行されてもよい。
図１１は、一態様により、カラーフィルター層９０２が図１０に示される背面照射型イメージセンサウェハに適用された後のウェハの断面図である。カラーフィルター層９０２が特定の波長の光は通過させるが、他の波長の光線は反射させるために使用されてもよく、これにより、イメージセンサが、フォトアクティブ領域１０４によって受容されることになる光の色を決定することが可能となる。カラーフィルター層９０２は可変であり、例えば、赤色、緑色および青色のフィルターなどであり得る。他の組み合わせ、例えば、シアン、黄色およびマゼンタなども使用され得る。カラーフィルター９０２の色の数もまた可変である。
一態様によると、カラーフィルター層９０２は、顔料または例えばアクリル染料などの染料を含み得る。例えば、ポリメチルメタクリレート（ＰＭＭＡ）またはポリメタクリル酸グリシジル（ＰＧＭＳ）などが、カラーフィルター層９０２を形成するために顔料または染料とともに添加され得る適切な材料である。しかしながら、他の材料もまた使用され得る。カラーフィルター層９０２は、従来の適切な方法により形成され得る。
図１２は、一態様による、マイクロレンズ層１００２が図１１に示される背面照射型イメージセンサウェハに適用された後のウェハの断面図である。マイクロレンズ層１００２は、例えば、高い透過率（transmittance）であるアクリルポリマーなどの、パターン化され、そしてレンズに形成され得る、任意の材料により形成される。マイクロレンズ層１００２は、約０．１μｍから２．５μｍの厚さである。一態様によると、マイクロレンズ層１００２は、液体状態の材料および従来のスピンオン技術を用いて形成され得る。この方法により、実質的に平坦な表面および実質的に均一な厚さを有するマイクロレンズ層１００２が製造されることが知られており、マイクロレンズにより高い均一性を提供する。例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの積層技術といった他の方法もまた使用され得る。
図１３は、一態様による、図３に示される背面照射型イメージセンサ３００の製造方法を示す図である。図１２を再び参照して、直接接合を通じて第一半導体ウェハおよび第二半導体ウェハを接合することにより背面照射型センサ６００が形成された後、第三半導体ウェハ２８０が、複数の相互接続コンポーネント１２５を介して、第二半導体ウェハ上に接合され得る。一態様によると、相互接続コンポーネント１２５は、第二半導体ウェハおよび第三半導体ウェハとの間に形成される複数のマイクロバンプである。
図１４から図２１は、一態様による、図３に示される背面照射型イメージセンサ３００を製造する別の方法を示す図である。第三半導体ウェハ２８０が、図１８に示される背面薄化プロセスの前に、図１７の第二半導体ウェハに接合されることを除いて、図１４から図２１は図６から図１２と同様である。例えば前面イオン注入、前面相互接続層形成、薄化プロセスなどの他の方法が図６から図１２に関して記載されており、図１４から図２１に関しては不必要な重複を避けるためこれらは詳述されない。
図２２は、一態様による、背面照射型イメージセンサの製造方法のフローチャートである。工程２２０２において、前面注入プロセスが、例えばフォトアクティブ領域および隔離領域などの様々なドープ領域を形成するためにＣＭＯＳイメージセンサウェハに適用される。一態様によると、フォトアクティブ領域は約２μｍの深さであってもよい。
工程２２０４において、ＣＭＯＳイメージセンサウェハは反転され、そしてはＣＭＯＳイメージセンサのためのロジック回路を含むキャリア上に接合される。背面照射型イメージセンサウェハの製造プロセスによると、基板の厚さが約２μｍの厚さに減少するように基板薄化プロセスが基板の背面上で実行される。このような基板の薄化は、基板の背面から光を伝播させることを可能にする。
工程２２０６において、イオン注入プロセスを介して、Ｐ+イオンドープ層が、量子効率を改善するために薄化された基板上に形成され得る。一態様によると、Ｐ+イオンドープ層は、約１００Åから１μｍの範囲の厚さを有する。工程２２０８において、Ｐ+イオン注入に起因する欠陥を修復し、そして、Ｐ+イオンを活性化させるために、レーザーアニーリングプロセスが基板背面上で実行される。
本明細書では好ましい実施態様を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で本開示に各種の変更や改変を加えることができることは明らかであろう。従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１０３ エピタキシャル層
１０４ Ｎ型フォトアクティブ領域
１０５ Ｐ型フォトアクティブ領域
１１４ 隔離領域
１２５ 相互接続コンポーネント
２０６ ドレイン／ソース領域
２１２ 第一相互接続層
２１４、２１６ 金属線
２２２ 第二相互接続層
２２４、２２６ ボンディングパッド
２５０ キャリア（carrier）
２５４、２５６ ボンディングパッド
２８０ 第三半導体ウェハ
６００ 背面照射型イメージセンサウェハ
８０２ Ｐ+ドープイオン層
９０２ カラーフィルター層
１００２ マイクロレンズ層

Claims (10)

  1. フォトアクティブ領域および前記フォトアクティブ領域に接続されるイメージセンサの第一トランジスタを含む第一チップを形成する工程と、
    第一ボンディングパッドを前記第一チップの背面と反対側である他面側に形成する工程と、
    第二チップであって、前記イメージセンサの第二トランジスタ、前記第二チップの一面側に形成される第二ボンディングパッド、前記第二チップの他面側に形成される入力／出力端、および前記入力／出力端および前記第二ボンディングパッドの間に接続される貫通ビアを有する第二チップを形成する工程と、
    前記第一チップを前記第二チップ上に積層する工程であって、前記第一ボンディングパッドが前記第二ボンディングパッドに整列される工程と、
    前記第一チップと前記第二チップを接合し、前記第一チップの前記他面側の前記第一ボンディングパッドを、前記第二チップの前記一面側の前記第二ボンディングパッドに電気的に接続する工程と、
    前記イメージセンサの前記第一トランジスタを、前記イメージセンサの前記第二トランジスタに電気的に接続する工程
    とを含むことを特徴とする方法。
  2. 第三ボンディングパッドを前記第二チップの前記他面側上に形成する工程であって、前記第三ボンディングパッドが前記第二チップのロジック回路に接続される工程と、
    第四ボンディングパッドを前記第一チップの前記他面側上に形成する工程であって、前記第一チップと前記第二チップを接合する工程の後、前記第四ボンディングパッドが前記第三ボンディングパッドに電気的に接続される工程と、
    をさらに含むことを特徴とする請求項１記載の方法。
  3. 前記第一チップと前記第二チップを接合する工程の後に、前記第一チップの一面側を第一厚さになるまで薄化する工程をさらに含むことを特徴とする請求項１記載の方法。
  4. 基板上に、第一導電型を有するエピタキシャル層を成長させる工程と、
    第二導電型を有するイオンを前記エピタキシャル層中に注入して、第一フォトアクティブ領域を形成する工程と、
    前記第一導電型を有するイオンを前記エピタキシャル層中に注入して、第二フォトアクティブ領域を形成する工程と、
    前記エピタキシャル層が露出するまで、前記基板の背面を薄化する工程と、
    をさらに含むことを特徴とする請求項１記載の方法。
  5. 背面照射型イメージセンサチップおよび第二チップを含む装置であって、前記背面照射型イメージセンサチップが、
    前記背面照射型イメージセンサチップの背面側である一面側と反対面である他面側に隣接する第一トランジスタと、
    前記背面照射型イメージセンサチップの前記他面側に形成される第一ボンディングパッドと、
    前記背面照射型イメージセンサチップの前記一面側に隣接するフォトアクティブ領域とを含み、
    前記第二チップが、
    第二トランジスタと、
    前記第二チップの前記他面側上に形成される入力／出力パッドと、
    前記第二トランジスタおよび前記入力／出力パッドとの間を接続する第二貫通ビアと、
    前記第二チップの前記一面側に形成される第二ボンディングパッドとを含み、
    前記第二チップおよび前記背面照射型イメージセンサチップが、対面して接合され、そして、前記第一ボンディングパッドが前記第二ボンディングパッドに電気的に接続されることを特徴とする装置。
  6. 前記背面照射型イメージセンサチップの前記一面側上に形成されるＰ+層と、
    前記Ｐ+層上に形成されるカラーフィルター層と、
    前記カラーフィルター層上に形成されるマイクロレンズ層と、
    をさらに含むことを特徴とする請求項５記載の装置。
  7. 前記第二チップ上に積層される第三チップをさらに含み、前記第三チップが、前記第三チップ中の第三貫通ビアにより形成される導電チャネル、前記第二チップおよび前記第三チップとの間に形成される相互接続コンポーネント、および、前記第二チップの前記第二貫通ビアを介して前記第二チップの前記第二トランジスタに結合されるロジック回路を含むことを特徴とする請求項５記載の装置。
  8. 前記第一トランジスタが、前記第一ボンディングパッドおよび前記第二ボンディングパッドを介して、前記第二トランジスタに電気的に接続されることを特徴とする請求項５に記載の装置。
  9. 前記第一トランジスタが、４トランジスタ型背面照射型イメージセンサの電荷転送用トランジスタであることを特徴とする請求項５記載の装置。
  10. 前記第二トランジスタが、４トランジスタ型背面照射型イメージセンサのリセットトランジスタであることを特徴とする請求項５記載の装置。
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