KR20180115609A - 촬상 장치 및 촬상 장치의 제조 방법 - Google Patents

촬상 장치 및 촬상 장치의 제조 방법 Download PDF

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input transistor
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마사히코 나카미조
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Abstract

복수의 반도체 칩에 의해 구성된 촬상 장치에서 노이즈의 영향을 경감한다. 제1의 반도체 칩은 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 신호 입력 트랜지스터 및 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 입력 신호와 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 입력 신호와 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비한다. 제2의 반도체 칩은 비교의 결과를 처리하는 처리 회로와, 처리 회로에 전기적으로 접속되어 비교의 결과를 처리 회로에 전달하는 제2의 신호선과, 제2의 신호선에 전기적으로 접속됨과 함께 제1의 패드와 전기적으로 접속되는 제2의 패드를 구비한다.

Description

촬상 장치 및 촬상 장치의 제조 방법
본 기술은 촬상 장치 및 촬상 장치의 제조 방법에 관한 것이다. 상세하게는 복수의 반도체 칩에 의해 구성된 촬상 장치 및 촬상 장치의 제조 방법에 관한 것이다.
종래, 촬상 장치를 소형화함과 함께 화소의 개구율을 향상시키기 위해, 화소가 배치된 반도체 칩과 주변 회로가 실장된 반도체 칩을 적층하여 구성된 촬상 장치가 사용되고 있다. 예를 들면, 화소가 2차원 격자형상으로 배치되어 아날로그의 화상 신호를 출력하는 제1의 반도체 칩과 출력된 아날로그의 화상 신호를 처리하는 제2의 반도체 칩이 적층되어 구성된 촬상 장치가 제안되어 있다(예를 들면, 특허 문헌 1 참조.). 이 종래 기술에서는 아날로그 디지털 변환기가 제2의 반도체 칩에 2차원 격자형상으로 배치되어 제1의 반도체 칩으로부터 출력된 아날로그의 화상 신호가 제2의 반도체 칩의 아날로그 디지털 변환기에 직접 입력된다.
특허 문헌 1 : 일본 특개2013-179313호 공보
상술한 종래 기술에서는 화소와 아날로그 디지털 변환기가 다른 반도체 칩에 배치되어 있기 때문에 화소의 출력 단자로부터 아날로그 디지털 변환기의 입력단자까지의 배선이 길어진다는 문제가 있다. 신호 레벨이 비교적 낮은 아날로그의 화상 신호가 이 배선을 통하여 전달되기 때문에 상술한 종래 기술에서는 노이즈의 영향을 받기 쉽다는 문제가 있다.
본 기술은 이와 같은 상황을 감안하여 생겨진 것으로, 복수의 반도체 칩에 의해 구성된 촬상 장치에서 노이즈의 영향을 경감하는 것을 목적으로 한다.
본 기술은 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1의 측면은 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩과, 상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속됨과 함께 상기 제1의 패드와 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 구비하는 촬상 장치이다. 이에 의해, 신호 입력 트랜지스터 및 참조 입력 트랜지스터가 제1의 반도체 칩에 배치된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 제1의 패드와 상기 제2 패드는 가열 압착에 의해 전기적으로 접속되어도 좋다. 이에 의해, 가열 압착에 의해 제1의 패드 및 제2의 패드가 접합된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 제1의 반도체 칩은 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터에 흐르는 전류를 제어하는 정전류 전원을 또한 구비하여도 좋다. 이에 의해, 정전류 전원이 제1의 반도체 칩에 배치된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 제1의 반도체 칩은 상기 전류의 변화를 전압의 변화로 변환하는 부하부(負荷部)를 또한 구비하고, 상기 제1의 신호선은 상기 전압의 변화를 상기 비교의 결과로서 전달하여도 좋다. 이에 의해, 부하부가 제1의 반도체 칩에 배치된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 처리 회로는 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 처리를 행하여도 좋다. 이에 의해, 입력 신호를 아날로그 디지털 변환한 결과가 제2의 반도체 칩에 유지된다는 작용을 가져온다.
또한, 이 제1의 측면에서, 상기 제1의 반도체 칩은 상기 입력 신호를 생성하는 광전 변환부를 또한 구비하고, 상기 신호 입력 트랜지스터는 상기 생성된 입력 신호가 제어 단자에 입력되어도 좋다. 이에 의해, 광전 변환부가 제1의 반도체 칩에 배치된다는 작용을 가져온다.
또한, 본 기술의 제2의 측면은 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩을 형성하는 공정과, 상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 형성하는 공정과, 상기 제1의 반도체 칩과 상기 제2의 반도체 칩을 상기 제1의 패드 및 상기 제2의 패드가 접촉한 상태로 접합하는 공정을 구비하는 촬상 장치의 제조 방법이다. 이에 의해, 신호 입력 트랜지스터 및 참조 입력 트랜지스터가 제1의 반도체 칩에 배치된다는 작용을 가져온다.
본 기술에 의하면, 복수의 반도체 칩에 의해 구성된 촬상 장치에서 노이즈의 영향을 경감한다는 우수한 효과를 이룰 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술의 실시의 형태에서의 촬상 장치(1)의 구성례를 도시하는 도면.
도 2는 본 기술의 실시의 형태에서의 수평 제어부(50)의 구성례를 도시하는 도면.
도 3은 본 기술의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면.
도 4는 본 기술의 실시의 형태에서의 광전 변환부(110)의 구성례를 도시하는 도면.
도 5는 본 기술의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면.
도 6은 본 기술의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면.
도 7은 본 기술의 실시의 형태에서의 변환 결과 유지부(170)의 구성례를 도시하는 도면.
도 8은 본 기술의 실시의 형태에서의 시각 코드 전송부(200)의 구성례를 도시하는 도면.
도 9는 본 기술의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면.
도 10은 본 기술의 제1의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면.
도 11은 본 기술의 제1의 실시의 형태에서의 반도체 칩의 다른 구성례를 도시하는 도면.
도 12는 본 기술의 제1의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면.
도 13은 본 기술의 제1의 실시의 형태에서의 회로 칩(400)의 구성례를 도시하는 도면.
도 14는 본 기술의 제1의 실시의 형태에서의 촬상 장치(1)의 구성례를 도시하는 모식 단면도.
도 15는 본 기술의 제1의 실시의 형태에서의 촬상 장치(1)의 제조 공정의 한 예를 도시하는 도면.
도 16은 본 기술의 제2의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면.
도 17은 본 기술의 제3의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면.
도 18은 본 기술의 제4의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면.
도 19는 본 기술의 제5의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면.
도 20은 본 기술의 제5의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 모식 단면도.
도 21은 본 기술의 제6의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1의 실시의 형태(신호 입력 트랜지스터, 참조 입력 트랜지스터 및 정전류 전원이 화소 칩에 배치되는 경우의 예)
2. 제2의 실시의 형태(신호 입력 트랜지스터 및 참조 입력 트랜지스터가 화소 칩에 배치되는 경우의 예)
3. 제3의 실시의 형태(신호 입력 트랜지스터, 참조 입력 트랜지스터 및 부하부가 화소 칩에 배치되는 경우의 예)
4. 제4의 실시의 형태(신호 입력 트랜지스터, 참조 입력 트랜지스터, 정전류 전원 및 바이어스 전원 회로가 화소 칩에 배치되는 경우의 예)
5. 제5의 실시의 형태(신호 입력 트랜지스터 및 참조 입력 트랜지스터에 흐르는 전류 방향을 정돈하는 경우의 예)
6. 제6의 실시의 형태(더미 트랜지스터를 배치하는 경우의 예)
<1. 제1의 실시의 형태>
[촬상 장치의 구성]
도 1은 본 기술의 실시의 형태에서의 촬상 장치(1)의 구성례를 도시하는 도면이다. 이 촬상 장치(1)는 화소 어레이부(10)와, 시각 코드 생성부(20)와, 참조 신호 생성부(30)와, 수직 구동부(40)와, 수평 제어부(50)를 구비한다.
화소 어레이부(10)는 복수의 화소(100)가 배치되어 화상 신호를 생성하는 것이다. 이 화소 어레이부(10)는 2차원 행렬형상으로 배치되어 화상 신호를 생성하는 화소(100)와 화소열의 사이에 배치된 복수의 시각 코드 전송부(200)에 의해 구성된다. 화소(100)는 광전 변환을 행하여 아날로그의 화상 신호를 생성하고, 이 아날로그의 화상 신호에 대해 아날로그 디지털 변환을 행하는 것이다. 그 후, 화소(100)는 아날로그 디지털 변환의 결과로서 후술하는 시각 코드를 출력한다. 시각 코드 전송부(200)는 이 시각 코드를 전송하는 것이다. 신호선(101)은 화소(100)와 시각 코드 전송부(200)를 접속하는 신호선이다. 화소(100) 및 시각 코드 전송부(200)의 구성의 상세에 관해서는 후술한다.
시각 코드 생성부(20)는 시각 코드를 생성하고, 시각 코드 전송부(200)에 대해 출력하는 것이다. 여기서, 시각 코드란, 화소(100)에서의 아날로그 디지털 변환의 시작부터의 경과 시간을 나타내는 부호이다. 이 시각 코드는 변환 후의 디지털의 화상 신호의 비트수와 동등한 사이즈이고, 예를 들면, 그레이 코드를 사용할 수 있다. 시각 코드는 신호선(21)을 통하여 시각 코드 전송부(200)에 대해 출력된다.
참조 신호 생성부(30)는 참조 신호를 생성하고, 화소(100)에 대해 출력하는 것이다. 이 참조 신호는 화소(100)에서의 아날로그 디지털 변환의 기준이 되는 신호이고, 예를 들면, 전압이 램프형상으로 저하되는 신호를 사용할 수 있다. 이 참조 신호는 신호선(31)을 통하여 출력된다. 또한, 시각 코드 생성부(20)에 의한 시각 코드의 생성 및 출력은 참조 신호 생성부(30)에 의한 참조 신호의 생성 및 출력과 동기하여 실행된다. 이에 의해, 시각 코드 생성부(20) 및 참조 신호 생성부(30)로부터 출력된 시각 코드 및 참조 신호는 1대1로 대응하고, 시각 코드로부터 참조 신호의 전압을 취득할 수 있다. 후술하는 시각 코드 복호부(52)는 시각 코드로부터 참조 신호의 전압을 취득함에 의해 복호를 행한다.
수직 구동부(40)는 화소(100)의 제어 신호나 화소(100)의 동작에 필요한 전원을 생성하여 출력하는 것이다. 이 제어 신호 등은 신호선(41)을 통하여 화소(100)에 출력된다.
수평 제어부(50)는 시각 코드 전송부(200)에 의해 전송된 시각 코드를 처리하는 것이다. 시각 코드는 신호선(11)을 통하여 수평 제어부(50)에 입력된다. 수평 제어부(50)의 구성의 상세에 관해서는 후술한다.
[수평 제어부의 구성]
도 2는 본 기술의 실시의 형태에서의 수평 제어부(50)의 구성례를 도시하는 도면이다. 이 수평 제어부(50)는 시각 코드 복호부(52)와, 칼럼 신호 처리부(53)와, 클록 신호 생성부(54)를 구비한다.
시각 코드 복호부(52)는 시각 코드를 복호하는 것이다. 이 복호에 의해, 아날로그 디지털 변환의 결과인 디지털의 화상 신호가 생성된다. 이 시각 코드 복호부(52)는 수평 제어부(50)에 복수 배치되어 있고, 화소 어레이부(10)에 배치된 시각 코드 전송부(200)와 1대1로 대응하고 있다. 이들의 시각 코드 복호부(52)에는 대응하는 시각 코드 전송부(200)로부터 동시에 시각 코드가 입력된다. 이 입력된 시각 코드의 복호는 이들의 시각 코드 복호부(52)에 의해, 동시 병행하여 행하여진다. 그 후, 복호된 복수의 디지털의 화상 신호는 칼럼 신호 처리부(53)에 입력된다.
칼럼 신호 처리부(53)는 시각 코드 복호부(52)에 의해 출력된 디지털의 화상 신호를 처리하는 것이다. 이 처리로서, 후술하는 상관 2중 샘플링(Correlated Double Sampling : CDS)을 행할 수 있다. 또한, 칼럼 신호 처리부(53)는 처리된 디지털의 화상 신호에 대해 수평 전송을 행한다. 이것은 복수의 시각 코드 복호부(52)에 의해 동시에 입력된 복수의 디지털의 화상 신호에 대응하는 처리완료의 화상 신호를 차례로 전송하여 출력하는 것이다. 칼럼 신호 처리부(53)로부터 출력된 화상 신호는 촬상 장치(1)의 출력 화상 신호에 해당한다.
[화소의 구성]
도 3은 본 기술의 실시의 형태에서의 화소(100)의 구성례를 도시하는 도면이다. 이 화소(100)는 광전 변환부(110)와, 아날로그 디지털 변환부(AD 변환부)(190)를 구비한다.
광전 변환부(110)는 광전 변환을 행하여 입사광에 응한 아날로그의 화상 신호를 생성하고, 유지하는 것이다. 또한, 광전 변환부(110)는 수직 구동부(40)에 의해 제어되고, 유지한 아날로그의 화상 신호를 아날로그 디지털 변환부(190)의 비교부(150)에 대해 출력한다. 이들의 아날로그의 화상 신호는 신호선(102)을 통하여 비교부(150)에 출력된다. 광전 변환부(110)의 구성의 상세에 관해서는 후술한다.
아날로그 디지털 변환부(190)는 광전 변환부(110)에 의해 생성된 아날로그의 화상 신호를 아날로그 디지털 변환하는 것이다. 이 아날로그 디지털 변환부(190)는 비교부(150)와, 비교 출력 처리부(160)와, 변환 결과 유지부(170)를 구비한다.
비교부(150)는 참조 신호 생성부(30)에 의해 생성된 참조 신호와 광전 변환부(110)에 의해 출력된 아날로그의 화상 신호를 비교하는 것이다. 비교 결과는 신호선(106)을 통하여 비교 출력 처리부(160)에 출력된다. 이 비교 결과는 전기 신호로서 출력된다. 예를 들면, 아날로그의 화상 신호의 전압이 참조 신호의 전압보다 작은 시값(時値)「1」, 아날로그의 화상 신호의 전압이 참조 신호의 전압보다 큰 시값「0」의 신호를 출력할 수 있다. 비교부(150)의 구성의 상세에 관해서는 후술한다.
비교 출력 처리부(160)는 비교부(150)에 의해 출력된 비교 결과를 처리하고, 처리완료의 비교 결과를 변환 결과 유지부(170)에 대해 출력하는 것이다. 처리완료의 비교 결과는 신호선(107)을 통하여 변환 결과 유지부(170)에 출력된다. 이 처리로서, 예를 들면, 레벨 변환이나 파형의 정형을 행할 수가 있다.
변환 결과 유지부(170)는 비교 출력 처리부(160)에 의해 출력된 처리완료의 비교 결과에 의거하여 시각 코드 전송부(200)로부터 출력된 시각 코드를 아날로그 디지털 변환의 결과로서 유지하는 것이다. 이 변환 결과 유지부(170)는 비교 결과가, 예를 들면, 값「1」로부터 「0」으로 변화한 때에 시각 코드 전송부(200)로부터 출력된 시각 코드를 유지한다. 이때의 시각 코드는 시각 코드 생성부(20)에 의해 생성되어 시각 코드 전송부(200)에 의해 화소(100)에 전송된 시각 코드이다. 그 후, 변환 결과 유지부(170)는 수직 구동부(40)의 제어에 의해, 유지한 시각 코드를 시각 코드 전송부(200)에 대해 출력한다. 시각 코드 전송부(200)는 이 출력된 시각 코드를 수평 제어부(50)의 시각 코드 복호부(52)에 전송한다.
전술한 바와 같이, 참조 신호로서 높은 전압부터 낮은 전압까지 램프형상으로 변화하는 신호를 사용하고, 이 참조 신호의 전압이 아날로그의 화상 신호의 전압보다 높은 상태로부터 낮은 상태로 이행한 때의 시각 코드를 변환 결과 유지부(170)에 유지할 수 있다. 즉, 아날로그의 화상 신호와 참조 신호가 개략 동등하게 된 때의 시각 코드가 변환 결과 유지부(170)에 유지된다. 유지된 시각 코드는 시각 코드 복호부(52)에서 대응하는 시각에서의 참조 신호의 전압을 나타내는 디지털의 신호로 변환된다. 이에 의해, 광전 변환부(110)에 의해 생성된 아날로그의 화상 신호의 아날로그 디지털 변환을 행할 수가 있다. 또한, 비교 출력 처리부(160) 및 변환 결과 유지부(170)는 청구의 범위에 기재된 처리 회로의 한 예이다.
[광전 변환부의 구성]
도 4는 본 기술의 실시의 형태에서의 광전 변환부(110)의 구성례를 도시하는 도면이다. 이 광전 변환부(110)는 광전 변환 소자(111)와, 오버플로 게이트(114)와, 전하 전송부(112)와, 생성 전하 유지부(113)를 구비한다. 여기서, 오버플로 게이트(114) 및 전하 전송부(112)에는 N채널 MOS 트랜지스터를 사용할 수 있다. 또한, 광전 변환부(110)에는 복수의 신호선(OFD, OFG, TX)이 접속된다. 오버플로 드레인 신호선(OFD)(Overflow Drain)은 광전 변환 소자(111)의 리셋 전압을 공급하는 신호선이다. 오버플로 게이트 신호선(OFG)(Overflow Gate)은 오버플로 게이트(114)에 제어 신호를 전달하는 신호선이다. 전송 신호선(TX)(Transfer)은 전하 전송부(112)에 제어 신호를 전달하는 신호선이다. 동 도면에 도시한 바와 같이, 오버플로 게이트 신호선(OFG) 및 전송 신호선(TX)은 어느 것이나 MOS 트랜지스터의 게이트에 접속된다. 게이트 및 소스 사이의 임계치 전압 이상의 전압(이하, 온 신호라고 칭한다.)이 이들의 신호선을 통하여 입력되면, 해당하는 MOS 트랜지스터가 도통 상태가 된다.
오버플로 게이트(114)의 드레인 및 게이트는 각각 오버플로 드레인 신호선(OFD) 및 오버플로 게이트 신호선(OFG)에 접속된다. 오버플로 게이트(114)의 소스는 광전 변환 소자(111)의 캐소드 및 전하 전송부(112)의 소스에 접속된다. 광전 변환 소자(111)의 애노드는 접지된다. 전하 전송부(112)의 게이트는 전송 신호선(TX)에 접속되고, 드레인은 신호선(102)에 접속된다. 생성 전하 유지부(113)의 다른 일단은 접지된다.
광전 변환 소자(111)는 조사된 광량에 응한 전하를 생성하고, 생성한 전하를 유지하는 것이다. 광전 변환 소자(111)로는 포토 다이오드를 사용할 수 있다.
오버플로 게이트(114)는 광전 변환 소자(111)에서 과잉하게 생성된 전하를 배출하는 것이다. 또한, 이 오버플로 게이트(114)는 광전 변환 소자(111)와 오버플로 드레인 신호선(OFD)과의 사이를 도통시킴에 의해 광전 변환 소자(111)에 축적된 전하의 배출을 또한 행한다. 즉, 광전 변환 소자(111)의 리셋을 또한 행한다.
전하 전송부(112)는 광전 변환 소자(111)에 의해 생성된 전하를 생성 전하 유지부(113)에 전송하는 것이다. 이 전하 전송부(112)는 광전 변환 소자(111)와 생성 전하 유지부(113)의 사이를 도통시킴에 의해 전하의 전송을 행한다.
생성 전하 유지부(113)는 전하 전송부(112)에 의해 전송된 전하를 유지하는 것이다. 이 생성 전하 유지부(113)로서, 반도체 기판의 확산층에 형성된 플로팅 디퓨전 영역을 사용할 수 있다. 이 생성 전하 유지부(113)에 유지된 전하에 응한 신호는 광전 변환부(110)에 의해 생성된 아날로그의 화상 신호에 해당하고, 신호선(102)을 통하여 비교부(150)에 출력된다.
[비교부의 구성]
도 5는 본 기술의 실시의 형태에서의 비교부(150)의 구성례를 도시하는 도면이다. 이 비교부(150)는 신호 입력 트랜지스터(153)와, 참조 입력 트랜지스터(154)와, MOS 트랜지스터(151, 152, 155, 156 및 157)를 구비한다. 여기서, MOS 트랜지스터(151 및 152)로는 P채널 MOS 트랜지스터를 사용할 수 있다. MOS 트랜지스터(155 내지 157)로는 N채널 MOS 트랜지스터를 사용할 수 있다. 마찬가지로, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)로도 N채널 MOS 트랜지스터를 사용할 수 있다. 또한, MOS 트랜지스터(151)는 청구의 범위에 기재된 부하부의 한 예이다.
또한, 비교부(150)에는 전술한 신호선(102) 등 외에 복수의 신호선(RST, BIAS, REF)과 전원선(Vdd1)이 접속된다. 리셋 신호선(RST)(Reset)은 MOS 트랜지스터(155)에 제어 신호를 전달하는 신호선이다. 바이어스 신호선(BIAS)(Bias)은 MOS 트랜지스터(157)에 바이어스 전류를 공급하는 신호선이다. 참조 신호선(REF)(Reference)은 참조 입력 트랜지스터(154)에 참조 신호를 전달하는 신호선이다. 전원선(Vdd1)은 비교부(150)의 전원을 공급하는 전원선이다.
MOS 트랜지스터(151 및 152)의 소스는 전원선(Vdd1)에 공통으로 접속된다. MOS 트랜지스터(151)의 게이트는 MOS 트랜지스터(152)의 게이트 및 드레인 및 참조 입력 트랜지스터(154)의 드레인에 접속된다. MOS 트랜지스터(151)의 드레인은 신호 입력 트랜지스터(153)의 드레인, MOS 트랜지스터(155)의 드레인 및 신호선(106)에 접속된다. 신호 입력 트랜지스터(153)의 소스 및 참조 입력 트랜지스터(154)의 소스는 MOS 트랜지스터(156)의 드레인에 공통으로 접속된다. MOS 트랜지스터(156)의 게이트는 MOS 트랜지스터(157)의 게이트 및 드레인 및 바이어스 신호선(BIAS)에 접속된다. MOS 트랜지스터(156) 및 MOS 트랜지스터(157)의 소스는 접지된다. MOS 트랜지스터(155)의 게이트는 리셋 신호선(RST)에 접속되고, 소스는 신호 입력 트랜지스터(153)의 게이트 및 신호선(102)에 접속된다. MOS 트랜지스터(154)의 게이트는 참조 신호선(REF)에 접속된다.
신호 입력 트랜지스터(153)는 입력 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 동 도면의 신호 입력 트랜지스터(153)에는 입력 신호로서 아날로그의 화상 신호가 입력된다.
참조 입력 트랜지스터(154)는 참조 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 이 참조 입력 트랜지스터(154)는 신호 입력 트랜지스터(153)와 차동쌍을 구성한다. 이 차동쌍에 의해 입력 신호 및 참조 신호의 비교가 행하여진다. 구체적으로는 입력 신호가 참조 신호보다 작은 경우에는 신호 입력 트랜지스터(153)에 흐르는 전류보다 참조 입력 트랜지스터(154)에 흐르는 전류의 쪽이 커진다. 역으로, 입력 신호가 참조 신호보다 큰 경우에는 신호 입력 트랜지스터(153)에 흐르는 전류보다 참조 입력 트랜지스터(154)에 흐르는 전류의 쪽이 작아진다. 이와 같이, 입력 신호 및 참조 신호의 차분에 응한 전류가 차동쌍을 구성하는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 흐르게 된다.
MOS 트랜지스터(155)는 도 4에서 설명한 생성 전하 유지부(113)를 리셋하는 것이다. 이 리셋은 다음과 같게 행할 수 있다. 우선, 참조 신호선(REF)에 생성 전하 유지부(113)의 리셋 전압에 상당하는 전압을 인가한다. 이에 의해, 참조 입력 트랜지스터(154)가 도통 상태가 된다. 이때, 차동 증폭 회로 및 MOS 트랜지스터(151 및 152)에 의해 구성된 커런트 미러 회로의 작용에 의해, MOS 트랜지스터(155)의 드레인의 전압도 리셋 전압에 개략 동등한 값이 된다. 다음에 리셋 신호선(RST)에 온 신호를 입력하여 MOS 트랜지스터(155)를 도통 상태로 한다. 이에 의해, 광전 변환부(110)의 생성 전하 유지부(113)에 리셋 전압이 인가되어 리셋을 행할 수가 있다.
MOS 트랜지스터(151)는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 어느 하나에 흐르는 전류가 입력 신호 및 참조 신호의 차분에 응하여 변화한 때에 이 전류의 변화를 전압의 변화로 변환하는 것이다. 또한, MOS 트랜지스터(152)는 참조 입력 트랜지스터(154)에 흐르는 전류의 변화를 전압의 변화로 변환하는 것이다. 이들 MOS 트랜지스터(151 및 152)는 커런트 미러 회로를 구성한다. 이 커런트 미러 회로는 참조 입력 트랜지스터(154)에 흐르는 전류와 같은 전류가 신호 입력 트랜지스터(153)에 흐르도록 작용한다. 이에 의해, 입력 신호 및 참조 신호의 비교를 고속으로 행할 수 있다.
MOS 트랜지스터(156)는 차동쌍을 구성하는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 흐르는 전류를 제어하는 것이다. 이 MOS 트랜지스터(156)와 MOS 트랜지스터(157)는 커런트 미러 회로를 구성한다. MOS 트랜지스터(157)의 드레인에는 바이어스 신호선(BIAS)에 의해 소정의 바이어스 전류가 공급된다. 이 바이어스 전류에 개략 동등한 전류가 MOS 트랜지스터(156)에도 흐른다. 즉, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 의해 구성된 차동쌍에는 바이어스 신호선(BIAS)에 공급되는 전류와 개략 동등한 전류가 흐르게 된다. 또한, MOS 트랜지스터(157)의 게이트 전압을 복수의 화소(100)에서의 비교부(150)에 분배할 수도 있다.
또한, 비교부(150)의 구성은 이 예로 한정되지 않는다. 예를 들면, 커런트 미러 회로를 구성하는 MOS 트랜지스터(151 및 152) 대신에 저항 부하 또는 정전류 전원을 사용할 수도 있다. 이때, 저항 부하 등은 차동쌍 중의 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 어느 하나 또는 양쪽에 접속할 수 있다.
[비교 출력 처리부의 구성]
도 6은 본 기술의 실시의 형태에서의 비교 출력 처리부(160)의 구성례를 도시하는 도면이다. 이 비교 출력 처리부(160)는 MOS 트랜지스터(511 내지 517)를 구비한다. 여기서, MOS 트랜지스터(511, 513 및 515)는 P채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(512, 514, 516 및 517)는 N채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(511)는 전치(前置) 증폭부(161)를 구성한다. MOS 트랜지스터(512)는 레벨 변환부(162)를 구성한다. MOS 트랜지스터(513 내지 517)는 파형 정형부(163)를 구성한다. 또한, 비교 출력 처리부(160)에는 전술한 신호선(106 및 107) 외에 초기화 신호선(INI)(Initialize) 및 전원선(Vdd1 및 Vdd2)이 접속된다. 초기화 신호선(INI)은 MOS 트랜지스터(513 및 516)에 제어 신호를 전달하는 신호선이다. 전원선(Vdd1 및 Vdd2)은 비교 출력 처리부(160)에 전원을 공급하는 전원선이다.
MOS 트랜지스터(511)의 소스 및 게이트는 각각 전원선(Vdd1) 및 신호선(106)에 접속된다. MOS 트랜지스터(511)의 드레인은 MOS 트랜지스터(512)의 드레인에 접속된다. MOS 트랜지스터(512)의 게이트는 전원선(Vdd2)에 접속되고, 소스는 MOS 트랜지스터(514 및 516)의 드레인 및 MOS 트랜지스터(515 및 517)의 게이트에 접속된다. MOS 트랜지스터(513 및 516)의 게이트는 초기화 신호선(INI)에 공통으로 접속된다. MOS 트랜지스터(513)의 소스 및 드레인은 각각 전원선(Vdd2) 및 MOS 트랜지스터(514)의 소스에 접속된다. MOS 트랜지스터(516)의 소스는 접지된다. MOS 트랜지스터(514)의 게이트는 MOS 트랜지스터(515 및 517)의 드레인 및 신호선(107)에 접속된다. MOS 트랜지스터(515)의 소스는 전원선(Vdd2)에 접속되고, MOS 트랜지스터(517)의 소스는 접지된다.
전치 증폭부(161)는 비교부(150)에 의해 출력된 비교 결과에 대응하는 신호를 증폭하는 것이다. 일전치 증폭부(161)는 증폭한 신호를 레벨 변환부(162)에 대해 출력한다. 이 증폭은 MOS 트랜지스터(511)에 의해 행하여진다.
레벨 변환부(162)는 전치 증폭부(161)에 의해 출력된 신호의 레벨 변환을 행하는 것이다. 도 5에서 설명한 비교부(150) 및 전치 증폭부(161)에는 전원선(Vdd1)이 접속되어 있다. 비교부(150) 및 전치 증폭부(161)에서 높은 이득을 얻기 위해, 이 전원선(Vdd1)에 의해 공급되는 전원은 비교적 높은 전압으로 할 필요가 있다. 한편, 후단의 변환 결과 유지부(170) 등은 디지털 신호를 취급하기 때문에 비교적 낮은 전압의 전원을 공급할 수 있다. 이 비교적 낮은 전원은 전원선(Vdd2)에 의해 공급된다. 이에 의해, 변환 결과 유지부(170) 등에서의 소비 전력을 저감함과 함께 변환 결과 유지부(170) 등에 저내압의 트랜지스터를 사용하는 것이 가능해진다. 이와 같이, 다른 전압의 전원이 공급된 회로 사이에서 신호의 전달을 행하기 때문에 레벨 변환부(162)를 배치한다. 이에 의해, 레벨의 변환이 행하여진 신호가 파형 정형부(163)에 대해 출력된다. 동 도면의 레벨 변환부(162)는 전원선(Vdd2)에 의해 공급된 전원 전압으로부터 MOS 트랜지스터(512)의 임계치 전압을 감한 전압으로 신호 레벨을 제한할 수 있다.
파형 정형부(163)는 레벨 변환부(162)에 의해 출력된 신호를 변화가 가파른 신호로 정형하는 것이다. 이 파형 정형부(163)의 동작에 관해 설명한다. 초기 상태에서, 레벨 변환부(162)의 출력은 값「0」이다. 이 상태에서, 초기화 신호선(INI)으로부터 값「1」의 신호가 입력되어 MOS 트랜지스터(516)가 도통 상태가 된다. 이에 의해, MOS 트랜지스터(517)가 비도통 상태가 됨과 함께, MOS 트랜지스터(515)가 도통 상태가 되고, 신호선(107)에는 값「1」이 출력된다. 이때, MOS 트랜지스터(513 및 514)는 비도통 상태가 된다. 그 후, 초기화 신호선(INI)에는 값「0」의 신호가 입력된다. 이에 의해, MOS 트랜지스터(513)는 도통 상태가 되고, MOS 트랜지스터(516)는 비도통 상태가 된다. MOS 트랜지스터(514)는 비도통 상태이고, 레벨 변환부(162)의 출력 신호가 값「0」이기 때문에 MOS 트랜지스터(515 및 517)의 상태는 변화하지 않는다.
다음에 레벨 변환부(162)의 출력 신호가 값「0」으로부터 「1」로 변화하면, MOS 트랜지스터(517)가 도통 상태로 천이하고, MOS 트랜지스터(515)가 비도통 상태로 천이한다. 이에 의해, 신호선(107)의 전압은 저하된다. 이 때문에 MOS 트랜지스터(514)가 도통 상태로 천이하고, MOS 트랜지스터(515 및 517)의 게이트의 전압이 더욱 상승한다. 이와 같은 정귀환(正歸還) 작용에 의해 신호선(107)의 전압은 급격하게 저하된다. 이에 의해, 파형의 정형을 행할 수가 있다.
또한, 비교 출력 처리부(160)의 구성은 이 예로 한정되지 않는다. 예를 들면, 비교 출력 처리부(160) 중의 일부 또는 전부를 생략한 구성을 채택할 수도 있다.
[변환 결과 유지부의 구성]
도 7은 본 기술의 실시의 형태에서의 변환 결과 유지부(170)의 구성례를 도시하는 도면이다. 이 변환 결과 유지부(170)는 기억 제어부(171)와, 기억부(172 내지 179)를 구비한다. 여기서, 편의상, 아날로그 디지털 변환 후의 디지털의 화상 신호로서 8비트 사이즈의 데이터를 상정한다. 이 때문에 시각 코드의 사이즈도 8비트가 된다. 또한, 변환 후의 디지털의 화상 신호 및 시각 코드의 사이즈는 시스템에의 요구에 맞추어서 변경할 수 있다. 예를 들면, 15비트의 사이즈로 할 수도 있다.
또한, 변환 결과 유지부(170)에는 신호선(107) 외에 복수의 신호선(WORD, CODE1 내지 8)이 접속된다. 워드 신호선(WORD)(Word)은 기억부(172 내지 179)의 제어 신호를 전달하는 신호선이다. 코드 신호선(CODE)(Code1 내지 8)은 시각 코드를 쌍방향으로 전달하는 신호선이다. 이 복수의 코드 신호선(CODE1 내지 8)은 신호선(101)을 구성한다.
기억부(172 내지 179)는 시각 코드 전송부(200)로부터 입력된 시각 코드를 기억하는 것이다. 이 기억부(172 내지 179)는 각각 1비트의 시각 코드를 기억한다. 이 기억부(172 내지 179)의 구성에 관해, 기억부(172)를 예로 들어 설명한다. 이 기억부(172)는 비트 기억부(522)와, 쌍방향 스위치(523)를 구비한다.
쌍방향 스위치(523)는 신호선(526)과 코드 신호선(CODE1)의 사이에 접속되고, 데이터를 쌍방향으로 전달하는 것이다. 또한, 이 쌍방향 스위치(523)는 제어 입력단자를 구비한다. 이 제어 입력단자에는 신호선(524)이 접속된다. 신호선(524)을 통하여 제어 입력단자에 값「1」이 입력되면, 쌍방향 스위치(523)는 도통 상태가 되고, 신호선(526)과 코드 신호선(CODE1)의 사이에서 쌍방향으로 데이터의 전달을 할 수가 있다. 한편, 제어 입력단자에 값「0」이 입력되면, 쌍방향 스위치(523)는 비도통 상태가 된다.
비트 기억부(522)는 1비트의 데이터를 기억하는 기억 장치이다. 이 비트 기억부(522)는 입출력 단자 및 제어 입력단자를 구비하고, 각각 신호선(526 및 107)이 접속된다. 신호선(107)을 통하여 값「1」의 신호가 제어 입력단자에 입력되면, 비트 기억부(522)는 신호선(526)을 통하여 쌍방향 스위치(523)로부터 전달된 신호인 1비트의 시각 코드를 기억한다. 그때, 1비트의 시각 코드가 변화한 경우에는 비트 기억부(522)에 기억되어 있는 데이터가 재기록된다. 그 후, 제어 입력단자에 입력되는 신호가 값「1」로부터 「0」으로 천이하면, 비트 기억부(522)에 기억되어 있던 데이터가 그대로 유지된다. 즉, 다음에 제어 입력단자에 입력되는 신호가 값「1」이 될 때까지, 상술한 데이터의 재기록은 행하여지지 않는다. 또한, 비트 기억부(522)는 제어 입력단자에 입력되는 신호가 값「0」일 때에는 유지한 데이터를 신호선(526)에 대해 출력한다.
기억 제어부(171)는 신호선(524)을 통하여 제어 신호를 출력하고, 기억부(172 내지 179)를 제어하는 것이다. 이 기억 제어부(171)는 쌍방향 스위치(523)의 제어 신호로서, 예를 들면, 워드 신호선(WORD) 및 신호선(107)에 의해 입력되는 2개의 신호의 논리합에 의해 얻어지는 신호를 생성하고, 출력할 수 있다. 이것은 OR 게이트(521)에 의해 행할 수 있다.
[시각 코드 전송부의 구성]
도 8은 본 기술의 실시의 형태에서의 시각 코드 전송부(200)의 구성례를 도시하는 도면이다. 이 시각 코드 전송부(200)는 코드 유지부(210 및 230)와, 클록 버퍼(220 및 240)를 구비한다. 이 시각 코드 전송부(200)는 도 1에서 설명한 화소 어레이부(10)에 배치된 화소(100)의 행수와 동수의 코드 유지부 및 클록 버퍼를 갖는다. 편의상, 코드 유지부(210 및 230) 및 클록 버퍼(220 및 240)를 예로 들어 설명한다.
코드 유지부(210)는 시각 코드를 유지하는 것이다. 이 코드 유지부(210)는 플립플롭(211 내지 218)에 의해 구성된다. 이 플립플롭(211) 등은 클록 버퍼(220)로부터 출력된 클록 신호에 의거하여 시각 코드 중의 1비트를 유지한다. 구체적으로는 클록 신호가 값「0」일 때, 시각 코드 생성부(20)로부터 출력되어 동 도면의 D입력단자에 입력된 시각 코드를 내부 노드에 유지함과 함께 Q출력 단자를 하이 임피던스 상태로 한다. 다음에 클록 신호가 값「1」이 되면, 내부 노드에 유지한 시각 코드를 Q출력 단자로부터 출력한다. 이 출력된 시각 코드는 신호선(101)을 통하여 코드 유지부(230)에 입력된다. 이와 같이, 시각 코드 전송부(200)는 복수의 시각 코드 유지부를 시프트 레지스터로서 동작시켜서, 시각 코드의 전송을 행한다.
클록 버퍼(220)는 도 3에서 설명한 클록 신호 생성부(54)에 의해 생성된 클록 신호를 코드 유지부(210)에 대해 출력함과 함께, 다음 단(段)의 클록 버퍼에 대해 출력하는 것이다. 이 클록 버퍼(220)는 복수의 반전 게이트(221 내지 224)에 의해 구성되고, 열화된 클록 신호를 정형하는 리피터로서 동작한다. 또한, 이 클록 버퍼(220)는 시각 코드 전송부(200)에서, 시각 코드와는 반대의 방향으로 순차적으로 전송된다. 즉, 클록 버퍼(240)는 코드 유지부(230)에 대해 클록 신호를 출력함과 함께, 클록 버퍼(220)에 대해 클록 신호를 출력한다. 이에 의해, 코드 유지부(210)에 입력되는 클록 신호는 코드 유지부(230)에 입력된 클록 신호와 비교하여, 반전 게이트 2개분의 전파 지연 시간과 반전 게이트(224)까지의 배선에 의한 지연에 상당하는 시간의 지연을 갖게 된다. 이와 같이, 클록 버퍼(220)는 클록 신호를 지연시키는 기능을 또한 구비한다.
상술한 바와 같이, 플립플롭(211) 등은 클록 신호가 값「0」일 때, 입력된 시각 코드를 내부 노드에 유지한다. 이 유지할 때, 소정의 시간, 이른바 셋업 타임을 확보할 필요가 있다. 클록 버퍼(220)에 의해 생긴 클록 신호의 지연에 의해, 코드 유지부(230)에서 클록 신호가 값「0」으로 천이한 때, 코드 유지부(210)에 입력되는 클록 신호는 값「1」인 채이다. 즉, 내부 노드에 유지된 시각 코드가 출력된 상태로 멈추고 있다. 이에 의해 코드 유지부(230)에서의 셋업 타임을 확보할 수 있고, 시각 코드의 전달을 행할 수가 있다.
코드 유지부(210)의 출력과 코드 유지부(230)의 입력에는 코드 신호선(CODE1 내지 8)이 각각 접속된다. 이에 의해, 시각 코드 생성부(20)에 의해 생성되어 코드 유지부(210)에서 유지된 시각 코드가 이들의 코드 신호선(CODE1 내지 8)을 통하여 변환 결과 유지부(170)에 출력된다. 또한, 아날로그 디지털 변환 후에 변환 결과 유지부(170)에 유지된 시각 코드가 이들의 코드 신호선(CODE1 내지 8)을 통하여 코드 유지부(230)에 출력된다. 이와 같이, 시각 코드 전송부(200)는 시각 코드의 전송을 행한다.
[아날로그 디지털 변환 처리]
도 9는 본 기술의 실시의 형태에서의 아날로그 디지털 변환 처리의 한 예를 도시하는 도면이다. 동 도면은 도 4에서 설명한 광전 변환부(110)에서의 아날로그 디지털 변환 처리를 나타낸 것이다. 동 도면에서의, OFG, TX, RST, INI 및 WORD는 각각 오버플로 게이트 신호선(OFG), 전송 신호선(TX), 리셋 신호선(RST), 초기화 신호선(INI) 및 워드 신호선(WORD)에 입력되는 신호의 상태를 나타낸다. 이들에서, 2치화된 파형의 값「1」의 기간이 온 신호의 입력에 해당한다. 광전 변환부(110) 출력, REF, 비교부(150) 출력 및 비교 출력 처리부(160) 출력은 각각 광전 변환부(110)의 출력 신호, 참조 신호선(REF)의 참조 신호, 비교부(150)의 출력 신호 및 비교 출력 처리부(160)의 출력 신호의 상태를 나타낸다. CODE, 기억부 코드 및 수평 제어부(50) 입력은 각각 코드 신호선(CODE)에 의해 전달되는 시각 코드, 기억부(172 내지 179)에 기억되는 시각 코드 및 수평 제어부(50)에 입력되는 시각 코드(8 비트)를 나타낸다.
T0 내지 T1에서, 오버플로 게이트 신호선(OFG)에 온 신호가 입력되어 광전 변환부(110)의 광전 변환 소자(111)가 리셋된다. 이에 의해, 광전 변환부(110)에서 노광이 시작된다.
T2 내지 T3에서, 참조 신호선(REF)에 생성 전하 유지부(113)의 리셋 전압에 상당하는 전압이 인가된다. 이에 의해, 비교부(150)의 출력도 리셋 전압에 개략 동등한 값이 된다. 동시에 리셋 신호선(RST)에 온 신호가 입력된다. 이에 의해, 생성 전하 유지부(113)가 리셋된다. 또한, 초기화 신호선(INI)에 온 신호가 입력되어 비교 출력 처리부(160)의 출력이 값「1」이 된다.
T4 내지 T7에서 참조 신호선(REF)에 참조 신호가 입력된다. 동 도면에 도시한 바와 같이, 이 참조 신호는 전압이 램프형상으로 저하되는 신호이다. 이 참조 신호의 입력과 동기하여 시각 코드가 생성되고, 시각 코드 전송부(200)에 의해 전송된다. 전송된 시각 코드는 기억부(172 내지 179)에 기억된다. 또한, 비교 출력 처리부(160)의 출력 신호가 값「1」인 동안은 기억부(172 내지 179)에서의 기억 코드의 재기록이 행하여진다(T5 내지 T6).
참조 신호의 전압이 광전 변환부(110)의 출력 신호의 전압보다 저하된 때, 비교부(150)의 출력 신호가 저하된다(T6). 이 비교부(150)의 출력 신호는 비교 출력 처리부(160)에 의해 정형되어 값「0」의 신호가 변환 결과 유지부(170)에 대해 출력된다. 그래서, 기억부(172 내지 179)에 기억된 시각 코드의 재기록이 정지하고, 시각 코드가 유지된다. 여기서, 이 유지된 시각 코드를 「A」에 의해 나타낸다. 이 「A」는 광전 변환부(110)의 리셋시의 화상 신호에 대응하는 신호이다. 소정의 시간 경과 후, 참조 신호선(REF)의 참조 신호가 값「0」으로 되고, 시각 코드의 전송도 정지된다(T7).
T8 내지 T11에서, 워드 신호선(WORD)에 온 신호가 입력되어(T8 내지 T9), 기억부(172 내지 179)에 유지되어 있던 시각 코드「A」가 시각 코드 전송부(200)에 출력된다. 그 후, 시각 코드「A」가 시각 코드 전송부(200)에 의해 전송되어 수평 제어부(50)에 대해 입력된다(T9 내지 T11). 입력된 시각 코드「A」는 시각 코드 복호부(52)에 의해 복호되어 리셋시의 화상 신호로서 칼럼 신호 처리부(53)에 유지된다.
T12 내지 T18에서, 초기화 신호선(INI)에 온 신호가 입력되어(T12 내지 T13), 비교 출력 처리부(160)의 출력이 값「1」이 된다. 계속해서, 전송 신호선(TX)에 온 신호가 입력되어(T13 내지 T14), 광전 변환 소자(111)에 유지된 전하가 생성 전하 유지부(113)에 전송되어 유지된다. 이 생성 전하 유지부(113)에 유지된 전하에 응한 신호(아날로그의 화상 신호)가 광전 변환부(110)로부터 비교부(150)에 대해 출력된다. 그 후, 참조 신호선(REF)에 참조 신호가 입력되어 시각 코드가 전송된다(T14 내지 T18). 참조 신호의 전압이 광전 변환부(110)의 출력 신호의 전압보다 저하되면(T17), 상술한 T6과 마찬가지로, 값「0」의 신호가 변환 결과 유지부(170)에 대해 출력되어 기억부(172 내지 179)에 시각 코드가 유지된다. 여기서, 이 유지된 시각 코드를 「B」에 의해 나타낸다. 이 「B」는 광전 변환부(110)의 노광 후의 화상 신호에 대응하는 신호이다. 소정의 시간 경과 후, 참조 신호의 입력이 정지되어 약 0V의 값이 된다(T18).
전술한 T0 내지 T1에서의 오버플로 게이트 신호선(OFG)에의 온 신호의 입력부터 T13 내지 T14에서의 전송 신호선(TX)에의 온 신호의 입력까지의 기간이 노광 기간에 해당한다.
T19 내지 T20에서, 리셋 신호선(RST)에 온 신호가 입력된다. 전술한 바와 같이, 참조 신호는 약 0V이기 때문에 광전 변환부(110)의 출력이 약 0V가 된다. 이에 의해, 생성 전하 유지부(113)는 약 0V로 방전된다.
T21 내지 T24에서, 워드 신호선(WORD)에 온 신호가 입력되어(T21 내지 T22), 시각 코드「B」가 시각 코드 전송부(200)에 대해 출력된다. 그 후, T22 내지 T24에서, 시각 코드「B」가 시각 코드 전송부(200)에 의해 전송되어 수평 제어부(50)에 대해 입력된다. 입력되는 시각 코드「B」는 복호되어 노광 후의 화상 신호가 되고, 칼럼 신호 처리부(53)에 입력된다. 그 후, 칼럼 신호 처리부(53)는 입력되는 노광 후의 화상 신호로부터 리셋시의 화상 신호를 감산한다. 이에 의해, CDS가 실행된다. CDS가 행하여진 화상 신호는 수평 제어부(50)로부터 출력되어 촬상 장치(1)의 출력 화상 신호로 된다.
이와 같이, 광전 변환부(110)에서의 화상 신호의 아날로그 디지털 변환을 행할 수가 있다.
[반도체 칩의 구성]
도 10은 본 기술의 제1의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면이다. 동 도면은 촬상 장치(1)를 구성하는 2개의 반도체 칩의 구성을 나타낸 것이다. 동 도면에 도시한 바와 같이, 촬상 장치(1)는 화소 칩(300) 및 회로 칩(400)에 의해 구성된다. 화소 칩(300)에는 도 1에서 설명한 화소 어레이부(10)에 배치된 모든 화소(100)에서의 광전 변환부(110) 및 비교부(150)의 일부의 회로가 배치된다. 즉, 광전 변환부(110)와, 신호 입력 트랜지스터(153)와, 참조 입력 트랜지스터(154)와, MOS 트랜지스터(155)와, MOS 트랜지스터(156)가 화소 칩(300)에 배치된다. 이 이외의 부분은 회로 칩(400)에 배치된다. 또한, 화소 칩(300)은 청구의 범위에 기재된 제1의 반도체 칩의 한 예이다. 회로 칩(400)은 청구의 범위에 기재된 제2의 반도체 칩의 한 예이다.
화소 칩(300)에는 주로 광전 변환부(110)가 배치되고, 다른 회로 부분은 회로 칩(400)에 배치된다. 화소 칩(300)을 촬상 장치(1)의 수광면에 배치함에 의해, 수광면에서의 광전 변환부(110)의 면적을 크게할 수 있고, 개구율을 향상시킬 수 있다.
동 도면의 화소 칩(300)은 광전 변환부(110)에 더하여 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)가 배치되어 있다. 즉, 신호 입력 트랜지스터(153)의 드레인과 MOS 트랜지스터(151)의 드레인과의 사이 및 참조 입력 트랜지스터(154)의 드레인과 MOS 트랜지스터(152)의 드레인과의 사이에서, 화소 칩(300) 및 회로 칩(400)으로 분리된다. 전술한 바와 같이 신호 입력 트랜지스터(153)의 드레인에는 입력 신호 및 참조 신호의 차분에 의거한 전류가 흐른다. 이 전류는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)로 이루어지는 차동쌍에 의해 증폭되어 있고, 신호 레벨(진폭)이 비교적 높게 되어 있다. 이 때문에 이들의 사이에서 2개의 반도체 칩으로 분리된 경우라도, 노이즈의 영향을 경감할 수 있다.
또한, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)는 광전 변환부(110)에 배치된 MOS 트랜지스터와 비교하여 사이즈가 크다. 이것은 이득을 높게 하기 위해서다. 그러나, 사이즈가 크기 때문에 부유 용량도 커진다. 그래서, 이들을 동일한 반도체 칩(화소 칩(300))에 배치하여 광전 변환부(110)에 직접 접속함에 의해, 부유 용량의 영향을 저감할 수 있다.
또한, 신호선(102)은 신호 입력 트랜지스터(153)의 게이트에 접속되어 있기 때문에 비교적 임피던스가 높고, 노이즈가 혼입되기 쉬운 배선이다. 신호 입력 트랜지스터(153)를 화소 칩(300)에 배치함에 의해, 신호선(102)의 배선을 짧게 할 수가 있어서, 노이즈의 영향을 더욱 저감할 수 있다.
도 11은 본 기술의 제1의 실시의 형태에서의 반도체 칩의 다른 구성례를 도시하는 도면이다. 동 도면은 도 10에서 설명한 구성례와의 비교를 위해 든 예이다. 동 도면의 화소 칩(300)은 광전 변환부(110)가 배치되어 있다. 즉, 동 도면의 예에서는 광전 변환부(110)의 출력과 비교부(150)의 신호 입력 트랜지스터(153)의 게이트 사이의 신호선(102)의 부분에서 화소 칩(300) 및 회로 칩(400)으로 분리된다. 상술한 예와는 달리, 신호선(102)에 의해 전달되는 신호는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 의해 증폭이 행하여지기 전의 신호이기 때문에 신호 레벨 및 진폭이 작고 노이즈의 영향을 받기 쉬워진다.
또한, 신호선(102)의 부분에서 2개의 반도체 칩으로 분리되기 때문에 광전 변환부(110)의 출력에 큰 부유 용량이 접속되게 된다. 전술한 바와 같이, 신호선(102)에는 생성 전하 유지부(113)가 접속된다. 이 때문에 큰 부유 용량이 생성 전하 유지부(113)에 병렬로 접속되게 되어 오차가 증대한다.
또한, 신호선(102)의 부분에서 2개의 반도체 칩으로 분리되기 때문에 비교적 임피던스가 높은 신호선(102)의 배선 길이가 증가하게 되어 노이즈의 혼입이 증가한다. 이들에 의해, 동 도면의 예에서는 도 10의 예와 비교하여 노이즈의 영향이 커진다.
[화소 칩의 구성]
도 12는 본 기술의 제1의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면이다. 동 도면은 화소 칩(300) 중의 광전 변환부(110)의 부근을 도시한 모식 상면도이다. 동 도면에서, 파선에 의해 기재된 부분은 화소 칩(300)의 내부에 형성된 요소를 나타낸다. 동 도면의 광전 변환부(110)의 중앙부에 광전 변환 소자(111)가 배치된다. 후술하는 바와 같이 이 광전 변환 소자(111)는 N형 반도체 영역(302)에 의해 구성된다. 이 광전 변환 소자(111)의 상측에 인접하여 전하 전송부(112)의 게이트(312) 및 오버플로 게이트(114)의 게이트(317)가 배치된다. 또한, 전하 전송부(112)의 상측에 인접하여 생성 전하 유지부(113)가 배치된다. 이 생성 전하 유지부(113)는 N형 반도체 영역(303)에 의해 구성된다.
광전 변환 소자(111)의 하측에는 분리 영역(304)이 배치된다. 이 분리 영역(304)은 광전 변환 소자(111)와 비교부(150)를 구성하는 회로를 분리하는 것이다. 분리 영역(304)은 예를 들면, 이산화규소(SiO2)에 의해 구성할 수 있다. 분리 영역(304)의 하측에 참조 입력 트랜지스터(154), 신호 입력 트랜지스터(153) 및 MOS 트랜지스터(155 및 156)가 오른쪽부터 차례로 배치된다.
참조 입력 트랜지스터(154)는 게이트(314)와 N형 반도체 영역(307 및 305)에 의해 구성된다. N형 반도체 영역(307 및 305)은 각각 드레인 및 소스 영역에 해당한다. 참조 입력 트랜지스터의 드레인 영역(N형 반도체 영역(307))에는 비아 플러그(326)가 형성된다. 이 비아 플러그(326)는 패드(325)에 접속된다.
신호 입력 트랜지스터(153)는 게이트(313)와 N형 반도체 영역(306 및 305)에 의해 구성된다. N형 반도체 영역(306 및 305)은 각각 드레인 및 소스 영역에 해당한다. 이와 같이, N형 반도체 영역(305)은 참조 입력 트랜지스터(154) 및 신호 입력 트랜지스터(153)의 공통의 소스 영역이 된다. 신호 입력 트랜지스터의 드레인 영역(N형 반도체 영역(306))에는 비아 플러그(321)가 형성된다. 후술하는 바와 같이, 이 비아 플러그(321)는 배선층(322)(부도시) 및 비아 플러그(323)를 통하여 패드(324)에 접속된다. 또한, 패드(324)는 청구의 범위에 기재된 제1의 패드의 한 예이다.
신호 입력 트랜지스터(153)에 인접하여, MOS 트랜지스터(155)의 드레인 영역(N형 반도체 영역(306)) 및 게이트(315)가 배치된다. N형 반도체 영역(306)은 신호 입력 트랜지스터(153) 및 MOS 트랜지스터(155)의 공통의 드레인 영역이 된다. 또한, MOS 트랜지스터(155)에 인접하여 MOS 트랜지스터(156)의 게이트(316)가 배치된다. MOS 트랜지스터(155)의 소스 영역 및 MOS 트랜지스터(156)의 드레인 및 소스 영역에 관해서는 기재를 생략하였다.
[회로 칩의 구성]
도 13은 본 기술의 제1의 실시의 형태에서의 회로 칩(400)의 구성례를 도시하는 도면이다. 동 도면은 회로 칩(400) 중의 광전 변환부(110)의 부근을 도시한 모식 상면도이다. 동 도면에서, 파선에 의해 기재된 부분은 회로 칩(400)의 내부에 형성된 요소를 나타낸다. 또한, 점선에 의해 기재된 부분(광전 변환부(110))은 화소 칩(300)에 배치된 요소이다.
동 도면의 중앙에 MOS 트랜지스터(152)의 게이트(412) 및 P형 반도체 영역(404 및 405)이 배치된다. 이 P형 반도체 영역(404 및 405)은 각각 MOS 트랜지스터(152)의 소스 및 드레인 영역에 해당한다. MOS 트랜지스터(152)의 드레인 영역(P형 반도체 영역(405))에는 비아 플러그(426)가 형성된다. 이 비아 플러그(426)는 배선층(부도시)을 통하여 패드(425)에 접속된다.
이 MOS 트랜지스터(152)의 소스 영역(P형 반도체 영역(404))의 하측에 인접하여 MOS 트랜지스터(151)의 게이트(413) 및 P형 반도체 영역(403)이 배치된다. 이 P형 반도체 영역(403 및 404)은 각각 MOS 트랜지스터(151)의 드레인 및 소스 영역에 해당한다. 이와 같이, P형 반도체 영역(404)은 MOS 트랜지스터(152 및 151)의 공통의 소스 영역이 된다. MOS 트랜지스터(151)의 드레인(P형 반도체 영역(403))에는 비아 플러그(421)가 형성된다. 이 비아 플러그(421)는 후술하는 배선층(422)(부도시) 및 비아 플러그(423)(부도시)를 통하여 패드(424)에 접속된다. 또한, 패드(424)는 청구의 범위에 기재된 제2의 패드의 한 예이다.
또한, 회로 칩에는 비교 출력 처리부(160) 및 변환 결과 유지부(170)가 광전 변환부(110)마다 배치된다.
[반도체 칩의 단면의 구성]
도 14는 본 기술의 제1의 실시의 형태에서의 촬상 장치(1)의 구성례를 도시하는 모식 단면도이다. 도 12에서 설명한 화소 칩(300) 및 도 13에서 설명한 회로 칩(400)에서의 각각의 상면(패드(324) 등이 배치된 면)끼리가 접합되어 촬상 장치(1)가 형성된다. 이때, 패드(324 및 424)와 패드(325 및 425)가 접하도록 위치맞춤이 행하여져서, 접합된다. 동 도면은 도 12 및 13에서 A-A'선에 따른 접합후의 촬상 장치(1)의 단면을 모식적으로 도시한 도면이다.
화소 칩(300)은 동 도면의 하측에 배치되고, 회로 칩(400)은 동 도면의 상측에 배치된다. 또한, 동 도면에 도시한 바와 같이, 패드(324 및 424)와 패드(325 및 425)가 각각 접합되어 전기적으로 접속된다. 이에 의해 화소 칩(300) 및 회로 칩(400) 사이의 신호의 교환을 행할 수가 있다.
화소 칩(300)은 이른바 이면 조사형이고, P형 반도체 기판(301)의 저부에 컬러 필터(341)가 배치되고, 이 면에 광이 조사된다. 동 도면의 화소 칩(300)에는 광전 변환부(110)로서, 생성 전하 유지부(113), 전하 전송부(112) 및 광전 변환 소자(111)를 기재하였다. P형 반도체 기판(301)에 광전 변환 소자(111)의 N형 반도체 영역(302)이 형성된다. 이 N형 반도체 영역과 주위의 P형 반도체 영역 사이의 PN 접합부분에서 광전 변환이 행하여져서 전하가 생성된다. 이 중 전자가 N형 반도체 영역(302)에 유지된다. 또한, 암전류를 삭감하기 위해, N형 반도체 영역(302)의 상부에 얇은 P형 반도체 영역을 형성할 수도 있다.
이 광전 변환 소자(111)의 좌측에 전하 전송부(112)의 게이트(312) 및 생성 전하 유지부(113)의 N형 반도체 영역(303)이 차례로 배치된다. 또한, 게이트(312)는 절연층(311)의 내부에 형성되고, 폴리실리콘에 의해 구성할 수 있다. 전하 전송부(112)는 N형 반도체 영역(302 및 303)을 각각 소스 및 드레인으로 하는 MOS 트랜지스터와 등가이다. 또한, 광전 변환부(110)의 우측에 분리 영역(304)이 배치된다.
이 분리 영역(304)의 우측에 참조 입력 트랜지스터(154)의 게이트(314), N형 반도체 영역(305), 신호 입력 트랜지스터(153)의 게이트(313) 및 N형 반도체 영역(306)이 차례로 배치된다. 생성 전하 유지부(113)의 N형 반도체 영역(303)과 신호 입력 트랜지스터(153)의 게이트(313)는 신호선(102)에 의해 접속된다.
N형 반도체 영역(306)에는 비아 플러그(321)가 형성되고, 이 비아 플러그(321)의 상부에 배선층(322)이 형성되고, 또한 이 배선층(322)에 비아 플러그(323)가 형성된다. 비아 플러그(323)의 상부에는 패드(324)가 배치된다. 즉, 비아 플러그(321 및 323) 및 배선층(322)에 의해 신호 입력 트랜지스터(153)의 드레인 영역(N형 반도체 영역(306))과 패드(324)가 전기적으로 접속된다. 이들 비아 플러그(321 및 323) 및 배선층(322)은 금속에 의해 구성할 수 있다. 또한, 비아 플러그(321 및 323) 및 배선층(322)은 청구의 범위에 기재된 제1의 신호선의 한 예이다.
동 도면의 회로 칩(400)에는 MOS 트랜지스터(151 및 152), 비교 출력 처리부(160) 및 변환 결과 유지부(170)를 기재하였다. P형 반도체 기판(401)에 N형의 웰 영역(402)이 형성되고, 이 웰 영역(402)에 MOS 트랜지스터(151)의 P형 반도체 영역(403)이 배치된다. 이 P형 반도체 영역(403)은 MOS 트랜지스터(151)의 드레인에 해당한다. 또한, MOS 트랜지스터(151)의 게이트(413)가 절연층(411)의 내부에 배치된다. 게이트(413)에 인접하여 P형 반도체 영역(404) 및 MOS 트랜지스터(152)의 게이트(412)가 차례로 배치된다. 전술한 바와 같이 P형 반도체 영역(404)은 MOS 트랜지스터(151 및 152)의 공통의 소스 영역에 해당한다.
MOS 트랜지스터(151)의 드레인 영역(P형 반도체 영역(403))에는 비아 플러그(421)가 형성되고, 이 비아 플러그(421)의 상부(동 도면에서는 하부)에 배선층(422)이 형성되고, 또한 이 배선층(422)에 비아 플러그(423)가 형성된다. 비아 플러그(423)의 상부(동 도면에서는 하부)에는 패드(424)가 배치된다. 즉, 비아 플러그(421 및 423) 및 배선층(422)에 의해 MOS 트랜지스터(151)의 드레인 영역(P형 반도체 영역(403))과 패드(424)가 전기적으로 접속된다. 이들 비아 플러그(421 및 423) 및 배선층(422)은 금속에 의해 구성할 수 있다. 또한, 비아 플러그(421 및 423) 및 배선층(422)은 청구의 범위에 기재된 제2의 신호선의 한 예이다.
전술한 바와 같이, 패드(324 및 424)는 전기적으로 접속되어 있다. 이 때문에 신호 입력 트랜지스터(153)의 드레인 영역과 MOS 트랜지스터(151)의 드레인 영역은 패드(324 및 424)와 배선층(322 및 422)과 비아 플러그(321, 323, 421 및 423)에 의해 전기적으로 접속된다. 또한, 배선층(422)과 비교 출력 처리부(160)의 입력과의 사이는 신호선(106)에 의해 접속된다. 또한, 비교 출력 처리부(160)의 출력과 변환 결과 유지부(170)와의 사이는 신호선(107)에 의해 접속된다.
또한, 촬상 장치(1)의 구성은 이 예로 한정되지 않는다. 예를 들면, 배선층을 2층 이상의 다층으로 하는 구성을 채택할 수도 있다.
[촬상 장치의 제조 공정]
도 15는 본 기술의 제1의 실시의 형태에서의 촬상 장치(1)의 제조 공정의 한 예를 도시하는 도면이다. 촬상 장치(1)는 다음의 공정에 의해 제조할 수 있다. 우선, 화소 칩(300)을 형성한다. 동 도면에서의 a는 이 화소 칩(300)의 형성 공정을 나타낸 것이다. P형 반도체 기판(301)의 표면에 N형 반도체 영역(303) 등이 이온 타입(打入) 등에 의해 형성되고, 절연층(311) 및 배선층(322) 등이 또한 형성된다. 이들은 CVD(Chemical Vapor Deposition)법 등에 의해 형성할 수 있다. 이 화소 칩(300)의 표면은 패드(324 및 325)가 절연층(311)에 매입된 상태로 할 필요가 있다. 또한 회로 칩(400)과 접착하기 위해 화소 칩(300)의 표면을 평탄하게 할 필요가 있다. 이 때문에 화소 칩(300)의 표면에 대해 예를 들면, CMP(Chemical Mechanical Polishing)법에 의한 연마를 행할 수가 있다.
다음에 회로 칩(400)을 형성한다. 동 도면에서의 b는 이 회로 칩(400) 형성 공정을 나타낸 것이다. P형 반도체 기판(401)의 표면에 N형웰 영역(402) 등이 형성되고, 절연층(411) 및 배선층(422) 등이 또한 형성된다. 화소 칩(300)과 마찬가지로, 표면을 연마할 수 있다.
다음에 화소 칩(300) 및 회로 칩(400)을 접합한다. 동 도면에서의 c는 이 접합 공정을 나타낸 것이다. 이때, 패드(324 및 325)와 패드(424 및 425)가 접촉하도록 위치맞춤을 행하여 화소 칩(300) 및 회로 칩(400)의 표면끼리를 접촉시킨다. 그 후, 이들을 가열 압착함에 의해, 이들의 반도체 칩을 접합한다. 가열 온도는 예를 들면, 300부터 600℃로 할 수 있다.
가열 압착 후에 컬러 필터나 마이크로 렌즈를 형성한다. 이들의 공정에 의해 촬상 장치(1)를 제조할 수 있다.
이와 같이, 본 기술의 제1의 실시의 형태에서는 화소 칩(300)과 회로 칩(400)을 접합함에 의해 촬상 장치를 구성한다. 그때, 아날로그 디지털 변환기를 구성하는 비교기에서의 신호 입력 트랜지스터 및 참조 입력 트랜지스터를 화소 칩(300)에 배치함에 의해, 입력 신호 및 참조 신호의 비교의 결과를 화소 칩(300)으로부터 회로 칩(400)에에 전달하여 처리시킨다. 이에 의해, 노이즈의 영향을 저감할 수 있다.
<2. 제2의 실시의 형태>
상술한 제1의 실시의 형태에서는 비교부(150)의 신호 입력 트랜지스터(153), 참조 입력 트랜지스터(154) 및 MOS 트랜지스터(156)를 화소 칩(300)에 배치하고 있다. 이에 대해 본 기술의 제2의 실시의 형태에서는 MOS 트랜지스터(156)를 회로 칩(400)에 배치한다. 이에 의해, 화소 칩(300)의 구성을 간략화할 수 있다.
[반도체 칩의 구성]
도 16은 본 기술의 제2의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면이다. 동 도면의 촬상 장치(1)는 MOS 트랜지스터(156)가 회로 칩(400)에 배치되는 점에서 도 10에서 설명한 촬상 장치(1)와 다르다.
MOS 트랜지스터(156)는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 흐르는 전류를 제한하는 정전류 전원으로서 동작한다. 이 때문에 MOS 트랜지스터(156)의 드레인에는 비교적 큰 전류가 흐르고 있고, 노이즈의 영향을 받기 어렵다. 또한, 이 MOS 트랜지스터(156)는 큰 전류가 흐르기 때문에 사이즈가 비교적 크다. 이 때문에 이 MOS 트랜지스터(156)를 회로 칩(400)에 배치함에 의해, 화소 칩(300)의 구성을 간략화할 수 있다.
이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서 설명한 촬상 장치(1)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 기술의 제2의 실시의 형태에 의하면, MOS 트랜지스터(156)를 회로 칩(400)에 배치함에 의해, 화소 칩(300)의 구성을 간략화할 수 있다.
<3. 제3의 실시의 형태>
상술한 제1의 실시의 형태에서는 비교부(150)의 신호 입력 트랜지스터(153), 참조 입력 트랜지스터(154) 및 MOS 트랜지스터(156)를 화소 칩(300)에 배치하고 있다. 이에 대해 본 기술의 제3의 실시의 형태에서는 MOS 트랜지스터(151 및 152)를 화소 칩(300)에 또한 배치한다. 이에 의해, 비교부(150)의 특성을 개선시킬 수 있다.
[반도체 칩의 구성]
도 17은 본 기술의 제3의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면이다. 동 도면의 촬상 장치(1)는 MOS 트랜지스터(151 및 152)가 화소 칩(300)에 배치되는 점에서 도 10에서 설명한 촬상 장치(1)와 다르다.
MOS 트랜지스터(151 및 152)는 각각 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 부하로서 동작하는 MOS 트랜지스터이다. 이 때문에 신호 입력 트랜지스터(153)의 드레인에 흐르는 전류의 변화가 전압의 변화로 변환되고, 이 전압의 변화가 입력 신호와 참조 신호와의 비교의 결과로서 신호선(106)을 통하여 화소 칩(300)으로부터 회로 칩(400)에 전달된다. 이 경우에도, 비교적 큰 레벨의 신호가 전달되기 때문에 노이즈의 영향을 받기 어려운 비교부(150)로 할 수 있다.
또한, 동 도면의 비교부(150)는 차동 증폭기를 구성하는 MOS 트랜지스터(151 및 152)와 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)와 MOS 트랜지스터(156)가 같은 반도체 칩(화소 칩(300))에 배치된다. 이 때문에 이들의 MOS 트랜지스터는 제조시의 프로세스에 기인한 특성이나 동작시의 온도 등이 개략 동등하게 되어 오프셋이나 드리프트를 작게 할 수 있다.
이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서 설명한 촬상 장치(1)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 기술의 제3의 실시의 형태에 의하면, MOS 트랜지스터(151 및 152)를 화소 칩(300)에 배치함에 의해, 비교부(150)에서의 오프셋 등의 특성을 개선할 수 있다.
<4. 제4의 실시의 형태>
상술한 제1의 실시의 형태에서는 비교부(150)의 신호 입력 트랜지스터(153), 참조 입력 트랜지스터(154) 및 MOS 트랜지스터(156)를 화소 칩(300)에 배치하고 있다. 이에 대해 본 기술의 제4의 실시의 형태에서는 MOS 트랜지스터(157)를 또한 화소 칩(300)에 배치한다. 이에 의해, 비교부(150)의 이득의 편차를 저감할 수 있다.
[반도체 칩의 구성]
도 18은 본 기술의 제4의 실시의 형태에서의 반도체 칩의 구성례를 도시하는 도면이다. 동 도면의 촬상 장치(1)는 MOS 트랜지스터(157)가 화소 칩(300)에 배치되는 점에서 도 10에서 설명한 촬상 장치(1)와 다르다.
MOS 트랜지스터(156 및 157)는 커런트 미러 회로를 구성한다. 본 기술의 제4의 실시의 형태에서는 이들이 같은 반도체 칩(화소 칩(300))에 배치되어 있다. 이 때문에 이들 MOS 트랜지스터(156 및 157)는 제조시의 프로세스에 기인하는 특성이나 동작시의 온도 등이 개략 동등하게 되어 이들의 MOS 트랜지스터에 흐르는 전류의 편차를 저감할 수 있다. 이에 의해, 차동쌍(신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154))의 이득이나 드레인 전류의 편차를 저감할 수 있다.
이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서 설명한 촬상 장치(1)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 기술의 제4의 실시의 형태에 의하면, MOS 트랜지스터(156 및 157)를 화소 칩(300)에 배치함에 의해, 비교부(150)의 이득 등의 편차를 저감할 수 있다.
<5. 제5의 실시의 형태>
상술한 제1의 실시의 형태에서는 비교부(150)의 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)를 동일한 반도체 칩에 배치함에 의해, 비교부(150)의 성능 향상을 도모하고 있다. 이에 대해 본 기술의 제5의 실시의 형태에서는 이들의 MOS 트랜지스터에 흐르는 전류 방향을 정돈한다. 이에 의해, 비교부(150)에서의 오프셋 등의 특성을 개선할 수 있다.
[반도체 칩의 구성]
도 19는 본 기술의 제5의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면이다. 동 도면의 화소 칩(300)은 도 12에서 설명한 화소 칩(300)과 비교하여 이하의 점에서 다르다. 우선, 참조 입력 트랜지스터(154)는 소스 영역으로서 N형 반도체 영역(308)을 구비한다. 이에 의해, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)는 개별적으로 소스 영역을 갖게 된다. 또한, 참조 입력 트랜지스터(154)의 드레인 및 소스 영역이 교체되어 배치된다.
이에 의해, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 채널에서의 전류 방향을 정돈할 수 있다.
[반도체 칩의 구성]
도 20은 본 기술의 제5의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 모식 단면도이다. 동 도면에서의 a는 도 19에서의 B-B'선에 따른 화소 칩(300)의 단면을 모식적으로 도시한 도면이다. 또한, 동 도면에서의 a에 기재된 화살표는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 채널 영역에 흐르는 전류 방향을 나타낸 것이다.
비교부(150)의 성능을 향상시키기 위해서는 차동쌍을 구성하는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 특성을 정돈할 필요가 있다. 동 도면에서의 a에 도시한 N형 반도체 영역(306 및 305)은 각각 신호 입력 트랜지스터(153)의 드레인 및 소스 영역에 해당한다. 또한, N형 반도체 영역(307 및 308)은 각각 참조 입력 트랜지스터(154)의 드레인 및 소스 영역에 해당한다. 이 때문에 이들의 트랜지스터의 채널 영역에 흐르는 전류 방향은 동등하게 된다.
동 도면에서의 b는 화소 칩(300)의 제조 공정에서, P형 반도체 기판(301)에 이온 타입을 행하여, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 채널 영역이 되는 부분을 형성하는 공정이다. 동 도면에서의 b의 화살표(601)는 이온 타입의 방향을 나타내고 있다. 이와 같이 비스듬하게 이온 타입을 행함에 의해, 이온 타입의 깊이를 조정할 수 있고, MOS 트랜지스터의 임계치의 정밀한 조정을 행할 수가 있다. 그 후, P형 반도체 기판(301)에 N형 반도체 영역(306) 등이 형성된다.
그러나, 비스듬하게 이온 타입을 행하기 때문에 동 도면에서의 b의 P형 반도체 기판(301)에서는 이온 타입에 수반하는 결정 결함도 경사 방향으로 발생한다. 그러면, 이 결정 결함의 방향에 따른 방향과 반대의 방향에서는 전기적인 특성이 변화하게 된다. 이 때문에 경사 방향의 이온 타입을 행하는 경우에는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 채널 영역에서의 전류가 흐르는 방향을 정돈함에 의해, 이들의 MOS 트랜지스터의 특성을 개략 같게 할 수 있다. 이에 의해, 오프셋이나 드리프트를 작게 할 수 있다.
이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서 설명한 촬상 장치(1)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 기술의 제5의 실시의 형태에 의하면, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 흐르는 전류 방향을 정돈하여 이들의 MOS 트랜지스터의 특성을 개략 동등하게 할 수 있다. 이에 의해, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 특성이 개략 동등하게 되어 비교부(150)에서의 오프셋 등의 특성을 개선할 수 있다.
<6. 제6의 실시의 형태>
상술한 제5의 실시의 형태에서는 비교부(150)의 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)에 흐르는 전류 방향을 정돈함에 의해, 비교부(150)의 성능 향상을 도모하고 있다. 이에 대해 본 기술의 제6의 실시의 형태에서는 이들의 MOS 트랜지스터의 주위의 레이아웃을 동등하게 한다. 이에 의해, 비교부(150)에서의 오프셋 등의 특성을 개선할 수 있다.
[반도체 칩의 구성]
도 21은 본 기술의 제6의 실시의 형태에서의 화소 칩(300)의 구성례를 도시하는 도면이다. 동 도면의 화소 칩(300)은 MOS 트랜지스터(159)를 구비하는 점에서, 도 12에서 설명한 화소 칩(300)과 다르다. 이 MOS 트랜지스터(159)는 게이트(329)를 구비하고, 참조 입력 트랜지스터(154)에 인접하여 배치된다. 이 MOS 트랜지스터(159)는 이른바 더미 트랜지스터이고, 비교부(150)의 회로 부품으로서 사용되는 트랜지스터가 아니다.
동 도면의 신호 입력 트랜지스터(153)는 MOS 트랜지스터(155)와 참조 입력 트랜지스터(154)와의 사이에 배치된다. 그래서, MOS 트랜지스터(159)를 배치함에 의해, 참조 입력 트랜지스터(154)에서도, 마찬가지로 2개의 MOS 트랜지스터의 사이에 배치되는 구성에 할 수 있다. 이에 의해, 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 주위의 레이아웃을 동등하게 할 수 있고, 이들의 트랜지스터의 특성을 개략 동등하게 할 수 있다.
이 이외의 촬상 장치(1)의 구성은 본 기술의 제1의 실시의 형태에서 설명한 촬상 장치(1)의 구성과 마찬가지이기 때문에 설명을 생략한다.
이와 같이, 본 기술의 제6의 실시의 형태에서는 신호 입력 트랜지스터(153) 및 참조 입력 트랜지스터(154)의 주위의 레이아웃을 동등하게 할 수 있다. 이에 의해, 이들의 MOS 트랜지스터의 특성을 개략 동등하게 할 수가 있어서, 비교부(150)에서의 오프셋 등의 특성을 개선할 수 있다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러가지의 변형을 행함에 의해 구현화할 수 있다.
또한, 상술한 실시의 형태에서 설명한 처리 순서는 이들 일련의 순서를 갖는 방법으로서 파악하여도 좋고, 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 좋다. 이 기록 매체로서, 예를 들면, CD(Compact Disc), MD(Mini Disc), DVD(Digital Versatile Disc), 메모리 카드, 블루 레이 디스크(Blu-ray(등록상표) Disc) 등을 이용할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩과,
상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속됨과 함께 상기 제1의 패드와 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 구비하는 촬상 장치.
(2) 상기 제1의 패드와 상기 제2 패드는 가열 압착에 의해 전기적으로 접속되는 상기 (1)에 기재된 촬상 장치.
(3) 상기 제1의 반도체 칩은 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터에 흐르는 전류를 제어하는 정전류 전원을 또한 구비하는 상기 (1) 또는 (2)에 기재된 촬상 장치.
(4) 상기 제1의 반도체 칩은 상기 전류의 변화를 전압의 변화로 변환하는 부하부를 또한 구비하고, 상기 제1의 신호선은 상기 전압의 변화를 상기 비교의 결과로서 전달하는 상기 (1)부터 (3)의 어느 하나에 기재된 촬상 장치.
(5) 상기 처리 회로는 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 처리를 행하는 상기 (1)부터 (4)의 어느 하나에 기재된 촬상 장치.
(6) 상기 제1의 반도체 칩은 상기 입력 신호를 생성하는 광전 변환부를 또한 구비하고, 상기 신호 입력 트랜지스터는 상기 생성된 입력 신호가 제어 단자에 입력되는 상기 (1)부터 (5)의 어느 하나에 기재된 촬상 장치.
(7) 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩을 형성하는 공정과,
상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 형성하는 공정과,
상기 제1의 반도체 칩과 상기 제2의 반도체 칩을 상기 제1의 패드 및 상기 제2의 패드가 접촉한 상태로 접합하는 공정을 구비하는 촬상 장치의 제조 방법.
1 : 촬상 장치 10 : 화소 어레이부
20 : 시각 코드 생성부 30 : 참조 신호 생성부
40 : 수직 구동부 50 : 수평 제어부
52 : 시각 코드 복호부 53 : 칼럼 신호 처리부
54 : 클록 신호 생성부 100 : 화소
110 : 광전 변환부 111 : 광전 변환 소자
112 : 전하 전송부 113 : 생성 전하 유지부
114 : 오버플로 게이트 150 : 비교부
151, 152, 155∼157, 159, 511∼517 : MOS 트랜지스터
153 : 신호 입력 트랜지스터 154 : 참조 입력 트랜지스터
160 : 비교 출력 처리부 161 : 전치 증폭부
162 : 레벨 변환부 163 : 파형 정형부
170 : 변환 결과 유지부 171 : 기억 제어부
172 : 기억부 190 : 아날로그 디지털 변환부
200 : 시각 코드 전송부 210 : 코드 유지부
211 : 플립플롭 220, 240 : 클록 버퍼
221∼224 : 반전 게이트 230 : 코드 유지부
300 : 화소 칩 321, 323, 326, 421, 426 : 비아 플러그
322, 422 : 배선층 324, 325, 424, 425 : 패드
400 : 회로 칩 521 : OR 게이트
522 : 비트 기억부 523 : 쌍방향 스위치

Claims (7)

  1. 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩과,
    상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속됨과 함께 상기 제1의 패드와 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 구비하는 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    상기 제1의 패드와 상기 제2 패드는 가열 압착에 의해 전기적으로 접속되는 것을 특징으로 하는 촬상 장치.
  3. 제1항에 있어서,
    상기 제1의 반도체 칩은 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터에 흐르는 전류를 제어하는 정전류 전원을 또한 구비하는 것을 특징으로 하는 촬상 장치.
  4. 제1항에 있어서,
    상기 제1의 반도체 칩은 상기 전류의 변화를 전압의 변화로 변환하는 부하부를 또한 구비하고,
    상기 제1의 신호선은 상기 전압의 변화를 상기 비교의 결과로서 전달하는 것을 특징으로 하는 촬상 장치.
  5. 제1항에 있어서,
    상기 처리 회로는 상기 참조 신호에 응한 디지털의 신호를 상기 출력된 비교의 결과에 의거하여 유지하여 당해 유지된 디지털의 신호를 상기 입력 신호에 대한 아날로그 디지털 변환의 결과로서 출력하는 처리를 행하는 것을 특징으로 하는 촬상 장치.
  6. 제1항에 있어서,
    상기 제1의 반도체 칩은 상기 입력 신호를 생성하는 광전 변환부를 또한 구비하고,
    상기 신호 입력 트랜지스터는 상기 생성된 입력 신호가 제어 단자에 입력되는 것을 특징으로 하는 촬상 장치.
  7. 입사한 광에 응한 신호인 입력 신호가 제어 단자에 입력되는 신호 입력 트랜지스터와, 상기 신호 입력 트랜지스터와 차동쌍을 구성하여 참조 신호가 제어 단자에 입력되는 참조 입력 트랜지스터와, 상기 신호 입력 트랜지스터 및 상기 참조 입력 트랜지스터의 어느 하나에 흐르는 전류가 상기 입력 신호와 상기 참조 신호와의 차분에 응하여 변화한 때에 당해 전류의 변화를 상기 입력 신호와 상기 참조 신호와의 비교의 결과로서 전달하는 제1의 신호선과, 상기 제1의 신호선과 전기적으로 접속되는 제1의 패드를 구비하는 제1의 반도체 칩을 형성하는 공정과,
    상기 비교의 결과를 처리하는 처리 회로와, 상기 처리 회로에 전기적으로 접속되어 상기 비교의 결과를 상기 처리 회로에 전달하는 제2의 신호선과, 상기 제2의 신호선에 전기적으로 접속되는 제2의 패드를 구비하는 제2의 반도체 칩을 형성하는 공정과,
    상기 제1의 반도체 칩과 상기 제2의 반도체 칩을 상기 제1의 패드 및 상기 제2의 패드가 접촉한 상태로 접합하는 공정을 구비하는 것을 특징으로 하는 촬상 장치의 제조 방법.
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