JP2007513456A5 - - Google Patents

Claims (27)

1. 複数の直列接続されたＮＡＮＤストリングに配置されたメモリセルを含むメモリアレイを有する集積回路を作動させるための方法であって、前記メモリセルは変更可能なコンダクタンススイッチデバイスを含み、前記変更可能なコンダクタンススイッチデバイスは薄膜トランジスタ（ＴＦＴ）デバイスを含み、前記方法は、被選択メモリセルのための合計のプログラミング時間を実現するために被選択ワード線を何度もプログラミング電圧にパルスにし、個々のプログラミングパルスを実質的に合計のプログラミング時間未満の期間に制限し、これにより、被選択ブロックのＮＡＮＤストリング内におけるリーク電流の影響を制限するステップを含む、方法。
2. 少なくとも２つのプログラミングパルスの後にだけ読出動作を実行するステップをさらに含む、請求項１に記載の方法。
3. プログラミングパルス間における関連するアレイ線上の抑制電圧を維持するステップをさらに含む、請求項１に記載の方法。
4. リーク電流の影響は、長いプログラミングパルス中に発生する可能性のある、ＮＡＮＤストリング内の１つ以上の位置における電圧バイアスの変化を含む、請求項１に記載の方法。
5. このような各々のプログラミングパルスの前に、被選択ブロックの被選択ＮＡＮＤストリングおよび非選択ＮＡＮＤストリング内においてそれぞれのバイアス条件を再設定するステップをさらに含む、請求項４に記載の方法。
6. 複数の直列接続されたＮＡＮＤストリングに配置されたメモリセルを含むメモリアレイを有する集積回路を作動させるための方法であって、前記メモリセルは変更可能なコンダクタンススイッチデバイスを含み、前記方法は、
   被選択メモリセルのための合計のプログラミング時間を実現するために被選択ワード線を何度もプログラミング電圧にパルスにし、個々のプログラミングパルスを実質的に合計
   のプログラミング時間未満の期間に制限し、これにより、被選択ブロックのＮＡＮＤストリング内におけるリーク電流の影響を制限するステップと、
   このような非選択ＮＡＮＤストリング内でバイアス条件を設定するために、被選択メモリブロック内の非選択ＮＡＮＤストリングを、抑制電圧を伝達する関連するアレイ線に結合するステップと、
   まだ分離されていない場合、抑制電圧以外のバイアス電圧を伝達する関連するアレイ線から、被選択メモリブロック内における非選択ＮＡＮＤストリングを分離するステップとを含む、方法。
7. プログラミングパルス間における関連するアレイ線上の抑制電圧を維持するステップをさらに含む、請求項６に記載の方法。
8. 抑制電圧を伝達する関連するアレイ線に非選択ＮＡＮＤストリングを結合しつつ、被選択ワード線をプログラミング電圧未満の電圧に駆動するステップと、
   抑制電圧を伝達する関連するアレイ線から非選択ＮＡＮＤストリングを分離するステップと、
   被選択ワード線をプログラミング電圧にパルスにするステップとをさらに含む、請求項６に記載の方法。
9. 被選択ワード線は、抑制電圧を伝達する関連するアレイ線から非選択ＮＡＮＤストリングを分離する前に接地され、次いで、プログラミング電圧に駆動される、請求項８に記載の方法。
10. 非選択ＮＡＮＤストリングを分離するステップは、非選択ＮＡＮＤストリングの端部における複数の直列選択デバイスのうちの少なくとも１つをオフにするステップを含む、請求項６に記載の方法。
11. 被選択メモリセルをプログラミングするビット線プログラミング電圧、または、被選択メモリセルのプログラミングを抑制するビット線抑制電圧のいずれかを伝達する関連するアレイ線に被選択ＮＡＮＤストリングを結合するステップと、
    他の関連するアレイ線から被選択ＮＡＮＤストリングを分離するステップとをさらに含む、請求項１に記載の方法。
12. 被選択ＮＡＮＤストリングを分離するステップは、被選択ＮＡＮＤストリングの端部における複数の直列選択デバイスのうちの少なくとも１つをオフにするステップを含む、請求項１１に記載の方法。
13. 各ＮＡＮＤストリングを形成するそれぞれの複数の選択デバイスおよびメモリセルデバイスは、構造的に実質的に同一である、請求項１０または１２に記載の方法。
14. オフにするステップは、被選択ＮＡＮＤストリングの端部における複数の直列選択デバイスのうちの少なくとも２つのそれぞれのデバイスに対応するそれぞれの選択信号を異なるレベルに駆動するステップを含む、請求項１２に記載の方法。
15. 異なるレベルのうちの１つが接地であり、異なるレベルのうちの別の１つが、接地と、被選択ワード線上で伝達されるプログラミング電圧との間の電圧である、請求項１４に記載の方法。
16. 個々のプログラミングパルスが１マイクロ秒よりも短く、合計のプログラミング時間が１０マイクロ秒よりも長い、請求項１から１５のいずれかに記載の方法。
17. プログラミング電圧が１０〜１６ボルトの範囲内である、請求項１から１６のいずれかに記載の方法。
18. 変更可能なコンダクタンススイッチデバイスは、少なくとも時には、デプレッションモードのしきい値電圧を有するトランジスタを含む、請求項１から１７のいずれかに記載の方法。
19. 変更可能なコンダクタンススイッチデバイスは、薄膜トランジスタ（ＴＦＴ）デバイスを含む、請求項１から１８のいずれかに記載の方法。
20. 変更可能なコンダクタンススイッチデバイスは、メモリセル毎に２ビット以上のデータを記憶するために、コンダクタンスの３つ以上の公称値を有する、請求項１から１９のいずれかに記載の方法。
21. 変更可能なコンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１から２０のいずれかに記載の方法。
22. メモリセルトランジスタは、２つのデータ状態のうちの少なくとも１つのためにデプレッションモードのしきい値電圧を有する、請求項２１に記載の方法。
23. メモリアレイは、基板の上に形成されたメモリセルの少なくとも２つのプレーンを有する３次元のメモリアレイを含む、請求項１から２２のいずれかに記載の方法。
24. 基板は、メモリアレイに結合される回路を含む単結晶基板を含む、請求項２３に記載の方法。
25. 所与のメモリプレーンのＮＡＮＤストリングは、基板の上に形成された選択デバイスを含む、請求項２４に記載の方法。
26. 集積回路であって、
    複数の直列接続されたＮＡＮＤストリングに配置されたメモリセルを含むメモリアレイを含み、前記メモリセルは変更可能なコンダクタンススイッチデバイスを含み、前記集積回路はさらに、
    前記メモリアレイに結合されたアレイ支持回路を含み、
    前記集積回路は、請求項１から２５のいずれかに記載の方法を実行するために構成される、集積回路。
27. 前記集積回路の設計、テストまたは作製の際に用いるのに好適なコンピュータ読取可能な記述形式で実現される、請求項２６に記載の集積回路。