JP2003517210A - Ｍｏｓｆｅｔデバイスのシステムおよび方法 - Google Patents

Ｍｏｓｆｅｔデバイスのシステムおよび方法

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electrode
drain electrode
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ジョン ピー． スナイダー，
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スピネカ セミコンダクター， インコーポレイテッド
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Abstract

(57)【要約】 ＭＩＳＦＥＥＤデバイスシステムおよびそれを製造する方法を開示する。本発明は、ＭＩＳＦＥＥＤデバイス構造のコンテクスト内でソース接続および／またはドレイン接続のためにショットキーバリア接触（３０１、３０２）を利用して、短チャネル効果を制御するためにハロー／ポケット注入および浅いソース／ドレイン拡張部の必要性を除去する。付け加えると、本発明は、ＭＩＳＦＥＥＤ製造と関連した寄生バイポーラ利得を無条件に除去し、製造コストを減らし、デバイス性能パラメータを厳密に制御し、従来技術と比較して優れたデバイス特性を提供する。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、概して、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
の分野に関し、集積回路（ＩＣ）に関連するＭＯＳＦＥＴデバイスの製造に対し
て特有のアプリケーションを有する。
【０００２】 （発明の背景） １９４０年代後半のトランジスタの発明以来、マイクロ電子の分野における進
歩はめざましい。現在の技術は、おおよそ１０ｍｍ四方の１つのシリコンの片面
上に１億個以上の素子を有する集積回路（ＩＣ）のように費用効率が高い製造を
可能にする。１０億個のトランジスタＩＣは、数年以内に市販されるであろう。
１個のＩＣにつき、さらに低い費用でより高い機能性および性能に対する要求に
はいくつかの傾向がある。
【０００３】 第１に、機能性は、ＩＣトランジスタの数を多くさせる。第２に、より高密度
を実現し、極めて重要なことにＩＣトランジスタの性能を向上するためにトラン
ジスタのサイズそのものが小さくなっている。性能に関する限りでは、金属−酸
化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ、現在の主要なトランジスタ
技術）のキーとなるパラメータは、チャネル長である。チャネル長（Ｌ）は、電
荷キャリアがデバイスを通り抜けるために移動しなければならない距離であり、
この長さを短くするということは、同時に、駆動電流をより高くし、寄生レジス
タンスおよびキャパシタンスを減少させ、高周波の性能を向上させることを意味
する。共通の良度指数は、電力と遅延との積であり、このトランジスタ性能の一
般化された基準は、チャネル長の逆数の３乗（１／Ｌ３）として改良される。こ
のことによって、製造能力が許す限りチャネル長を減少させなければならないと
ＩＣ製造業者を途方もなく駆り立てることが説明される。
【０００４】 デジタルアプリケーションに関して、ＭＯＳトランジスタは、スイッチのよう
に振舞う。ＯＮの場合、ＭＯＳトランジスタは、比較的大きい電流量で駆動し、
ＯＦＦの場合、ＭＯＳトランジスタは、特定のリーク電流量によって特徴付けら
れる。チャネル長が減少するにつれて、駆動電流は増加する。このことは、上述
した回路性能に対して役に立つ。しかし、リーク電流も同様に増加する。リーク
しやすいトランジスタは、静止状態の電力損失（休止中にＩＣによって損失され
る電力）の原因となり、極端な場合においては、アクティブ動作中のバイナリ情
報の転送に影響し得る。従って、デバイス設計者には、チャネル長が減少するに
つれて、リーク電流を低くするもっともな理由がある。
【０００５】 ＭＯＳトランジスタのリーク電流は、従来より、デバイスのチャネル領域中に
制御された不純物（ドーパント）量を導入し、ソース／ドレインの横方向および
縦方向にドーピングを拡散させることによって制御される。これらのアプローチ
は、ＭＯＳトランジスタ内のポテンシャルバリアを強化するために効果的であり
、従って、リーク電流は減少するけれども、このアプローチはまた、低下した駆
動電流および増加した寄生キャパシタンス（まさにチャネル長の減少によって向
上することになる項目）の一因になり得る。その上、製造プロセスにおいて、チ
ャネルおよびソース／ドレインに合わせたドーパントがどの程度正確に導入され
るかに依存して、製造費用は、大きく作用され得る。従来のＭＯＳトランジスタ
の設計および構造を考えた場合、駆動電流と、リーク電流と、寄生キャパシタン
スおよびレジスタンスと、製造の複雑性／費用との間のトレードオフには制限さ
れた解決法しかない。
【０００６】 本発明は、これらの競合する要件間に新しい関係を提供し、従来の（不純物を
ドープした）ＭＯＳ構造では達成できない特性を有するＭＯＳデバイスを可能に
する。ソースおよびドレイン、ならびに均一に注入された１つのチャネルドーパ
ントのプロフィールに金属を使用することによって、寄生キャパシタンスの減少
、これらの特性（特にチャネル長が減少する場合）における統計的な変化の減少
、および、製造費用および製造の複雑性の低減に関して、デバイスの特性を改善
する。
【０００７】 （従来技術の説明） （ドーピングプロフィール） ＭＯＳトランジスタの以前の世代は、ドレイン・ソース間のリーク電流を制御
するために、側方に均一で、垂直方向に不均一なチャネルドーピングプロフィー
ルに依存する。ＩＥＥＥ ＳＰＥＣＴＲＵＭの２５〜２９ページに記載のＹｕａ
ｎ Ｔａｕｒ著「Ｔｈｅ Ｉｎｃｒｅｄｉｂｌｅ Ｓｈｒｉｎｋｉｎｇ Ｔｒａ
ｎｓｉｓｔｏｒ」（ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ、ＩＳＳＮ
００１８−９２３５、１９９９年７月）を参照されたい。図１に例示的な長いチ
ャネルを有する従来のＭＯＳデバイス（１００）を示す。従来のＭＯＳデバイス
（１００）は、不純物をドープしたソース（１０１）と、不純物をドープしたド
レイン（１０２）と、従来のＭＯＳタイプのゲートスタック（１０３）と、ソー
ス・ドレイン間のリーク電流の制御を補助するための基板の側方に均一なチャネ
ルドーピングプロフィール（１０４）とを含む。デバイスは、酸化物領域（１０
５）を介して互いに電気的に分離される。このようなチャネルドーパントプロフ
ィールは、約２００ナノメートル（ｎｍ）までのチャネル長を有するデバイスに
共通する。
【０００８】 しかしながら、１００ｎｍレジームまでデバイスのチャネル長が減少されると
、横方向および垂直方向の両方ともに不均一であるチャネルドーピングプロフィ
ールが必要となることを、上記文献は教示している。図２を参照すると、例示の
短チャネルＭＯＳデバイス（２００）は、長チャネルのＭＯＳデバイス（１００
）と同様のいくつかの要素を有する。この構成は、従来の不純物ドープされたソ
ース（２０１）および不純物ドープされたドレイン（２０２）、ならびに、従来
のＭＯＳゲートスタック（２０３）（幅＜〜１００ｎｍ、これはチャネル長Ｌに
相当する）を含む。この構成は、ソース（２０８）電極およびドレイン（２０９
）電極に対して不純物を浅くドープした拡張部分をさらに含む。この拡張部分は
、ドレイン（２０６）のポケットドーピングおよびソース（２０７）のポケット
ドーピング、ならびに、従来のチャネルドーピング（２０４）と共に使用され、
ソース・ドレイン間のリーク電流を制御する。ソース電極（２０１）およびドレ
イン電極（２０２）、ならびに、これらのそれぞれの拡張部分（２０８）（２０
９）（上記のうち４つ全ての組み合わせは、調整されたソース／ドレインのドー
ピングプロフィールを含む）は、いずれも同じドーピング極性（Ｎ型またはＰ型
のいずれか）であり、チャネル（２０４）、および、ポケットドーピング要素（
２０６）（２０７）と逆の極性である。この場合も同様に、酸化物領域（２０５
）は、互いにデバイスを電気的に分離する。
【０００９】 「２５ｎｍ ＣＭＯＳ Ｄｅｓｉｇｎ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ」（Ｉ
ＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの７８９ページ、１９９８年）とい
う題の論文において、Ｙｕａｎ Ｔａｕｒは、 “スーパーハロー（ｓｕｐｅｒ−ｈａｌｏ）と呼ばれる最適化された垂直方向お
よび側方に不均一なドーピングプロフィールは、短チャネル効果を制御するため
に必要とされる。” と、記載している。類似する記述が、ＩＥＥＥ Ｓｐｅｃｔｒｕｍ ｍａｇａｚ
ｉｎｅでなされている。 “１００〜１３０ｎｍのリソグラフィ世代において、垂直方向および側方の両方
に不均一（Ｓｕｐｅｒ−Ｈａｌｏ）な最適に調整されたプロフィールが、（短チ
ャネル効果を）制御するために必要とされる。” ＩＥＥＥ ＳＰＥＣＴＲＵＭの２３〜２４ページに記載のＬｉｎｄａ Ｇｅｐｐ
ｅｒｔ著「Ｔｈｅ １００−Ｍｉｌｌｉｏｎ Ｔｒａｎｓｉｓｔｏｒ ＩＣ」（ ｗｗｗ．ｓｐｒｃｔｕｍ．ｉｅｅｅ．ｏｒｇ 、ＩＳＳＮ ００１８−９２３５、
１９９９年７月）を参照されたい。
【００１０】 さらに、事実上、２００ｎｍ未満のチャネル長のデバイス設計を論じる全ての
従来技術は、横方向および垂直方向の両方に極めて不均一であるチャネルドーピ
ングプロフィールが、ドレイン・ソース間のリーク電流を適切に制御するために
必要とされることを述べているか、または、暗に意味している。例えば、Ｈａｒ
ｇｒｏｖｅの論文「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ｓｕｂ ０．０８μｍ
ＣＭＯＳ ｗｉｔｈ Ｄｕａｌ Ｇａｔｅ Ｏｘｉｄｅ ａｎｄ ９．７ｐｓ
Ｉｎｖｅｒｔｅｒ Ｄｅｌａｙ」（ＩＥＤＭ、６２７ページ、１９９８年）に
おいてＨａｒｇｒｏｖｅは、 “最適なデバイス性能に達するためには、浅い接合によって結合された強いハロ
ー（ｈａｌｏ）が必要とされる。” と述べている。従来技術は、側方に不均一なチャネルドーパントおよび浅いソー
ス／ドレインの拡張部分の形式で、側方および垂直方向に不均一なドーピングプ
ロフィールが、短チャネル効果の適切な制御に必要とされるという記載において
実質的に一致している。
【００１１】 （ポケット／ハロー注入） 側方に不均一なチャネルドーピングプロフィールは、ゲート電極が規定され、
所定の位置に配置された後、ほとんど排他的に導入される。ゲートが注入マスク
の役目をすると共に、すでに基板にあるドーパントと同じタイプのドーパントは
、イオン注入を経てゲート電極の端に近接したチャネル領域中に導入される。前
述のように、これを、「ポケット」注入または「ハロー」注入と呼ぶ場合が多い
。ＩＥＥＥ ＳＰＥＣＴＲＵＭの２８ページ記載のＹｕａｎ Ｔａｕｒ著「Ｔｈ
ｅ Ｉｎｃｒｅｄｉｂｌｅ Ｓｈｒｉｎｋｉｎｇ Ｔｒａｎｓｉｓｔｏｒ」（ｗ ｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ 、ＩＳＳＮ ００１８−９２３５、
１９９９年７月）を参照されたい。
【００１２】 ソースおよびドレイン間の静電気ポテンシャルバリアの補強（従って、リーク
電流の減少）に効果的であるように、ハロー／ポケット注入は、浅いソース／ド
レインの拡張部分（前述の調整されたソース／ドレインドーピングプロフィール
）とともに、製造プロセスを複雑にする。少なくとも２つの追加のリソグラフィ
の工程および関連した洗浄、注入、測定等の工程では、これらの処理工程をイン
プリメントすることが必要とされる。生産のプロセスにおいて、リソグラフィが
最も高価な処理モジュールの（１番でない場合）１つであり、これが製造コスト
を大きく増加させる。ハローの注入、ポケットの注入、および、浅いソース／ド
レインの拡張部分はまた、寄生キャパシタンス、および、統計的な確率変化をデ
バイスの電気的特性に加え得る。
【００１３】 短チャネルショットキーＭＯＳデバイスのチャネルドーピングプロフィールは
、従来技術では極めて限られた関心を引くのみであった。Ｊ．Ｒ．Ｔｕｃｋｅｒ
は、極短チャネルＳＢＭＯＳデバイスで行われたシミュレーションについて議論
し、 “（リーク）電流を抑制するためには、半導体チャネル領域の何らかのドーピン
グが必要である。” と、言及しているにすぎない。ＳＳＤＭ １９９４年の３２２〜３２４ページに
記載のＪ．Ｒ．Ｔｕｃｋｅｒ、Ｃ．Ｗａｎｇ、Ｊ．Ｗ．Ｌｙｄｉｎｇ、Ｔ．Ｃ．
Ｓｈｅｎ、Ｇ．Ｃ．Ａｂｅｌｎ著「Ｎａｎｏｍｅｔｅｒ Ｓｃａｌｅ ＭＯＳＦ
ＥＴｓ ａｎｄ ＳＴＭ Ｐａｔｔｅｒｎｉｎｇ ｏｎ Ｓｉ」と、Ａｐｐｌｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ（Ｖｏｌ．６５，Ｎｏ．５、６１８〜６
２０ページ、１９９４年８月１日）に記載のＪ．Ｒ．Ｔｕｃｋｅｒ、Ｃ．Ｗａｎ
ｇ、Ｐ．Ｓ．Ｃａｒｎｅｙ著「Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ Ｂａｓｅｄ ｏｎ Ｑｕａｎｔｕｍ Ｔｕｎｎｅｌｉｎｇ
」とを参照されたい。チャネルドーピングを導入して、ソース・ドレイン間のリ
ーク電流を抑制し得る様態について、Ｔｕｃｋｅｒが議論していないということ
に注目することが重要である。
【００１４】 Ｑ．Ｔ．Ｚｈａｏは、リーク電流を制御するためにチャネルドーピングの問題
にはっきりと取り組んだ次の著者である。彼のアプローチ（かなり高レベル（１
０１７／ｃｍ３）までの基板の均一なドーピング）は、短チャネルデバイスの場
合には不適当であることが周知である。彼は、リーク電流の減少に成功したけれ
ども、ソース／ドレインと基板との間でキャパシタンスが増加することを犠牲に
している。ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ（Ｖｏｌ．７４、
Ｎｏ．３、４５４ページ、１９９９年１月１８日）に記載のＱ．Ｔ．Ｚｈａｏ、
Ｆ．Ｋｌｉｎｋｈａｍｍｅｒ、Ｍ．Ｄｏｌｌｅ、Ｌ．Ｋａｐｐｉｕｓ、Ｓ．Ｍａ
ｎｔｌ著「Ｎａｎｏｍｅｔｅｒ ｐａｔｔｅｒｎｉｎｇ ｏｆ ｅｐｉｔａｘｉ
ａｌ ＣｏＳｉ２／Ｓｉ（１００） ｆｏｒ ｕｌｔｒａｓｈｏｒｔ ｃｈａｎ
ｎｅｌ Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ」
を参照されたい。
【００１５】 Ｗ．Ｓａｉｔｏｈは、ＳＯＩ基板上に形成されたデバイスについて報告してい
るが、このコンテクストでは基板のドーピングに関して議論していない。ＣＡ、
Ｓａｎｔａ Ｂａｒｂａｒａ、１９９９年６月２８〜３０日に開催されたＤｅｖ
ｉｃｅ Ｒｅｓｅａｒｃｈ ＣｏｎｆｅｒｅｎｃｅのＰａｐｅｒＩＩ．Ａ．６、
３０ページに記載のＷ．Ｓａｉｔｏｈ、Ｓ．Ｙａｍａｇａｍｉ、Ａ．Ｉｔｏｈ、
Ｍ．Ａｓａｄａによって報告された「３５ｎｍ ｍｅｔａｌ ｇａｔｅ ＳＯＩ
−Ｐ−ＭＯＳＦＥＴｓ ｗｉｔｈ ＰｔＳｉ Ｓｃｈｏｔｔｋｙ ｓｏｕｒｃｅ
／ｄｒａｉｎ」を参照されたい。
【００１６】 Ｃ．Ｗａｎｇは、リーク電流を制御するために“アクティブ領域の下に完全に
空乏化したドーパント層”、および、“完全に空乏化したドーパントの薄い表面
下層に前もって注入すること”の使用について述べているが、Ｃ．Ｗａｎｇは、
側方の均一性について記載していないし、ドーピングプロフィールの側方の均一
性に欠けることも記載していないし、「層」の生成を行う方法についても記載し
ていない。ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ（Ｖｏｌ．７４、
Ｎｏ．８、１１７４ページ、１９９９年２月２２日）に記載のＣ．Ｗａｎｇ、Ｊ
ｏｈｎ Ｐ．Ｓｎｙｄｅｒ、Ｊ．Ｒ．Ｔｕｃｋｅｒ著の「Ｓｕｂ−４０ｎｍ Ｐ
ｔＳｉ Ｓｈｏｔｔｋｙ ｓｏｕｒｃｅ／ｄｒａｉｎ ｍｅｔａｌ−ｏｘｉｄｅ
−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔ
ｏｒｓ」と、Ａｎｎｕａｌ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｄｉｇｅｓｔ（７２〜７３ページ、１９９８年）に記載のＣ．Ｗａｎｇ
、Ｊｏｈｎ Ｐ．Ｓｎｙｄｅｒ、Ｊ．Ｒ．Ｔｕｃｋｅｒ著の「Ｓｕｂ−５０ｎｍ
ＰｔＳｉ Ｓｃｈｏｔｔｋｙ ｓｏｕｒｃｅ／ｄｒａｉｎ Ｐ−ＭＯＳＦＥＴ
ｓ」とを参照されたい。
【００１７】 （要旨） 従来の短チャネルＭＯＳトランジスタの基板のドーピングプロフィールに関す
る文献、および、短チャネルショットキーＭＯＳデバイスのチャネルドーピング
プロフィールに関する十分でない業績を考えれば、提案された発明は、現在の最
先端技術に比べて多くの利点を有し、新規で、かつ、非自明なアプローチを提供
する。
【００１８】 （発明の目的） 従って、本発明の目的は、（特に）従来技術の欠点を克服することであり、次
の目的の１つ以上を目的とする。 １．現在の製造技術よりも低コスト、より高い性能およびより良い耐性の短チャ
ネル長を有するＭＯＳＦＥＴを製造できるシステムおよび方法を提供すること。 ２．集積されたＭＯＳＦＥＴにおいて寄生バイポーラオペレーションを減少し、
ラッチアップおよび他の異常な挙動の可能性を低くすること。 ３．ある環境において高い放射線硬度を有するＭＯＳＦＥＴデバイスを提供する
こと。
【００１９】 上記の目的は、本発明の教示を制限するものと理解されるべきでないが、概し
て、これらの目的は、次のセクションで議論される開示される発明によって達成
される。
【００２０】 （発明の簡単な要旨） （概要） 図３を参照すると、本発明の例示の実施形態（３００）は、従来のＭＯＳゲー
トスタック（３０３）（シリコン基板上の二酸化シリコン上にあるゲート電極）
、金属ソース（３０１）電極および／または金属ドレイン（３０２）電極、およ
び、横方向にはなくて、垂直方向に大幅に変化するチャネルドーパント（３０４
）から単に構成される。酸化物領域（３０５）は、デバイスを互いに電気的に分
離する。
【００２１】 対応する金属のソース／ドレイン（３０１、３０２）およびシリコン基板（３
０６）の界面に沿って存在するショットキー（またはショットキーのような）バ
リア（３０７、３０８）は、固有なポケット注入、または、固有なハロー注入と
して振る舞い、さらなる寄生キャパシタンスを有することなくそのように振る舞
う。また、このことによって金属ソース／ドレインが性質上浅くて高い導電性を
有するので、浅いソース／ドレインの拡張部分の必要性がなくなる。従って、製
造の複雑性における飛躍的な減少は、ハロー／ポケット注入およびソース／ドレ
インの拡張部分を同時になくすことによって成し遂げられる。これらのことはま
た、従来より構成されるチャネルＭＯＳデバイスを超える主要な利点である。
【００２２】 ショットキーバリアの微小に急峻な性質、および、ショットキーバリアの非常
に一貫性のある繰り返し可能な大きさに起因して、従来のＭＯＳデバイスに固有
である統計的な変化の二つの原因は、実質的になくなる。従来のデバイスにおけ
るイオン注入を介したドーパントの導入の統計的な確率性によって、ある場合で
は大きく変化したり、多量にドーパントが注入されたりする。このことは、ハロ
ー／ポケットのドーパントおよびソース／ドレインのドーパントの両方に関して
当てはまる。この結果、デバイスパラメータ（例えば、チャネル長（Ｌ）、駆動
電流、および、リーク電流）は、ある一定の確率変化になる。これらの変化は、
回路設計をより困難にし、性能の仕様に合わないＩＣによる歩留り損失を経て製
造のコストに起因する。この問題は、デバイス１個当たりの実効シリコン量がよ
り小さいために、チャネル長が減少するにつれて、より深刻になり、そしてその
結果、統計的変化を取り除くために平均しにくくなる。
【００２３】 （従来の不純物ドープされたソース／ドレインに取って代わる）金属ソース／
ドレインは、（位置および大きさがチャネル長と無関係である）シリコン基板（
３０６）を有する自然的で、とても一貫した、微小に急峻なショットキーバリア
（３０７、３０８）を有するため、および、このバリアが、基本的にハロー／ポ
ケット注入（これらの注入が不必要になる）の役目を果たすため、ソース／ドレ
イン注入とハロー／ポケット注入との間に、原子がランダムに配置するため、統
計的変化は、基本的になくなる。この事実が当てはまり、チャネル長が減少する
場合も、当てはまる。
【００２４】 金属ソース／ドレインＭＯＳアーキテクチャの他の利点は、寄生バイポーラ利
得の無条件の削除である。寄生バイポーラ利得は、ソース／ドレインおよび基板
領域に対して反対のドーピングタイプを使用する場合の直接的な結果であり、ラ
ッチアップおよび他の有害な影響を引き起こし得る。ソース／ドレイン電極が金
属で構成されると、この寄生利得はなくなる。このことは、（多くのうちとりわ
け）高放射環境の場合に金属ソース／ドレインアーキテクチャを理想的なものと
する。
【００２５】 （一般的な利点） 本発明は、典型的に、従来技術と比較して以下の利点を提供する。 １．製造の複雑性の減少。ポケット／ハロー注入および浅いソース／ドレイン拡
張部分は必要とされない。 ２．ポケット／ハロー注入の欠如のためのキャパシタンスの減少。 ３．ポケット／ハロー注入およびソース／ドレイン拡張部分の欠如、および、ソ
ースおよびドレイン用の金属の使用によるデバイスの電気特性の確率／統計的な
変化の減少。 ４．寄生バイポーラ利得および関連したラッチアップの無条件な削除。 ５．従来のＭＯＳ構造と比較して、放射硬度の増加。上述の利点のリストは、本
発明の範囲を制限するものと解釈されるべきではない。しかし、当業者は、潜在
的に利用できる一般的な利点の上述のリストを考慮すれば、本発明の適用の機会
の多さを認識する。
【００２６】 本発明により提供された利点を十分に理解するために、添付された図面を参照
して、以下に発明の詳細な説明を説明する。
【００２７】 （本発明の好適な例示の実施形態による説明） （例示の実施形態） 本発明は、多くの異なる形式の実施形態に対して影響を受けやすい一方で、本
発明の開示が本発明の原理の例示として考えられるべきであることを理解すると
共に図示され、本発明の詳細な好適な実施形態において本明細書中に記述され、
図示された実施形態に対する本発明の広範な局面を限定することを意図としてい
ない。
【００２８】 本出願の多数の斬新的な教示は、本発明の好適な実施形態を特に参照して記載
される。ここで、これらの斬新的な教示は、ＭＯＳＦＥＴ ＤＥＶＩＣＥ ＳＹ
ＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤの特定の問題に有利に適用される。しかし、こ
の斬新的な教示は、これらの実施形態が本明細書中の斬新的な教示の多くの有利
な使用の例に過ぎないということを理解されるべきである。概して、本出願の明
細書中でなされた記述は、種々の特許請求された発明のいずれをも限定する必要
性はない。さらに、いくつかの斬新的な特徴に適用し得る記載もあるが、適用し
得ない記載もある。概して、他に言及していなければ、各自の要素は複数であっ
てもよく、一般性の欠如を有して逆もまた同様である。
【００２９】 （定義） 本明細書における全体の議論に渡って次の定義が利用される。
【００３０】 （限定しないシステムブロック／手順の工程） 本発明は、例示のシステムブロックダイアグラムおよび手順のフローチャート
に関して適切に記載され得る。これらの項目は、当業者に本発明の教示を指示す
るには十分であるが、本発明の範囲を限定するように厳密に構成されるべきでな
い。当業者は、システムブロックダイアグラムが一般性の欠如がないように組み
合わされ得、再編成され得ることを認知し、手順のステップは、一般性の教示が
欠如することなく同じ効果を成し遂げるために、足したり、引いたり、再編成さ
れ得る。従って、添付の例示のシステムブロックダイアグラムおよび手順のフロ
ーチャートに示されるように、本発明は教示の目的のみのためであり、意図され
る目的の用途に応じて、当業者によって再構築されてもよいことは、理解される
べきである。
【００３１】 （予定される範囲） 下記の議論に渡って、項目「予定される範囲」は、アクティブデバイス（ＭＯ
ＳＦＥＴ）の核心に集中した領域を包含するように規定される。従って、ＭＯＳ
ＦＥＴという文脈中で言及される全てのプロセス工程は、ゲート、ソース／ドレ
イン、および／または、予定された範囲またはアクティブデバイスの核心に近接
する領域におけるチャネルドーピングプロファイルおよび他の構成を作成する。
本発明は、アクティブデバイスの核心から離れて、この文脈以外では、どんなも
のにも制限されない。
【００３２】 予定される範囲は、概して、ＭＯＳＦＥＴデバイスに関して記述されるが、こ
の予定される範囲は、いかなる方法でも本発明の範囲を限定しないことに注意す
べきである。当業者は、電流の流れを制御可能な任意のデバイスが領域を保有す
るそのアクティブな電流に近接して予定される範囲を有するように考えられ得る
ことを認知する。
【００３３】 （限定しないＭＯＳＦＥＴ） 本発明は、特に、ＭＯＳＦＥＴ半導体デバイスの使用に適しているが、本文の
教示の使用は、この特定の用途に限定されない。集積型であっても集積型でなく
ても、他の半導体デバイスは、本発明の教示に適用され得る。従って、本明細書
は‘ＭＯＳＦＥＴ’デバイスに関して記載するが、この用語は、２点以上の電気
的な接点を有する導電性チャネルを有する電流の流れを制御するための任意のデ
バイスを含むように広く解釈されるべきである。
【００３４】 （限定しないチャネル長） 本発明は、短チャネル長のＭＯＳＦＥＴが、特に１００ｎｍ未満のチャネル長
の範囲において、加工される状況での使用に特に適している。しかし、本発明の
教示においては、これらの短チャネル長デバイスに対する本発明の教示の用途を
限定しない。本発明の教示の好都合な使用は、任意の寸法のチャネル長と共に用
いられ得る。
【００３５】 （限定しないドーパント） 本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関しての多様
なドーパント技術を利用することを提供する例示がある。これらのドーパントは
、本発明の特定の実施形態の例示に過ぎず、本発明の教示の範囲を限定されるよ
うに解釈されるべきでない。
【００３６】 しかし、本発明は、不純物原子の使用が本発明の教示の範囲内にあるように、
ヒ素、リン、アンチモン、ボロン、インジウム、および／または、ガリウムから
なる群のうち選択されることを特に見越していることに注意されたい。
【００３７】 （限定しないデバイスタイプ） 当業者は、本発明がＮ型デバイスまたはＰ型デバイスのどちらか一方に範囲を
限定せず、しかし、どちらか一方または両方のデバイスタイプで使用され得るこ
とを容易に認識する。
【００３８】 （限定しないソース／ドレイン） 本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関する「ソー
ス」および「デバイス」の接続を言及することを提供する例示がある。当業者は
、任意の所与のＭＯＳＦＥＴの構成において、ソース／ドレインの接触にまつわ
る命名は、一般性の欠如なしで交換可能であり、故に、「ソース」は、本発明の
範囲において欠如することなく「ドレイン」接触と交換され得るということを認
知する。付け加えると、当業者は、本発明の多くの好適な実施形態がソース接続
およびドレイン接続の両方を作製するために使用され得、このことが実際の作製
の場合になる必要がないことを認識する。ＩＣまたはそれと同様の文脈で、所与
のデバイスにソース／ドレイン接続の一方、両方、またはどちらでないことによ
って、利益のための本発明の教示を使用し得る。
【００３９】 従って、用語「ソース」および「ドレイン」は、変型の「ドレイン」および「
ソース」と、「ソースまたはドレイン」と、「ソースおよびドレイン」とを含む
ように解釈されるべきである。
【００４０】 （限定しない金属） 本明細書中の議論の全体に渡って、ＭＯＳＦＥＴデバイス製造に関する金属に
ついて参照することを提供する実施例がある。本発明は、本発明の教示に影響を
与える際に使用され得るどんな金属の種類に関しても、いかなる制限も認めない
。従って、例えばチタン、コバルトなどの一般にトランジスタレベルで使用され
る金属は、特に予測され、ならびに過剰なより希少な金属または合金も予測され
る。開示において、特定の任意の金属または合金で本発明の使用を限定するもの
はない。当業者は、任意の導電性の内部接続する金属が本発明の教示を実現する
ことにおいて一般性を欠如することなく使用され得ることを認識する。
【００４１】 しかし、本発明は、特に、本発明の教示の範囲内にあるように、プラチナシリ
サイド、パラジウムシリサイド、イリジウムシリサイド、および／または、希土
類シリサイドのうちのいずれからなる群から形成されるソース／ドレイン電極の
使用を予測することに注意されたい。
【００４２】 （限定しないショットキー） 本明細書中の議論の全体に渡って、ＩＣ製造に関する「ショットキー」バリア
などの接触について参照することを提供する実施例がある。本発明は、本発明の
教示に影響を与える際に使用され得るどんな種類のショットキーの界面に関して
も、いかなる制限を認めない。従って、本発明は、任意の形態の導電性金属で作
り出されるこれらの種類の接合点を特に予測する。
【００４３】 付け加えると、従来のショットキーの接合点は急峻であるが、本発明は、いく
つかの状況において、界面層がシリコン基板と実際のショットキーバリア金属と
の間に利用され得ることを特に予測する。従って、本発明は、本発明のインプリ
メントに役立つ「ショットキーのような」接合点およびショットキーの接合点と
等価なものを特に予測する。さらに、界面層は、導体、半導体、および／または
、絶縁体のような特性を有する金属を含み得る。
【００４４】 （限定しないエッチング技術） 本明細書中の議論の全体に渡って、ＩＣ製造プロセスの酸化物および／または
金属を除去するために利用される多様なエッチング技術を参照することを提供す
る実施例がある。本発明は、典型的なプロセスの流れで図示される結果を成し遂
げるために使用されるエッチング技術の形式を限定しない。これらのエッチング
技術は周知である。
【００４５】 （プロセス／方法） 埋め込まれたチャネルの製造に関するある可能なプロセスフローにおいて、短
チャネル（１００ｎｍ未満）の金属ソース／ドレインのＭＯＳデバイス４００は
、図４〜９に図示される。この例示のプロセスフローは、本発明の広範な技術を
まさに例示するものであり、本発明の基本的な考え方を教示することは、当業者
にとても有益であると分かる。この例示のプロセスフローは、次のように記述さ
れ得る。 １．図４を参照して、互いにトランジスタを電気的に絶縁する手段を有するシリ
コン基板（４０２）で始まって、薄いスクリーン酸化物（４０１）は、注入マス
クとして役立つように成長される（約２００Å）。次に、適切なチャネルドーパ
ント種（４０３）（例えば、それぞれ、Ｐ型デバイスに対してヒ素およびＮ型デ
バイスに対してインジウム）は、シリコン（約１０００Å程度）中に予定される
深さにスクリーン酸化物を介してイオン注入される。 ２．図５を参照すると、次に、スクリーン酸化物はフッ化水素で除去され、薄い
ゲート酸化物（５０１）（約３５Å）は成長される。ゲート酸化物成長の後に、
インサイチュドープされたシリコン膜が直ちに続く。インサイチュドープされた
シリコン膜は、例えば、Ｎ型デバイスに対してリンおよびＰ型デバイスに対して
ボロンを濃密にドープされる。リソグラフィ技術および酸化物を高確率で選択す
るシリコンエッチングを使用して、ゲート電極（５０２）は、図５に図示される
プロセスステップ（５００）に示されるようにパターニングされる。 ３．次に、薄い酸化物（約１００Å）は、シリコンゲート電極の上面の表面およ
び側壁を熱的に成長させる。図６を参照すると、次に、異方性のエッチングは、
水平表面上の酸化物層を除去する（従ってシリコン（６０１）を露出する）ため
に使用され、一方で、垂直表面上の酸化物層を保護する。このようにして、側壁
の酸化物（６０２）は形成され、デバイスのゲート電極およびチャネル領域の両
方のドーパントは、図６に図示されるプロセスステップ（６００）で示されるよ
うに電気的に活性化される。 ４．図７に示されるように、最終ステップは、全て露出された表面上のブランケ
ットフィルム（約４００Å）として適切な金属（例えば、Ｐ型デバイスに対して
プラチナおよびＮ型デバイスに対してエルビウム）を堆積する工程を含む。次に
ウェハは、特定の温度、特定の時間（例えば、４５分間４００℃）でアニールさ
れ、金属がシリコンと直接接触する全ての場所で、化学反応によって、金属は金
属シリサイド（７０１）に変わる。非シリコン表面（７０２）と直接接触した金
属は、図７に示されるプロセスステップ（７００）に示されるように影響されず
に残される。 ５．次にウェットケミカルエッチング（プラチナに対して王水、エルビウムに対
してＨＮＯ３）は、金属シリサイドには非接触のままで、未反応の金属を除去す
るために使用される。チャネルが埋め込まれた短チャネルショットキーバリアの
ＭＯＳデバイスは、現在完成しており、図８に図示されるプロセスステップ（８
００）に示されるようなゲート、ソース、および、ドレインに電気的に接触する
ために用意されている。
【００４６】 このプロセスは、チャネルが埋め込まれた金属ソース／ドレインのショットキ
ーＭＯＳデバイスを達成するためのたった１つの可能な方法である。当業者は、
多くの他の変形および代替物が存在することを認識する。
【００４７】 （デバイス／システム） 図９は、２つの最終的な相補的なＭＯＳＦＥＴ構造（９００）によって例示さ
れる発明の好適な例示の実施形態を示す。この実施形態は、ソース／ドレイン領
域のエルビウムシリサイド（９０４）で製造されたＮチャネルデバイス、および
、プラチナシリサイド（９０５）で製造されたＰチャネルデバイスから構成され
る。
【００４８】 垂直に変化し、側方に無変化のインジウム（９０２）およびヒ素（９０３）の
層は、それぞれＮチャネルデバイスおよびＰチャネルデバイスのチャネルドーパ
ントとして使用される。これらのドーパント原子は、シリコン格子を介する、拡
散が比較的低い速度（他の２つの可能なチャネルドーパントの候補であるリンと
ボロンとを比較して）であるために使用される。このことにより、デバイス製造
の間の熱量を高くすること、および、従って、完成品の特性の統計的な変動を低
くすることが可能となる。
【００４９】 ゲート電極は、それぞれＮ型（９０６）デバイスおよびＰ型（９０７）デバイ
スに対して、インサイチュにリンおよびボロンをドープしたポリシリコン膜から
製造される。この例において、リンおよびボロンは、それらの大きな固体の溶解
性（ヒ素およびインジウムと比較した）のために使用される。この電極は、イン
サイチュ方法の使用を介してドープされ、ここで、不純物原子は、シリコン原子
が堆積されるのと同時に堆積される。このような方法は、非常に大きいドーピン
グ濃度（約１０２１／ｃｍ３）、および、膜の厚さ全体に均一な分配を達成し得
る。シリコンゲートをドーピングするための他の選択肢は、イオン注入である。
この方法は、薄いゲート酸化物に対してダメージを与えることを含むいくつかの
現実的な問題、および、ゲート酸化物の界面で高いドーピングレベルを果たすた
めに非常に不均一に注入されたゲートドーパントを再分配する必要性を甘受する
。
【００５０】 ゲート電極（９０６）および（９０７）の幅は、この領域における従来のアー
キテクチャに対するショットキーバリアアーキテクチャの利点が明らかになるよ
うに、１００ｎｍ未満（チャネル長Ｌと対応）である。これらのことは、ポケッ
ト注入の必要性の欠如のための簡易化された処理を含み、および、歩留まり損失
における減少、完成品のキャパシタンスの減少および統計的な変動の減少を引き
起こすことを含む。
【００５１】 デバイスは、相互からデバイスを電気的に隔離するためのチャネルドーパント
との接合点で機能する熱的に成長された酸化物（酸化物領域（９０１）と呼ばれ
る）によって相互から分離される。
【００５２】 上述したことは多くの具体例を含むが、これらは、発明の範囲の限定として解
釈されるべきでなく、１つの好適な実施形態の実施例として解釈されるべきであ
る。当業者は、多くの他の変形が可能であることを理解する。例えば、ソース／
ドレイン金属の多くの可能な候補がある。金属とシリコン基板との間に薄い酸化
物層を挿入することもまた、利点になり得る。シリコン基板自体が、任意の数の
他の半導体によって置き換えられても良い。付け加えると、層または要素間の境
界は、常に類別され得、または、性能を改善するために他の物質または境界媒介
物を差し込まれ得る。
【００５３】 （汎用のプロセス／システム製造） 前述の議論から、本発明の具体化されたプロセスおよびシステムは、図１０〜
１１で示されるフローチャートで図示されるように更に一般化され得る。
【００５４】 （汎用のプロセス／システム） 図１０を参照すると、例示の汎用のＭＯＳＦＥＴデバイスプロセス製造のフロ
ー（１０００）は、トランジスタを電気的に隔離する手段を有する半導体基板で
始まる（１０００）。この基板上において、チャネルドーパントは、ドーパント
濃度が垂直方向に著しく変化するが、横方向に変化しないように導入される（１
００２）。これが一旦完成すると、ゲート電極は、シリコン基板上に形成される
（１００３）。最後に、ソースおよび／またはドレイン電極が形成され、その少
なくとも１つは、半導体基板へのショットキー接触またはショットキーのような
接触を組み込んでいる（１００４）。
【００５５】 （詳細なプロセス／システム） 図１１を参照すると、例示の詳細なＭＯＳＦＥＴデバイスプロセス製造のフロ
ー１１００は、トランジスタを電気的に隔離する手段を有する半導体基板で始ま
る（１１０１）。この基板上において、チャネルドーパントは、そのドーパント
濃度が垂直方向に著しく変化するが、横方向に変化しないように導入される（１
１０２）。これが一旦完成すると、ゲート電極絶縁体は、シリコン基板上に薄い
ゲート絶縁層を成長させ、導電性膜（１１０３）を堆積させることによって形成
される（１１０３）。
【００５６】 この点での一連のパターニング工程およびエッチング工程は、ゲート電極を形
成するために行われる（１１０４）。次に、１つ以上の薄い絶縁層が、側壁を除
くデバイスのアクティブ領域上の半導体基板を選択的に露出させるようにゲート
電極の１つ以上の側壁上に形成される（１１０５）。金属薄膜は、デバイスの全
表面上に堆積され（１１０６）、デバイスは、露出された半導体表面上に金属の
半導体合金を形成するように熱アニールされる（１１０７）。最後に、未反応の
金属は、形成されたデバイスの局所的な相互接続を形成するように金属−半導体
合金を非接触に残しながら、デバイスから除去される（１１０８）。
【００５７】 （要旨） 本質的に、本発明は、ソースとドレインとの間の基板が横方向に均一にドープ
され、垂直方向に不均一にドープされる基本構造、および、ソース電極および／
またはドレイン電極が基板でショットキー接触またはショットキーのような接触
を形成する点を留意することによって要約され得る。
【００５８】 （結論） 短チャネル長、側方に均一にドープされたチャネル、金属のソースおよびドレ
インのＭＯＳデバイス構造、および、製造に関する方法が開示された。本発明は
、製造の低コスト、優れたデバイス特性、および、デバイスパラメータの厳密な
制御を含み、従来技術に対して多くの利点を提供する。これらの利点は、金属の
ソース／ドレイン領域との組み合わせにおいて、側方に均一であること、および
、垂直に不均一であることの両方であるチャネルドーピング特性の導入を経て最
初に成し遂げられ、従って、ハロー／ポケット注入および浅いソース／ドレイン
拡張部分の必要性を除去する。寄生双極利得は、同様に無条件に除去される。
【００５９】 本発明のこれらの特徴は、多くの用途（限定はしないが高周波環境および／ま
たは放射環境を含む）に対して理想的である。
【図面の簡単な説明】
【図１】 図１は、従来技術の長いチャネル、不純物ドープされたソース／ドレインデバ
イスを図示する。
【図２】 図２は、ポケット注入およびソース／ドレイン拡張部を有する、従来技術の短
チャネル不純物ドープされたソース／ドレインデバイスを図示する。
【図３】 図３は、ポケット注入のない短チャネル、金属ソース／ドレインデバイスに適
用した本発明の例示の実施形態を図示する。
【図４】 図４は、約２００Åのスクリーン酸化物と共に注入されたシリコン基板を使用
した本発明のプロセス製造工程の例示の実施形態を図示する。
【図５】 図５は、薄いゲート酸化物上にパターニングされたインサイチュでドープされ
たシリコン膜を使用した本発明のプロセス製造工程の例示の実施形態を図示する
。
【図６】 図６は、薄い酸化物の側壁の形成、ならびに、ゲート領域、ソース領域および
ドレイン領域の露出を使用した本発明のプロセス製造工程の例示の実施形態を図
示する。
【図７】 図７は、金属堆積およびソリシデーション（ｓｏｌｉｃｉｄａｔｉｏｎ）アニ
ールを使用した本発明のプロセス製造工程の例示の実施形態を図示する。
【図８】 図８は、側壁から未反応の金属の除去を使用した本発明のプロセス製造工程の
例示の実施形態を図示する。
【図９】 図９は、構造を得る本発明のプロセス製造の例示の実施形態を図示する。Ｎ型
デバイスの場合、インサイチュでリンドープされたシリコン、エルビウムシリサ
イドおよびインジウムのチャネル注入は、それぞれ、ゲート電極、ソース／ドレ
イン電極およびチャネルドーピングに使用される。Ｐ型デバイスには、インサイ
チュでボロンドープされたシリコン、プラチナシリサイドおよびヒ素チャネル注
入を使用する。チャネルドーパント濃度は、垂直方向に著しく変化するが、横方
向には変化しない。ゲート長は、典型的に、１００ｎｍ未満であるが、それより
も長くなっても良い。
【図１０】 図１０は、優れたＭＯＳＦＥＴデバイスを作成する方法を示す例示の一般のシ
ステムプロセスのフローチャートを図示する。
【図１１】 図１１は、優れたＭＯＳＦＥＴデバイスを作成する方法を示す例示の詳細なシ
ステムプロセスのフローチャートを図示する。
【手続補正書】
【提出日】平成１４年７月１２日（２００２．７．１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項９】 前記ゲート電極の長さは１００ｎｍを超えない、請求項１〜
８のいずれかに記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】 （汎用のプロセス／システム製造） 前述の議論から、本発明の具体化されたプロセスおよびシステムは、以下のよ
うに更に一般化され得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】 （汎用のプロセス／システム） 例示の汎用のＭＯＳＦＥＴデバイスプロセス製造方法は、トランジスタを電気
的に隔離する手段を有する半導体基板にて始められる。この基板上において、チ
ャネルドーパントは、ドーパント濃度が垂直方向に著しく変化するが、横方向に
変化しないように導入される。これが一旦完成すると、ゲート電極は、シリコン
基板上に形成される。最後に、ソースおよび／またはドレイン電極が形成され、
その少なくとも１つは、半導体基板へのショットキー接触またはショットキーの
ような接触を組み込んでいる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】 （詳細なプロセス／システム） 例示の詳細なＭＯＳＦＥＴデバイスプロセス製造方法は、トランジスタを電気
的に隔離する手段を有する半導体基板にて始められる。この基板上において、チ
ャネルドーパントは、そのドーパント濃度が垂直方向に著しく変化するが、横方
向に変化しないように導入される。これが一旦完成すると、ゲート電極絶縁体は
、シリコン基板上に薄いゲート絶縁層を成長させ、導電性膜を堆積させることに
よって形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】 この点での一連のパターニング工程およびエッチング工程は、ゲート電極を形
成するために行われる。次に、１つ以上の薄い絶縁層が、側壁を除くデバイスの
アクティブ領域上の半導体基板を選択的に露出させるようにゲート電極の１つ以
上の側壁上に形成される。金属薄膜は、デバイスの全表面上に堆積され、デバイ
スは、露出された半導体表面上に金属の半導体合金を形成するように熱アニール
される。最後に、未反応の金属は、形成されたデバイスの局所的な相互接続を形
成するように金属−半導体合金を非接触に残しながら、デバイスから除去される
。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】 図１は、従来技術の長いチャネル、不純物ドープされたソース／ドレインデバ
イスを図示する。
【図２】 図２は、ポケット注入およびソース／ドレイン拡張部を有する、従来技術の短
チャネル不純物ドープされたソース／ドレインデバイスを図示する。
【図３】 図３は、ポケット注入のない短チャネル、金属ソース／ドレインデバイスに適
用した本発明の例示の実施形態を図示する。
【図４】 図４は、約２００Åのスクリーン酸化物と共に注入されたシリコン基板を使用
した本発明のプロセス製造工程の例示の実施形態を図示する。
【図５】 図５は、薄いゲート酸化物上にパターニングされたインサイチュでドープされ
たシリコン膜を使用した本発明のプロセス製造工程の例示の実施形態を図示する
。
【図６】 図６は、薄い酸化物の側壁の形成、ならびに、ゲート領域、ソース領域および
ドレイン領域の露出を使用した本発明のプロセス製造工程の例示の実施形態を図
示する。
【図７】 図７は、金属堆積およびソリシデーション（ｓｏｌｉｃｉｄａｔｉｏｎ）アニ
ールを使用した本発明のプロセス製造工程の例示の実施形態を図示する。
【図８】 図８は、側壁から未反応の金属の除去を使用した本発明のプロセス製造工程の
例示の実施形態を図示する。
【図９】 図９は、構造を得る本発明のプロセス製造の例示の実施形態を図示する。Ｎ型
デバイスの場合、インサイチュでリンドープされたシリコン、エルビウムシリサ
イドおよびインジウムのチャネル注入は、それぞれ、ゲート電極、ソース／ドレ
イン電極およびチャネルドーピングに使用される。Ｐ型デバイスには、インサイ
チュでボロンドープされたシリコン、プラチナシリサイドおよびヒ素チャネル注
入を使用する。チャネルドーパント濃度は、垂直方向に著しく変化するが、横方
向には変化しない。ゲート長は、典型的に、１００ｎｍ未満であるが、それより
も長くなっても良い。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 4M104 BB01 BB19 BB22 BB23 CC01 CC03 DD02 DD04 DD78 DD84 FF14 GG09 GG14 5F140 AA09 AA12 AA17 AB03 BA01 BB15 BC06 BF04 BF11 BF18 BG08 BG12 BG31 BG34 BG45 BG53 BH27 BJ01 BJ08 BJ30 BK34 BK39 CF04

Claims (68)

    【特許請求の範囲】
  1. 【請求項１】 電流の流れを制御するための短チャネルネルデバイスを製造
    する方法であって、該方法は、 ドーパント濃度を垂直方向に著しく変化させ、横方向にほぼ一定であるように
    半導体基板にチャネルドーパントを導入する工程と、 該半導体基板の表面上にゲート電極を提供する工程と、 該チャネル長が１００ｎｍ以下である該半導体基板上のソース電極およびドレ
    イン電極であって、ここで該ソース電極および該ドレイン電極のうち少なくとも
    一方が該半導体基板上にショットキー接触またはショットキーのような接触を形
    成する該ソース電極および該ドレイン電極を提供する工程と を包含する方法。
  2. 【請求項２】 前記ソース電極および前記ドレイン電極は、プラチナシリサ
    イド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１つ
    から形成され、さらに、チャネルドーパントは、ヒ素、リンおよびアンチモンに
    からなる群から選択される、請求項１に記載の方法。
  3. 【請求項３】 前記ソース電極および前記ドレイン電極は、前記希土類シリ
    サイドにからなる群のうち１つから形成され、さらに、前記チャネルドーパント
    は、ボロン、イリジウムおよびガリウムにからなる群から選択される、請求項１
    に記載の方法。
  4. 【請求項４】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求項
    １に記載の方法。
  5. 【請求項５】 前記ショットキー接触またはショットキーのような接触は、
    少なくともチャネルに近接した領域で形成される、請求項１に記載の方法。
  6. 【請求項６】 前記ソース電極および前記ドレイン電極のうち少なくとも一
    つのその全表面は、前記半導体基板とのショットキー接触またはショットキーの
    ような接触を形成する、請求項１に記載の方法。
  7. 【請求項７】 前記ゲート電極は、全チャネルドーピングプロセスの終了後
    に提供される、請求項１に記載の方法。
  8. 【請求項８】 前記ソース電極および前記ドレイン電極が提供されると、前
    記基板は、垂直方向に著しく変化し、横方向にほぼ一定であるチャネルドーパン
    ト濃度を有する、請求項１に記載の方法。
  9. 【請求項９】 全チャネルドーパントは、１つのプロセス工程で導入される
    、請求項１に記載の方法。
  10. 【請求項１０】 電流の流れを調節するための短チャネルネルデバイスを製
    造する方法であって、該方法は、 ドーパント濃度が垂直方向で著しく変化し、横方向でほぼ一定であるようなチ
    ャネルドーパントを半導体基板に導入する工程と、 該半導体基板上にゲート電極を提供する工程と、 該ゲート電極に近接する１つ以上の領域上の該半導体基板を露出する工程と、 金属の薄膜を堆積する工程と、 ショットキーのまたはショットキーのようなソース電極およびドレイン電極が
    該半導体基板上に形成され、１００ｎｍ以下のチャネル長によって分けられるよ
    うな該露出された半導体基板と金属とを反応させる工程と を包含する方法。
  11. 【請求項１１】 前記ゲート電極は、 前記半導体基板上に薄い絶縁層を提供する工程と、 該絶縁層に導電性薄膜を堆積させる工程と、 ゲート電極を形成するために該導電性膜をエッチングして、パターニングする
    工程と、 該ゲート電極の１つ以上の側壁上に１つ以上の薄い絶縁層を形成する工程と を包含する工程によって提供される、請求項１０に記載の方法。
  12. 【請求項１２】 前記ショットキーのまたはショットキーのようなソース電
    極およびドレイン電極を形成した後に未反応の金属を除去する工程をさらに含む
    、請求項１１に記載の方法。
  13. 【請求項１３】 前記反応する工程は、熱アニーリングによって起こる、請
    求項１０に記載の方法。
  14. 【請求項１４】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項１０に記載の方法。
  15. 【請求項１５】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、イリジウムおよびガリウムからなる群から選択される、請求項１０に
    記載の方法。
  16. 【請求項１６】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項１０に記載の方法。
  17. 【請求項１７】 前記ソース電極および前記ドレイン電極は、少なくとも前
    記チャネルに近接した領域の前記半導体基板との前記ショットキー接触またはシ
    ョットキーのような接触を形成する、請求項１０に記載の方法。
  18. 【請求項１８】 前記半導体基板と接触して前記ショットキーのまたはショ
    ットキーのようなソース電極およびドレイン電極の全表面は、該半導体基板との
    ショットキー接触またはショットキーのような接触を形成する、請求項１０に記
    載の方法。
  19. 【請求項１９】 前記ゲート電極は、全チャネルドーピングプロセスの終了
    後に提供される、請求項１０に記載の方法。
  20. 【請求項２０】 前記ソース電極および前記ドレイン電極が提供されると、
    前記基板は、垂直方向に著しく変化し、横方向にほぼ一定であるチャネルドーパ
    ント濃度を有する、請求項１０に記載の方法。
  21. 【請求項２１】 全チャネルドーパントは、１つのプロセス工程で導入され
    る、請求項１０に記載の方法。
  22. 【請求項２２】 短チャネル長ＭＯＳＦＥＴを製造する方法であって、該方
    法は、 ドーパント濃度が垂直方向で著しく変化し、横方向でほぼ一定であるようなチ
    ャネルドーパントを半導体基板に導入する工程と、 該半導体基板上にゲート電極を提供する工程と、 該チャネル長が１００ｎｍ以下である該半導体基板上のソース電極およびドレ
    イン電極であって、ここで該ソース電極および該ドレイン電極のうち少なくとも
    一方が該半導体基板上にショットキー接触またはショットキーのような接触を形
    成する該ソース電極および該ドレイン電極を提供する工程と を包含する。
  23. 【請求項２３】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項２２に記載の方法。
  24. 【請求項２４】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項２２に記載
    の方法。
  25. 【請求項２５】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項２２に記載の方法。
  26. 【請求項２６】 前記ショットキー接触またはショットキーのような接触は
    、少なくとも前記チャネルに近接した領域に形成される、請求項２２に記載の方
    法。
  27. 【請求項２７】 前記ソース電極および前記ドレイン電極のうち少なくとも
    １つの全表面は、前記半導体基板とのショットキー接触またはショットキーのよ
    うな接触を形成する、請求項２２に記載の方法。
  28. 【請求項２８】 前記ゲート電極は、全チャネルドーピングプロセスの終了
    後に提供される。
  29. 【請求項２９】 前記ソース電極および前記ドレイン電極が提供されると、
    前記基板は、垂直方向に著しく変化し、横方向にほぼ一定であるチャネルドーパ
    ントを有する、請求項２２に記載の方法。
  30. 【請求項３０】 全チャネルドーパントは、１つのプロセス工程で導入され
    る、請求項２２に記載の方法。
  31. 【請求項３１】 短チャネル長ＭＯＳＦＥＴを製造する方法であって、該方
    法は、 ドーパント濃度が垂直方向で著しく変化し、横方向でほぼ一定であるようなチ
    ャネルドーパントを半導体基板に導入する工程と、 該半導体基板上にゲート電極を提供する工程と、 該ゲート電極に近接する１つ以上の領域上に該半導体基板を露出させる工程と
    、 金属の薄膜を堆積する工程と、 ショットキーのまたはショットキーのようなソース電極およびドレイン電極が
    該半導体基板上に形成され、１００ｎｍ以下のチャネル長によって分けられるよ
    うな該露出された半導体基板と金属を反応する工程と を包含する方法。
  32. 【請求項３２】 前記ゲート電極は、 前記半導体基板上に薄い絶縁層を提供する工程と、 該絶縁層に導電性薄膜を堆積する工程と、 ゲート電極を形成するために該導電性膜をパターニングする工程およびエッチ
    ングする工程と、 該ゲート電極の１つ以上の側壁上に１つ以上の薄い絶縁層を形成する工程と を包含する工程によって提供される、請求項３１に記載の方法。
  33. 【請求項３３】 前記ショットキーのまたはショットキーのようなソース電
    極およびドレイン電極を形成する工程の後、前記ＭＯＳＦＥＴから未反応の金属
    を除去する工程をさらに包含する、請求項３１に記載の方法。
  34. 【請求項３４】 反応する工程は、熱アニーリングによって行われる、請求
    項３１に記載の方法。
  35. 【請求項３５】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項３１に記載の方法。
  36. 【請求項３６】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項３１に記載
    の方法。
  37. 【請求項３７】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項３１に記載の方法。
  38. 【請求項３８】 前記ソース電極および前記ドレイン電極は、少なくとも前
    記チャネルに近接した領域に、前記半導体基板との前記ショットキー接触または
    ショットキーのような接触を形成する、請求項３１に記載の方法。
  39. 【請求項３９】 前記半導体基板と接触して前記ショットキーのまたはショ
    ットキーのようなソース電極およびドレイン電極の全表面は、該半導体基板とシ
    ョットキー接触またはショットキーのような接触を形成する、請求項３１に記載
    の方法。
  40. 【請求項４０】 前記ゲート電極は、全チャネルドーピングプロセスの終了
    後に提供される、請求項３１に記載の方法。
  41. 【請求項４１】 前記ソース電極および前記ドレイン電極が提供されると、
    前記基板は、垂直方向に著しく変化し、横方向にほぼ一定であるチャネルドーパ
    ント濃度を有する、請求項３１に記載の方法。
  42. 【請求項４２】 全チャネルドーパントは、１つのプロセス工程で導入され
    る、請求項３１に記載の方法。
  43. 【請求項４３】 短チャネル長ＭＯＳＦＥＴデバイスは、 半導体基板中にあって、ドーパント濃度が、垂直方向に著しく変化し、横方向
    にほぼ一定であるチャネルドーパントと、 該半導体基板上のゲート電極と、 チャネル長が１００ｎｍ以下である該半導体基板上のソース電極およびドレイ
    ン電極、ここで該ソース電極および該ドレイン電極の少なくとも１つは該半導体
    基板とショットキー接触またはショットキーのような接触を形成する、ソース電
    極およびドレイン電極と を備える、短チャネル長ＭＯＳＦＥＴデバイス。
  44. 【請求項４４】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項４３に記載のデバイス。
  45. 【請求項４５】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項４３に記載
    のデバイス。
  46. 【請求項４６】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項４３に記載のデバイス。
  47. 【請求項４７】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    は、前記チャネルに近接した領域の前記半導体基板とショットキー接触またはシ
    ョットキーのような接触を形成する、請求項４３に記載のデバイス。
  48. 【請求項４８】 少なくとも１つの前記ソース電極および前記ドレイン電極
    と前記半導体基板との界面全体は、該半導体基板とショットキー接触またはショ
    ットキーのような領域を形成する、請求項４３に記載のデバイス。
  49. 【請求項４９】 短チャネル長ＭＯＳＦＥＴデバイスは、 半導体基板中にあって、ドーパント濃度が、垂直方向に著しく変化し、横方向
    にほぼ一定であるチャネルドーパントと、 該半導体基板上のゲート電極と、 金属と該半導体基板との反応によって形成される、チャネル長が１００ｎｍ以
    下である該半導体基板上のソース電極およびドレイン電極であって、ここで該ソ
    ース電極および該ドレイン電極は該半導体基板とショットキー接触またはショッ
    トキーのような接触を形成する、ソース電極およびドレイン電極と を備える、短チャネル長ＭＯＳＦＥＴデバイス。
  50. 【請求項５０】 前記ゲート電極は、 前記半導体基板上の薄い絶縁層と、 該絶縁層上の導電性薄膜と、 該ゲート電極の１つ以上の側壁上の１つ以上の薄い絶縁層と を包含する、請求項４９に記載のデバイス。
  51. 【請求項５１】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項４９に記載のデバイス。
  52. 【請求項５２】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項４９に記載
    のデバイス。
  53. 【請求項５３】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項４９に記載のデバイス。
  54. 【請求項５４】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    は、前記チャネルに近接した領域の前記半導体基板とのショットキー接触または
    ショットキーのような接触を形成する、請求項４９に記載のデバイス。
  55. 【請求項５５】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    と前記半導体基板との界面全体は、該半導体基板とショットキー接触またはショ
    ットキーのような領域を形成する、請求項４９に記載のデバイス。
  56. 【請求項５６】 電流の流れを制御するための短チャネル長ＭＯＳＦＥＴデ
    バイスは、 半導体基板中にあって、ドーパント濃度が、垂直方向に著しく変化し、横方向
    にほぼ一定であるチャネルドーパントと、 該半導体基板の表面上のゲート電極と、 チャネル長が１００ｎｍ以下である該半導体基板上のソース電極およびドレイ
    ン電極であって、ここで該ソース電極および該ドレイン電極の少なくとも１つは
    該半導体基板とショットキー接触またはショットキーのような接触を形成する、
    ソース電極およびドレイン電極と を備える、短チャネル長ＭＯＳＦＥＴデバイス。
  57. 【請求項５７】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項５６に記載のデバイス。
  58. 【請求項５８】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項５６に記載
    のデバイス。
  59. 【請求項５９】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項５６に記載のデバイス。
  60. 【請求項６０】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    は、前記チャネルに近接した領域の前記半導体基板とのショットキー接触または
    ショットキーのような接触を形成する、請求項５６に記載のデバイス。
  61. 【請求項６１】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    と前記半導体基板との界面全体は、該半導体基板とショットキー接触またはショ
    ットキーのような領域を形成する、請求項５６に記載のデバイス。
  62. 【請求項６２】 電流の流れを制御するための短チャネル長ＭＯＳＦＥＴデ
    バイスは、 半導体基板中にあって、ドーパント濃度が、垂直方向に著しく変化し、横方向
    にほぼ一定であるチャネルドーパントと、 該半導体基板上のゲート電極と、 金属と該半導体基板との反応によって形成され、チャネル長が１００ｎｍ以下
    である該半導体基板上のソース電極およびドレイン電極であって、該ソース電極
    および該ドレイン電極の少なくとも１つは該半導体基板とのショットキー接触ま
    たはショットキーのような接触を形成する、ソース電極およびドレイン電極と を備える、短チャネル長ＭＯＳＦＥＴデバイス。
  63. 【請求項６３】 前記ゲート電極は、 前記半導体基板上の薄い絶縁層と、 該絶縁層上の導電性薄膜と、 該ゲート電極の１つ以上の側壁上の１つ以上の薄い絶縁層と を包含する、請求項６２に記載のデバイス。
  64. 【請求項６４】 前記ソース電極および前記ドレイン電極は、プラチナシリ
    サイド、パラジウムシリサイドおよびイリジウムシリサイドからなる群のうち１
    つから形成され、さらに、前記チャネルドーパントは、ヒ素、リンおよびアンチ
    モンからなる群から選択される、請求項６２に記載のデバイス。
  65. 【請求項６５】 前記ソース電極および前記ドレイン電極は、前記希土類シ
    リサイドからなる群のうち１つから形成され、さらに前記チャネルドーパントは
    、ボロン、インジウム、ガリウムからなる群から選択される、請求項６２に記載
    のデバイス。
  66. 【請求項６６】 前記ゲート電極は、１００ｎｍ以下の長さを有する、請求
    項６２に記載のデバイス。
  67. 【請求項６７】 前記ソース電極および前記ドレイン電極は、前記チャネル
    に近接した領域の前記半導体基板とのショットキー接触またはショットキーのよ
    うな接触を形成する、請求項６２に記載のデバイス。
  68. 【請求項６８】 前記ソース電極および前記ドレイン電極の少なくとも１つ
    と前記半導体基板との界面全体は、該半導体基板とショットキー接触またはショ
    ットキーのような領域を形成する、請求項６２に記載のデバイス。
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