JP2002279790A - Ｅｅｐｒｏｍアレイおよびその動作方法 - Google Patents

Ｅｅｐｒｏｍアレイおよびその動作方法

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JP2002279790A JP2002008945A JP2002008945A JP2002279790A JP 2002279790 A JP2002279790 A JP 2002279790A JP 2002008945 A JP2002008945 A JP 2002008945A JP 2002008945 A JP2002008945 A JP 2002008945A JP 2002279790 A JP2002279790 A JP 2002279790A
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ロン・エリヤフ
Eduardo Maayan
エデュアルド・マーヤン
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イラン・ブルーム
Boaz Eitan
ボアツ・エイタン
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Abstract

(57)【要約】 【課題】 電気的に消去およびプログラムが可能な読み
出し専用メモリ（ＥＥＰＲＯＭ）アレイにおける外乱の
問題を改善するする。 【解決手段】 電気的に消去およびプログラムが可能な
読み出し専用メモリ（ＥＥＰＲＯＭ）アレイを動作する
方法は、１本のワード線および２本のビット線にそれぞ
れ接続される、複数のメモリセルを含むアレイを設ける
ステップと、１つのメモリセルを選択するステップと、
抑止ワード線電圧を選択されていないメモリセルのゲー
トに印加しながら、選択されたメモリセルのビットを消
去するステップと、を含む。ＥＥＰＲＯＭアレイも記載
され、該アレイは、複数のＮＲＯＭメモリセルを含み、
各メモリセルは、１本のワード線および２本のワード線
に接続され、各ＮＲＯＭセルは、選択されていないセル
をあまり外乱することなく、個々に消去可能であると共
に個々にプログラム可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して電気的な消
去およびプログラムが可能な読出し専用メモリ（ＥＥＰ
ＲＯＭ）アレイおよびその動作方法に関し、特に、窒化
物読み出し専用メモリ（ＮＲＯＭ）ＥＥＰＲＯＭアレイ
およびかかるアレイにおける外乱(disturb)の回避に関
する。
【０００２】
【従来の技術】ＥＥＰＲＯＭアレイは、データの格納に
利用される。通常、ＥＥＰＲＯＭアレイに格納されるデ
ータは、アレイの寿命にわたって多数回プログラムある
いは消去することによって変更することが可能である。
すべての不揮発性メモリアレイと同様に、各セルは個々
にプログラムされるが、消去およびプログラムが可能な
読み出し専用メモリ（ＥＰＲＯＭ）あるいはＦＬＡＳＨ
アレイとは対称的に、ＥＥＰＲＯＭアレイでは、各セル
を個々に消去することも可能である。
【０００３】典型的なメモリは、セル当たり単一のビッ
トを使用し、電荷が各セルの浮遊ゲートに格納される。
各セル内には、２つの可能な電圧レベルが存在する。レ
ベルは、浮遊ゲートに格納されている電荷量によって制
御され、浮遊ゲートの電荷量が特定の基準レベルを上回
る場合、セルは異なるレベルであるものとみなされる。
したがって、各セルは、特定の閾値電圧（Ｖt）を特徴
とする。セルのプログラミングは、閾値電圧Ｖtを増大
させる一方、セルの消去は、閾値電圧Ｖtを低減させ
る。
【０００４】不揮発性メモリアレイは、ワード線（アレ
イの行）およびビット線（列）に接続されたメモリセル
の行および列を含む。各メモリセルは、１本のワード線
および少なくとも１本のビット線に接続される。メモリ
セルの別の端子は、アレイのアーキテクチャに応じて、
別のビット線（この場合、一方のビット線はドレイン線
と呼ばれ、他方のビット線はソース線と呼ばれる）、あ
るいは共通ソース接地等共通線のいずれかに接続され
る。個々のセルをプログラムまたは消去するには、特定
の電圧をワード線およびビット線に印加する必要があ
る。
【０００５】一般に、セルをプログラムまたは消去する
場合、１つまたは複数の隣接セルもプログラム／消去動
作による影響を受け、可能な閾値電圧の変化を引き起こ
してしまうことがある。この選択されていないセルの閾
値電圧の不要な変化は、当分野では外乱問題、本明細書
では「外乱」として知られている。同様の作用が、読み
出し動作中にも発生する。しかし、印加される電圧レベ
ルが比較的弱いため、その作用はかなり小さい。
【０００６】
【発明が解決しようとする課題】ＥＥＰＲＯＭアレイに
おける外乱問題に対する標準的な先行技術による解決策
は、アレイのメモリビットごとに２個のトランジスタを
使用する、すなわちメモリトランジスタに加えて、セル
ごとに選択トランジスタも組み込むというものである。
選択トランジスタは、通常、選択されていないメモリト
ランジスタのドレインを、プログラム／消去動作で使用
されるドレイン電圧から切り離す。しかし、セルごとに
選択トランジスタを使用すると、メモリアレイの面積が
かなり増大する。本発明は、上記外乱の問題を解決する
ことを課題としている。
【０００７】
【課題を解決するための手段】本発明では、閾値電圧の
可能な低下を経験しうる選択されていないメモリセル
は、抑止ワード線電圧を選択されていないセルのゲート
に印加することにより、消去されないように抑止され
る。本明細書および特許請求の範囲を通して使用される
「抑止」という語は、外乱作用の低減、最小化、さらに
は消失を指す。
【０００８】選択されていないセルに印加されるドレイ
ンまたはソース電圧とゲート電圧との間の差が、選択さ
れていないセルの閾値電圧が所定値未満に降下しないよ
うに十分小さいように選択される。抑止電圧の印加によ
り、比較的長い消去時間および選択されたセルへの複数
アクセス中であっても、選択されていないセルのごくわ
ずかな消去を達成することが可能である。
【０００９】仮想接地アレイでは、比較的高い電圧をプ
ログラム中の選択されたセルのワード線に印加すると、
選択されていないビット線に沿って電圧が伝搬し、それ
によって選択されていないビット線に沿ったセルがオン
になることがある。本発明の好ましい実施形態によれ
ば、電圧の伝搬は、ビット線に横付けして配置された分
離ゾーンによってブロックされる。分離ゾーンは、メモ
リセルの単一列、または複数の列のスライスを分離する
ように配置することが可能である。
【００１０】本発明の好ましい実施形態によれば、ＥＥ
ＰＲＯＭアレイは、窒化物読み出し専用メモリ（ＮＲＯ
Ｍ）セルを含む。各ＮＲＯＭセルは、後述する抑止電圧
を用いることにより、選択されていないセルをあまり外
乱することなく、個々に消去可能であると共に個々にプ
ログラム可能である。
【００１１】したがって、本発明の好ましい実施形態に
よれば、電気的に消去およびプログラムが可能な読み出
し専用メモリ（ＥＥＰＲＯＭ）アレイを動作する方法が
提供される。本方法は、１本のワード線および２本のビ
ット線にそれぞれ接続された、複数のメモリセルを有す
るアレイを設けるステップであって、各メモリセルは、
一方のビット線はソースとして機能し、他方のビット線
はドレインとして機能する、ステップと、１つのメモリ
セルを選択するステップと、抑止ワード線電圧を選択さ
れていないメモリセルのゲートに印加しながら、選択さ
れたメモリセルのビットを消去するステップと、を含
む。
【００１２】本発明の好ましい実施形態によれば、メモ
リセルは、浮遊ゲートメモリセルではない。さらに、本
発明の好ましい実施形態によれば、メモリセルは、窒化
物読み取り専用メモリ（ＮＲＯＭ）セルである。ＮＲＯ
Ｍセルは、単一ビットであってもよく、また代替とし
て、２ビット以上を有してもよい。
【００１３】またさらに、本発明の好ましい実施形態に
よれば、アレイは仮想接地アレイである。選択されてい
ないメモリセルは、選択されたセルと同じビットを共有
しても、しなくてもよい。
【００１４】本発明の好ましい実施形態によれば、抑止
ゲート電圧は、選択されていないメモリセルの閾値電圧
が所定量よりも大きく低下しないような量である。さら
に、本発明の好ましい実施形態によれば、消去は、選択
されたメモリセルに負のゲート電圧、正のドレイン電
圧、および浮遊ソース電圧を印加することを含む。
【００１５】またさらに、本発明の好ましい実施形態に
よれば、メモリセルの少なくとも１つの列は、一対の分
離ゾーンの間に配置され、分離ゾーンは、その間にワー
ド線およびビット線のスライスを画定する。
【００１６】また、本発明の好ましい実施形態によれ
ば、ＥＥＰＲＯＭアレイを動作する方法が提供され、該
方法は、複数のＮＲＯＭセルを含むアレイを提供するス
テップであって、各メモリセルは、１本のワード線およ
び２本のビット線に接続され、一方のビット線はソース
として機能し、他方のビット線はドレインとして機能す
る、ステップと、１つのメモリセルを選択するステップ
と、選択されたメモリセルのビットに対して動作を行う
ステップと、を含み、この動作は、抑止ワード線電圧を
選択されていないメモリセルのゲートに印加しながらの
プログラミングおよび消去の少なくとも一方を含む。
【００１７】また、本発明の好ましい実施形態によれ
ば、ＥＥＰＲＯＭアレイが提供され、該アレイは、複数
のＮＲＯＭメモリセルを含み、各メモリセルは、１本の
ワード線および２本のビット線に接続され、各ＮＲＯＭ
セルは、選択されていないセルをあまり外乱することな
く、個々に消去可能であると共に個々にプログラム可能
である。先行技術とは対照的に、各ビットまたはセルに
選択トランジスタは必要ない。
【００１８】本発明は、添付の図面と併せて以下の詳細
な説明からより完全に理解され認識されよう。
【００１９】
【実施例】次に、本発明の好ましい実施形態により構築
され動作するＥＥＰＲＯＭアレイ１０を示す図１を参照
する。アレイ１０は、概してＷＬと示される関連するワ
ード線、および概してＢＬと示される２本のビット線に
それぞれ接続された複数のメモリセル１２を含む。以下
の説明のために、メモリセル１２は、Ｋ、Ｐ、Ｑ、Ｒ、
Ｘ、Ｙ、およびＺとそれぞれラベルされる。図１では、
メモリセルＰ、Ｑ、およびＲが同じワード線ＷＬBを共
有する。セルＫ、Ｐ、Ｘ、Ｑ、およびＹは、同じビット
線ＢＬBを共有する。セルＺは、ワード線ＷＬCと、ビッ
ト線ＢＬCおよびＢＬDとに接続される。
【００２０】本発明の好ましい実施形態によれば、メモ
リセル１２は、窒化物読み取り専用メモリ（ＮＲＯＭ）
セルである。ＮＲＯＭセルは、本発明と共通の譲渡人に
譲渡され、開示を参照により本明細書に援用する、米国
特許出願第０８／９０２，８９０号および米国特許第
６，０１１，７２５号等、様々な刊行物に記載されてい
る。米国特許出願第０８／９０２，８９０号および米国
特許第６，０１１，７２５号は、特に、ＮＲＯＭセルを
プログラムするステップ、ＮＲＯＭセルを読み出すステ
ップ、およびＮＲＯＭセルを消去するステップを記載し
ている。したがって、ＮＲＯＭセルは、ＥＥＰＲＯＭア
レイに未だ使用されていない。本発明は、ＥＥＰＲＯＭ
アレイ等におけるＮＲＯＭセルに個々にアクセスし、ア
レイにおけるプログラムおよび消去の外乱を防止できる
ようにする。
【００２１】ＮＲＯＭセルは、単一ビットであることが
できる。代替として、２ビット以上を有してもよく、こ
の場合２つの個々のビットである左側のビット１５およ
び右側のビット１７は、電荷トラッピング領域の物理的
に異なるエリアに格納される。各ビットは、単一レベル
であってもよく、また複数レベル、すなわち、異なる電
圧レベルにプログラム可能であってもよい。
【００２２】右側のビット１７をプログラムすることが
望ましい場合、右側のビット１７に最も近いビット線
（たとえば、セルＰについてはＢＬB）はドレインであ
り、他方の側のビット線（たとえば、セルＰについては
ＢＬA）はソースである。右側のビット１７をプログラ
ムする場合、チャネルホット電子を用いて、セルのドレ
イン側に近い集中ポケットに電子を注入する。電子は、
窒化物レイヤにおいて局在化状態に置かれる。セルの左
側のビット１５をプログラムするには、プログラム中に
ドレインおよびソースの役割を単に逆にするだけであ
る。
【００２３】以下、２ビットＮＲＯＭセルを参照して説
明を続ける。しかし、当業者には、本発明は単一および
複数ビットセルにも同様に適用可能なことが容易に理解
される。
【００２４】メモリセルＰの右側のビット１７をプログ
ラムしたい場合、ゲート電圧Ｖg（通常、約７〜１０Ｖ
の範囲であり、たとえば９Ｖ）がワード線ＷＬBに印加
され、ドレイン電圧Ｖd（通常、約４〜５Ｖの範囲であ
り、たとえば４．５Ｖ）がビット線ＢＬBに印加され、
ビット線ＢＬAが接地される（０Ｖ）。他のビット線は
すべて、任意の動作（プログラムまたは消去）前に接地
付近で浮遊することが好ましい。他のワード線はすべて
接地される。選択されていないセルＫおよびＸの右側の
ビット１７、およびセルＹの左側のビット１５は、セル
Ｐと同じビット線ＢＬBを共有し、またドレイン電圧Ｖd
も受ける。セルＫ、Ｘ、およびＹのゲート電圧はゼロで
あるため、これらのビットは、閾値電圧の低下を経験す
る。換言すれば、セルＰの右側のビット１７をプログラ
ムした結果、選択されていないセルＫおよびＸの右側の
ビット１７およびセルＹの左側のビット１５が部分的な
消去を受ける。
【００２５】選択されていないセルＺは、セルＰと同じ
ビット線ＢＬBまたは同じワード線ＷＬBを共有しない。
しかし、正のゲート電圧をワード線ＷＬBに印加する
と、ビット線ＢＬBの右側に向けてのビット線が、Ｖdに
近いドレイン電圧を得るまで、いくらかの電流が、アレ
イ１０の右側に向かって流れることになる。（この現象
は、本明細書において「高電圧伝搬」と呼ばれる）。結
果として、選択されていないセルＺの両側のビットがゼ
ロゲート電圧および正のドレイン電圧を受け、したがっ
てそれらの閾値電圧が低下する。換言すれば、セルＰの
右側のビット１７をプログラムした結果、セルＺの左側
および右側双方のビット１５および１７が、部分的な消
去を受ける。同じことが、セルＹの右側のビット１７、
ならびにＥＥＰＲＯＭアレイ１０中の同様に配置された
他のビットにも当てはまる。
【００２６】しかし、幸運なことに、プログラムの継続
時間は通常、約１〜１０マイクロ秒の範囲である。この
プログラミング時間は比較的短いため、セルＫおよびＸ
の右側のビット１７、およびセルＹおよびＺの両側のビ
ットは、セルＰの右側のビット１７に対する各プログラ
ミング動作に関してわずかしか消去されない。セルＫ、
Ｘ、Ｙ、およびＺのゲート電圧はゼロのみであり負では
ないということによっても、これらのビットが消去され
る程度が最小化される。
【００２７】プログラミング電圧の印加による電圧伝搬
を包含し制御するために、メモリセル１２は、一対の分
離ゾーン２４の間に配置されることが好ましい。分離ゾ
ーン２４は、その間に、ワード線およびビット線のスラ
イスを画定する。分離ゾーン２４を通る電圧伝搬はな
い。使用されるアレイ設計および電圧に応じて、分離ゾ
ーン２４は、アレイを一列だけまたは複数の列のスライ
スに分割することができる。
【００２８】選択されていないセルＱおよびＲは、セル
Ｐと同じワード線ＷＬBを共有し、また正のゲート電圧
Ｖgを受ける。したがって、セルＱおよびＲの片側のビ
ット線は比較的高いため、セルＱおよびＲの両側のビッ
トの閾値電圧に対する影響はほとんどない。
【００２９】ビット線ＢＬAの左側のビット線はすべ
て、接地付近で浮遊するため、これらビット線上のセル
のビットの閾値電圧に対する影響はほとんどない。表１
は、セルＰの右側のビット１７のプログラミングによる
選択されていないセルに対する外乱を要約したものであ
る。
【００３０】
【表１】
【００３１】メモリセルＰの右側のビット１７を消去す
ることが望まれる場合、負のゲート電圧Ｖg（約−５〜
−７Ｖの範囲にあるものなど）が、ワード線ＷＬBに印
加され、正のドレイン電圧Ｖd（通常、約３〜５Ｖの範
囲にあり、たとえば４Ｖ）がビット線ＢＬBに印加さ
れ、ビット線ＢＬAが浮遊する（すなわち駆動され
る）。セルＱの左側のビット１５は、まったく同じゲー
ト電圧、ドレイン電圧、およびソース電圧を受ける。こ
れは、セルＱの左側のビット１５もまた、セルＰの右側
のビット１７と共に消去されることを意味する。したが
って、セルＰの右側のビット１７を消去した後、セルＱ
の左側のビット１５をその当初の値に再プログラミング
しなければならない。これは、２ビットＮＲＯＭセルの
場合である。単一ビット動作の場合、共通のビット線を
共有しないようにビットを配置することが好ましい。こ
のような配置の場合、隣接するビットは、たとえば、セ
ルＰの右側のビット１７が消去されると消去されること
がない。
【００３２】セルＱの右側のビット１７およびセルＲの
両側のビットは、セルＰと同じワード線ＷＬBを共有
し、また負のゲート電圧Ｖgを受ける。ワード線ＷＬBに
は負のゲート電圧のみが印加され、その他のワード線は
接地され、セルＱおよびＲの片側のビット線は、セルＰ
の右側のビット１７を消去する前に、接地付近で浮遊す
るため、その他のセルへの電圧伝搬はなく、セルＱの右
側のビット１７およびセルＲの両側のビットはわずかに
消去される。
【００３３】選択されていないセルＫおよびＸの右側の
ビット１７、およびセルＹの左側のビット１５は、セル
Ｐと同じビット線ＢＬBを共有し、またドレイン電圧Ｖd
を受ける。セルＫ、Ｘ、およびＹのゲート電圧は、ゼロ
であるため、選択されていないセルＫおよびＸの右側の
ビット１７、およびセルＹの左側のビット１５は、閾値
電圧の低下を経験する。換言すれば、セルＰを消去した
結果、セルＫおよびＸの右側のビット１７、およびセル
Ｙの左側のビット１５は、部分的な消去を受ける。不都
合なことに、消去の継続期間は通常、約１０マイクロ秒
〜１０ミリ秒の範囲である。多くのサイクル後では、選
択されていないセルの蓄積された消去が、過度に著しく
なることがある。選択されていないセルＺは、セルＰと
同じビット線ＢＬBまたは同じワード線ＷＬBを共有せ
ず、その閾値電圧に対する影響をほとんどない。同じこ
とが、セルＹの右側のビット１７にも当てはまる。
【００３４】表２は、セルＰの右側のビット１７の消去
による選択されていないセルに対する外乱作用を要約し
たものである。
【００３５】
【表２】
【００３６】本発明の好ましい実施形態によれば、選択
されたメモリセルのプログラミングまたは消去中の選択
されていないセルの外乱は、電圧を、選択されていない
セルのワード線に印加することによって抑止される。図
２は、セルＰの右側のビット１７のプログラミング中の
本発明の一例を示す。９Ｖのゲート電圧Ｖgがワード線
ＷＬBに印加され、４．５Ｖのドレイン電圧Ｖdがビット
線ＢＬBに印加され、ビット線ＢＬAが接地される（０
Ｖ）。残っているビット線は、プログラミング前に接地
付近で浮遊する。
【００３７】セルＫの右側のビット１７、およびセルＸ
およびＹの両側のビットの閾値電圧の低下を抑止するた
めに、正のゲート電圧が、ワード線ＷＬA（セルＫの）
およびＷＬC（セルＸおよびセルＹの）に印加される。
要求される抑止電圧の大きさは、プログラミング時間、
プログラミングされるセルのビット線に印加されるドレ
イン電圧、プログラミングされるセルに追加されるゲー
ト電圧とドレイン電圧との電圧差、および何を選択され
ていないセルのビット線の閾値電圧の許容される降下と
みなすか等（しかし、これらに限定されない）のいくつ
かの変数の関数である。閾値電圧の許容される降下は、
図４を参照してさらに後述される。一般に、抑止電圧
は、選択されていないビットをプログラムしないよう
に、かつ有意な漏れ電流をまったく生じさせないように
するには十分低いが、選択されていないメモリセルの閾
値電圧が所定量よりも大きくは低下しない（経時にわた
り、または所定量の動作後）ようにするには十分高い。
行および列デコーダ（図示せず）を用いて、外乱問題の
抑止に必要な電圧レベルを提供することができる。この
ようなデコーダは、当分野において既知であり、当業者
は、本明細書に概説される原理に従ってデコーダを設計
しうる。
【００３８】例示のみを目的として、Ｖg＝９Ｖ、Ｖd＝
４．５Ｖ、およびプログラミング時間が４マイクロ秒の
場合、０〜２．５Ｖの範囲、最も好ましくは０〜１Ｖの
範囲の抑止電圧は、通常、閾値電圧が、１００，０００
アクセスにつき１００ｍＶ未満だけ低下する（これは、
閾値電圧の許容される低下とみなされる）ように、選択
されていないセルＫ、Ｘ、およびＹの部分的な消去の抑
止に十分なことがわかっている。これらは、典型的な例
示としての値にすぎず、本発明は、これらの値に限定さ
れない。０〜１Ｖの抑止電圧が一般に、このゲート電圧
を受けるセルを通して有意な漏れ電流をまったく生じさ
せないように十分に低いことに留意する。
【００３９】表３は、セルＰの右側のビット１７をプロ
グラミングする場合に、抑止電圧（たとえば、１Ｖ）の
選択されていないセルへの印加の影響を要約したもので
ある。
【００４０】
【表３】
【００４１】表３は、セルＰの右側のビット１７の消去
中の本発明の一例を示す。前述のように、−７Ｖのゲー
ト電圧Ｖgが、ワード線ＷＬBに印加され、４Ｖのドレイ
ン電圧Ｖdが、ビット線ＢＬBに印加され、残りのビット
線は、消去前に接地付近で浮遊する。
【００４２】セルＫおよびＸの右側のビット１７の閾値
電圧、およびセルＹの左側のビット１５の閾値電圧低下
を抑止するため、正のゲート電圧が、ワード線ＷＬ
A（セルＫの）およびＷＬC（セルＸおよびセルＹの）に
印加される。例のみを目的として、Ｖg＝−７Ｖ、Ｖd＝
４Ｖ、および消去時間２ミリ秒の場合、２．５〜４．５
Ｖの範囲、最も好ましくは３〜４Ｖの範囲の抑止電圧
は、通常、閾値電圧が、１００，０００アクセスにつき
約１００ｍＶ未満だけ低下するように、選択されていな
いセルＫおよびＸの右側のビット１７、およびセルＹの
左側のビット１５の部分的な消去の抑止に十分なことが
わかっている。ここでも、これらは、典型的な例示とし
ての値にすぎず、本発明は、これらの値に限定されない
ことに留意する。
【００４３】上述したように、仮に抑止電圧が、選択さ
れていないワード線に印加されない場合には、印加され
るゲート電圧のみがワード線ＷＬBに対する負のゲート
電圧であるため、電圧は、アレイ１０の右側のビット線
に伝搬しない。しかし、たとえば３Ｖの抑止電圧の選択
されていないワード線への印加が、ビット線ＢＬBの右
側および左側のセルをわずかにオンにし、電圧をアレイ
１０のすべてのビット線に伝搬させるに十分な大きさで
ある場合がある。これは、ビット線ＢＬBの右側または
左側に向けてのビット線が、正の電圧を受け、この電圧
の大きさは、選択されていないビット線に対するメモリ
トランジスタのバルク効果に依存する閾値電圧によって
決定される抑止電圧の関数であることを意味する。たと
えば、抑止電圧が３Ｖであり、かつ閾値電圧が１．５Ｖ
である場合、ビット線電圧は、約１．５Ｖに上がりう
る。その結果、選択されていないワード線上の選択され
ていないビットについて、正の抑止電圧および正のドレ
インおよびソース電圧の組み合わせにより、外乱が生じ
るが、概してごくわずかな大きさである。選択されたワ
ード線上の選択されていないビットについて（負の消去
電圧が印加されている）、負のゲート電圧および正のド
レインおよびソース電圧の組み合わせにより、わずかな
外乱が生じる。上記例では、Ｖg＝−７Ｖ、Ｖd＝１．５
Ｖ、およびＶs＝１．５Ｖの組み合わせは、わずかな消
去を生じさせるが、消去される選択されたビットのＶg
＝−７Ｖ、Ｖd＝４Ｖ、およびＶs＝１．５Ｖの組み合わ
せよりもはるかに低い。ビット線電圧を伝搬するメモリ
トランジスタは、わずかにオンになるだけであるため、
消去パルス中にビット線電圧が伝搬する程度は限られる
ことに留意する。
【００４４】一般に、本発明では、消去動作中に、選択
されていないワード線に抑止電圧を印加すると、選択さ
れていないビットに対するビット線の外乱が大幅に低減
され、比較的高いビット線外乱が大きさのより低い２つ
の他の外乱で置換される。
【００４５】ａ）選択されていないワード線上の選択さ
れていないビットに対するごくわずかな外乱、および ｂ）選択されたワード線上の選択されていないビットに
対する少しの外乱。
【００４６】分離ゾーン２４の存在により、不要な電圧
伝搬が低減され、そうすることによって、これら２つの
些細な外乱の拡散を防止する。表４は、セルＰの右側の
ビット１７を消去する場合に、選択されていないセルに
対する抑止電圧（たとえば、３Ｖ）を印加する影響を要
約したものである。
【００４７】
【表４】
【００４８】上述したように、必要な抑止電圧の大きさ
は、プログラミング時間、プログラミングされるセルの
ビット線に印加されるドレイン電圧、選択されたセルに
印加されるゲート電圧とドレイン電圧の間の電圧差、お
よび選択されていないセルの閾値電圧の許容される降下
等（しかし、これらに限定されない）のいくつかの変数
の関数である。
【００４９】本発明のＮＲＯＭアレイでは、選択されて
いないビットのプログラム外乱は、より長いプログラミ
ング時間および／またはより低いビット線電圧を使用し
て、選択されたビットのプログラミングを完了すること
によっても低減することが可能である。選択されていな
いビットの消去外乱は、より負のワード線電圧および／
またはより短い消去時間および／またはより低いビット
線電圧を使用して、選択されたビットの消去を完了する
ことによって低減することが可能である。
【００５０】次に、選択されたセルに印加されるゲート
電圧とドレイン電圧の間の測定された電圧差の関数とし
て、閾値電圧が１００ｍＶだけ降下するために必要な時
間を図で示す図４を参照する。図４の下部の曲線（菱形
でマークされるデータ）は、異なるドレイン電圧の関数
として、Ｖg＝０ＶおよびＶs浮遊の組み合わせの場合、
閾値電圧が１００ｍＶ降下する時間を図で示したもので
ある。たとえば、５．５／０／浮遊（ボルト単位で測
定）であるＶd／Ｖg／Ｖsの組み合わせの場合、閾値電
圧が１００ｍｖ降下するのに約０．５秒かかる。５／０
／浮遊であるＶd／Ｖg／Ｖsの組み合わせの場合、閾値
電圧が１００ｍＶ降下するのに約２０秒かかる。４．５
／０／浮遊であるＶd／Ｖg／Ｖsの組み合わせの場合、
閾値電圧が１００ｍＶ降下するのに約８５秒かかる。し
たがって、消去外乱の選択されていないセルに影響する
時間は、あまり延びない。
【００５１】対照的に、図４の上部の曲線に示すように
（丸でマークされるデータ）、５．５／３／浮遊である
Ｖd／Ｖg／Ｖsの組み合わせの場合、すなわち３Ｖの抑
止ゲート電圧を印加する場合、閾値電圧が１００ｍＶ降
下するのに約４６０秒かかる。５／３／浮遊であるＶd
／Ｖg／Ｖsの組み合わせの場合、閾値電圧が、１００ｍ
Ｖ降下するのに約６８００秒かかる。したがって、抑止
電圧が、選択されていないセルに印加される場合、消去
外乱の選択されていないセルに影響する時間は、大幅に
増大される。長時間後であっても、選択されていないセ
ルの測定可能な閾値電圧の低下はない。
【００５２】多くのアクセス動作にわたり、また抑止電
圧の印加により蓄積された外乱、すなわち閾値電圧の変
化は、消去動作またはプログラム動作すべての場合に、
以下のように選択されていないビットに関して計算する
ことができる。
【００５３】ΔＶt total（外乱によるビットの閾値電
圧の総変化）＝ΔＶt1（同じビット線上にあるその他の
ビットに対する消去動作およびプログラム動作による）
＋ΔＶt2（他のビット線および他のワード線上にあるそ
の他のビットに対する消去動作およびプログラム動作に
よる）＋ΔＶt3（他のビット線および同じワード線にあ
るその他のビットに対する消去動作およびプログラム動
作による）。
【００５４】以下は、上記表３および表４に基づいた説
明的な例である。セルＹの左側のビット１５の閾値電圧
の総変化であるΔＶt total（このビットが予めプログ
ラムされているものと仮定して）は、以下の和である。
【００５５】ビット線ＢＬB上のその他の任意のビット
またはすべてのビットをプログラムしながら、Ｖd／Ｖg
／Ｖs＝４．５／１／４．５（ボルト）の組み合わせを
印加し、またビット線ＢＬB上のその他の任意のビット
またはすべてのビットを消去しながら、Ｖd／Ｖg／Ｖs
＝４／３／１．５の組み合わせを印加することによって
生じるΔＶt1と、ＢＬB以外のビット線上およびＷＬC以
外のワード線上のその他の任意のビットまたはすべての
ビットをプログラムしながら、Ｖd／Ｖg／Ｖs＝４．５
／１／４．５の組み合わせを印加し、またＢＬB以外の
ビット線上およびＷＬC以外のワード線上のその他の任
意のビットまたはすべてのビットを消去しながら、Ｖd
／Ｖg／Ｖs＝１．５／３／１．５の組み合わせを印加す
ることによって生じるΔＶt2と、ＢＬB以外のビット線
上およびワード線ＷＬC上のその他の任意のビットまた
はすべてのビットをプログラムしながら、Ｖd／Ｖg／Ｖ
s＝４．５／９／４．５の組み合わせを印加し、またＢ
ＬB以外のビット線上およびワード線ＷＬC上のその他の
任意のビットまたはすべてのビットを消去しながら、Ｖ
d／Ｖg／Ｖs＝１．５／−７／１．５の組み合わせを印
加することによって生じるΔＶt3と、を加算したもので
ある。
【００５６】蓄積された外乱時間は、次のように計算さ
れる。ΔＶt1に対応する、選択されたビット線および選
択されていないワード線上のビットの場合、蓄積された
外乱時間は、 τdisturb＝τoperationＮWLψ 式中、τdisturbは蓄積された外乱時間であり、τ
operationは、動作（消去またはプログラム）の実行の
平均持続時間であり、ＮWLは、アレイにおけるワード線
の数であり、ψは、セルにアクセスした回数である。
【００５７】ΔＶt2に対応する、選択されていないビッ
ト線および選択されていないワード線上のビットの場
合、蓄積された外乱時間は、 τdisturb＝τoperationＮWLＮBLψ 式中、ＮBLは、アレイにおけるビット線の数である。
【００５８】ΔＶt3に対応する、選択されていないビッ
ト線および選択されたワード線上のビットの場合、蓄積
された外乱時間は、 τdisturb＝τoperationＮBLψ である。
【００５９】当業者には、本発明が、本明細書において
特に図示し上述したものによって限定されないことが理
解されよう。むしろ、本発明の範囲は、添付の特許請求
の範囲によって定義される。
【図面の簡単な説明】
【図１】図１は、本発明の好ましい実施形態により構築
され動作する、仮想接地ＮＲＯＭメモリセルのＥＥＰＲ
ＯＭアレイの概略図である。
【図２】図２は、本発明の好ましい実施形態により、プ
ログラムおよび消去それぞれの動作中での抑止電圧の印
加を示す、図１のＥＥＰＲＯＭアレイの概略図である。
【図３】図３は、本発明の好ましい実施形態により、プ
ログラムおよび消去それぞれの動作中での抑止電圧の印
加を示す、図２のＥＥＰＲＯＭアレイの概略図である。
【図４】図４は、閾値電圧が、異なる動作条件につい
て、選択されたセルに印加されるゲート電圧とドレイン
電圧との測定された電圧差の関数として、１００ｍＶ降
下するために必要な時間を示すグラフである。
【符号の説明】
１０：ＥＥＰＲＯＭアレイ １２：メモリセル １５：左側のビット １７：右側のビット ２４：分離ゾーン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｇ１１Ｃ 17/00 ６２２Ｃ (72)発明者 エデュアルド・マーヤン イスラエル国44447 クファー・サバ，ナ ーション・ストリート 11 (72)発明者 イラン・ブルーム イスラエル国34790 ハイファ，ハサチュ ラヴ・ストリート 16 (72)発明者 ボアツ・エイタン イスラエル国43259 ラアナアナ，アチ・ デイカー・ストリート ４ Ｆターム(参考） 5B025 AA07 AB01 AC01 AD04 AD08 AE00 AE08 5F083 EP17 EP22 EP75 ER02 ER09 ER30 GA15 GA16 LA12 ZA21 5F101 BA45 BB02 BC11 BD10 BD33 BE05 BE07 BF05

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 １本のワード線および２本のビット線に
    それぞれ接続される、複数のメモリセルを含むアレイを
    設けるステップと、 前記メモリセルのうちの１つを選択するステップと、 抑止ワード線電圧を選択されていないメモリセルのゲー
    トに印加しながら、前記選択されたメモリセルのビット
    を消去するステップと、を含む、電気的に消去およびプ
    ログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）ア
    レイを動作する方法。
  2. 【請求項２】 前記メモリセルは、非浮遊ゲートメモリ
    セルを含む、請求項１記載の方法。
  3. 【請求項３】 前記メモリセルは、窒化物読み取り専用
    メモリ（ＮＲＯＭ）セルである、請求項１記載の方法。
  4. 【請求項４】 前記ＮＲＯＭセルは、セルにつき単一ビ
    ットを含む、請求項３記載の方法。
  5. 【請求項５】 前記ＮＲＯＭセルは、セルにつき２ビッ
    ト以上を含む、請求項３記載の方法。
  6. 【請求項６】 前記アレイは、仮想接地アレイを含む、
    請求項１記載の方法。
  7. 【請求項７】 前記選択されていないメモリセルは、前
    記選択されたセルと同じビット線を共有する、請求項１
    記載の方法。
  8. 【請求項８】 前記選択されていないメモリセルは、前
    記選択されたセルと同じビット線を共有しない、請求項
    １記載の方法。
  9. 【請求項９】 前記抑止ゲート電圧は、前記選択されて
    いないメモリセルの閾値電圧が、所定量よりも大きく低
    下しないような大きさのものである、請求項１記載の方
    法。
  10. 【請求項１０】 前記ビット線の一方はドレインとして
    機能し、前記ビット線のうちの他方はソースとして機能
    し、前記ビットを消去する前記ステップは、前記選択さ
    れたメモリセルに負のワード線電圧を印加し、前記ビッ
    トが配置されているビット線に正の電圧を印加するステ
    ップを含む、請求項１記載の方法。
  11. 【請求項１１】 前記選択されたメモリセルの前記ビッ
    トは、選択されていない別のビットと共通のビット線を
    共有し、前記選択されたメモリセルの前記ビットを消去
    する前記ステップは、前記共通ビット線上の前記他方の
    ビットも消去させる、請求項１０記載の方法。
  12. 【請求項１２】 前記メモリセルの少なくとも１つの列
    を一対の分離ゾーンの間に配置させるステップをさらに
    含む、請求項１記載の方法。
  13. 【請求項１３】 １本のワード線および２本のビット線
    にそれぞれ接続される、複数の窒化物読み取り専用メモ
    リ（ＮＲＯＭ）セルを含むアレイを設けるステップと、 前記メモリセルのうちの１つを選択するステップと、 抑止ワード線電圧を選択されていないメモリセルのゲー
    トに印加しながら、前記選択されたメモリセルのビット
    に対して動作を実行するステップであって、前記動作
    は、プログラミングおよび消去の少なくとも一方を含
    む、ステップと、を含む、ＥＥＰＲＯＭアレイを動作す
    る方法。
  14. 【請求項１４】 前記アレイは、仮想接地アレイを含
    む、請求項１３記載の方法。
  15. 【請求項１５】 前記ＮＲＯＭセルは、セルにつき単一
    ビットを含む、請求項１３記載の方法。
  16. 【請求項１６】 前記ＮＲＯＭセルは、セルにつき２ビ
    ット以上を含む、請求項１３記載の方法。
  17. 【請求項１７】 前記選択されていないメモリセルは、
    前記選択されたセルと同じビット線を共有する、請求項
    １３記載の方法。
  18. 【請求項１８】 前記選択されていないメモリセルは、
    前記選択されたセルと同じビット線を共有しない、請求
    項１３記載の方法。
  19. 【請求項１９】 前記抑止ゲート電圧は、前記選択され
    ていないメモリセルの閾値電圧が、所定量よりも大きく
    低下しないような大きさのものである、請求項１３記載
    の方法。
  20. 【請求項２０】 前記ビット線の一方はドレインとして
    機能し、前記ビット線のうちの他方はソースとして機能
    し、前記プログラミングするステップは、前記選択され
    たメモリセルに正のゲート電圧、正のドレイン電圧、お
    よび接地ソース電圧を印加するステップを含む、請求項
    １３記載の方法。
  21. 【請求項２１】 前記ビット線の一方はドレインとして
    機能し、前記ビット線のうちの他方はソースとして機能
    し、前記消去するステップは、前記選択されたメモリセ
    ルに負のワード線電圧を印加し、前記ビットが配置され
    ている前記ビット線に正の電圧を印加するステップを含
    む、請求項１３記載の方法。
  22. 【請求項２２】 前記選択されたメモリセルの前記ビッ
    トは、選択されていない別のビットと共通のビット線を
    共有し、前記選択されたメモリセルの前記ビットを消去
    する前記ステップは、前記共通ビット線上の前記別のビ
    ットも消去させる、請求項２１記載の方法。
  23. 【請求項２３】 前記メモリセルの少なくとも１つの列
    を一対の分離ゾーンの間に配置させるステップをさらに
    含む、請求項１３記載の方法。
  24. 【請求項２４】 １本のワード線および２本のビット線
    にそれぞれ接続される、複数の窒化物読み取り専用メモ
    リ（ＮＲＯＭ）セルを含むアレイを設けるステップと、 前記メモリセルのうちの１つを選択するステップと、 戦記選択されたメモリセルの選択されたビットに対して
    動作を実行するステップであって、前記動作は、プログ
    ラミングおよび消去の少なくとも一方を含む、ステップ
    と、 前記選択されたビットをプログラムする時間の増大、前
    記選択されたビットのビット線電圧の低下、消去中に前
    記選択されたビットに印加される負のワード線電圧の絶
    対値の増大、および前記選択されたビットを消去する時
    間の低減のうちの少なくとも１つを実行することによっ
    て、前記アレイの選択されていないビットの外乱を低減
    するステップと、を含む、ＥＥＰＲＯＭアレイを動作す
    る方法。
  25. 【請求項２５】 各メモリセルは、１本のワード線およ
    び２本のビット線にそれぞれ接続された、複数のＮＲＯ
    Ｍメモリセルを備え、各ＮＲＯＭセルは、選択されてい
    ないセルをあまり外乱することなく、個々に消去可能で
    あると共に個々にプログラム可能である、ＥＥＰＲＯＭ
    アレイ。
  26. 【請求項２６】 前記ＮＲＯＭセルは、セルにつき単一
    ビットを含む、請求項２５記載のアレイ。
  27. 【請求項２７】 前記ＮＲＯＭセルは、セルにつき２ビ
    ット以上を含む、請求項２５記載のアレイ。
  28. 【請求項２８】 複数の分離ゾーンも含み、任意の隣接
    する分離ゾーンの間には、メモリセルの少なくとも１つ
    の列がある、請求項２５記載のアレイ。
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