JP2002246391A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material

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Abstract

(57)【要約】 【課題】銅配線の抵抗上昇を抑制しつつ配線寿命を向上
させ、かつ、製造安定性を改善した半導体装置の製造方
法を提供すること。 【解決手段】銅配線17上表面を窒素元素を含む原料ガ
スを用いてプラズマ処理することにより窒化銅層24を
形成し、その後、シリコン窒化膜18を形成する。この
とき、窒化銅層24の下部に薄い銅シリサイド層25を
形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、銅含有膜形成工程
を含む半導体装置の製造方法に関し、より詳しくは、銅
や銅合金からなる配線、配線接続プラグまたはパッド部
等を含む半導体装置の製造方法に関するものである。
【0002】
【従来の技術】近年、素子の高速動作化を図る観点から
配線や接続プラグの構成材料として銅または銅合金が広
く利用されている。これらの金属を用いた配線等は、通
常、ダマシン法により形成される。
【0003】図5は従来の銅配線形成プロセスを示す図
である。以下、このプロセスについて説明する。まず図
5(a)のように、半導体基板(不図示)上に絶縁膜1
0、層間絶縁膜12をこの順で形成した後、層間絶縁膜
12中に配線溝を設け、Ta、TaNなどのバリアメタ
ル膜14、シード銅膜15およびめっき法による銅膜1
6を順次形成する。
【0004】この状態の半導体ウェーハ1を化学的機械
的研磨(CMP)し、配線溝外部の銅を除去し、溝内に
銅を残すことで銅配線17を形成する。このとき銅配線
17上に酸化銅21が生成する(図5(b))。この酸
化銅21を除去するため、カルボン酸洗浄を行う。これ
により、配線抵抗やコンタクト抵抗の上昇の原因となる
酸化銅が除去される(図5(c))。その後、図5
(d)のようにシリコン窒化膜18を形成し、その上に
層間絶縁膜19を形成する。
【0005】このような銅配線形成プロセスでは、銅表
面に形成された酸化銅を除去し、抵抗上昇の防止を図る
ことが重要となる。上記プロセスではカルボン酸により
酸化銅を除去しているが、その他の方法として、還元性
ガスを用いたプラズマ処理による方法も試みられてい
る。文献 J.Noguchi et al. "TDDB Improvement in Cu
Metallization under Bias Stress" IEEE 38th Annual
International Reliability Physics Symposium, SanJo
se, California, 2000 P.339-343"に開示されているプ
ロセスでは、水素やアンモニアガスを用いたプラズマ処
理により、銅配線表面に形成されたCuOをCuに還元
するとともに、その上にCuN層を形成する。さらに、
CuNが形成されると、これが保護膜となって、その上
にSiN等の銅拡散防止膜を成膜する際、銅配線中に銅
シリサイド層が形成されることを抑制でき、この結果、
抵抗上昇が抑制されるとしている。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来技術は、以下に示す課題を有していた。
【0007】カルボン酸による銅酸化膜の除去工程を実
施するプロセスでは、銅酸化膜を除去するための洗浄を
行った後、ウェーハを洗浄装置から取り出し、成膜工程
に送られることとなる。この間、ウェーハは大気に曝さ
れることになるため、銅表面が再び酸化を起こし、抵抗
上昇や、銅配線とその上に形成される銅拡散防止膜との
間の密着性低下を招くといった課題を有していた。
【0008】一方、還元性プラズマ処理による方法で
は、抵抗上昇の抑制についてはある程度の効果が得られ
るものの、配線寿命が低下するという課題があった。還
元性プラズマ処理によりエレクトロマイグレーション等
の配線寿命が低下すること、および抵抗ばらつきの生じ
ることは、本発明者らの実験によりはじめて確認された
事実である。プラズマ処理により銅酸化膜を充分に除去
しようとすると、ある程度強力なプラズマ処理条件を採
用することが必要となり、この結果、銅表面が不均一に
荒れることとなる。また、銅表面に酸化銅が部分的に残
存した状態で窒化が進みCuNが形成されることとなる
ため、CuNの膜厚が不均一となり、これに伴って銅配
線中に銅シリサイド層が不均一な厚みで形成されること
となる。このことが原因となって配線寿命が低下し、抵
抗のばらつきが生じるものと推定される。
【0009】さらに還元性プラズマ処理による方法で
は、下地層の表面不均一性に起因して銅拡散防止膜の膜
厚が不均一になる場合があり、その後、配線接続プラグ
を形成する際のホールエッチング工程において、銅拡散
防止膜を除去するためのオーバーエッチングを余計に行
う必要が生じ、銅配線表面のプラズマ暴露による劣化を
もたらすことがあった。
【0010】本発明は、上記従来技術の有する課題に鑑
み、銅配線の抵抗上昇を抑制しつつ配線寿命および抵抗
のばらつきを改善し、かつ、製造安定性を改善した半導
体装置の製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明によれば、半導体
基板上に銅含有膜を形成する工程と、洗浄液を用いて前
記銅含有膜表面の酸化銅を除去する工程と、酸化銅を除
去した前記銅含有膜表面を窒化処理する工程と、窒化処
理した前記銅含有膜上にシリコンを含む銅拡散防止膜を
形成する工程と、を有することを特徴とする半導体装置
の製造方法、が提供される。
【0012】また、本発明によれば半導体基板上に銅含
有膜を形成する工程と、前記銅含有膜表面の酸化銅を除
去する工程と、その後、防食剤含有液を用いて銅含有膜
の表面を防食処理する工程と、銅含有膜の表面に付着し
た防食剤を脱離させる加熱処理に引き続き、前記銅含有
膜表面を窒化処理する工程と、窒化処理した前記銅含有
膜上にシリコンを含む銅拡散防止膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提
供される。
【0013】また、本発明によれば半導体基板上に銅含
有膜を形成する工程と、前記半導体基板を酸素含有雰囲
気に曝すことなく前記銅含有膜表面を窒化処理する工程
と、前記窒化処理した銅含有膜上にシリコンを含む銅拡
散防止膜を形成する工程と、を有することを特徴とする
半導体装置の製造方法、が提供される。
【0014】上記製造方法では、洗浄液を用いて銅含有
膜の表面に存在する酸化銅を除去した後、その表面を窒
化処理している。あるいは半導体基板を酸素含有雰囲気
に曝すことなく銅含有膜表面を窒化処理している。従来
技術の項で述べた還元性ガスのプラズマ処理により銅酸
化膜を除去する方法では、酸化銅を除去するために、プ
ラズマ雰囲気の還元性を高くする等、一定程度強力な条
件でプラズマ処理する必要があった。このため、銅含有
膜の表面が荒れ、配線抵抗やコンタクト抵抗の増大を招
く原因となっていた。これに対して本発明では、酸化銅
除去を目的としないため、よりマイルドな条件でプラズ
マ処理することができる。
【0015】また、上記従来技術では、還元性の高いプ
ラズマ雰囲気で処理したとしても銅酸化膜が部分的に残
存することは避けられない。これに対し本発明では、銅
酸化膜が残存しない銅清浄面に対して窒化処理を行うた
め、窒化処理により形成されるCuNの膜厚および膜質
を均一にすることができ、これに伴って銅配線中に銅シ
リサイド層が均一な厚みで形成されることとなる。この
結果、以下の作用効果が得られる。
【0016】第一に、銅含有膜表面の酸化による抵抗上
昇を抑制できる。上記製造方法では銅含有膜の上部にC
uNからなる保護膜が、均一な膜厚で均質に形成される
ため、銅酸化膜の形成されていない銅含有金属清浄面が
そのまま保護膜により覆われる。このため、その後の工
程における銅の酸化が効果的に防止され、抵抗上昇が効
果的に防止される。
【0017】第二に、配線寿命が向上する。上記製造方
法では銅含有膜の表面を窒化処理した段階でCuNが形
成され、このCuNが、シリコンを含む銅拡散防止膜を
形成する際に銅含有膜へシリコンが拡散することを抑止
する。CuNはシリコンの拡散を完全に遮断するもので
はないので、少量のシリコンがCuNを透過して銅含有
膜中に到達し、銅含有膜表面近傍に薄い銅シリサイド層
を形成することとなる。前記したように、CuNからな
る保護膜は均一な膜厚で均質に形成されるため、その下
部に形成されるシリサイド層は、薄層であり、かつ、均
一な厚みで均質に形成される。配線寿命が向上する理由
は、このようなシリサイド層が形成されることによるも
のと考えられる。このようなシリサイド層は、従来技術
の項で図5を参照して説明したプロセスにおいてシリコ
ン窒化膜18形成工程でも形成され得る。しかしなが
ら、この場合、銅窒化層が形成されない状態で窒化シリ
コンが堆積されるため、窒化シリコンの原料であるシリ
コンが銅配線中に過剰に拡散して厚膜のシリサイド層が
形成されることとなり、配線抵抗、コンタクト抵抗が増
大するという課題があった。一方、前記した還元性プラ
ズマ処理を用いる方法では、シリサイド層の形成が抑え
られると考えられる。これらの従来技術と相違し、本発
明では、シリコンの拡散を適度にブロックするCuN層
を形成しているため、シリサイド層を、薄い厚みで均一
かつ均質に形成することができる。このため、配線寿命
と抵抗低減を両立させることができる。
【0018】第三に、銅拡散防止膜を均一かつ膜厚制御
性良く形成できるため、その後の工程における銅含有膜
の劣化を防止できる。たとえば本発明を銅配線形成プロ
セスに適用した場合、銅含有膜からなる銅配線を形成し
た後、その上部に配線接続プラグを形成することとな
る。その際のホールエッチング工程において、銅拡散防
止膜を除去し、銅配線を露出させることが必要となる。
複数のホールにおいて銅拡散防止膜の除去を確実に行う
ためには、一定のオーバーエッチングを行うことが不可
欠となるが、本発明においては銅拡散防止膜が均一に、
かつ膜厚制御性良く形成できるため、銅拡散防止膜の膜
厚自体を従来のプロセスに比べて薄めに設定することが
でき、この結果、オーバーエッチング量を低減できるの
である。これにより、レジストの形状変化を抑制でき、
加工形状の寸法精度を高められる。また、レジストの膜
厚を薄くすることができ、より微細な加工が可能とな
る。くわえて、エッチング後の堆積物の発生量が抑制で
きる上、オーバーエッチングによる下地銅配線の削れや
損傷を抑制できる。さらに、銅拡散防止膜の膜厚を薄く
できるため、水平方向の隣接配線間および基板厚み方向
の配線間の寄生容量を低減することができる。この結
果、配線間のクロストークを抑制できる。
【0019】上記半導体装置の製造方法において、銅含
有膜表面の窒化処理は、窒素元素を含有する原料ガスを
用いたプラズマ処理により行うことができる。また、酸
化銅を除去する工程の後、銅含有膜の表面を窒化処理す
る工程の前に、防食剤含有液を用いて銅含有膜の表面を
防食処理する工程を行っても良い。さらに、銅含有膜の
表面を防食処理する工程の後、銅含有膜の表面に付着し
た防食剤を脱離させる加熱処理工程を行い、その後、銅
含有膜表面を窒化処理する工程を行うこともできる。こ
こで、上記加熱処理工程を真空中で行い、その後、真空
を維持したまま銅含有膜表面を窒化処理する工程を行う
こととすれば、銅含有膜表面を清浄な状態として窒化処
理することができるため、窒化銅層および銅シリサイド
層の層厚や質を一層均一にでき、好ましい。
【0020】
【発明の実施の形態】本発明において、銅含有膜とは、
銅膜、または、銅を80質量%以上、好ましくは90質
量%以上含有する銅合金膜をいう。銅合金とは、他の成
分としてMg、Sc、Zr、Hf、Nb、Ta、Cr、
Mo等の異種元素を含むものをいう。
【0021】本発明において、銅拡散防止膜とは、銅が
層間絶縁膜中を拡散することを抑制するためのシリコン
を含有する膜であり、たとえば、SiN、SiON、S
iC、SiCOH等が例示される。
【0022】本発明において、洗浄液としては、カルボ
ン酸類を含有する溶液、特に水溶液が好ましく用いられ
る。カルボン酸類とは、カルボン酸およびその塩のこと
をいう。このうち、シュウ酸、クエン酸、リンゴ酸、マ
レイン酸、コハク酸、酒石酸、マロン酸およびこれらの
塩からなる群から選ばれる一または二以上の化合物が好
ましい。このうち、酸化銅の除去効果の点で、特にシュ
ウ酸が好ましく用いられる。シュウ酸は、Cu−CMP
で生成した酸化銅と効果的にキレート錯体を形成する能
力を有する。一方、配線を構成するCu膜は金属結合し
ているため、シュウ酸と錯体を形成しにくくエッチング
されない。また、バリア膜を構成するTiN、Ta、T
aN、TaSiN等の金属もシュウ酸と錯体を形成しな
いためエッチングされることはない。したがって、シュ
ウ酸を用いることにより、銅含有膜やバリアメタル膜を
エッチングすることなく、選択的に表面に残留するCu
粒子および膜状CuOxを除去することができる。洗浄
液全体に対するカルボン酸類の合計含有量は、好ましく
は0.005〜10質量%、より好ましくは0.01〜
1質量%とする。
【0023】本発明における洗浄液は、錯化剤を含有し
ていてもよい。錯化剤としては、ポリアミノカルボン酸
類、またはフッ化アンモニウムが好ましく用いられる。
ポリアミノカルボン酸類としては、エチレンジアミン四
酢酸(EDTA)、トランス−1,2−シクロヘキサン
ジアミン四酢酸(CyDTA)、ニトリロトリ酢酸(N
TA)、ジエチレントリアミンペンタ酢酸(DTP
A)、N−(2−ヒドロキシエチル)エチレンジアミン
−N,N’,N’−トリ酢酸(EDTA−OH)等の化
合物、またはこれらの塩が好ましい。塩を用いる場合、
半導体装置の特性に悪影響を及ぼさない塩が好ましく、
特にアンモニウム塩のように金属を含まない塩が好まし
い。錯化剤の含有率は、洗浄液全体に対し、好ましくは
1〜10,000ppm、より好ましくは10〜1,0
00ppmとする。この濃度が薄すぎると充分なキレー
ト効果が得られず、逆に濃すぎると基板表面に有機物が
残存して半導体素子の性能を劣化させる要因になった
り、廃液の処理に費用がかかる。
【0024】本発明における洗浄液は、アニオン系また
はカチオン系の界面活性剤を含有していてもよい。アニ
オン系界面活性剤としては、カルボン酸型、スルホン酸
型、硫酸エステル型等の界面活性剤が挙げられ、−CO
OH基、−SO3H基、または−OSO3H基を有する
酸、またはこれらの塩が用いられる。塩を用いる場合
は、洗浄対象となる半導体装置の品質へ与える悪影響の
少ないアンモニウム塩や、第一、第二、または第三アミ
ン塩が好ましい。アニオン系界面活性剤の具体例として
は、例えばC1225O(CH2CH2O)2SO3H、C9
19PhO(CH2CH2O)4SO3H、C1225O(C
2CH2O)4SO3H、(Phはフェニレン基)および
これらのアンモニウム塩、およびこれらの第一、第二、
または第三アミン塩が挙げられる。上記界面活性剤のう
ち、特に金属領域に付着した金属不純物除去効果の高い
硫酸エステルのアンモニウム塩およびこれらの第一、第
二、または第三アミン塩が好ましい。一方、カチオン系
界面活性剤としては、例えばC817N(CH33
r、C1225N(C25)(CH32Br等が挙げられ
る。
【0025】本発明において、アニオン系またはカチオ
ン系の界面活性剤の使用量は界面活性剤の種類に応じて
適宜選択されるが、基板洗浄液に対し重量基準で、好ま
しくは1〜1,000ppm、より好ましくは10〜50
0ppmとする。添加量が少なすぎると充分な洗浄効果が
得られないことがある。添加量が多すぎると廃液処理が
困難になる場合がある。
【0026】本発明における防食剤としては、ベンゾト
リアゾール(以下、適宜「BTA」と称する)およびそ
の誘導体、尿酸およびその誘導体等を挙げることができ
る。これらの防食剤を用いることにより、銅等の金属に
対する優れた防食効果が得られる。
【0027】ベンゾトリアゾール誘導体としては、チバ
・スペシャリティー・ケミカルズ社から市販されている
イルガメットシリーズ、具体的にはイルガメット42が
好ましく用いられる。イルガメット42は、(2,2’
−[[(メチル−1H−ベンゾトリアゾール−1−イ
ル)メチル]イミノ]ビス−エタノール)である。
【0028】尿酸誘導体としては、プリン、6−アミノ
プリン、2−アミノ−6−オキソプリン、6−フルフリ
ルアミノプリン、2,6−(1H.3H)−プリンジオ
ン、2−アミノ−6−ヒドロキシ−8−メルカプトプリ
ン、アロプリノール、尿酸、カイネチン、ゼアチン、グ
アニン、キサンチン、ヒポキサンチン、アデニン、テオ
フェリン、カフェイン、テオプロミン等のプリンおよび
その誘導体;8−アザグアニン等のアザグアニンおよび
その誘導体;プテリジン、プテリン、2−アミノ−4,
6−ジヒドロキシプテリジン、2−アミノ−4,7−ジ
ヒドロキシプテリジン、2−アミノ−4,6,7−トリ
ヒドロキシプテリジン等のプテリジン、プテリンおよび
それらの誘導体;シアヌル酸、イソシアヌル酸、トリス
カルボキシメチルシアヌル酸、トリスカルボキシエチル
シアヌル酸、トリスカルボキシメチルイソシアヌル酸、
トリスカルボキシエチルイソシアヌル酸等のシアヌル
酸、イソシアヌル酸およびそれらの誘導体;ヒダントイ
ン、ジメチルヒダントイン、アラントイン(5−ウレイ
ドヒダントイン)等のヒダントイン、アラントインおよ
びそれらの誘導体;バルビツール酸およびそれらの誘導
体;イソニコチン酸、シトラジン酸等のニコチン酸およ
びそれらの誘導体;が挙げられ、これらを単独で使用、
または2種以上を併用することができる。上記のうち、
プリンおよびその誘導体、シアヌル酸、イソシアヌル酸
およびそれらの誘導体、ニコチン酸およびそれらの誘導
体が好ましく用いられる。銅等の金属に対して優れた防
食効果を発揮するからである。
【0029】本発明において、防食剤は水溶液として用
いることが好ましく、その際、水溶液中の防食剤配合量
の下限は、好ましくは0.0001質量%、より好まし
くは0.001質量%とする。このような配合量とする
ことにより、防食性能を一層良好にすることができる。
上限については特に制限がないが、水溶液に対する溶解
度に応じて適宜設定される。BTAやその誘導体の場合
の配合量上限は、好ましくは1質量%程度とし、尿酸誘
導体の場合の上限は、たとえば20質量%程度、好まし
くは10質量%程度とする。なお、防食剤中に適宜、ア
ミン化合物等からなる防食剤の析出防止剤を添加しても
よい。
【0030】本発明において、防食処理を行う工程の
後、加熱処理により銅含有膜の表面に付着した防食剤を
脱離させる加熱処理工程を行い、その後、窒化処理する
工程を行うことが好ましい。また、上記加熱処理工程を
真空中で行い、その後、真空を維持したまま窒化処理す
る工程を行うことが好ましい。このようにすることによ
って、銅表面を清浄な状態として窒化処理することがで
きるため、窒化銅層および銅シリサイド層の層厚や質を
均一にでき、配線・コンタクト抵抗を低減しつつ配線寿
命を向上させることができる。
【0031】以下、本発明に係る半導体装置の製造方法
の一例について図面を参照して説明する。
【0032】まず、図1(a)に示すように、シリコン
ウェーハ上に絶縁膜10、層間絶縁膜12をこの順で形
成し、ついで、ドライエッチングにより、所定の形状に
パターニングされた複数の配線溝を形成する。層間絶縁
膜12の材料は、酸化シリコンのほか、低誘電率材料、
たとえば、MSQ(メチルシルセスキオキサン)やMH
SQ(メチル化ハイドロジェンシルセスキオキサン)等
のポリオルガノシロキサン、あるいは、ポリアリールエ
ーテル(PAE)、ジビニルシロキサン−ビス−ベンゾ
シクロブテン(BCB)等の芳香族含有有機材料を用い
ることができる。
【0033】次に全面にバリアメタル膜14をスパッタ
リング法により堆積した後、スパッタリング法によりシ
ード銅膜15を形成し、次いでめっき法により銅膜16
を形成する。バリアメタル膜14の材料としては、T
a、TaN、W、WN、Ti、TiN等の金属材料を用
いることができる。本実施形態では配線材料として銅を
用いているが、銅合金とすることもできる。
【0034】つづいてウェーハ表面をCMP法により研
磨し、図1(b)のように銅配線17を形成する。この
とき、CMPスラリー中に含まれる酸化剤の作用により
銅配線17の表面が酸化され、酸化銅21が形成され
る。そこで、この酸化銅21を除去するための洗浄を行
う。洗浄液としては、シュウ酸、マレイン酸、コハク
酸、酢酸等のカルボン酸を含む液が好ましく用いられ
る。
【0035】洗浄後、酸化銅が除去され銅配線17の清
浄面が露出する(図1(c))。次いで防食剤により処
理を行い、銅配線17表面に防食剤22を付着させる
(図2(a))。防食剤22としては、前記したよう
に、BTAおよびその誘導体、尿酸およびその誘導体等
を挙げることができる。防食剤22が付着した状態とす
ることにより、ウェーハを大気中に曝したり大気中で数
日間放置しても銅の酸化を防止することができる。
【0036】つづいてウェーハを加熱し、防食剤22を
揮発させる(図2(b))。たとえば防食剤としてBT
Aを用いた場合、200℃以上の加熱処理により、BT
Aをほぼ完全に除去することができる。この防食剤脱離
のための加熱処理は、好ましくは200〜500℃、よ
り好ましくは300〜450℃の温度下で行う。これに
より、素子への悪影響を及ぼすことなく防食剤を効果的
に脱離できる。
【0037】この段階で、銅配線17の表面には酸化銅
や防食剤が存在しない清浄な状態となる。この状態で銅
表面を窒化処理する。本実施形態では、窒素およびアン
モニアを含む原料ガスを用いたプラズマ処理を行う。こ
のプラズマ処理により銅配線17表面に窒化銅層24が
形成される(図2(c))。プラズマ処理条件の例を以
下に示す。 アンモニア流量 50〜5000sccm 窒素流量 0〜5000sccm (好ましい流量比は、アンモニア/窒素=0.01〜1.0) 圧力 1〜10Torr 高周波パワー 100〜1000W、好ましくは100〜500W 基板温度 300〜450℃、好ましくは350〜400℃ 処理時間 1秒間〜10分間 このプラズマ処理においては、窒素元素を含有する原料
ガスとして用いることが好ましく、水素元素を含むガス
を用いて還元性を付与することがより好ましい。このよ
うにすることによって、銅含有膜表面を損傷することな
く良質な銅窒化層を形成することができる。原料ガスの
例としては、窒素および水素の混合ガス、アンモニアお
よび窒素の混合ガス、ならびに、これらに適宜他の成分
を添加した混合ガス等が好ましい。なかでもアンモニア
および窒素の混合ガスは、良好な銅窒化層を制御性良く
形成できるため好ましい。この場合、混合ガス全体に対
するアンモニアの量比(体積比)は、好ましくは1%〜
50%とする。このようにすることによって銅表面の劣
化を防ぎつつ良質な銅窒化層を形成できる。
【0038】つづいて、銅配線17上に銅拡散防止膜と
してシリコン窒化膜18を形成する。シリコン窒化膜1
8は、プラズマCVD法により形成することができる。
成膜条件は、たとえば以下のようにすることができる。 SiH4流量 50〜2000sccm、好ましくは50〜300sccm アンモニア流量 10〜2000sccm 窒素流量 1000〜5000sccm (好ましい流量比は、アンモニア:窒素=0.01〜0.7) 圧力 1〜10Torr 高周波パワー 100〜1000W、好ましくは100〜500W 基板温度 300〜450℃、好ましくは350〜400℃ この成膜工程で、シリコンが窒化銅層24を経由して銅
配線17中に拡散し、銅シリサイド層25が生成する
(図3(a))。ここで、窒化銅層24が存在すること
により、窒化シリコン膜18から銅配線17へのシリコ
ンの拡散が抑制されることとなり、窒化銅層24が無い
場合に比べて銅シリサイド層25の層厚が薄くなる。ま
た、前記のように銅配線17表面の酸化銅を除去した状
態でプラズマ処理を実施するため、窒化銅層24が均一
な厚みで均質に形成され、この結果、銅シリサイド層2
5も均一な厚みで均質に形成される。このため、配線抵
抗およびコンタクト抵抗の上昇を抑えつつ配線寿命の改
善を図ることができるのである。
【0039】なお、上記プラズマ処理および成膜は、い
ずれも平行平板型プラズマ発生装置を用いて行う。この
プラズマ発生装置内で、防食剤を脱離させる加熱処理か
らシリコン窒化膜形成までの工程を行う。その間、真空
を維持したままの状態となるので、銅表面の酸化を防止
し、清浄面を維持した状態で窒化処理を行うことができ
る。
【0040】次いで酸化シリコンからなる層間絶縁膜1
9を形成した後(図3(b))、ドライエッチングによ
りビアホールを形成する。まず図4(a)のように層間
絶縁膜19をエッチングし、つづいて図4(b)のよう
にシリコン窒化膜18をエッチングし、ホール底部に銅
配線17を露出させる。ここで、銅配線17を確実に露
出させるため、通常、一定のオーバーエッチングが必要
となる。本実施形態では、前述のように窒化銅層24が
均一な厚みで均質に形成されるため、シリコン窒化膜1
8が均一な膜厚で膜厚制御性良く形成される。このた
め、図4(b)の工程におけるオーバーエッチング時間
を最小限に抑えることができる。
【0041】その後、ビアホール内を銅またはタングス
テン等の金属を埋設することにより層間接続プラグ27
を形成し、多層配線構造が形成される(図4(c))。
【0042】以上は、銅配線17形成後、洗浄液により
酸化銅を除去し、次いで防食処理を行った後、窒化処理
するという工程を採用した例である。ここで、洗浄、防
食処理を行わず、銅含有膜を成膜後、酸素含有雰囲気に
曝すことなく銅含有膜表面を窒化処理するプロセスとす
ることもできる。たとえば、銅膜を成膜し、エッチング
等によりパターニングした後、プラズマ室から取り出す
ことなく、そのまま窒化処理するというプロセスを採用
することもできる。このようにすれば、酸化銅が実質的
に形成されない状態で窒化処理が行われることとなるの
で、銅シリサイド層が薄い厚みで均一かつ均質に形成さ
れるので、抵抗低減と配線寿命向上を両立させることが
できる。
【0043】
【実施例】実施例1 本発明に係る半導体装置の製造方法を用いて銅配線を形
成し、その配線寿命と抵抗を評価した。以下、銅配線の
作製プロセスについて説明する。まずプラズマCVD法
によりシリコンウェーハ上にシリコン酸化膜を形成し
た。ついで、ドライエッチングにより、所定の形状にパ
ターニングされた複数の配線溝を形成した。次いでスパ
ッタリング法によりTaからなるバリアメタル膜を形成
した後、シード銅膜、めっき銅膜をこの順で形成した。
【0044】つづいてウェーハ表面をCMP法により研
磨し、配線溝に銅を残して銅配線を形成した。次いで半
導体ウェーハ表面に付着した研磨砥粒、研磨屑等の粒
子、金属、スラリーを除去するため、以下の洗浄工程を
行った。
【0045】まずスクラブ洗浄を行った。すなわち、回
転するブラシに電解イオン水よりなる洗浄液をかけなが
らブラシを移動させて粒子汚染を除去した。次いでスピ
ン洗浄を行った。この工程では、半導体ウェーハを回転
させながらシュウ酸の0.03質量%を含有する水溶液
よりなる洗浄液を10秒間吹きかけ、酸化銅を除去し、
次いで純水でリンスした。
【0046】次に防食処理を行った。用いた防食処理液
は、以下の組成のものを用いた。 ベンゾトリアゾール 0.1質量% 水 残部 この防食液を、半導体ウェーハを回転させながら1リッ
トル/分の流量で10秒間、ウェーハ表面に吹きかけ、
Cu膜の防食を行った。その後、スピンリンス・乾燥工
程を実施し、純水で15秒間リンスを行った後、乾燥さ
せた。
【0047】つづいて、アンモニアおよび窒素からなる
混合ガスを用いたプラズマ処理を行い、銅配線の表面を
窒化した。その後、SiH4、アンモニアおよび窒素か
らなる原料ガスを用いたプラズマCVD法により、銅配
線上に膜厚50nmのシリコン窒化膜を形成した。その
後、その上に層間絶縁膜を形成し、銅配線とコンタクト
をとるためのプラグを設け、評価用の銅配線を形成し
た。
【0048】比較例1 シュウ酸処理後、BTA処理を行わずアンモニアプラズ
マ処理のみを行い、その後にシリコン窒化膜を形成した
こと以外は実施例1と同様にして銅配線を形成した。
【0049】比較例2 シュウ酸処理後、アンモニアプラズマ処理を行わずBT
A処理のみを行い、その後にシリコン窒化膜を形成した
こと以外は実施例1と同様にして銅配線を形成した。
【0050】実施例1、比較例1〜2のようにして作製
した銅配線は図6(a)、(b)に示すような平面構造
を有している。この銅配線について配線抵抗比および配
線寿命比を評価した。配線抵抗については、図6(a)
中の測定端子P3−P4間に0Aから1mAに電流(I
1)を変化させながら流し、その際に発生する測定素子
の両端P1−P2間に発生する電位差(E1)を測定す
ることにより抵抗値(E1/I1)を求め評価した。配
線寿命については、図6(b)中の測定端子P5−P6
間に0.01mA〜10mAの範囲内で一定電流(I
2)を一定雰囲気(温度等)にて流し続け、P7−P8
間に生じる電位差(E2)を測定した際の抵抗値(E2
/I2)変動が3%に劣化するまでの時間を測定し評価
したものである。
【0051】結果を図7、8に示す。図中、実施例1の
値を1として各比較例の値を相対値により表示した。図
7の配線抵抗は、数値が小さい程良好であり、図8の配
線寿命は、数値が高い程良好である。比較例1では配線
抵抗は良好であるが素子間のばらつきが大きく配線寿命
が短い。一方、比較例2では配線寿命が長いものの配線
抵抗は大きく、そのばらつきも大きい。これらに対し
て、実施例1の配線は、配線寿命、配線抵抗ともに良好
であり、素子間における配線抵抗のばらつきも小さいこ
とがわかる。
【0052】参考例1 シリコンウェーハ上にシリコン酸化膜を形成し、その上
に銅めっき膜を全面に形成した。つづいて銅表面をCM
P法により研磨した後、研磨砥粒、研磨屑等の粒子、金
属、スラリーを除去するため、以下の洗浄工程を行っ
た。
【0053】まずスクラブ洗浄を行った。すなわち、回
転するブラシに電解イオン水よりなる洗浄液をかけなが
らブラシを移動させて粒子汚染を除去した。次いでスピ
ン洗浄を行った。この工程では、半導体ウェーハを回転
させながらシュウ酸0.03質量%水溶液よりなる洗浄
液を10秒間吹きかけ、金属汚染すなわち表面のCuO
を除去し、純水でリンスした。
【0054】次に防食処理を行った。用いた防食処理液
は、以下の組成のものを用いた。 ベンゾトリアゾール 0.1質量% 水 残部 この防食液を、半導体ウェーハを回転させながら1リッ
トル/分の流量で10秒間、ウェーハ表面に吹きかけ、
Cu膜の防食を行った。この状態のウェーハを、試料1
とする。
【0055】試料1に対して、さらに以下の条件のプラ
ズマ処理を施し、銅膜の表面を窒化したものを試料2と
する。 フローガス アンモニアおよび窒素 合計流量 5000sccm 流量比 アンモニア:窒素=1:50 圧力 5Torr 高周波パワー 200W 基板温度 400℃ 処理時間 高周波パワーを印加しない状態で20秒間、高周波パワーを 印加した状態で5秒間 以上のようにして得られた試料1および試料2に対し
て、プラズマCVD法によるシリコン窒化膜形成プロセ
スの前段階の処理を行った。すなわち、400℃雰囲気
中で、上記フローガスにSiH4を追加し、5秒間保持
した。圧力は5Torr、高周波パワーは200Wとした。
【0056】以上の処理を経た後における銅膜表面に生
じたシリサイドの占有率を観測した。観測、上記処理後
の銅膜をアンモニア、過酸化水素混合液でウエットエッ
チングすることにより行った。上記混合液に対して、銅
および酸化銅は良好に溶解し、銅シリサイドは不溶であ
る。したがって不溶分が銅シリサイドとなる。実際、不
溶分についてSIMS(2次イオン質量分析法)による
元素分析を行うと、銅およびシリコンが検出された。こ
のような観測の結果より、もともと存在していた銅膜全
体の面積に対するエッチングで不溶であった銅シリサイ
ドの面積の占める割合をシリサイド占有率と定義した。
実験結果を図9に示す。アンモニアプラズマ処理を行い
銅表面を窒化した試料2では、シリサイドの形成が抑制
されていることがわかる。この実験結果から、銅表面を
窒化することにより銅シリサイドの形成が抑制されるこ
とが確認された。
【0057】
【発明の効果】以上説明したように本発明によれば、窒
化処理により形成されるCuNの膜厚および膜質を均一
にすることができ、これに伴って銅配線中に銅シリサイ
ド層が均一な厚みで形成することができる。この結果、
銅含有膜の抵抗上昇を防止しつつ配線寿命を向上させる
ことができる。また、銅拡散防止膜を均一に、かつ膜厚
制御性良く形成できるため、その後の工程における銅含
有膜の劣化を防止できる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の製造方法を説明する
ための工程断面図である。
【図2】本発明に係る半導体装置の製造方法を説明する
ための工程断面図である。
【図3】本発明に係る半導体装置の製造方法を説明する
ための工程断面図である。
【図4】本発明に係る半導体装置の製造方法を説明する
ための工程断面図である。
【図5】従来の半導体装置の製造方法を説明するための
工程断面図である。
【図6】実施例における配線抵抗および配線寿命の評価
方法を説明するための図である。
【図7】実施例における配線抵抗の評価結果を示すグラ
フである。
【図8】実施例における配線寿命の評価結果を示すグラ
フである。
【図9】参考例におけるシリサイド占有率の評価結果を
示すグラフである。
【符号の説明】
1 シリコンウェーハ 10 絶縁膜 12 層間絶縁膜 14 バリアメタル膜 15 シード銅膜 16 銅膜 17 銅配線 18 シリコン窒化膜 19 層間絶縁膜 21 酸化銅 22 防食剤 24 窒化銅層 25 銅シリサイド層 27 層間接続プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/318 H01L 21/318 B M 21/88 M (72)発明者 岡田 紀雄 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 宇佐美 達矢 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 大音 光市 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 谷國 敬理 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 5F033 HH11 HH12 HH18 HH19 HH21 HH25 HH32 HH33 HH34 JJ11 JJ19 KK11 KK12 KK18 KK19 KK25 KK32 KK33 KK34 MM01 MM08 MM12 MM13 PP15 PP26 QQ09 QQ11 QQ37 QQ48 QQ70 QQ73 QQ90 QQ91 RR04 RR05 RR06 RR21 SS02 SS15 SS26 XX05 XX10 XX20 5F043 AA22 AA40 BB15 BB27 BB28 DD12 GG03 GG10 5F058 BA05 BB05 BC09 BD01 BD09 BD10 BD12 BE01 BF07 BF51 BF61 BJ02

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に銅含有膜を形成する工程
    と、洗浄液を用いて前記銅含有膜表面の酸化銅を除去す
    る工程と、酸化銅を除去した前記銅含有膜表面を窒化処
    理する工程と、窒化処理した前記銅含有膜上にシリコン
    を含む銅拡散防止膜を形成する工程と、を有することを
    特徴とする半導体装置の製造方法。
  2. 【請求項2】 請求項1に記載の半導体装置の製造方法
    において、前記銅含有膜表面の酸化銅を除去する工程の
    後、前記酸化銅を除去した銅含有膜が形成された半導体
    基板を酸素含有雰囲気に曝すことなく、前記銅含有膜表
    面を窒化処理する工程を行うことを特徴とする半導体装
    置の製造方法。
  3. 【請求項3】 請求項1または2に記載の半導体装置の
    製造方法において、前記銅含有膜表面の窒化処理を、窒
    素元素を含有する原料ガスを用いたプラズマ処理により
    行うことを特徴とする半導体装置の製造方法。
  4. 【請求項4】 半導体基板上に銅含有膜を形成する工程
    と、前記銅含有膜表面の酸化銅を除去する工程と、その
    後、防食剤含有液を用いて銅含有膜の表面を防食処理す
    る工程と、銅含有膜の表面に付着した防食剤を脱離させ
    る加熱処理に引き続き、前記銅含有膜表面を窒化処理す
    る工程と、窒化処理した前記銅含有膜上にシリコンを含
    む銅拡散防止膜を形成する工程と、を有することを特徴
    とする半導体装置の製造方法。
  5. 【請求項5】 請求項4に記載の半導体装置の製造方法
    において、前記加熱処理工程を真空中で行い、その後、
    真空を維持したまま前記銅含有膜表面を窒化処理する工
    程を行うことを特徴とする半導体装置の製造方法。
  6. 【請求項6】 請求項4または5に記載の半導体装置の
    製造方法において、前記銅含有膜表面の窒化処理を、窒
    素元素を含有する原料ガスを用いたプラズマ処理により
    行うことを特徴とする半導体装置の製造方法。
  7. 【請求項7】 半導体基板上に銅含有膜を形成する工程
    と、前記半導体基板を酸素含有雰囲気に曝すことなく前
    記銅含有膜表面を窒化処理する工程と、前記窒化処理し
    た銅含有膜上にシリコンを含む銅拡散防止膜を形成する
    工程と、を有することを特徴とする半導体装置の製造方
    法。
  8. 【請求項8】 請求項7に記載の半導体装置の製造方法
    において、前記銅含有膜表面の窒化処理を、窒素元素を
    含有する原料ガスを用いたプラズマ処理により行うこと
    を特徴とする半導体装置の製造方法。
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TW091102694A TW522520B (en) 2001-02-21 2002-02-18 Manufacturing method of semiconductor device
GB0203784A GB2375888A (en) 2001-02-21 2002-02-18 Copper alloy interconnection layer
GB0506567A GB2409767A (en) 2001-02-21 2002-02-18 Copper alloy interconnection layer
KR1020020009344A KR20020068470A (ko) 2001-02-21 2002-02-21 반도체장치 제조방법
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347299A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2004235415A (ja) * 2003-01-30 2004-08-19 Nec Electronics Corp 半導体装置の製造方法
US6787480B2 (en) * 2001-02-21 2004-09-07 Nec Corporation Manufacturing method of semicondcutor device
JP2004253696A (ja) * 2003-02-21 2004-09-09 Speedfam Co Ltd 半導体処理方法及び半導体処理装置
JP2004319862A (ja) * 2003-04-18 2004-11-11 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006237257A (ja) * 2005-02-24 2006-09-07 Nec Electronics Corp 半導体装置およびその製造方法
WO2006129549A1 (ja) * 2005-06-01 2006-12-07 Nissan Chemical Industries, Ltd. ホスホン酸及びアスコルビン酸を含む半導体用洗浄液組成物及び洗浄方法
JP2007005364A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP2007019557A (ja) * 2006-10-16 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007208142A (ja) * 2006-02-03 2007-08-16 Sharp Corp 半導体装置の製造方法
US7273810B2 (en) 2003-09-30 2007-09-25 Sanyo Electric Co., Ltd. Semiconductor apparatus and method of fabricating the same
JP2007533171A (ja) * 2004-04-19 2007-11-15 アプライド マテリアルズ インコーポレイテッド 低k誘電体と導電材料との接着改善
US7390741B2 (en) 2003-12-22 2008-06-24 Fujitsu Limited Method for fabricating semiconductor device
US7557447B2 (en) 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP2010010338A (ja) * 2008-06-26 2010-01-14 Spansion Llc 半導体装置及びその製造方法
WO2010150430A1 (ja) * 2009-06-22 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
US7935623B2 (en) 2003-09-26 2011-05-03 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2012174951A (ja) * 2011-02-23 2012-09-10 Sony Corp 半導体装置の製造方法、半導体装置、および電子機器
US8669177B2 (en) 2008-05-12 2014-03-11 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
JP2015135948A (ja) * 2013-12-18 2015-07-27 キヤノン株式会社 半導体装置の製造方法
JP2018112410A (ja) * 2017-01-06 2018-07-19 株式会社東芝 電子部品の寿命予測装置及び電子部品の寿命予測方法
KR20200092359A (ko) * 2017-12-07 2020-08-03 도쿄엘렉트론가부시키가이샤 기판 처리 장치, 기판 처리 방법 및 기판 처리 방법을 실행시키는 프로그램이 기록된 기억 매체

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
SG125881A1 (en) * 1999-12-03 2006-10-30 Lytle Steven Alan Define via in dual damascene process
GB2390742B (en) * 2002-04-26 2006-07-19 Agere Systems Inc Copper silicide passivation for improved reliability
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
JP4087172B2 (ja) * 2002-07-11 2008-05-21 セイコーインスツル株式会社 半導体装置の製造方法
JP2004095865A (ja) * 2002-08-30 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法
TW200501289A (en) * 2003-04-09 2005-01-01 Kulicke & Soffa Investments Interconnect apparatus and methods
JP3722813B2 (ja) * 2003-07-08 2005-11-30 沖電気工業株式会社 埋め込み配線構造の形成方法
US7291568B2 (en) * 2003-08-26 2007-11-06 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
KR20050022292A (ko) * 2003-08-27 2005-03-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법
US7056648B2 (en) * 2003-09-17 2006-06-06 International Business Machines Corporation Method for isotropic etching of copper
US7309651B2 (en) * 2003-10-30 2007-12-18 Texas Instruments Incorporated Method for improving reliability of copper interconnects
CN1312745C (zh) * 2003-12-16 2007-04-25 上海华虹(集团)有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
US20050208742A1 (en) * 2004-03-17 2005-09-22 International Business Machines Corporation Oxidized tantalum nitride as an improved hardmask in dual-damascene processing
JP2005268454A (ja) * 2004-03-17 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
US7704873B1 (en) 2004-11-03 2010-04-27 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7727881B1 (en) * 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7396759B1 (en) 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US7727880B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US20070184656A1 (en) * 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
WO2006052958A2 (en) * 2004-11-08 2006-05-18 Epion Corporation Copper interconnect wiring and method of forming thereof
US7268073B2 (en) * 2004-11-10 2007-09-11 Texas Instruments Incorporated Post-polish treatment for inhibiting copper corrosion
DE102005035740A1 (de) * 2005-07-29 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer isolierenden Barrierenschicht für eine Kupfermetallisierungsschicht
US7657390B2 (en) * 2005-11-02 2010-02-02 Applied Materials, Inc. Reclaiming substrates having defects and contaminants
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
DE102005057057B4 (de) * 2005-11-30 2017-01-05 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion
JP2007180420A (ja) * 2005-12-28 2007-07-12 Fujitsu Ltd 半導体装置の製造方法及び磁気ヘッドの製造方法
JP4810306B2 (ja) * 2006-05-16 2011-11-09 日本電気株式会社 銅ダマシン多層配線の形成方法
KR20120002624A (ko) * 2006-07-05 2012-01-06 히다치 가세고교 가부시끼가이샤 Cmp용 연마액 및 연마방법
DE102006035644A1 (de) * 2006-07-31 2008-02-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Kontamination durch Vorsehen einer zu entfernenden Polymerschutzschicht während der Bearbeitung von Mikrostrukturen
US8685909B2 (en) 2006-09-21 2014-04-01 Advanced Technology Materials, Inc. Antioxidants for post-CMP cleaning formulations
US7855143B2 (en) * 2006-12-22 2010-12-21 Chartered Semiconductor Manufacturing, Ltd. Interconnect capping layer and method of fabrication
CN101211818B (zh) * 2006-12-26 2010-04-07 中芯国际集成电路制造(上海)有限公司 半导体集成电路的互连结构填隙铜镀的方法与结构
JP5154140B2 (ja) * 2006-12-28 2013-02-27 東京エレクトロン株式会社 半導体装置およびその製造方法
WO2008107419A1 (en) * 2007-03-06 2008-09-12 Nxp B.V. Formation of a reliable diffusion-barrier cap on a cu-containing interconnect element having grains with different crystal orientations
KR100949250B1 (ko) * 2007-10-10 2010-03-25 제일모직주식회사 금속 cmp 슬러리 조성물 및 이를 이용한 연마 방법
KR100949248B1 (ko) * 2007-10-10 2010-03-26 제일모직주식회사 신규한 부식 방지제를 사용하는 금속 cmp 슬러리조성물 및 이를 이용한 연마 방법
EP2065927B1 (en) * 2007-11-27 2013-10-02 Imec Integration and manufacturing method of Cu germanide and Cu silicide as Cu capping layer
US7858510B1 (en) 2008-02-28 2010-12-28 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
US7648899B1 (en) 2008-02-28 2010-01-19 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
KR20120135354A (ko) * 2008-07-22 2012-12-12 가부시키가이샤 다이쇼덴시 배선 기판 및 그 제조 방법
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5873718B2 (ja) 2008-10-21 2016-03-01 アドバンスド テクノロジー マテリアルズ,インコーポレイテッド 銅の洗浄及び保護配合物
KR20100051211A (ko) 2008-11-07 2010-05-17 주식회사 동부하이텍 이미지 센서의 금속배선 형성방법
TWI503878B (zh) * 2008-11-07 2015-10-11 Uwiz Technology Co Ltd 化學機械平坦化後用之酸性清潔組成物
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
KR100937945B1 (ko) * 2009-08-05 2010-01-21 주식회사 아토 반도체 소자의 제조 방법
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
WO2012167141A2 (en) 2011-06-03 2012-12-06 Novellus Systems, Inc. Metal and silicon containing capping layers for interconnects
US8431482B1 (en) * 2012-01-31 2013-04-30 GlobalFoundries, Inc. Integrated circuits and methods for processing integrated circuits with embedded features
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
US8753975B1 (en) 2013-02-01 2014-06-17 Globalfoundries Inc. Methods of forming conductive copper-based structures using a copper-based nitride seed layer without a barrier layer and the resulting device
CN104637862B (zh) * 2013-11-14 2019-10-18 盛美半导体设备(上海)有限公司 半导体结构形成方法
JP6318744B2 (ja) * 2014-03-18 2018-05-09 東京エレクトロン株式会社 半導体装置の製造方法
KR102326028B1 (ko) * 2015-01-26 2021-11-16 삼성디스플레이 주식회사 반도체 및 디스플레이 제조공정용 세정제 조성물
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
KR102217242B1 (ko) 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10276505B2 (en) 2017-03-08 2019-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
CN108054136A (zh) * 2017-11-16 2018-05-18 上海华力微电子有限公司 铜互连工艺方法
FR3096830B1 (fr) 2019-05-27 2021-06-18 St Microelectronics Crolles 2 Sas Elément d'interconnexion et son procédé de fabrication

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315331A (ja) * 1992-05-12 1993-11-26 Hitachi Ltd 半導体装置の製造方法及び洗浄装置
JPH10233397A (ja) * 1997-02-13 1998-09-02 Texas Instr Inc <Ti> 半導体基板上へ銅の導電構造を形成する方法
JPH11214507A (ja) * 1998-01-21 1999-08-06 Nec Corp 半導体装置の配線構造およびその製造方法
JPH11222600A (ja) * 1997-11-27 1999-08-17 Toshiba Corp 洗浄液および半導体装置の製造方法
JPH11330023A (ja) * 1998-05-20 1999-11-30 Nec Corp ウエハの洗浄方法
JP2000040679A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000269209A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447887A (en) 1994-04-01 1995-09-05 Motorola, Inc. Method for capping copper in semiconductor devices
JP3323055B2 (ja) * 1996-04-03 2002-09-09 株式会社東芝 半導体装置およびその製造方法
WO1998047954A1 (en) * 1997-04-22 1998-10-29 Dsm N.V. Liquid curable resin composition
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6303505B1 (en) * 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
US6165894A (en) * 1998-07-09 2000-12-26 Advanced Micro Devices, Inc. Method of reliably capping copper interconnects
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
US6150269A (en) * 1998-09-11 2000-11-21 Chartered Semiconductor Manufacturing Company, Ltd. Copper interconnect patterning
US6255217B1 (en) 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
JP3519632B2 (ja) * 1999-03-11 2004-04-19 株式会社東芝 半導体装置の製造方法
JP3705724B2 (ja) * 1999-11-19 2005-10-12 Necエレクトロニクス株式会社 半導体装置の製造方法
US6352938B2 (en) * 1999-12-09 2002-03-05 United Microelectronics Corp. Method of removing photoresist and reducing native oxide in dual damascene copper process
KR100341482B1 (ko) * 1999-12-23 2002-06-21 윤종용 구리 배선층의 형성방법
US6136680A (en) 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
JP2001274245A (ja) * 2000-03-24 2001-10-05 Nec Corp 半導体装置及びその製造方法
JP2002060769A (ja) 2000-08-23 2002-02-26 New Japan Chem Co Ltd 潤滑油
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315331A (ja) * 1992-05-12 1993-11-26 Hitachi Ltd 半導体装置の製造方法及び洗浄装置
JPH10233397A (ja) * 1997-02-13 1998-09-02 Texas Instr Inc <Ti> 半導体基板上へ銅の導電構造を形成する方法
JPH11222600A (ja) * 1997-11-27 1999-08-17 Toshiba Corp 洗浄液および半導体装置の製造方法
JPH11214507A (ja) * 1998-01-21 1999-08-06 Nec Corp 半導体装置の配線構造およびその製造方法
JPH11330023A (ja) * 1998-05-20 1999-11-30 Nec Corp ウエハの洗浄方法
JP2000040679A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000269209A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7268087B2 (en) 2001-02-21 2007-09-11 Nec Electronics Corporation Manufacturing method of semiconductor device
US6787480B2 (en) * 2001-02-21 2004-09-07 Nec Corporation Manufacturing method of semicondcutor device
JP2003347299A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2004235415A (ja) * 2003-01-30 2004-08-19 Nec Electronics Corp 半導体装置の製造方法
JP2004253696A (ja) * 2003-02-21 2004-09-09 Speedfam Co Ltd 半導体処理方法及び半導体処理装置
JP4499365B2 (ja) * 2003-02-21 2010-07-07 スピードファム株式会社 半導体処理方法
JP2004319862A (ja) * 2003-04-18 2004-11-11 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8329572B2 (en) 2003-09-26 2012-12-11 Panasonic Corporation Semiconductor device and method for fabricating the same
US7935623B2 (en) 2003-09-26 2011-05-03 Panasonic Corporation Semiconductor device and method for fabricating the same
US8648472B2 (en) 2003-09-26 2014-02-11 Panasonic Corporation Semiconductor device
US7273810B2 (en) 2003-09-30 2007-09-25 Sanyo Electric Co., Ltd. Semiconductor apparatus and method of fabricating the same
US7390741B2 (en) 2003-12-22 2008-06-24 Fujitsu Limited Method for fabricating semiconductor device
JP4801662B2 (ja) * 2004-04-19 2011-10-26 アプライド マテリアルズ インコーポレイテッド 低k誘電体と導電材料との接着改善
JP2011228717A (ja) * 2004-04-19 2011-11-10 Applied Materials Inc 低k誘電体と導電材料との接着改善
JP2007533171A (ja) * 2004-04-19 2007-11-15 アプライド マテリアルズ インコーポレイテッド 低k誘電体と導電材料との接着改善
JP4516447B2 (ja) * 2005-02-24 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7745937B2 (en) 2005-02-24 2010-06-29 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2006237257A (ja) * 2005-02-24 2006-09-07 Nec Electronics Corp 半導体装置およびその製造方法
WO2006129549A1 (ja) * 2005-06-01 2006-12-07 Nissan Chemical Industries, Ltd. ホスホン酸及びアスコルビン酸を含む半導体用洗浄液組成物及び洗浄方法
JP2007005364A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
JP4701017B2 (ja) * 2005-06-21 2011-06-15 パナソニック株式会社 半導体装置の製造方法及び半導体装置
JP2007208142A (ja) * 2006-02-03 2007-08-16 Sharp Corp 半導体装置の製造方法
US7557447B2 (en) 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP4714659B2 (ja) * 2006-10-16 2011-06-29 パナソニック株式会社 半導体装置の製造方法
JP2007019557A (ja) * 2006-10-16 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US9123728B2 (en) 2008-05-12 2015-09-01 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
US8669177B2 (en) 2008-05-12 2014-03-11 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
JP2010010338A (ja) * 2008-06-26 2010-01-14 Spansion Llc 半導体装置及びその製造方法
JP2011003859A (ja) * 2009-06-22 2011-01-06 Panasonic Corp 半導体装置及びその製造方法
WO2010150430A1 (ja) * 2009-06-22 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
US8927416B2 (en) 2009-06-22 2015-01-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the same
JP2012174951A (ja) * 2011-02-23 2012-09-10 Sony Corp 半導体装置の製造方法、半導体装置、および電子機器
US9099534B2 (en) 2011-02-23 2015-08-04 Sony Corporation Manufacturing method of semiconductor device, semiconductor device and electronic apparatus
JP2015135948A (ja) * 2013-12-18 2015-07-27 キヤノン株式会社 半導体装置の製造方法
JP2018112410A (ja) * 2017-01-06 2018-07-19 株式会社東芝 電子部品の寿命予測装置及び電子部品の寿命予測方法
JP7118589B2 (ja) 2017-01-06 2022-08-16 株式会社東芝 電子部品の寿命予測装置及び電子部品の寿命予測方法
KR20200092359A (ko) * 2017-12-07 2020-08-03 도쿄엘렉트론가부시키가이샤 기판 처리 장치, 기판 처리 방법 및 기판 처리 방법을 실행시키는 프로그램이 기록된 기억 매체
KR102570382B1 (ko) 2017-12-07 2023-08-25 도쿄엘렉트론가부시키가이샤 기판 처리 장치, 기판 처리 방법 및 기판 처리 방법을 실행시키는 프로그램이 기록된 기억 매체

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US20230106132A1 (en) Cleaning Composition for Post Chemical Mechanical Planarization And Method Of Using The Same
JP2003109958A (ja) 半導体装置の製造方法

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