JP2003109958A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003109958A
JP2003109958A JP2001303411A JP2001303411A JP2003109958A JP 2003109958 A JP2003109958 A JP 2003109958A JP 2001303411 A JP2001303411 A JP 2001303411A JP 2001303411 A JP2001303411 A JP 2001303411A JP 2003109958 A JP2003109958 A JP 2003109958A
Authority
JP
Japan
Prior art keywords
wiring
metal wiring
pretreatment
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001303411A
Other languages
English (en)
Other versions
JP2003109958A5 (ja
JP4223707B2 (ja
Inventor
Tadashi Iijima
匡 飯島
Tadayoshi Watabe
忠兆 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001303411A priority Critical patent/JP4223707B2/ja
Priority to US10/107,040 priority patent/US6787462B2/en
Publication of JP2003109958A publication Critical patent/JP2003109958A/ja
Publication of JP2003109958A5 publication Critical patent/JP2003109958A5/ja
Application granted granted Critical
Publication of JP4223707B2 publication Critical patent/JP4223707B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

(57)【要約】 【課題】Cu配線上にシリコン窒化膜を形成する前に行
う、Cu配線の表面のCu酸化膜を除去する前処理にお
けるCu酸化膜の除去のばらつきを小さくすること。 【解決手段】Cu配線3とシリコン窒化膜4との界面の
酸素濃度が1×1021/cm3 以下となる条件の前処理
を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に金属配線の表面の酸化膜を除去する
工程を含む半導体装置の製造方法に関する。
【0002】
【従来の技術】従来よりLSI配線にはAl配線が多く
用いられてきている。しかし、近年、RC遅延の改善や
EM耐性の向上などの観点から、Cu配線が使用される
ようになってきている。
【0003】Cuには蒸気圧の高い化合物が少ないた
め、RIE(Reactive Ion Etching)による加工は困難
である。そのため、Cu配線のプロセスはRIEを用い
ないで形成するダマシンプロセスが主流となっている。
【0004】ダマシンプロセスでは、層間絶縁膜の表面
に予め形成した配線溝の内部を充填するように金属膜を
全面に堆積し、その後配線溝の外部の余剰な金属膜をC
MP(Chemical Mechanical Polishing)により除去す
ることによって、上記金属膜からなる配線(ダマシン配
線)を形成する。
【0005】特に、層間絶縁膜に溝および接続孔を予め
形成しておき、溝および接続孔の内部を金属膜で一括し
て充填して、配線とプラグを同時に形成するプロセスを
デュアルダマシンプロセス(DDプロセス)と呼ぶ。
【0006】
【発明が解決しようとする課題】ところで、ダマシンプ
ロセスにより形成したCu配線上に、Cu拡散を防止す
るためのシリコン窒化膜を形成する直前の前処理とし
て、還元処理が行われている。これは、Cu配線の表面
に形成されている酸化膜を除去する目的で行われる。こ
のような前処理を行うことにより、Cu配線の抵抗上昇
を防止でき、Cu配線が本来持っている低抵抗の利点を
生かせるようになる。
【0007】しかしながら、本発明者らの鋭意研究によ
れば、従来の前処理には以下のような問題があることが
明らかになった。すなわち、従来の前処理は、Cu配線
上の酸化膜の除去にばらつきがあることが分かった。C
u配線上の酸化膜を除去しきれない状態で、Cu配線上
にシリコン窒化膜を形成すると、所望のデバイス特性が
得られなくなる。これは、デバイスの特性のばらつき
や、歩留まりの低下を招く原因となる。このような問題
はW配線等の他の金属配線にもある。
【0008】以上のように、金属配線上に絶縁膜を形成
する前に、金属配線表面の酸化膜を除去するという前処
理が従来より行われている。しかし、従来の前処理は、
酸化膜の除去にばらつきがあるという問題がある。
【0009】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、金属配線上に絶縁膜を
形成する前に行う、金属配線表面の酸化膜を除去する前
処理における酸化膜の除去のばらつきを小さくできる半
導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、半導体基板上に金属配線を形成する工程と、前記金
属配線の表面の酸化状態を見積もって、前記金属配線の
表面の酸素濃度を下げるための前処理条件を決定し、前
処理を前記金属配線に施す工程と、前記金属配線上に絶
縁膜を形成する工程とを含むことを特徴とする。
【0011】本発明者らの研究によれば、前処理時の金
属配線の表面状態が統一されていなことが、酸化膜の除
去にばらつきが生じる原因であることが分かった。具体
的には、前処理時の金属配線の表面に形成されている酸
化膜の膜厚にばらつきがあることが、酸化膜の除去にば
らつきが生じる原因であることが分かった。
【0012】前処理時の金属配線の表面状態が統一され
ていない理由としては、金属配線が色々な条件の処理を
受け、前処理の開始まで放置されることがあげられる。
すなわち、金属配線の表面の酸化状態を見積もって、前
処理条件を決定していなかったことが理由である。そこ
で、本発明では、金属配線の表面の酸化状態を見積もっ
て、前記金属配線の表面の酸素濃度を下げるための前処
理条件を決定し、前処理を前記金属配線に施す構成を採
用している。
【0013】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【0014】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
【0015】(第1の実施形態)図1は、本発明の第1
の実施形態に係る半導体装置の製造工程を示す断面図で
ある。
【0016】まず、図1(a)に示すように、シリコン
基板1上に層間絶縁膜2を堆積し、次に、層間絶縁膜2
の表面にCu配線3を周知のダマシンプロセスにより形
成する。なお、実際には、Cu拡散を防止するバリアメ
タル膜を配線溝の側面および底面に形成し、Cu配線3
の側面および底面をバリアメタル膜で覆う構造とする
が、ここでは簡単のため省略する。
【0017】その後、クエン酸洗浄、希塩酸処理や希弗
酸処理等の表面処理を行い、Cu配線3上のCu酸化物
やダマシンプロセスのCMP後の残渣物をできる限り除
去する。必要ならば、放置時の酸化防止のため、ベンゾ
トリアゾール(BTA)等の防食剤を塗布しコーティン
グを行うか、またはアンモニア水で表面処理を行い、C
u配線3の表面を安定化させる。
【0018】次に、Cu配線3が形成されたシリコン基
板1の放置時間および表面処理方法を調査し、Cu配線
3の表面に除去されずに残っている酸化膜(Cu酸化
膜)の膜厚を見積もる。例えば、放置時間が48時間
で、表面処理がクエン酸洗浄、希弗酸処理、アンモニア
水処理の場合、Cu酸化膜の膜厚は20nm以下と見積
もることができる。
【0019】その後、シリコン基板1をシリコン窒化膜
の成膜を行うプラズマCVD装置のチャンバー内に導入
する。
【0020】次に、シリコン窒化膜の成膜に先立って、
Cu配線3の表面の還元処理および有機物系の汚染除去
のために、チャンバー内で、前処理としてのNH3 プラ
ズマ処理を行う(図1(b))。その条件は、ガスとし
てNH3 、N2 を用い、流量NH3 /N2 =30/25
00sccm、温度=400℃、RFパワー=150
W、圧力=4.2Torr、基板電極間距離=0.88
9cm(=350mils)である。
【0021】上記条件でのCu酸化物の還元速度は80
nm/minである。したがって、放置等の条件でCu
酸化膜の膜厚は20nm以下であると見積もることがで
きるので、NH3 プラズマ処理を行う時間(処理時間)
は還元速度から15秒必要であると決定できる。プラズ
マ還元処理の均一性や、Cu酸化膜の膜厚の不均一性を
考慮して、100%のオーバー時間を上記処理時間に加
える。したがって、実際の処理時間は30秒となる。
【0022】次に、連続でNH3 のプラズマ中にSiH
4 ガスを導入し、図1(c)に示すように、Cu配線3
が形成された層間絶縁膜2上に厚さ70nmのシリコン
窒化膜4を形成する。その条件は、流量SiH4 /NH
3 /N2 =50/25/2800sccm、温度=40
0℃、RFパワー=320W、圧力=4.4Torr、
基板電極間距離=1.016cm(=400mils)、プ
ラズマ発生時間=約20秒間である。
【0023】このように放置時間および表面処理方法か
らCu酸化膜の膜厚を見積もり、この見積もった膜厚を
有するCu酸化膜を除去できる前処理を行ってから、C
u配線3上にシリコン窒化膜4を形成することにより、
Cu配線3の最表面の酸素濃度を十分に低くできる。具
体的には、Cu配線3とシリコン窒化膜4との界面の酸
素濃度は1×1021/cm3 以下の低濃度で安定する。
これは、Cu酸化膜の除去のばらつきが十分に小さくな
ることを意味する。その結果、特性にばらつきが無くな
り、歩留まりが向上する。
【0024】図2に還元処理が不十分な場合のシリコン
窒化膜(SiN)/Cu配線(Cu)界面のSIMS分
析結果、図3に還元処理が十分な場合のシリコン窒化膜
(SiN)/Cu配線(Cu)界面のSIMS分析結果
を示す。
【0025】図2のようにSiN/Cu界面の酸素濃度
が1×1021/cm3 を超えている場合、SiN/Cu
間の密着性が低下したり、配線間リークが増加したり、
EM耐性が劣化することを確認した。一方、図3のよう
にSiN/Cu界面の酸素濃度が1×1021/cm3
下の場合、密着性の低下、配線間リークの増加、EM耐
性の劣化は見られなかった。
【0026】具体的には、還元が不十分な場合の密着性
をMELT法にて評価したところ、密着強度(タフネ
ス)は0.10MPa・m1/2であった。このような低
い密着強度では配線工程で膜剥がれが生じる。一方、還
元が十分な場合は、0.50MPa・m1/2であり、約
5倍も高い十分な密着強度が得られる。このような高い
密着強度であれば、配線工程で膜剥がれは生じず、さら
に以下に述べる信頼性(EM耐性)も向上する。
【0027】なお、MELT法とは、密着性を調べるサ
ンプル上に樹脂を塗布し、温度を下げていくことによ
り、その樹脂による応力が発生し、そのサンプルの膜が
はがれる温度を調べることにより密着強度(タフネス)
を求める方法である。
【0028】また、還元が不十分な場合には活性化エネ
ルギーEaが0.69eV、還元が十分な場合には活性
化エネルギーEaが0.87eVと高いことが分かり、
さらに、図4に示すように、実験により、平均故障時間
(MTF:Mean Time Failure)は、還元が十分な場合
(Ea=0.87eV)の方が不十分な場合(Ea=
0.69eV)よりも良いことが明らかになった。
【0029】図4では、還元が十分な場合と不十分であ
る場合とで平均故障時間の差が小さく見えるが、上記実
験は温度が275℃−325℃の範囲での結果であり、
図4の2本のグラフを室温まで延ばすとその差はさらに
大きくなること、および図4の縦軸が自然対数(ln)
であることを考慮すると、室温での平均故障時間の差は
十分に大きくなり、本実施形態の効果は大きいものとな
る。
【0030】上記例では、シリコン窒化膜の成膜装置と
してプラズマCVD装置を用いた場合について説明した
が、他の成膜装置を用いても良い。すなわち、Cu配線
上にシリコン窒化膜を形成できる装置であれば使用可能
である。具体的には、例えば塗布膜を成膜する装置があ
げられる。
【0031】また、上記例では、Cu配線上にシリコン
窒化膜を形成する場合について説明したが、酸化を起こ
す他の金属配線、例えば、W配線、Al配線上にシリコ
ン窒化膜を形成しても良い。さらに、Cu配線の場合に
は、シリコン窒化膜の代わりにシリコン炭化膜をキャッ
プ絶縁膜に使用することも可能である。
【0032】(第2の実施形態)本実施形態では、イオ
ン等の雰囲気の制御が行われていない雰囲気中に、Cu
配線が形成されたシリコン基板を放置する場合について
説明する。
【0033】まず、第1の実施形態と同様に、図1
(a)に示すように、Cu配線3を形成し、続いて第1
の実施形態と同様に、クエン酸洗浄、希塩酸処理や希弗
酸処理等の表面処理を行い、必要ならば放置時の酸化防
止のため、BTA等の防食剤を塗布しコーティングを行
うか、またはアンモニア水で表面処理を行う。
【0034】次に、シリコン窒化膜形成の前に、放置時
間および表面処理方法を調査する。ここでは、イオン等
の雰囲気の制御が行われていない雰囲気中に、Cu配線
3が形成されたシリコン基板1を放置する。この場合、
大気中の硫黄(S)およびSOx 化合物がCu配線3の
表面に多く付着する。
【0035】Cu配線3の表面に付着したSOx 化合物
はCu酸化物とは異なり、分解還元することが難しい。
例えば、第1の実施形態と同じ膜厚(20nm)のCu
酸化膜が形成されたとして、第1の実施形態と同じ時間
の前処理を行ったとしても、Cu配線3の表面に付着し
たSOx 化合物は除去できない。
【0036】この場合の酸化膜の還元方法としては、
(1)NH3 プラズマ処理の時間を長くする方法と、
(2)シリコン窒化膜の成膜前にもう一度洗浄を行い、
SOx 化合物をCu表面から除去する方法がある。本実
施形態では(1)の方法、第3の実施形態では(2)の
方法について説明する。そして、第4の実施形態では雰
囲気制御を行いSの付着を防ぐ方法について説明する。
【0037】本実施形態では、第1の実施形態と同様
に、Cu配線3が形成されたシリコン基板1をチャンバ
ー内に導入した後、シリコン窒化膜の成膜に先立って、
Cu配線3の表面の還元処理および有機物系の汚染除去
のために、チャンバー内で、前処理としてのNH3 プラ
ズマ処理を行う(図1(b))。その条件は、ガスとし
てNH3 、N2 を用い、流量はNH3 /N2 =30/2
500sccm、温度=400℃、RFパワー=150
W、圧力=4.2Torr、基板電極間距離=0.88
9cm(=350mils)である。すなわち、第1の実施
形態の条件と同じである。したがって、上記条件でのC
u酸化物の還元速度は、第1の実施形態と同様に80n
m/minである。
【0038】本実施形態の場合、第1の実施形態とは異
なり、SOx 化合物がCu表面に付着している。SOx
の還元レートは2×1011/cm2secである。この
ときのCu表面のSの量は8×1012/cm2であると
見積もることができるため、NH3 プラズマ処理は40
秒間行う必要がある。
【0039】第1の実施形態の場合、Cu酸化膜の膜厚
は20nm以下であると見積もったので30秒のNH3
プラズマ処理を行ったが、SOx 化合物の還元には40
秒のNH3 プラズマ処理を要する。
【0040】そのため、本実施形態の場合、Cu配線3
の表面状態を統一するためには、NH3 プラズマ還元処
理を40秒以上行う必要がある。NH3 プラズマ還元処
理の均一性等を考慮すると、100%のオーバー時間を
上記処理時間に加える必要がある。したがって、実際の
処理時間は80秒となる。
【0041】次に、第1の実施形態と同様に、Cu配線
3が形成された層間絶縁膜2上に厚さ70nmのシリコ
ン窒化膜4を形成する(図1(c))。
【0042】このように放置時間および表面処理方法か
らCu酸化膜の膜厚およびSOx 化合物の量を見積も
り、これらの見積もったCu酸化膜およびSOx 化合物
を除去できる前処理を行ってから、Cu配線3上にシリ
コン窒化膜4を形成することにより、Cu配線3とシリ
コン窒化膜4との界面の酸素濃度は1×1021/cm3
以下の低濃度で安定し、Cu酸化膜の除去のばらつきが
十分に小さくなる。その結果、特性にばらつきが無くな
り、歩留まりが向上する。また、本実施形態でも、第1
の実施形態と同様と適宜変更して実施できる。
【0043】(第3の実施形態)まず、第1の実施形態
と同様に、図1(a)に示すように、Cu配線3を形成
し、続いて第1の実施形態と同様に、クエン酸洗浄、希
塩酸処理や希弗酸処理等の表面処理を行い、必要ならば
放置時の酸化防止のため、BTA等の防食剤を塗布しコ
ーティングを行うか、またはアンモニア水で表面処理を
行い安定させる。
【0044】次に、シリコン窒化膜の形成の前に、放置
時間、および表面処理方法を調査する。ここでは、イオ
ン等の雰囲気の制御が行われていない雰囲気中に、Cu
配線3が形成されたシリコン基板1を放置するため、大
気中のSおよびSOx 化合物がCu配線3の表面に多く
付着する。
【0045】このようなSOx 化合物を除去(還元)す
るために、本実施形態では、シリコン窒化膜の成膜前に
もう一度洗浄を行う(第1の前処理)。具体的には、ク
エン酸洗浄を行い、希弗酸洗浄、最後にアンモニア水で
処理を行う。これにより、表面のSOx 化合物は除去さ
れる。
【0046】次に、第1の実施形態と同様に、Cu配線
3が形成されたシリコン基板1をチャンバー内に導入し
た後、シリコン窒化膜の成膜に先立って、Cu配線3の
表面の還元処理および有機物系の汚染除去のために、チ
ャンバー内で、前処理としてのNH3 プラズマ処理(第
2の前処理)を行う(図1(b))。
【0047】第1の実施形態と同様のプロセスによりC
u配線3を形成しているので、Cu酸化の膜厚は20n
m以下であると見積もることができるので、第1の実施
形態と同様の理由により、NH3 プラズマ処理は30秒
間行う。
【0048】次に、第1の実施形態と同様に、Cu配線
3が形成された層間絶縁膜2上に厚さ70nmのシリコ
ン窒化膜4をCu配線上に形成する(図1(c))。
【0049】このように放置時間および表面処理方法か
らCu酸化膜の膜厚等を見積もり、この見積もった膜厚
を有するCu酸化膜等を除去できる前処理を行ってか
ら、Cu配線3上にシリコン窒化膜4を形成することに
より、Cu配線3とシリコン窒化膜4との界面の酸素濃
度は1×1021/cm3 以下の低濃度で安定し、Cu酸
化膜の除去のばらつきが十分に小さくなる。これによ
り、特性にばらつきが無くなり、歩留まりが向上する。
また、本実施形態でも、第1の実施形態と同様に適宜変
更して実施できる。
【0050】(第4の実施形態)まず、第1の実施形態
と同様に、図1(a)に示すように、Cu配線3を形成
し、続いて第1の実施形態と同様に、クエン酸洗浄、希
塩酸処理や希弗酸処理等の表面処理を行い、必要ならば
放置時の酸化防止のため、BTA等の防食剤を塗布しコ
ーティングを行うか、またはアンモニア水で表面処理を
行う。
【0051】次に、上記表面処理(洗浄工程)の終了
後、すぐに、S濃度を制御できるイオンフィルターを備
えた密閉した箱内に、Cu配線3が形成されたシリコン
基板1(サンプル)を収容し、放置する。これにより、
Cu配線3の表面へのSの吸着が抑えられる。
【0052】次に、Cu配線3が形成されたシリコン基
板1の放置時間および表面処理方法を調査し、Cu配線
3の表面に除去されずに残っているCu酸化膜の膜厚を
見積もる。例えば、放置時間が48時間で、表面処理が
クエン酸洗浄、弗酸処理、アンモニア水処理の場合、C
u酸化膜の膜厚は20nm以下であると見積もることが
できる。
【0053】その後、シリコン基板1をシリコン窒化膜
の成膜を行うプラズマCVD装置のチャンバー内に導入
する。
【0054】次に、シリコン窒化膜の成膜に先立って、
Cu配線3の表面の還元処理および有機物系の汚染除去
のために、チャンバー内で、前処理としてのNH3 プラ
ズマ処理を行う(図1(b))。その条件は、例えば第
1の実施形態の条件と同じであり、この場合のCu酸化
物の還元速度は、第1の実施形態と同様に80nm/m
inである。
【0055】第1の実施形態と同様にCu酸化膜の膜厚
は20nm以下であると見積もることができるので、第
1の実施形態と同様の理由により、NH3 プラズマ処理
は30秒間行う。
【0056】次に、第1の実施形態と同様に、Cu配線
3が形成された層間絶縁膜2上に厚さ70nmのシリコ
ン窒化膜4を形成する(図1(c))。
【0057】このように放置時間および表面処理方法か
らCu酸化膜の膜厚を見積もり、この見積もった膜厚を
有するCu酸化膜を除去できる前処理を行ってから、C
u配線3上にシリコン窒化膜4を形成することにより、
Cu配線3とシリコン窒化膜4との界面の酸素濃度は1
×1021/cm3 以下の低濃度で安定し、Cu酸化膜の
除去のばらつきが十分に小さくなる。その結果、特性に
ばらつきが無くなり、歩留まりが向上する。また、本実
施形態でも、第1の実施形態と同様に適宜変更して実施
できる。
【0058】本発明は、上記実施形態に限定されるもの
ではない。例えば、上記実施形態では、一個の半導体基
板上に金属配線、絶縁膜を形成する場合について説明し
たが、複数の半導体基板上に複数の金属配線、絶縁膜を
形成しても良い。
【0059】この場合、複数の半導体基板の一部につい
て、金属配線と絶縁膜との界面の酸素濃度を例えばSI
MS分析法を用いて測定し、前処理の有効性を評価する
ことが可能となる。酸素濃度が所定値(1×1021/c
3 )を越える場合、例えば前処理の条件を変え、酸素
濃度が所定値以下になるようにする。
【0060】また、評価用のサンプル(半導体基板/金
属配線/絶縁膜)を複数形成し、これらのサンプルの酸
素濃度を測定するようにしても良い。この場合も、酸素
濃度が所定値を越える場合、例えば前処理の条件を変
え、酸素濃度が所定値以下になるようにする。そして、
酸素濃度が所定値以下になる前処理を、実際の半導体装
置の製造プロセスに適用する。
【0061】また、上記実施形態には種々の段階の発明
が含まれており、開示される複数の構成要件における適
宜な組み合わせにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明が解決しようとする課題の欄で
述べた課題を解決できる場合には、この構成要件が削除
された構成が発明として抽出され得る。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。
【0062】
【発明の効果】以上詳説したように本発明によれば、金
属配線上に絶縁膜を形成する前に行う、金属配線の表面
の酸化膜を除去する前処理における酸化膜の除去のばら
つきを小さくできる半導体装置の製造方法を実現できる
ようになる。
【図面の簡単な説明】
【図1】本発明の実施形態の半導体装置の製造工程を示
す断面図
【図2】本発明の実施形態の前処理を施していないSi
N/Cu界面のSIMS分析の結果を示す図
【図3】本発明の実施形態の前処理を施したSiN/C
u界面のSIMS分析の結果を示す図
【図4】還元が十分な場合および不十分な場合のMTF
の温度依存性を示す図
【符号の説明】
1…シリコン基板 2…層間絶縁膜 3…Cu配線 4…シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/88 K Fターム(参考) 4M104 AA01 BB02 BB04 BB18 DD75 EE05 EE14 EE16 EE17 FF16 HH01 HH09 HH20 5F033 HH08 HH11 HH19 MM01 MM12 MM13 QQ00 QQ48 QQ73 QQ93 QQ94 QQ96 RR01 RR03 RR06 SS15 WW04 XX00 XX05 XX14 5F058 BA09 BA20 BC08 BE10 BF07 BF23 BF30 BJ03

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に金属配線を形成する工程
    と、 前記金属配線の表面の酸化状態を見積もって、前記金属
    配線の表面の酸素濃度を下げるための前処理条件を決定
    し、前処理を前記金属配線に施す工程と、 前記金属配線上に絶縁膜を形成する工程とを含むことを
    特徴とする半導体装置の製造方法。
  2. 【請求項2】前記金属配線の表面の酸化状態は、前記金
    属配線の形成後から前記前処理の開始までの間の、少な
    くとも前記金属配線が形成された前記半導体基板の放置
    時間に基づき見積もられることを特徴とする請求項1に
    記載の半導体装置の製造方法。
  3. 【請求項3】前記前処理は、前記金属配線と前記絶縁膜
    との界面の酸素濃度を1×1021/cm3 以下にする処
    理であることを特徴とする請求項1または2に記載の半
    導体装置の製造方法。
  4. 【請求項4】前記前処理は、プラズマを用いた処理を含
    むことを特徴とする請求項1ないし3のいずれか1項に
    記載の半導体装置の製造方法。
  5. 【請求項5】前記金属配線の表面の酸化状態は、前記金
    属配線の表面の硫黄成分の付着量を考慮して見積もられ
    ることを特徴とする請求項1または2に記載の半導体装
    置の製造方法。
  6. 【請求項6】前記プラズマを用いた処理の時間は、前記
    金属配線の表面の硫黄成分の付着量を考慮しつつ、前記
    金属配線の表面の酸化状態を見積もることで決定される
    ことを特徴とする請求項4に記載の半導体装置の製造方
    法。
  7. 【請求項7】前記前処理は、溶液を用いた処理をさらに
    含み、かつ前記溶液を用いた処理は前記プラズマを用い
    た処理の前に行われることを特徴とする請求項4に記載
    の半導体装置の製造方法。
  8. 【請求項8】前記プラズマ中に前記絶縁膜の原料ガスを
    導入し、前記絶縁膜を形成することを特徴とする請求項
    4、6または7のいずれか1項に記載の半導体装置の製
    造方法。
  9. 【請求項9】前記プラズマはNH3 のプラズマ、前記原
    料ガスはSiH4 ガスであることを特徴とする請求項8
    に記載の半導体装置の製造方法。
  10. 【請求項10】内部の硫黄濃度を制御する手段を備えた
    箱内に、前記金属配線が形成された前記半導体基板を保
    管し、しかる後前記箱内から前記金属配線が形成された
    前記半導体基板を取り出し、前記前処理を行うことを特
    徴とする請求項1ないし3のいずれか1項に記載の半導
    体装置の製造方法。
JP2001303411A 2001-03-28 2001-09-28 半導体装置の製造方法 Expired - Fee Related JP4223707B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001303411A JP4223707B2 (ja) 2001-09-28 2001-09-28 半導体装置の製造方法
US10/107,040 US6787462B2 (en) 2001-03-28 2002-03-28 Method of manufacturing semiconductor device having buried metal wiring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001303411A JP4223707B2 (ja) 2001-09-28 2001-09-28 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2003109958A true JP2003109958A (ja) 2003-04-11
JP2003109958A5 JP2003109958A5 (ja) 2005-09-15
JP4223707B2 JP4223707B2 (ja) 2009-02-12

Family

ID=19123500

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001303411A Expired - Fee Related JP4223707B2 (ja) 2001-03-28 2001-09-28 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4223707B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060148A (ja) * 2011-11-14 2012-03-22 Renesas Electronics Corp 半導体集積回路装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060148A (ja) * 2011-11-14 2012-03-22 Renesas Electronics Corp 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
JP4223707B2 (ja) 2009-02-12

Similar Documents

Publication Publication Date Title
JP4554011B2 (ja) 半導体集積回路装置の製造方法
US7084063B2 (en) Fabrication method of semiconductor integrated circuit device
US6764950B2 (en) Fabrication method for semiconductor integrated circuit device
US7135098B2 (en) Copper interconnect seed layer treatment methods and apparatuses for treating the same
US6787462B2 (en) Method of manufacturing semiconductor device having buried metal wiring
JP2003142579A (ja) 半導体装置の製造方法および半導体装置
KR20000035252A (ko) 반도체 장치 제조 방법
US6692580B2 (en) Method of cleaning a dual damascene structure
US7253124B2 (en) Process for defect reduction in electrochemical plating
US7820536B2 (en) Method for removing a passivation layer prior to depositing a barrier layer in a copper metallization layer
US6821882B2 (en) Semiconductor device manufacturing method for improving adhesivity of copper metal layer to barrier layer
JP2008141204A (ja) 半導体集積回路装置の製造方法
US20070218214A1 (en) Method of improving adhesion property of dielectric layer and interconnect process
JP2001148385A (ja) 半導体ウェハおよび半導体装置の製造方法
KR100746895B1 (ko) 반도체 집적 회로 장치의 제조 방법
JP4223707B2 (ja) 半導体装置の製造方法
WO2003079429A1 (en) Production method for semiconductor integrated circuit device
JP2007005840A (ja) 半導体集積回路装置の製造方法
JP2001210644A (ja) 半導体装置及び半導体装置の製造方法
JP2002289622A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050401

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070801

A131 Notification of reasons for refusal

Effective date: 20080729

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20081118

Free format text: JAPANESE INTERMEDIATE CODE: A01

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Effective date: 20081120

Free format text: JAPANESE INTERMEDIATE CODE: A61

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20121128

LAPS Cancellation because of no payment of annual fees