JP2002093944A - 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法 - Google Patents

半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法

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Yasushi Shiraishi
靖 白石
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Abstract

(57)【要約】 【課題】 半導体装置の面積を増大させることなく，機
能の異なる半導体素子を混載することが可能な半導体素
子及びその製造方法等を提供する。 【解決手段】 配線１０４の一部は，半導体素子１０１
の側面にも形成され，かつ，突起電極１０２は，その側
面が半導体素子１０１の側面に形成された配線１０４と
略同一面上になるように形成されると共に，ボール電極
１０３の少なくとも一部は，半導体素子側面の配線１０
４と電気的に接続するように形成されており，及び，半
導体素子側面は，配線１０４を露出させて樹脂封止され
ると共に，回路形成面の対向面は樹脂封止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体装置，半導
体装置の製造方法，スタック型半導体装置及びスタック
型半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年においては，携帯型電子機器の急速
な普及に伴って，携帯型機器に搭載される樹脂封止型半
導体装置も薄型，小型，軽量のものが要求されている。
かかる要求に応えるため，チップサイズパッケージと称
される高密度実装用の半導体装置が開発されている。
【０００３】かかるチップサイズパッケージの構成を，
図２１及び図２２を参照しながら説明する。なお，図２
１は，従来の半導体装置の構造を示す断面図である。図
２２は，従来の半導体装置の構造を示す上面図である。
【０００４】従来の半導体装置は，図２１及び図２２に
示すように，半導体素子６０１上に例えばＡｌ電極から
なる電極パッド６０６が形成され，電極パッド６０６に
電気的に接続するようにＣｕ再配線６０４が形成され
る。さらに，このＣｕ再配線６０４は，例えば約１００
μｍ高さのＣｕポスト（突起電極）６０２と電気的に接
続される。半導体素子６０１及びＣｕポスト６０２は樹
脂６０５により封止されており，Ｃｕポスト６０２の表
面は露出している。この露出したＣｕポスト６０２の表
面には，はんだボール６０３などの金属電極（ボール電
極）が形成されている。
【０００５】かかる従来の半導体装置の製造方法を図２
３及び図２４に基づいて説明する。なお，図２３は，従
来の半導体装置の製造方法を説明するための工程断面図
である。図２４は，従来の半導体装置の製造方法を説明
するための工程断面図である。
【０００６】まず，図２３（ａ）に示すように，半導体
素子６０１上に電極パッドを６０６を形成し，さらに電
極パッド６０６を含む半導体素子６０１上に，酸化膜６
１３，絶縁層６１０を形成する。さらに，所定のエッチ
ング法により，電極パッド６０６上の酸化膜６１３，絶
縁層６１０を除去して開口部６１４を形成する。
【０００７】次いで，図２３（ｂ）に示すように，電極
パッド６０６の開口部６１４を含む絶縁層６１０全表面
に金属膜６１２を形成する。次いで，図２３（ｃ）に示
すように，金属膜６１２上に，例えばＣｕ再配線６０４
を形成する。さらに，図２３（ｄ）に示すように，絶縁
層６１０上に形成されたＣｕ再配線６０４上の所定位置
に，Ｃｕポスト６０２を形成する。その後，図２３
（ｅ）に示すように，不要な金属膜６１２を除去する。
【０００８】このようにして形成されたＣｕポスト６０
２は，図２４（ａ）に示すように，半導体素子６０１上
に，所定間隔で複数のＣｕポスト６０２が形成されてい
る。
【０００９】さらに，図２４（ｂ）に示すように，半導
体素子６０１上に形成されたＣｕポスト６０２の全面を
覆うように樹脂６０５により封止される。さらに，図２
４（ｃ）に示すように，研磨剤６０７により樹脂６０５
の表面を研磨して，Ｃｕポスト６０２の表面を露出させ
る。
【００１０】次いで，図２４（ｄ）に示すように，露出
した各Ｃｕポスト６０２表面上に半田ボール６０３を形
成して端子を形成する。さらに，図２４（ｅ）に示すよ
うに，切断刃６０８により，半導体ウェハを切断部６０
９で切断して，個片化する。
【００１１】このように，従来においては，複数の半導
体素子６０１が形成されている半導体ウエハをウェハの
状態で処理してから，ダイシングより半導体ウェハが個
片化されて，複数の半導体装置が作製される。このよう
に作製された半導体装置は，半導体素子６０１に極めて
大きさが近いものとなる。
【００１２】かかる従来の半導体装置で高密度実装を実
現するためには，図２５に示すように，他の半導体装置
の同一平面上に複数の半導体装置が実装される。このよ
うに，複数の半導体装置を搭載する理由として，一つの
半導体素子上に異なる機能を形成できないことが挙げら
れる。即ち，例えばメモリプロセスとロジックプロセス
などの半導体素子は，それぞれ半導体素子の製造工程が
異なるため，各半導体素子を別々に製造して他の半導体
基板に実装するという方法が，一般的に行われる。
【００１３】
【発明が解決しようとする課題】しかしながら，従来に
おいては，複数の半導体装置が他の半導体装置の同一平
面上に実装されるので，搭載される半導体装置が増加す
るにしたがって，高密度実装された半導体装置の面積も
増大するという問題があった。例えば，図２５に示すよ
うに，２つの半導体装置を他の半導体装置の同一平面上
に実装した場合には，搭載した半導体装置の２つ分の面
積が必要となる。
【００１４】従って，本発明の目的は，上記課題を解決
するために案出されたもので，面積を増大させることな
く，機能の異なる半導体装置を混載することが可能な新
規かつ改良された半導体装置及びその製造方法等を提供
することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め，請求項１に記載の発明では，回路形成面に複数の電
極を有する半導体素子と，少なくとも前記回路形成面に
形成され，その一端が前記電極と接続される配線と，前
記配線と接続された突起電極と，前記突起電極の表面を
露出させて前記半導体素子の回路形成面を封止する樹脂
封止と，前記樹脂から露出している前記突起電極上の表
面にボール電極が形成される半導体装置であって，前記
配線の一部は，さらに前記半導体素子の側面にも形成さ
れ，かつ，前記突起電極は，前記突起電極の側面が前記
半導体素子の側面に形成された前記配線と略同一面上に
なるように形成されると共に，前記ボール電極の少なく
とも一部は，前記半導体素子側面の前記配線と電気的に
接続するように形成されており，及び，前記半導体素子
側面は，前記配線を露出させて樹脂封止されると共に，
前記回路形成面の対向面は，前記半導体素子側面に形成
された前記配線端面を含む全面が樹脂封止される，こと
を特徴とする半導体装置が提供される。
【００１６】本項記載の発明では，半導体装置には，半
導体素子の側面に配線の一部が形成され，かかる配線と
略同一面上に突起電極が形成されると共に，半導体素子
の裏面が樹脂封止されている。この結果，半導体素子の
裏面に形成される樹脂（例えば厚さ５０μｍ程度）を隔
て，配線及び突起電極を電極端子としてはんだボールを
介して他の半導体装置と電気的に接続して，複数の半導
体装置を縦型に搭載することができる。このように，複
数の半導体装置を縦型に高密度実装するための半導体装
置を提供することができる。
【００１７】また，上記課題を解決するため，請求項２
に記載の発明では，回路形成面に複数の電極を有する半
導体素子と，少なくとも前記回路形成面に形成され，そ
の一端が前記電極と接続される配線と，前記配線と接続
された突起電極と，前記突起電極の表面を露出させて前
記半導体素子の回路形成面を封止する樹脂封止と，前記
樹脂から露出している前記突起電極上の表面にボール電
極が形成される半導体装置であって，前記配線の一部
は，さらに前記半導体素子の側面にも形成され，かつ，
前記突起電極は，前記突起電極の側面が前記半導体素子
の側面に形成された前記配線と略同一面上になるように
形成されると共に，前記ボール電極の少なくとも一部
は，前記半導体素子側面の前記配線と電気的に接続する
ように形成されており，及び，前記半導体素子側面は，
前記配線を露出させて樹脂封止されると共に，前記回路
形成面の対向面は，前記半導体素子側面に形成された前
記配線端面以外の面のみが樹脂封止される，ことを特徴
とする半導体装置が提供される。
【００１８】本項記載の発明では，半導体装置には，半
導体素子の側面に配線の一部が形成され，かかる配線と
略同一面上に突起電極が形成されると共に，半導体素子
の裏面が樹脂封止されている。この結果，半導体素子の
裏面に形成される樹脂（例えば厚さ５０μｍ程度）を隔
て，配線及び突起電極を電極端子としてはんだボールを
介して他の半導体装置と電気的に接続して，複数の半導
体装置を縦型に搭載することができる。このように，複
数の半導体装置を縦型に高密度実装するための半導体装
置を提供することができる。さらに，半導体装置の裏面
では，半導体素子側面の配線端部に樹脂が形成されてい
ないので，半導体装置を相互に接続する際に容易にはん
だ接合することができる。この結果，半導体装置の剥離
を防止することができる。
【００１９】また，上記課題を解決するため，請求項３
に記載の発明では，所定の回路が形成された複数の半導
体素子の領域を有する半導体ウェハにおいて，前記半導
体素子の回路形成面の境界領域に所定深さの略凹部溝を
形成する工程と，前記略凹部溝の側面及び前記回路形成
面の所定領域に絶縁層を形成する工程と，前記略凹部溝
内部の全表面を含む前記回路形成面の所定領域に配線を
形成する工程と，前記配線が形成された略凹部溝内部を
含む境界領域上に所定高さの突起電極を形成する工程
と，前記突起電極の表面が露出するように，前記回路形
成面を樹脂封止する工程と，前記半導体ウェハの前記回
路形成面の対向面を研磨して，前記対向面から前記略凹
部溝を露出させる工程と，前記露出した略凹部溝側面に
形成される配線の端部を含む前記半導体ウェハの前記回
路形成面の対向面を全面樹脂封止する工程と，前記突起
電極上に，ボール電極を形成する工程と，前記半導体ウ
ェハを前記露出した略凹部溝に沿って切断し，その側面
に前記ボール電極，前記突起電極及び前記配線が露出す
る，複数の半導体装置を形成する工程と，前記分割され
た半導体装置を所定温度で熱処理して，前記突起電極上
に形成されている前記ボール電極の一部を前記半導体素
子側面の前記配線上に形成する工程と，を有することを
特徴とする半導体装置の製造方法が提供される。
【００２０】本項記載の発明では，半導体装置には，半
導体素子の側面に配線の一部が形成され，かかる配線と
略同一面上に突起電極が形成されると共に，半導体素子
の裏面が樹脂封止した半導体装置を提供することができ
る。この結果，半導体素子の裏面に形成される樹脂（例
えば厚さ５０μｍ程度）を隔て，配線及び突起電極を電
極端子としてはんだボールを介して他の半導体装置と電
気的に接続して，複数の半導体装置を縦型に搭載するこ
とができる。このように，複数の半導体装置を縦型に高
密度実装するための半導体装置を提供することができ
る。
【００２１】また，請求項４に記載の発明のように，前
記半導体ウェハの前記回路形成面の対向面の全面を樹脂
封止する工程と，前記突起電極上にボール電極を形成す
る工程との間には，さらに，前記対向面から，前記露出
した略凹部溝内に形成された樹脂を除去する工程と，を
有する如く構成すれば，半導体装置の裏面では，半導体
素子側面の配線端部に樹脂が形成されていないので，半
導体装置を相互に接続する際に容易にはんだ接合するこ
とができる。この結果，半導体装置の剥離を防止するこ
とができる。
【００２２】また，請求項５に記載の発明のように，前
記対向面から，前記露出した略凹部溝内に形成された樹
脂を除去する工程は，レーザを使用して前記樹脂を除去
する工程である，である如く構成すれば，露出した略凹
部溝内の樹脂を容易に除去することができる。
【００２３】また，上記課題を解決するため，請求項６
に記載の発明では，複数のボール電極を有する第２の半
導体装置上に，その回路形成面の対向面が接触面となる
ように前記請求項１あるいは請求項２に記載の半導体装
置が搭載されており，前記請求項１あるいは請求項２に
記載の半導体装置の突起電極及び前記半導体装置側面の
配線は，前記ボール電極を介して前記第２の半導体装置
の電極と接続されることを特徴とするスタック型半導体
装置が提供される。
【００２４】本項記載の発明では，請求項１あるいは請
求項２に記載の半導体装置を縦型に搭載したスタック型
半導体装置を提供することができる。かかるスタック型
半導体装置では，半導体装置がその裏面からはんだボー
ルにより接続され，その側面の配線と電気的に接続する
ので，基板の実装面積を減少させることができる。
【００２５】さらに，請求項７に記載の発明のように，
前記第２の半導体装置上に搭載された前記請求項１ある
いは請求項２に記載の半導体装置上には，さらに，１又
は２以上の前記請求項１あるいは請求項２に記載の半導
体装置が搭載されており，前記請求項１あるいは請求項
２に記載の半導体装置の前記突起電極及び前記半導体装
置側面の配線は，互いに，前記ボール電極を介して接続
される，如く構成すれば，複数の請求項１あるいは請求
項２に記載の半導体装置を縦型に搭載した，実装面積の
小さいスタック型半導体装置を提供することができる。
かかるスタック型半導体装置は，複数の半導体装置を一
つ分の半導体装置の面積で搭載することができる。
【００２６】また，上記課題を解決するため，請求項８
に記載の発明では，他の半導体装置と電気的に接続する
ためのボール電極を有する第２の半導体装置上に，前記
第２の半導体装置の前記ボール電極と前記請求項１ある
いは請求項２に記載の半導体装置の側面に形成された再
配線が略同一位置となるように，その回路形成面の対向
面を接触面として，前記請求項１あるいは請求項２に記
載の半導体装置を積載する工程と，前記請求項１あるい
は請求項２に記載の半導体装置を積載した第２の半導体
装置を所定温度で熱処理して，前記請求項１あるいは請
求項２に記載の半導体装置の前記突起電極及び前記半導
体装置の側面に形成された配線を，前記ボール電極を介
して，前記第２の半導体装置と接続する工程と，を有す
ることを特徴とするスタック型半導体装置の製造方法が
提供される。
【００２７】本項記載の発明では，請求項６に記載のス
タック型半導体装置を提供することができる。かかるス
タック型半導体装置では，半導体装置がその裏面からは
んだボールにより接続され，その側面の配線と電気的に
接続するので，基板の実装面積を減少させることができ
る。
【００２８】また，上記課題を解決するため，請求項９
に記載の発明では，他の半導体装置と電気的に接続する
ためのボール電極を有する第２の半導体装置上に，前記
第２の半導体装置の前記ボール電極と前記請求項１ある
いは請求項２に記載の半導体装置の側面に形成された再
配線が略同一位置となるように，その回路形成面の対向
面を接触面として，前記請求項１あるいは請求項２に記
載の半導体装置を積載する工程と，前記第２の半導体装
置上に積載された前記請求項１あるいは請求項２に記載
の半導体装置上に，さらに，前記請求項１あるいは請求
項２に記載の半導体装置の側面に形成された再配線が略
同一位置となるように，その回路形成面の対向面を接触
面として，１または２以上の前記請求項１あるいは請求
項２に記載の半導体装置を順次積載する工程と，前記複
数の請求項１あるいは請求項２に記載の半導体装置を積
載した前記第２の半導体装置を所定温度で熱処理して，
前記請求項１あるいは請求項２に記載の半導体装置の前
記突起電極及び前記半導体装置の側面に形成された配線
を，ボール電極を介して，前記第２の半導体装置及び前
記請求項１あるいは請求項２に記載の半導体装置を相互
に接続する工程と，を有することを特徴とするスタック
型半導体装置の製造方法が提供される。
【００２９】本項記載の発明では，請求項７に記載のス
タック型半導体装置を提供することができる。かかるス
タック型半導体装置では，半導体装置がその裏面からは
んだボールにより接続され，その側面の配線と電気的に
接続するので，基板の実装面積を減少させることができ
る。かかるスタック型半導体装置は，複数の半導体装置
を一つ分の半導体装置の面積で搭載することができる。
【００３０】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
【００３１】（第１の実施の形態）以下，図１から図１
０を参照しながら，第１の実施の形態について説明す
る。図１は，本実施形態にかかる半導体素子の構造を示
す断面図である。図２は，本実施形態にかかる半導体素
子の構造を示す上面図である。
【００３２】図１及び図２に示すように，本実施形態に
かかる半導体装置は，半導体素子１０１の回路形成面
（図中上面）上に，例えばＡｌ電極からなる電極パッド
１０６が形成され，電極パッド１０６に電気的に接続す
るように例えばＣｕ配線（以下，再配線という）１０４
が形成される。さらにこのＣｕ再配線１０４は，例えば
約１００μｍ高さのＣｕポスト（突起電極）１０２と電
気的に接続される。半導体素子１０１の回路形成面は，
Ｃｕポスト１０２の表面が露出するように，樹脂１０５
により封止されている。この露出したＣｕポスト１０２
の表面には，例えばはんだボール１０３などの金属電極
（ボール電極）が形成されている。一方，半導体素子１
０１の回路形成面の対向面（裏面）には，側面に形成さ
れたＣｕ再配線１０４の端部を含む全面が樹脂封止され
ている。
【００３３】次いで，本実施形態にかかる半導体装置の
電極端子部分について，図３及び図４に基づいて説明す
る。なお，図３は，本実施形態にかかる半導体装置の端
子部分の詳細を示す拡大図である。図４は，本実施形態
にかかる半導体装置の端子が形成されない部分の詳細を
示す拡大図である。
【００３４】電極端子が形成されている部分は，図３に
示すように，半導体素子１０１の回路形成面及び側面に
絶縁層１１０が形成され，この絶縁層１１０上には再配
線１０４が形成される。さらに，半導体素子１０１の端
部（側面）の再配線１０４上にはＣｕポスト１０２が形
成され，Ｃｕポスト１０２に至るまでの再配線１０４
は，樹脂１０５で封止されている。また，半導体素子１
０１の回路形成面の対向面（裏面）は，半導体素子１０
１の側面に形成されたＣｕ再配線１０４に至るまで樹脂
１０５により封止されている。
【００３５】一方，電極端子が形成されていない部分
は，図４に示すように，半導体素子１０１の回路形成面
及び側面に絶縁層１１０が形成され，この絶縁層１１０
上は樹脂１０５で封止されている。また，半導体素子１
０１の回路形成面の対向面（裏面）の全面が樹脂１０５
により封止されている。
【００３６】本実施形態においては，半導体素子１０１
の側面に再配線１０４の一部が形成されると共に，半導
体素子１０１の裏面は樹脂封止される。このように，電
極端子部分を，半導体素子裏面の樹脂１０５（例えば厚
さ５０μｍ程度）を隔てて他の半導体装置の電極と容易
に接続することができる。この結果，複数の半導体装置
を縦型に接続することができ，面積を増大させることな
く高密度実装のスタック型半導体装置を実現することが
できる。
【００３７】次いで，図５に基づいて，本実施形態にか
かる半導体装置の製造工程を説明する。図５は，本実施
形態にかかる半導体装置の製造工程を示すフローチャー
トである。
【００３８】まず，図５（ａ）に示すように，回路が形
成された半導体ウェハ１０１上に，電極パッド１０６及
び酸化膜１１３を形成した後，電極パッド１０６上の酸
化膜１１３を，所定のエッチング方法により除去する。
さらに，半導体ウェハを切断する境界領域として，例え
ば略数十μｍ深さの略凹部溝１２０を形成する。
【００３９】その後，図５（ｂ）に示すように，電極パ
ッド１２０及び略凹部溝１２０の底部以外の領域に，例
えば数μｍ厚さの絶縁層１１０を形成する。なお，略凹
部溝１２０は，その側面にのみ絶縁層１１０が形成され
る。また，絶縁層の材料として，例えばポリイミドなど
の樹脂を使用することができる。
【００４０】さらに，図５（ｃ）に示すように金属膜１
１２を半導体ウエハ全面に形成した後，図５（ｄ）に示
すように，再配線１０４を形成する。この金属膜１１２
及び再配線１０４は，略凹部溝１２０の内部表面全体に
も形成される。
【００４１】次いで，図５（ｅ）に示すように，略凹部
溝１２０内を埋め込み，かつ略凹部溝の周囲の回路形成
面の所定領域に形成されている再配線１０４と接続する
ように，Ｃｕポスト１０２を形成する。その後，図５
（ｆ）に示すように，不要な金属膜１１２及び再配線１
０４を除去する。
【００４２】次いで，図６（ａ）に示すように，半導体
素子１０１の回路形成面を，少なくともＣｕポスト１０
２の高さ以上となるように，樹脂１０５で封止する。次
いで，図６（ｂ）に示すように，半導体素子１０１の回
路形成面に形成した樹脂１０５を研削して，Ｃｕポスト
１０２の表面を露出させる。
【００４３】さらに，図６（ｃ）に示すように，半導体
ウェハの回路形成面の対向面（裏面）を研削して，略凹
部溝１２０を露出させる。次いで，図６（ｄ）に示すよ
うに，半導体ウェハ裏面を全面樹脂封止する。
【００４４】さらに，図６（ｅ）に示すように，半導体
ウェハの回路形成面で露出しているＣｕポスト１０２上
に，はんだボール１０３を形成する。ここまでの工程
は，複数の半導体素子１０１が形成されているウエハの
状態で処理されている。
【００４５】さらに，図６（ｆ）に示すように，半導体
ウェハ１０１をダイシングにより切断し，個々の半導体
装置に分割（個片化）する。この個片化工程で使用する
切断刃１０８は，略凹部溝１２０の形成工程で使用した
切断刃よりも細い切断刃が使用される。これは，略凹部
溝１２０の側面に形成された再配線１０４を切り落とさ
ないようにするためである。なお，電極端子を形成して
いない部分（図示せず）では，その側面にも樹脂１０５
が形成されている。
【００４６】なお，図７（ａ）では，図６（ｆ）で個片
化された半導体装置の拡大図を示している。この図は，
図６（ｆ）と内容が同一であるので，説明を省略する。
【００４７】次いで，図７（ｂ）に示すように，個片化
された半導体装置は，それぞれ隣接する半導体装置との
隙間を大きく開ける。通常では，個片化された半導体装
置は，テープ上にマウントされているので，かかるテー
プを引っ張る（エキスバンドする）ことにより半導体装
置の間隔を開けることができる。
【００４８】さらに，図７（ｃ）に示すように，個片化
された半導体装置は，リフロー炉により，例えば約２３
０℃の温度でリフロー処理をおこなう。このリフロー処
理は，Ｃｕポスト１０２上に形成されているはんだボー
ル１０３を軟化させ，半導体装置側面に形成されたＣｕ
再配線１０４にも電気的に接続するように形成するため
におこなわれる。
【００４９】このように，本実施形態においては，半導
体装置には，半導体素子の側面に配線の一部が形成さ
れ，かかる配線と略同一面上に突起電極が形成されると
共に，半導体素子の裏面が樹脂封止した半導体装置を提
供することができる。この結果，半導体素子の裏面に形
成される樹脂（例えば厚さ５０μｍ程度）を隔て，配線
及び突起電極を電極端子としてはんだボールを介して他
の半導体装置と電気的に接続して，複数の半導体装置を
縦型に搭載することができる。このように，複数の半導
体装置を縦型に高密度実装するための半導体装置を提供
することができる。
【００５０】次に，上記半導体装置を使用して作製した
スタック型半導体装置を，図８，図９及び図１０に基づ
いて説明する。なお，図８は，本実施形態にかかるスタ
ック型半導体装置の構造を示す断面図である。図９は，
本実施形態にかかるスタック型半導体装置の構造を示す
断面拡大図である。図１０は，スタック型半導体装置の
製造方法を説明するための説明図である。
【００５１】なお，本実施形態においては，本実施形態
にかかる半導体装置を電気的に接続するための電極が回
路形成面に形成されている従来の他の半導体装置上に，
本実施形態にかかる半導体装置を搭載するものとして説
明する。
【００５２】図８及び図９に示すように，従来の他の半
導体装置は，例えば略３５０μｍ高さの半導体素子２０
１上に，例えば略１００μｍ高さのＣｕポスト２０２，
樹脂２０５，例えば略３００μｍ高さのはんだボール２
０３が形成されている。
【００５３】また，従来の他の半導体装置のボール電極
２０３上には，本実施形態にかかる半導体装置の側面に
形成されたＣｕ再配線１０４及びＣｕポスト１０３が略
同一位置となるように，その裏面を接触面として，本実
施形態にかかる半導体装置が搭載されており，はんだボ
ール１０３を介して他の従来の半導体装置の電極と電気
的に接続されている。
【００５４】本実施形態にかかる半導体装置は，裏面が
樹脂封止されているので，他の従来の半導体装置と短絡
することなく搭載することができる。また，本実施形態
にかかる半導体装置は，その側面にＣｕ再配線１０４及
びＣｕポスト１０２が形成されているので，はんだボー
ル１０３を介して容易に他の従来の半導体装置の電極と
電気的に接続することができる。
【００５５】図１０に示すように，他の従来の半導体装
置２０１は，半導体ウェハ上に分割されずに形成されて
いる。かかる他の従来の半導体装置２０１のボール電極
２０３上に，本実施形態にかかる半導体装置の側面に形
成されたＣｕ再配線１０４及びＣｕポスト１０３が，略
同一位置となるように，その裏面を接触面として，本実
施形態にかかる半導体装置を搭載する。
【００５６】なお，このとき搭載する本実施形態にかか
る半導体装置は，回路形成面の樹脂を研磨して，Ｃｕポ
スト１０２を露出させた後のはんだボール１０３の搭載
時である。
【００５７】その後，リフロー炉により，例えば約２３
０℃の温度でリフロー処理をおこなう。このリフロー処
理は，Ｃｕポスト２０２上に形成されているはんだボー
ル２０３を軟化させ，本実施形態にかかる半導体装置側
面に形成されたＣｕ再配線１０４と電気的に接続するよ
うに形成するためにおこなわれる。
【００５８】さらに，本実施形態にかかる半導体装置を
搭載した他の従来の半導体装置を有する半導体ウェハ
は，切断されて個片化され，複数のスタック型半導体装
置が形成される。
【００５９】以上のように，本実施形態においては，か
かるスタック型半導体装置では，半導体装置がその裏面
からはんだボールにより接続され，その側面の配線と電
気的に接続するので，基板の実装面積を減少させること
ができる。
【００６０】（第２の実施の形態）本実施形態にかかる
半導体装置は，第１の実施の形態と異なり，回路形成面
の対向面おいて，半導体素子側面に形成されたＣｕ再配
線の端部は樹脂封止されない。以下，本実施形態にかか
る半導体装置を，図１１から図１６に基づいて説明す
る。
【００６１】図１１及び図１２に示すように，本実施形
態にかかる半導体装置は，半導体素子３０１上に，例え
ばＡｌ電極からなる電極パッド３０６が形成され，電極
パッド３０６に電気的に接続するように例えばＣｕ再配
線３０４が形成される。さらにこのＣｕ再配線３０４
は，例えば約１００μｍ高さのＣｕポスト３０２と電気
的に接続される。半導体素子３０１の回路形成面は，Ｃ
ｕポスト３０２の表面が露出するように，樹脂３０５に
より封止されている。この露出したＣｕポスト３０２の
表面には，はんだボール３０３などの金属電極（ボール
電極）が形成されている。一方，半導体素子３０１の回
路形成面の対向面（裏面）には，側面に形成されたＣｕ
再配線の端部以外の部分が，樹脂封止されている。
【００６２】本実施形態にかかる半導体素装置は，この
半導体素子３０１の側面のＣｕ再配線の端部が樹脂封止
されない点で，第１の実施の形態と異なる。
【００６３】次いで，本実施形態にかかる半導体装置の
端子部分について，図１３及び図１４に基づいて説明す
る。図１３は，本実施形態にかかる半導体装置の端子部
分の詳細を示す拡大図である。図１４は，本実施形態に
かかる半導体装置の端子が形成されない部分の詳細を示
す拡大図である。
【００６４】図１３に示すように，絶縁半導体素子３０
１の回路形成面及び側面に層３１０が形成され，この絶
縁層３１０上には再配線３０４が形成される。さらに，
半導体素子３０１の端部（側面）の再配線３０４上には
Ｃｕポスト３０２が形成され，Ｃｕポスト３０２に至る
までの再配線３０４は，樹脂３０５で封止されている。
また，半導体素子３０１の回路形成面の対向面（裏面）
は，半導体素子３０１の側面に形成されたＣｕ再配線３
０４の端部以外の領域が樹脂３０５で封止されている。
【００６５】一方，電極端子が形成されていない部分
は，図１４に示すように，半導体素子３０１の回路形成
面及び側面に絶縁層３１０が形成され，この絶縁層３１
０上は樹脂３０５で封止されている。また，半導体素子
３０１の回路形成面の対向面（裏面）の全面が樹脂３０
５により封止されている。
【００６６】本実施形態においては，半導体素子の裏面
では，その側面に形成されたＣｕ再配線の端部には樹脂
が形成されないので，はんだの接合が容易になる。この
結果，他の半導体装置上に実装した場合に，半導体装置
の剥離を防止することができる。
【００６７】次いで，図１５に基づいて，本実施形態に
かかる半導体装置の製造工程を説明する。図１５は，本
実施形態にかかる半導体装置の製造工程を示すフローチ
ャートである。なお，本実施形態にかかる半導体装置の
製造方法において，樹脂封止前の工程は第１の実施の形
態にかかる図５と同様であるので，その説明は省略す
る。
【００６８】まず，図１５（ａ）に示すように，半導体
素子３０１の回路形成面を，少なくともＣｕポスト３０
２の高さ以上となるように，樹脂３０５で封止する。次
いで，図１５（ｂ）に示すように，半導体素子３０１の
回路形成面に形成した樹脂３０５を研削して，Ｃｕポス
ト３０２の表面を露出させる。
【００６９】さらに，図１５（ｃ）に示すように，半導
体ウェハの回路形成面の対向面（裏面）を研削して，略
凹部溝３２０を露出させる。その後，図１５（ｄ）に示
すように，半導体ウェハ裏面を全面樹脂封止する。
【００７０】次いで，図１５（ｅ）に示すように，例え
ばレーザを使用して，対向面に露出した略凹部溝内に形
成されている樹脂を除去する。本実施形態においては，
第１の実施の形態と異なり，半導体素子の裏面に露出す
る略凹部溝内の樹脂を除去するので，半導体装置の側面
の再配線の端部には，樹脂が形成されない。
【００７１】さらに，図１５（ｆ）に示すように，半導
体ウェハの回路形成面で露出しているＣｕポスト３０２
上に，はんだボール３０３を形成する。ここまでの工程
は，複数の半導体素子３０１が形成されているウエハの
状態で処理されている。
【００７２】さらに，図１５（ｇ）に示すように，半導
体ウェハ３０１をダイシングにより切断し，個々の半導
体装置に分割（個片化）する。この個片化工程で使用す
る切断刃３０８は，略凹部溝３２０の形成工程で使用し
た切断刃よりも細い切断刃が使用される。これは，略凹
部溝３２０の側面に形成された再配線３０４を切り落と
さないようにするためである。なお，電極端子を形成し
ていない部分（図示せず）では，その側面に樹脂３０５
が形成されている。
【００７３】なお，図１６（ａ）では，図１５（ｇ）で
個片化された半導体装置の拡大図を示している。この図
は，図１５（ｇ）と内容が同一であるので，説明を省略
する。
【００７４】次いで，図１６（ｂ）に示すように，個片
化された半導体装置は，それぞれ隣接する半導体装置と
の隙間を大きく開ける。通常では，個片化された半導体
装置は，テープ上にマウントされているので，かかるテ
ープを引っ張る（エキスバンドする）ことにより半導体
装置の間隔を開けることができる。
【００７５】さらに，図１６（ｃ）に示すように，個片
化された半導体装置は，リフロー炉により，例えば約２
３０℃の温度でリフロー処理をおこなう。このリフロー
処理は，Ｃｕポスト３０２上に形成されているはんだボ
ール３０３を軟化させ，半導体装置側面に形成されたＣ
ｕ再配線３０４にも電気的に接続するように形成するた
めにおこなわれる。
【００７６】このように，本実施形態においては，半導
体装置には，半導体素子の側面に配線の一部が形成さ
れ，かかる配線と略同一面上に突起電極が形成されると
共に，半導体素子の裏面が樹脂封止した半導体装置を提
供することができる。この結果，半導体素子の裏面に形
成される樹脂（例えば厚さ５０μｍ程度）を隔て，配線
及び突起電極を電極端子としてはんだボールを介して他
の半導体装置と電気的に接続して，複数の半導体装置を
縦型に搭載することができる。このように，複数の半導
体装置を縦型に高密度実装するための半導体装置を提供
することができる。さらに，半導体装置の裏面では，半
導体素子側面の配線端部に樹脂が形成されていないの
で，半導体装置を相互に接続する際に容易にはんだ接合
することができる。この結果，半導体装置の剥離を防止
することができる。
【００７７】次に，上記半導体装置を使用して作製した
スタック型半導体装置を，図１７及び図１８に基づいて
説明する。なお，図１７は，本実施形態にかかるスタッ
ク型半導体装置の構造を示す断面図である。図１８は，
本実施形態にかかるスタック型半導体装置の構造を示す
断面拡大図である。
【００７８】 図１７及び図１８に示すように，従来の
他の半導体装置は，例えば略３５０μｍ高さの半導体素
子４０１上に，例えば略１００μｍ高さのＣｕポスト４
０２，樹脂４０５，例えば略３００μｍ高さのはんだボ
ール４０３が形成されている。
【００７９】また，この従来の他の半導体装置のボール
電極４０３上には，本実施形態にかかる半導体装置の側
面に形成されたＣｕ再配線３０４及びＣｕポスト３０３
が略同一位置となるように，その裏面を接触面として，
本実施形態にかかる半導体装置が搭載されており，はん
だボール３０３を介して他の従来の半導体装置の電極と
電気的に接続されている。
【００８０】本実施形態にかかる半導体装置は，裏面が
樹脂封止されているので，他の従来の半導体装置と短絡
することなく搭載することができる。また，本実施形態
にかかる半導体装置は，その側面にＣｕ再配線３０４及
びＣｕポスト３０２が形成されているので，はんだボー
ル３０３を介して容易に他の従来の半導体装置の電極と
電気的に接続することができる。
【００８１】以上のように，本実施形態においては，か
かるスタック型半導体装置では，半導体装置がその裏面
からはんだボールにより接続され，その側面の配線と電
気的に接続するので，基板の実装面積を減少させること
ができる。さらに，半導体装置の裏面では，半導体素子
側面の配線端部に樹脂が形成されていないので，容易に
はんだ接合することができるので，半導体装置の剥離を
防止することができる。
【００８２】（第３の実施の形態） 次に，図１９に基
づいて，本実施形態にかかるスタック型半導体装置を説
明する。図１９は，本実施形態にかかるスタック型半導
体装置の断面図である。本実施形態にかかるスタック型
半導体装置は，他の従来の半導体装置上に，複数の第１
の実施の形態にかかる半導体装置を搭載したものであ
る。
【００８３】また，この従来の他の半導体装置のボール
電極２０３上には，第１の実施の形態にかかる半導体装
置の側面に形成されたＣｕ再配線１０４及びＣｕポスト
１０３が略同一位置となるように，その裏面を接触面と
して，本実施形態にかかる半導体装置が搭載されてお
り，はんだボール１０３を介して他の従来の半導体装置
の電極と電気的に接続されている。
【００８４】第１の実施の形態にかかる半導体装置は，
裏面が樹脂封止されているので，他の従来の半導体装置
と短絡することなく搭載することができる。また，第１
の実施の形態にかかる半導体装置は，その側面にＣｕ再
配線１０４及びＣｕポスト１０２が形成されているの
で，はんだボール１０３を介して容易に他の従来の半導
体装置の電極と電気的に接続することができる。
【００８５】さらに，本実施形態においては，第１の実
施の形態にかかる半導体装置上には，突起電極及び半導
体装置側面の配線が相互に略同一位置となるように，第
１の実施の形態にかかる半導体装置が搭載され，ボール
電極を介して電気的に接続されている。
【００８６】以上のように，本実施形態では，一つ分の
半導体装置の面積で複数の半導体装置を搭載したスタッ
ク型半導体装置を提供することができる。このように，
従来と比較して，スタック型半導体装置の基板実装の面
積を著しく低減することができる。
【００８７】（第４の実施の形態） 次に，図２０に基
づいて，本実施形態にかかるスタック型半導体装置を説
明する。図２０は，本実施形態にかかるスタック型半導
体装置の断面図である。本実施形態にかかるスタック型
半導体装置は，他の従来の半導体装置上に，複数の第２
の実施の形態にかかる半導体装置を搭載したものであ
る。
【００８８】また，この従来の他の半導体装置のボール
電極４０３上には，第２の実施の形態にかかる半導体装
置の側面に形成されたＣｕ再配線３０４及びＣｕポスト
３０３が略同一位置となるように，その裏面を接触面と
して，第２の実施の形態にかかる半導体装置が搭載され
ており，はんだボール３０３を介して他の従来の半導体
装置の電極と電気的に接続されている。
【００８９】第２の実施の形態にかかる半導体装置は，
裏面が樹脂封止されているので，他の従来の半導体装置
と短絡することなく搭載することができる。また，本実
施形態にかかる半導体装置は，その側面にＣｕ再配線３
０４及びＣｕポスト３０２が形成されているので，はん
だボール３０３を介して容易に他の従来の半導体装置の
電極と電気的に接続することができる。
【００９０】さらに，本実施形態においては，第２の実
施の形態にかかる半導体装置上には，突起電極及び半導
体装置側面の配線が相互に略同一位置となるように，第
２の実施の形態にかかる半導体装置が搭載され，ボール
電極を介して電気的に接続されている。
【００９１】以上のように，本実施形態では，複数の半
導体装置を一つ分の半導体装置の面積で搭載したスタッ
ク型半導体装置を提供することができる。このように，
従来と比較して，スタック型半導体装置の基板実装の面
積を著しく低減することができる。さらに，さらに，半
導体装置の裏面では，半導体素子側面の配線端部に樹脂
が形成されていないので，容易にはんだ接合することが
できるので，半導体装置の剥離を防止することができ
る。
【００９２】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００９３】例えば上記実施形態においては，Ｃｕ再配
線及びＣｕポスト（突起電極）を使用した構成を例に挙
げて説明したが，他の材質の再配線及び突起電極を使用
しても実施することができる。
【００９４】また，上記実施形態においては，切断刃を
使用して半導体素子上に略凹部溝を形成する構成を例に
挙げて説明したが，他の方法で略凹部溝を形成しても良
い。
【００９５】また，上記実施形態においては，第１の実
施の形態にかかる半導体装置を複数搭載したスタック型
半導体装置，あるいは第２の実施の形態にかかる半導体
装置を複数搭載したスタック型半導体装置を例に挙げて
説明したが，第１の実施の形態にかかる半導体装置と第
２の実施の形態にかかる半導体装置を混載して，スタッ
ク型半導体装置を作製してもよい。
【００９６】
【発明の効果】半導体装置には，半導体素子の側面に配
線の一部が形成され，かかる配線と略同一面上に突起電
極が形成されると共に，半導体素子の裏面が樹脂封止さ
れているので，半導体素子の裏面に形成される樹脂を隔
て，配線及び突起電極を電極端子としてはんだボールを
介して他の半導体装置と電気的に接続して，複数の半導
体装置を縦型に搭載することができる。このように，複
数の半導体装置を縦型に高密度実装するための半導体装
置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体素子の構造を
示す断面図である。
【図２】第１の実施の形態にかかる半導体素子の構造を
示す上面図である。
【図３】第１の実施の形態にかかる半導体素子の端子部
分の詳細を示す拡大図である。
【図４】第１の実施の形態にかかる半導体素子の端子が
形成されない部分の詳細を示す拡大図である。
【図５】第１の実施の形態にかかる半導体素子の製造工
程を示すフローチャートである。
【図６】第１の実施の形態にかかる半導体素子の製造工
程を示すフローチャートである。
【図７】第１の実施の形態にかかる半導体素子の製造工
程を示すフローチャートである。
【図８】第１の実施の形態にかかるスタック型半導体装
置の構造を示す断面図である
【図９】第１の実施の形態にかかるスタック型半導体装
置の構造を示す断面拡大図である。
【図１０】第１の実施の形態にかかるスタック型半導体
装置の製造方法を示す説明図である。
【図１１】第２の実施の形態にかかる半導体素子の構造
を示す断面図である。
【図１２】第２の実施の形態にかかる半導体素子の構造
を示す上面図である。
【図１３】第２の実施の形態にかかる半導体素子の端子
部分の詳細を示す拡大図である。
【図１４】第２の実施の形態にかかる半導体素子の端子
が形成されない部分の詳細を示す拡大図である。
【図１５】第２の実施の形態にかかる半導体素子の製造
工程を示すフローチャートである。
【図１６】第２の実施の形態にかかる半導体素子の製造
工程を示すフローチャートである。
【図１７】第２の実施の形態にかかるスタック型半導体
装置の構造を示す断面図である
【図１８】第２の実施の形態にかかるスタック型半導体
装置の構造を示す断面拡大図である。
【図１９】第３の実施の形態にかかるスタック型半導体
装置の断面図である。
【図２０】第４の実施の形態にかかるスタック型半導体
装置の断面図である。
【図２１】従来の半導体装置の構造を示す断面図である
【図２２】従来の半導体装置の構造を示す上面図であ
る。
【図２３】従来の半導体装置の製造方法を説明するため
の工程断面図である
【図２４】従来の半導体装置の製造方法を説明するため
の工程断面図である。
【図２５】従来の複数の半導体素子を搭載した半導体装
置の構成を示す説明図である。
【符号の説明】
１０１ 半導体素子 １０２ Ｃｕポスト １０３ はんだボール １０４ 再配線 １０５ 樹脂 １０６ 電極パッド １０８ 切断刃 １１０ 絶縁層 １１２ 金属膜 １２０ 略凹部溝
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/11 25/18 (72)発明者 田中 康雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 5F033 HH11 JJ01 JJ11 KK08 RR22 VV07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 回路形成面に複数の電極を有する半導体
    素子と，少なくとも前記回路形成面に形成され，その一
    端が前記電極と接続される配線と，前記配線と接続され
    た突起電極と，前記突起電極の表面を露出させて前記半
    導体素子の回路形成面を封止する樹脂封止と，前記樹脂
    から露出している前記突起電極上の表面にボール電極が
    形成される半導体装置であって，前記配線の一部は，さ
    らに前記半導体素子の側面にも形成され，かつ，前記突
    起電極は，前記突起電極の側面が前記半導体素子の側面
    に形成された前記配線と略同一面上になるように形成さ
    れると共に，前記ボール電極の少なくとも一部は，前記
    半導体素子側面の前記配線と電気的に接続するように形
    成されており，及び，前記半導体素子側面は，前記配線
    を露出させて樹脂封止されると共に，前記回路形成面の
    対向面は，前記半導体素子側面に形成された前記配線端
    面を含む全面が樹脂封止される，ことを特徴とする半導
    体装置。
  2. 【請求項２】 回路形成面に複数の電極を有する半導体
    素子と，少なくとも前記回路形成面に形成され，その一
    端が前記電極と接続される配線と，前記配線と接続され
    た突起電極と，前記突起電極の表面を露出させて前記半
    導体素子の回路形成面を封止する樹脂封止と，前記樹脂
    から露出している前記突起電極上の表面にボール電極が
    形成される半導体装置であって，前記配線の一部は，さ
    らに前記半導体素子の側面にも形成され，かつ，前記突
    起電極は，前記突起電極の側面が前記半導体素子の側面
    に形成された前記配線と略同一面上になるように形成さ
    れると共に，前記ボール電極の少なくとも一部は，前記
    半導体素子側面の前記配線と電気的に接続するように形
    成されており，及び，前記半導体素子側面は，前記配線
    を露出させて樹脂封止されると共に，前記回路形成面の
    対向面は，前記半導体素子側面に形成された前記配線端
    面以外の面のみが樹脂封止される，ことを特徴とする半
    導体装置。
  3. 【請求項３】 所定の回路が形成された複数の半導体素
    子の領域を有する半導体ウェハにおいて，前記半導体素
    子の回路形成面の境界領域に所定深さの略凹部溝を形成
    する工程と，前記略凹部溝の側面及び前記回路形成面の
    所定領域に絶縁層を形成する工程と，前記略凹部溝内部
    の全表面を含む前記回路形成面の所定領域に配線を形成
    する工程と，前記配線が形成された略凹部溝内部を含む
    境界領域上に所定高さの突起電極を形成する工程と，前
    記突起電極の表面が露出するように，前記回路形成面を
    樹脂封止する工程と，前記半導体ウェハの前記回路形成
    面の対向面を研磨して，前記対向面から前記略凹部溝を
    露出させる工程と，前記露出した略凹部溝側面に形成さ
    れる配線の端部を含む前記半導体ウェハの前記回路形成
    面の対向面を全面樹脂封止する工程と，前記突起電極上
    に，ボール電極を形成する工程と，前記半導体ウェハを
    前記露出した略凹部溝に沿って切断し，その側面に前記
    ボール電極，前記突起電極及び前記配線が露出する，複
    数の半導体装置を形成する工程と，前記分割された半導
    体装置を所定温度で熱処理して，前記突起電極上に形成
    されている前記ボール電極の一部を前記半導体素子側面
    の前記配線上に形成する工程と，を有することを特徴と
    する半導体装置の製造方法。
  4. 【請求項４】 前記半導体ウェハの前記回路形成面の対
    向面の全面を樹脂封止する工程と，前記突起電極上にボ
    ール電極を形成する工程との間には，さらに，前記対向
    面から，前記露出した略凹部溝内に形成された樹脂を除
    去する工程と，を有することを特徴とする請求項３に記
    載の半導体装置の製造方法
  5. 【請求項５】 前記対向面から，前記露出した略凹部溝
    内に形成された樹脂を除去する工程は，レーザを使用し
    て前記樹脂を除去する工程である，ことを特徴とする，
    請求項４に記載の半導体装置の製造方法。
  6. 【請求項６】 複数のボール電極を有する第２の半導体
    装置上に，その回路形成面の対向面が接触面となるよう
    に前記請求項１あるいは請求項２に記載の半導体装置が
    搭載されており，前記請求項１あるいは請求項２に記載
    の半導体装置の突起電極及び前記半導体装置側面の配線
    は，前記ボール電極を介して前記第２の半導体装置の電
    極と接続されることを特徴とするスタック型半導体装
    置。
  7. 【請求項７】 前記第２の半導体装置上に搭載された前
    記請求項１あるいは請求項２に記載の半導体装置上に
    は，さらに，１又は２以上の前記請求項１あるいは請求
    項２に記載の半導体装置が搭載されており，前記請求項
    １あるいは請求項２に記載の半導体装置の前記突起電極
    及び前記半導体装置側面の配線は，互いに，前記ボール
    電極を介して接続される，ことを特徴とする請求項６に
    記載のスタック型半導体装置。
  8. 【請求項８】 他の半導体装置と電気的に接続するため
    のボール電極を有する第２の半導体装置上に，前記第２
    の半導体装置の前記ボール電極と前記請求項１あるいは
    請求項２に記載の半導体装置の側面に形成された再配線
    が略同一位置となるように，その回路形成面の対向面を
    接触面として，前記請求項１あるいは請求項２に記載の
    半導体装置を積載する工程と，前記請求項１あるいは請
    求項２に記載の半導体装置を積載した第２の半導体装置
    を所定温度で熱処理して，前記請求項１あるいは請求項
    ２に記載の半導体装置の前記突起電極及び前記半導体装
    置の側面に形成された配線を，前記ボール電極を介し
    て，前記第２の半導体装置と接続する工程と，を有する
    ことを特徴とするスタック型半導体装置の製造方法。
  9. 【請求項９】 他の半導体装置と電気的に接続するため
    のボール電極を有する第２の半導体装置上に，前記第２
    の半導体装置の前記ボール電極と前記請求項１あるいは
    請求項２に記載の半導体装置の側面に形成された再配線
    が略同一位置となるように，その回路形成面の対向面を
    接触面として，前記請求項１あるいは請求項２に記載の
    半導体装置を積載する工程と，前記第２の半導体装置上
    に積載された前記請求項１あるいは請求項２に記載の半
    導体装置上に，さらに，前記請求項１あるいは請求項２
    に記載の半導体装置の側面に形成された再配線が略同一
    位置となるように，その回路形成面の対向面を接触面と
    して，１または２以上の前記請求項１あるいは請求項２
    に記載の半導体装置を順次積載する工程と，前記複数の
    請求項１あるいは請求項２に記載の半導体装置を積載し
    た前記第２の半導体装置を所定温度で熱処理して，前記
    請求項１あるいは請求項２に記載の半導体装置の前記突
    起電極及び前記半導体装置の側面に形成された配線を，
    ボール電極を介して，前記第２の半導体装置及び前記請
    求項１あるいは請求項２に記載の半導体装置を相互に接
    続する工程と，を有することを特徴とするスタック型半
    導体装置の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332569A (ja) * 2005-05-30 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2007165855A (ja) * 2005-11-16 2007-06-28 Denso Corp チップおよびウェハの加工方法
JP2008108764A (ja) * 2006-10-23 2008-05-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010147096A (ja) * 2008-12-16 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
CN102067310A (zh) * 2008-06-16 2011-05-18 泰瑟拉研究有限责任公司 带有边缘触头的晶片级芯片规模封装的堆叠
US8426957B2 (en) 2006-10-10 2013-04-23 Tessera, Inc. Edge connect wafer level stacking
US8431435B2 (en) 2006-10-10 2013-04-30 Tessera, Inc. Edge connect wafer level stacking
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
JP2004193404A (ja) * 2002-12-12 2004-07-08 Alps Electric Co Ltd 回路モジュール、及びその製造方法
TWI225696B (en) * 2003-06-10 2004-12-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
FR2874127B1 (fr) * 2004-08-03 2006-12-08 United Monolithic Semiconduct Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
US7344956B2 (en) * 2004-12-08 2008-03-18 Miradia Inc. Method and device for wafer scale packaging of optical devices using a scribe and break process
JP4328970B2 (ja) * 2005-08-02 2009-09-09 セイコーエプソン株式会社 半導体装置
JP4791843B2 (ja) * 2006-02-14 2011-10-12 株式会社ディスコ 接着フィルム付きデバイスの製造方法
JP4757056B2 (ja) * 2006-02-21 2011-08-24 富士通株式会社 樹脂層の形成方法並びに半導体装置及びその製造方法
TWI314774B (en) * 2006-07-11 2009-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
KR100784388B1 (ko) * 2006-11-14 2007-12-11 삼성전자주식회사 반도체 패키지 및 제조방법
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
KR100871707B1 (ko) * 2007-03-30 2008-12-05 삼성전자주식회사 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US7893545B2 (en) * 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
US7830022B2 (en) * 2007-10-22 2010-11-09 Infineon Technologies Ag Semiconductor package
DE102008007543B3 (de) * 2008-02-05 2009-05-20 Qimonda Ag Chipstapel und Verfahren zum Herstellen eines Halbleiterchips
CN101521165B (zh) * 2008-02-26 2012-01-11 上海凯虹电子有限公司 芯片级封装方法
JP5763924B2 (ja) 2008-03-12 2015-08-12 インヴェンサス・コーポレーション ダイアセンブリを電気的に相互接続して取り付けられたサポート
US9153517B2 (en) * 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
US8399995B2 (en) * 2009-01-16 2013-03-19 Infineon Technologies Ag Semiconductor device including single circuit element for soldering
US8236610B2 (en) * 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
CN102543767B (zh) * 2010-12-07 2015-04-08 万国半导体(开曼)股份有限公司 一种在晶圆级封装的塑封工序中避免晶圆破损的方法
KR20150004005A (ko) * 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10854590B2 (en) 2015-12-23 2020-12-01 Intel IP Corporation Semiconductor die package with more than one hanging die
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10192841B2 (en) * 2017-01-03 2019-01-29 Nanya Technology Corporation Semiconductor package and method for preparing the same
US10748850B2 (en) 2018-03-15 2020-08-18 Semiconductor Components Industries, Llc Thinned semiconductor package and related methods
US11393692B2 (en) 2017-08-17 2022-07-19 Semiconductor Components Industries, Llc Semiconductor package electrical contact structures and related methods
US11367619B2 (en) 2017-08-17 2022-06-21 Semiconductor Components Industries, Llc Semiconductor package electrical contacts and related methods

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281852A (en) * 1991-12-10 1994-01-25 Normington Peter J C Semiconductor device including stacked die
US5313096A (en) * 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
JP2967666B2 (ja) * 1992-12-08 1999-10-25 株式会社村田製作所 チップ型電子部品
US5291061A (en) * 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US5448511A (en) * 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
KR100209760B1 (ko) * 1996-12-19 1999-07-15 구본준 반도체 패키지 및 이의 제조방법
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP3011233B2 (ja) * 1997-05-02 2000-02-21 日本電気株式会社 半導体パッケージ及びその半導体実装構造
JPH1168026A (ja) * 1997-06-13 1999-03-09 Ricoh Co Ltd 配線用補助パッケージおよび印刷回路配線板構造
US6303872B1 (en) * 1997-06-25 2001-10-16 Visteon Global Tech. Anti-tombstoning solder joints
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP3644662B2 (ja) * 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
US6235551B1 (en) * 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
JPH11340005A (ja) * 1998-05-28 1999-12-10 Murata Mfg Co Ltd チップ型電子部品
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
WO2000014802A1 (fr) * 1998-09-09 2000-03-16 Seiko Epson Corporation Dispositif a semi-conducteur et son procede de fabrication, carte de circuit imprime, dispositif electronique
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2001085361A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6501663B1 (en) * 2000-02-28 2002-12-31 Hewlett Packard Company Three-dimensional interconnect system
US7273769B1 (en) * 2000-08-16 2007-09-25 Micron Technology, Inc. Method and apparatus for removing encapsulating material from a packaged microelectronic device

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4619199B2 (ja) * 2005-05-30 2011-01-26 株式会社半導体エネルギー研究所 半導体装置
JP2006332569A (ja) * 2005-05-30 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2007165855A (ja) * 2005-11-16 2007-06-28 Denso Corp チップおよびウェハの加工方法
US8431435B2 (en) 2006-10-10 2013-04-30 Tessera, Inc. Edge connect wafer level stacking
US8461673B2 (en) 2006-10-10 2013-06-11 Tessera, Inc. Edge connect wafer level stacking
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US8426957B2 (en) 2006-10-10 2013-04-23 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US9899353B2 (en) 2006-10-10 2018-02-20 Tessera, Inc. Off-chip vias in stacked chips
US9378967B2 (en) 2006-10-10 2016-06-28 Tessera, Inc. Method of making a stacked microelectronic package
JP4743631B2 (ja) * 2006-10-23 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP2008108764A (ja) * 2006-10-23 2008-05-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8883562B2 (en) 2007-07-27 2014-11-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
CN102067310A (zh) * 2008-06-16 2011-05-18 泰瑟拉研究有限责任公司 带有边缘触头的晶片级芯片规模封装的堆叠
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
CN102067310B (zh) * 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
JP2010147096A (ja) * 2008-12-16 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads

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Publication number Publication date
US7405138B2 (en) 2008-07-29
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US20020047199A1 (en) 2002-04-25
JP3405456B2 (ja) 2003-05-12
US20060046436A1 (en) 2006-03-02

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