EA004240B1 - Реконфигурируемый процессор и способ управления работой процессорной системы - Google Patents

Реконфигурируемый процессор и способ управления работой процессорной системы Download PDF

Info

Publication number
EA004240B1
EA004240B1 EA199900441A EA199900441A EA004240B1 EA 004240 B1 EA004240 B1 EA 004240B1 EA 199900441 A EA199900441 A EA 199900441A EA 199900441 A EA199900441 A EA 199900441A EA 004240 B1 EA004240 B1 EA 004240B1
Authority
EA
Eurasian Patent Office
Prior art keywords
configurable
signal
bus
data
unit
Prior art date
Application number
EA199900441A
Other languages
English (en)
Other versions
EA199900441A1 (ru
Inventor
Мартин Форбах
Original Assignee
Пакт Информационстехнологи Гмбх
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=7814099&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=EA004240(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Пакт Информационстехнологи Гмбх filed Critical Пакт Информационстехнологи Гмбх
Publication of EA199900441A1 publication Critical patent/EA199900441A1/ru
Publication of EA004240B1 publication Critical patent/EA004240B1/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J19/00—Chemical, physical or physico-chemical processes in general; Their relevant apparatus
    • B01J19/08—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor
    • B01J19/087—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor employing electric or magnetic energy
    • B01J19/088—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor employing electric or magnetic energy giving rise to electric discharges
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B13/00—Oxygen; Ozone; Oxides or hydroxides in general
    • C01B13/10—Preparation of ozone
    • C01B13/11—Preparation of ozone by electric discharge
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30134—Register stacks; shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3893—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
    • G06F9/3897—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J2219/00—Chemical, physical or physico-chemical processes in general; Their relevant apparatus
    • B01J2219/08—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor
    • B01J2219/0803—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor employing electric or magnetic energy
    • B01J2219/0805—Processes employing the direct application of electric or wave energy, or particle radiation; Apparatus therefor employing electric or magnetic energy giving rise to electric discharges
    • B01J2219/0845—Details relating to the type of discharge
    • B01J2219/0849—Corona pulse discharge
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B2201/00—Preparation of ozone by electrical discharge
    • C01B2201/20—Electrodes used for obtaining electrical discharge
    • C01B2201/22—Constructional details of the electrodes
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B2201/00—Preparation of ozone by electrical discharge
    • C01B2201/20—Electrodes used for obtaining electrical discharge
    • C01B2201/24—Composition of the electrodes
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B2201/00—Preparation of ozone by electrical discharge
    • C01B2201/30—Dielectrics used in the electrical dischargers
    • C01B2201/32—Constructional details of the dielectrics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S422/00—Chemical apparatus and process disinfecting, deodorizing, preserving, or sterilizing
    • Y10S422/907—Corona or glow discharge means

Abstract

Изобретение относится к реконфигурируемому процессору, в качестве которого могут быть использованы прежде всего центральный процессор (ЦП), потоковый процессор (ПП), цифровой процессор сигналов (ЦПС), систолический процессор и/или программируемая вентильная матрица (ПВМ), имеющему множество конфигурируемых элементов-ячеек для обработки обрабатываемых данных, которые выполнены с возможностью реконфигурирования их функции и их объединения в сеть в процессе их работы. Согласно изобретению конфигурируемыми ячейками являются программируемые арифметико-логические устройства, имеющие операционное устройство для выполнения основных математических и/или логических операций и адресуемое средство (Ф-РЕГБЗП, М-РЕГБЗП) задания функций и/или параметров объединения в сеть, позволяющее независимо от обрабатываемых данных задавать конфигурируемую функцию и/или параметры объединения в сеть. Операционное устройство выполнено в виде расширенного арифметико-логического устройства (РАЛУ), для управления которым предусмотрен конфигурируемый конечный автомат. Изобретение также относится к способу управления работой процессорной системы, имеющей множество конфигурируемых логических элементов с программируемыми арифметико-логическими устройствами, снабженными операционным устройством для выполнения основных математических и/или логических операций.

Description

1. Предпосылки создания изобретения
1.1. Уровень техники
В выложенной заявке ΌΕ 4416881 А1 описан способ обработки данных. При этом предусмотрено использование однородной структуры элементов, или ячеек, с возможностью практически свободного конфигурирования их функций и объединения в сеть.
Вне зависимости от упомянутой заявки все большее распространение в вычислительной технике находят логические микросхемы типа программируемых вентильных матриц (ПВМ), используемые для построения операционных устройств и устройств обработки данных из большого количества отдельных логических элементов.
Другая известная технология заключается в построении устройств обработки данных из имеющих неизменяемую конфигурацию операционных устройств с программным управлением, объединенных в сеть с практически неизменяемой структурой, так называемых систолических процессоров.
1.2. Проблемы
1.2.1. Логические микросхемы из заявки ΌΕ 4416881 А1
Конфигурирование логических микросхем (называемых ниже УРИ) по описанной в заявке ΌΕ 4416881 А1 технологии является очень трудоемкой и сложной из-за наличия большого количества небольших логических элементов. Для управления одним логическим элементом необходимо ввести в статическое запоминающее устройство с произвольной выборкой (СЗУПВ) несколько управляющих бит. Для каждого логического элемента существует адрес ячейки в СЗУПВ (СЗУПВ-адрес). Количество конфигурируемых СЗУПВ-ячеек очень велико, что требует под их размещение сравнительно большой площади, а конфигурирование и реконфигурирование таких микросхем связано с большими затратами времени. Потребность в большой площади является особым недостатком, поскольку производительность УРИ с увеличением количества элементов снижается. Однако полезная площадь микросхемы ограничена технологией изготовления кристалла интегральной схемы (ИС). Цена одного кристалла (или чипа) возрастает примерно в квадратичной зависимости от площади его поверхности. Вследствие того, что структура при объединении в сеть строится на многократном воспроизведении связей каждого элемента с его ближайшими соседними элементами, широковещание, т.е. одновременная передача данных нескольким адресатам, становится невозможной. При необходимости реконфигурирования УРИ в процессе их работы в высшей степени желательно добиться возможности проведения такого реконфигурирования за короткий промежуток времени. Однако этому препятствует большое количество конфигурационных данных, необходи мых для реконфигурирования чипа. Кроме того, отсутствует какая-либо возможность отключить ячейки от напряжения питания или тактировать их с меньшей тактовой частотой, чтобы свести потери производительности к минимуму.
1.2.2. Программируемые вентильные матрицы (ПВМ)
ПВМ, представляющие особый интерес для описываемой области применения, в большинстве случаев состоят из мультиплексора или образованы просмотровыми таблицами (ПТ). Для их реализации используют СЗУПВ-ячейки. Из-за большого количества малых СЗУПВ-ячеек их конфигурация является очень сложной. Необходимость использовать большие объемы данных связана соответственно с большими затратами времени на конфигурирование и реконфигурирование. Кроме того, под размещение СЗУПВ-ячеек требуется очень большая площадь. Однако полезная площадь микросхемы ограничена технологией изготовления кристалла ИС. Цена одного кристалла и в этом случае возрастает примерно в квадратичной зависимости от площади его поверхности. Основанная на использовании СЗУПВ технология из-за времени, требуемого на обращение или доступ к СЗУПВ, снижает быстродействие в сравнении с непосредственно интегрированными логическими схемами. Несмотря на то, что многие ПВМ базируются на шинных структурах, отсутствуют какие-либо возможности широковещания для быстрой и эффективной одновременной передачи данных нескольким адресатам. При необходимости реконфигурирования ПВМ в процессе их работы в высшей степени желательно добиться возможности проведения такого реконфигурирования за короткий промежуток времени. Однако этому препятствует большое количество конфигурационных данных, необходимых для реконфигурирования. Сами ПВМ не обладают возможностью рационально изменять их конфигурацию во время работы. Поэтому программисту следует особо следить за надлежащим протеканием процесса, чтобы он не оказывал отрицательного влияния на данные и на окружающие ПВМ внешние логические схемы. Кроме того, в таких ПВМ отсутствует развитая логика, которая позволила бы свести к минимуму потери производительности. Отсутствуют также специальные функциональные блоки, позволяющие квитировать внутренние рабочие состояния на управляющие ПВМматрицами логические схемы.
1.2.3. Систолические процессоры
У систолических процессоров проблема реконфигурирования полностью отпадает, однако эти процессоры не обладают гибкостью, поскольку имеют жесткую внутреннюю организацию. Команды в таких процессорах с каждым новым циклом выполнения программы декодируются вновь. Как и в случаях, описанных в предыдущих двух разделах, в этих процессорах также отсутствуют функции, позволяющие осуществлять широковещание или эффективно минимизировать потери производительности.
1.3. Задача изобретения и предлагаемое в изобретении усовершенствование
Исходя из вышеизложенного, в основу настоящего изобретения была положена задача разработать реконфигурируемый процессор, который обладал бы гибкими возможностями конфигурирования его функций и объединения в сеть.
Указанная задача решается с помощью отличительных признаков п.1 формулы изобретения, а также с помощью способа согласно п.10 формулы.
При выполнении программы по заданному алгоритму программируемому процессору не требуется декодирования команд. Его можно реконфигурировать в процессе работы, не затрагивая окружающие его операционные устройства, модули обработки данных и потоки данных. Объем конфигурационных данных очень незначителен, что положительно сказывается на компактности размещения логических элементов и на скорости конфигурирования. Внутренние шинные системы создают возможность широковещания, обеспечивая быструю и эффективную передачу больших объемов данных. В предлагаемом программируемом процессоре предусмотрена функция энергосбережения, позволяющая полностью отключить его от источника тока, а также имеется делитель тактовой частоты, позволяющий управлять работой этого процессора с меньшей тактовой частотой. Кроме того, предусмотрены особые механизмы, обеспечивающие подачу на внешние управляющие устройства квитирующих сигналов о внутренних состояниях этого устройства.
2. Описание изобретения
2.1. Краткое описание предлагаемого в изобретении технического решения
В описании изобретения представлена структура схемного элемента для микросхем, описанных в ΌΕ 4416881 А1, систолических матриц, динамически программируемых вентильных матриц (ДПВМ), ПВМ и т.д. В этот элемент интегрировано расширенное за счет наличия особых функций арифметикологическое устройство (расширенное АЛУ или РАЛУ), осуществляющее обработку данных. Для конфигурирования РАЛУ предусмотрен функциональный регистр, что значительно сокращает необходимый для конфигурирования объем данных. Имеется возможность свободного каскадного включения такого элемента с помощью шинной системы, при этом РАЛУ соединено с шинной системой по развязывающей схеме через регистры ввода-вывода. Регистры вывода возвращают сигнал обратно на вход РАЛУ, обеспечивая возможность выполнения последовательных операций. Функцию подключения к шине берет на себя контроллер шины, подключающий шину к сети в соответствии с регистром шины. При этом указанный контроллер выполнен таким образом, что обеспечивается передача данных нескольким адресатам (широковещание). Предусмотренная схема синхронизации управляет обменом данными между несколькими элементами по шинной системе. РАЛУ, схема синхронизации, контроллер шины и регистры выполнены таким образом, что они позволяют реконфигурировать каждый элемент в процессе его работы независимо от окружающих его элементов. Функциональный регистр обеспечивает возможность выбора параметров энергосберегающего режима, в котором элемент отключается от источника питания; таким же образом можно использовать настройку делителей тактовой частоты для снижения рабочей частоты.
2.2. Подробное описание изобретения
Структура предлагаемого в изобретении элемента (элемент процессорной матрицы или ЭПМ) аналогична описанной в ΌΕ 4416881 А1 или известным ПВМ-элементам, при этом отдельные ЭПМ можно каскадировать с получением процессорной матрицы (ПМ). Каждый ЭПМ состоит из нескольких следующих функциональных модулей.
2.3. Расширенное арифметико-логическое устройство (РАЛУ)
Операционное устройство представляет собой расширенное арифметико-логическое устройство (РАЛУ) с неизменяемой структурой, реализованной на логических схемах. РАЛУ представляет собой обычное известное арифметико-логическое устройство (АЛУ), расширенное за счет специальных функций типа функции счетчика. Такое РАЛУ может выполнять множество арифметических и логических операций, которые нет необходимости рассматривать более подробно, поскольку соответствующую информацию можно найти в описаниях АЛУ, известных из уровня техники. РАЛУ имеет прямой доступ к своим собственным результатам, которые, как описано ниже, возвращаются назад в виде операнда. Такая схема позволяет реализовать функцию счетчика или выполнение последовательных операций, как, например, последовательное умножение, деление или разложение в ряд. Кроме собственного результата РАЛУ выдает сигналы перенос-А_меньше_В и А_равно_В-0_детектирован. При этом либо сигнал перенос-А_меньше_В выдается как сигнал переноса при арифметических операциях, либо при сравнении двух значений путем вычитания перенос, т.е. сигнал переносА_меньше_В означает, что А<В или В<А в зависимости от отрицательного операнда. Этот сигнал представляет собой обычный сигнал переноса, генерируемый полным сумматором. Сигнал АравноВ-Одетектирован указывает на то, что результат в регистре временного хранения результата Р-РЕГсдв равен 0. Этот сигнал формируется на основании результата с помощью логической операции НЕ-ИЛИ. Указанные сигналы используются для простого анализа логических состояний и могут поступать обратно в загрузочный логический элемент (БЗП, блок загрузки программы). В зависимости от области применения устройства может быть предусмотрено наличие и других сигналов состояния.
Функцию РАЛУ конфигурирует функциональный регистр (Ф-РЕГБЗП, где аббревиатура РЕГБЗП означает, что запись в этот регистр осуществляет блок загрузки программ).
2.3.1. Регистры операнда (О-РЕГ)
Входные операнды РАЛУ хранятся в двух независимых регистрах операнда (О-РЕГ). Благодаря этому их независимо от своего состояния может использовать устройство, выдающее данные (источник данных). Наличие такой возможности необходимо для того, чтобы можно было обеспечить подсоединение к шине по развязывающей схеме (т.е. развязаться с шиной) и автономно реконфигурировать ПМ. Один из регистров О-РЕГ или они оба имеют функцию сдвига, которой при необходимости отдельно для каждого регистра О-РЕГ управляет РАЛУ. Функция сдвига позволяет РАЛУ выполнять последовательные операции типа последовательного умножения или деления. Сдвиговые регистры операнда О-РЕГ ниже обозначены как О-РЕГсдв.
2.3.2. Сдвиговые регистры результата (РРЕГсдв)
Полученный РАЛУ результат временно хранится в регистре результата (Р-РЕГсдв). Благодаря этому отсутствует необходимость во временной синхронизации с принимающим (-ими) этот результат устройством (-ами) (адресатами данных). Регистр Р-РЕГсдв имеет управляемую РАЛУ функцию сдвига, позволяющую выполнять последовательные операции.
2.3.3. Мультиплексор Р2О-МЛП
Хранящиеся в регистре Р-РЕГсдв данные результатов с помощью мультиплексора (Р2ОМЛП) встраиваются в качестве операнда в цепь обмена данными между одним из регистров операнда О-РЕГ и РАЛУ для передачи результата по цепи обратной связи, используемой для выполнения последовательных операций, работы в режиме счетчика и выполнения других аналогичных функций. Управление мультиплексором осуществляет функциональный регистр Ф-РЕГБЗП.
2.3.4. Тактовые циклы
Целесообразно, что, однако, не является обязательно необходимым, управлять регистрами О-РЕГ(сдв) положительным фронтом тактового импульса, а регистрами Р-РЕГсдв управлять следующим за ним отрицательным фронтом тактового импульса. Благодаря такому решению РАЛУ на выполнение своей функции выделяется одна половина тактового импульса, а вторая его половина может быть использована для передачи сигналов и для работы мультиплексора. В результате, за каждый тактовый импульс обеспечивается выполнение одной полной операции.
2.3.5. Конечный автомат (КА)
Для управления вычислительным процессом в РАЛУ имеется конечный автомат (КА). Этот КА управляет регистрами О-РЕГ и РРЕГсдв и их функциями сдвига, а также мультиплексором Р20-МЛП. Благодаря этому обеспечивается возможность простого выполнения последовательных операций и осуществления функций подсчета и сдвига таким расширенным АЛУ. Сам конечный автомат может быть реализован простым путем в соответствии с уровнем техники.
2.3.6. Блок синхронизации
Для синхронизации ЭПМ в состоящей из таких элементов процессорной матрице (ПМ) предусмотрен блок синхронизации. Этот блок обрабатывает описанные ниже входные сигналы, служащие для выполнения протокола передачи данных с квитированием установления связи.
Сигнал гАСК(11/1)
Адресат данных квитирует этим сигналом получение данных. При этом сигнал тАСКЬ представляет собой сигнал, квитирующий получение старшего байта результата (биты 8-15), а сигнал гАСК1 квитирует получение младшего байта результата (биты 0-7). Оба сигнала пропускают через схему И (т.е. над ними выполняют логическую операцию И: тАСКЬ И гАСК1), получая сигнал гАСК. Сигнал гАСК не является истинным, пока одно из устройств приема данных (адресатов данных) или они оба осуществляют обработку своих данных, и становится истинным по окончании обработки данных этими обоими устройствами и после сохранения полученного результата в регистре Р-РЕГсдв. В дальнейшем сигналы гАС'К(11/1) часто рассматриваются как сигнал гАСК, полученный в результате логической операции И (тАСКЬ & гАСК1).
Сигнал οΚΌΥ(1/2)
Источник данных сигнализирует этим сигналом о своей готовности передавать новые данные. Сигнал οΚΌΥ не является истинным, пока источник данных осуществляет обработку своих данных, и становится истинным по получении источником данных результата, каковым является операнд ЭПМ-элемента. При этом сигнал οΚΌΥΙ представляет собой разрешающий сигнал источника данных, посылающего первый операнд, а сигнал οΚΌΥ2 представляет собой такой же сигнал источника данных, посылающего второй операнд. На основании обоих указанных сигналов после выполнения над ними логической операции И (οΚΌΥΙ И οΚΌΥ2) получают сигнал οΚΌΥ. Этот сигнал οΚΌΥ является истинным только тогда, когда оба источни
Ί ка данных готовы посылать данные. В дальнейшем сигналы оВОУ(1/2) часто рассматриваются как сигнал оРЭУ. полученный в результате логической операции И (оВОУ1 & оКЭУ2).
На основании входных сигналов и состояния блока синхронизации, которое вместе с управлением вычислительным процессом в РАЛУ отображает общее состояние ЭПМ, генерируются выходные сигналы, которые в свою очередь для блоков синхронизации источников и адресатов данных являются входными сигналами. Для управления вычислительным процессом в РАЛУ используются информация о ее состоянии и функциональный регистр Ф-РЕГБЗП.
Сигнал τΒΌΥ
Этот сигнал показывает, что ЭПМ закончил свою обработку данных, и результат этой обработки находится в регистре Р-РЕГсдв. Сигнал τΒΌΥ передается в виде сигнала тВЭУй и сигнала тВЭУ1 обоим адресатам данных. Однако при этом речь идет об одном и том же сигнале.
Сигнал оАСК
Этот сигнал показывает, что ЭПМ закончил обработку своих операндов и готов к приему новых данных в регистр О-РЕГ(сдв). Сигнал оАСК поступает в виде сигнала оАСК1 и сигнала оАСК2 на оба источника данных. Однако при этом речь идет об одном и том же сигнале.
Уровень сигналов ΒΌΥ сохраняется до поступления квитирующего сигнала АСК (от англ. аскпо\\'1сбдстсп1). Это необходимо на случай реконфигурирования адресата данных при передаче ему данных. Сохранение заданного уровня сигнала ΒΌΥ вплоть до квитирования сигналом АСК позволяет адресату данных после реконфигурирования распознать наличие подготовленных к приему данных и принять их.
В приведенной ниже таблице показана логическая связь между сигналами при их прохождении через несколько ЭПМ:
Источник данных ЭПМ Адресат данных
γΒΏΥ ой1)У γΒΏΥ оШ)У
гАСК оАСК гАСК оАСК
На примере этой таблицы видно, что выходной сигнал τΒΌΥ источника данных является входным сигналом оВЭУ1 или оВЭУ2 элемента процессорной матрицы (ЭПМ), а выходной сигнал τΒΌΥ элемента процессорной матрицы является входным сигналом оРЭУ для адресата данных.
В приведенной ниже таблице представлены режимы работы блока синхронизации:
Режимы работы Описание режима Примечание
Ожидание ЭПМ ожидает поступ- Только при отсутствии
ОП ления операнда выполнения многоцикловой операции
Цикл 1 Выполнение одноцикловой операции Квитирование операндов
Цикл η Выполнение цикла многоцикловой операции
Цикл Ζ Выполнение последнего цикла многоцикловой операции Квитирование операндов
Ожидание РЕЗ ЭПМ ожидает квитирования результата Только при наличии предыдущего результата
Останов Приостановка работы по окончании текущего цикла с последующим квитированием реконфигурирования, если результат также был квитирован
Блок синхронизации предоставляет особый режим, разрешающий выдачу тактового сигнала только при наличии операндов. Указанный режим целесообразно использовать прежде всего в тех случаях, когда источники данных выдают свои данные не на каждом такте процессора, а только на каждом η-ном такте. Такт при этом соответствует периоду обычного тактового сигнала, а его выдача разрешается по сигналу гАСК или оРЭУ(1/2). Такое разрешение на выдачу тактового сигнала обозначается как одноразовое срабатывание, а соответствующий режим разрешения на выдачу тактового сигнала назван режимом одноразового срабатывания. Сам тактовый сигнал при этом подают на вентиль И, где его и один из разрешающих сигналов подвергают логической операции И. За этот режим и выбор сигнала отвечает функциональный регистр Ф-РЕГБЗП. Сформированный с помощью сигнала гАСК или оРЭУ(1/2) разрешающий сигнал может быть продлен конечным автоматом. Это необходимо для того, чтобы операции, требующие для их выполнения более одного такта, можно было выполнять в режиме одноразового срабатывания. Для обеспечения такой возможности передаваемый по соответствующей сигнальной шине сигнал конечного автомата вместе с разрешающим сигналом пропускают через схему ИЛИ.
При поступлении в функциональный регистр Ф-РЕГБЗП записи ОСТАНОВ блок синхронизации выполняет текущую операцию до конца. После этого дальнейший прием и квитирование операндов прекращаются. Как только сигнал гАСК укажет на прием результата адресатом данных, сигнал реконфигурирование укажет на готовность загрузочного логического элемента (БЗП) к реконфигурированию. Этот сигнал генерируется за счет того, что сигнал гАСК обеспечивает запоминание записи ОСТАНОВ функционального регистра Ф-РЕГБЗП Ό-триггером. Вызов сигнала реконфигурирование может осуществляться при обращении загрузочного логического элемента (БЗП) к функциональному регистру Ф-РЕГБЗП путем считывания того двоичного разряда, в котором находится запись ОСТАНОВ.
Аналогичным образом блок синхронизации может использоваться для формирования и анализа или обработки сигналов состояний сбоя и других состояний.
2.3.7. Блок шинного мультиплексирования
Для передачи операндов и результатов на внешние шинные системы используется блок шинного мультиплексирования (ШМ-блок), в состав которого входят 2 мультиплексора и 2 вентиля, при этом оба мультиплексора (О-МЛП) предназначены для передачи операндов, а оба вентиля (Р-ВЕНТИЛЬ) предназначены для передачи результата, причем для младшего (Ь) и старшего (Н) байтов, образующих результат, предусмотрено по одному переключателю. Мультиплексорами и переключателями управляют мультиплексорные регистры М-РЕГБЗП. Переключатели управляют передачей сигналов блока синхронизации на шину. При этом мультиплексоры/переключатели и сигналы соотносятся друг с другом следующим образом:
О-МЛП1 ΟΚΌΥ1, оАСК
О-МЛП2 ΘΚΌΥ2, оАСК
РН-ВЕНТИЛЬ γΚΌΥ, гАСКй
РЪ-ВЕНТИЛЬ γΚΌΥ, гАСК1
Вентиль Р-ВЕНТИЛЬ можно привести регистром М-РЕГБЗП в состояние, в котором он не управляет ни одной шинной системой.
В представленной ниже таблице приводится описание сигналов и структура их соответствующих интерфейсов:
Сигнал οΚΒΥ оАСК ΓΚΏΥ гАСК Ώ7..0
Значение сигнала Операнды готовы Операнды квитированы Результат готов Результат квитирован Данные
Тип Вход Открытый коллектор Драйвер Вход В обоих направлениях
Один источник данных может посылать данные нескольким адресатам (широковещание). С этой целью несколько адресатов данных подключаются к одной и той же шине. Для квитирования приема данных задающий каскад линии передачи квитирующего сигнала оАСК выполнен в виде драйвера на транзисторе с открытым коллектором. При этом шина работает как монтажное И, т. е. необходимый для квитирования высокий уровень напряжения (Нуровень) устанавливается лишь при условии квитирования приема данных всеми адресатами данных. Обеспечивается это за счет того, что каждый не квитирующий прием данных адресат данных через транзистор с открытым коллектором возвращает напряжение на шине на низкий уровень (Ь-уровень). Квитирующие же прием данных адресаты не управляют транзистором с открытым коллектором и не создают тем самым нагрузки на шине. В случае квитирования приема данных всеми адресатами на шине отсутствует нагрузка, и на ней через нагрузочный рези стор (так называемый резистор, утягивающий вверх) устанавливается Н-уровень.
2.3.8. Блок квитирования состояния
ЭПМ может посылать квитирующие сигналы о своем рабочем состоянии своему загрузочному логическому элементу, обозначаемому ниже как БЗП (см. ΌΕ 4416881 А1). Такой загрузочный логический элемент конфигурирует ПМ, и для проведения надлежащего реконфигурирования ему необходима информация о состоянии отдельных ЭПМ. Такую информацию предоставляет блок квитирования состояния. Этот блок передает в зависимости от записи в функциональном регистре Ф-РЕГБЗП либо 3 младших разряда результата из регистра результатов Р-РЕГсдв (для передачи вычисленных значений в БЗП), либо сигналы переносА_меньше_В и А_равно_В-0_детектирован на 3-разрядную шину состояния. С целью сделать возможной передачу сигналов, поступающих от нескольких ЭПМ, для соединения драйверов на транзисторах с открытым коллектором используют простую технологию монтажного ИЛИ. Для того, чтобы реконфигурирование ЭПМ начиналось лишь после квитирования приема данных адресатом, сигналы до их поступления на драйверы на транзисторах с открытым коллектором можно предварительно подавать в схему с фиксацией состояния (триггер-защелку), разрешающую передачу сигналов лишь после поступления сигнала гАСК. Шину состояний контролирует загрузочный логический элемент БЗП, срабатывающий в процессе выполнения и реконфигурирования программы в ответ на поступающие по шине сигналы состояния.
2.3.9. Блок питания
ЭПМ имеет режим энергосбережения (так называемый неактивный режим), который устанавливается так же, как и аналогичная функция РАЛУ в функциональном регистре Ф-РЕГБЗП. Для этой цели существует бит, запускающий, когда он установлен на 1, неактивный режим. При этом можно либо задать на тактовой шине ЭПМ постоянный уровень логического 0 или логической 1, либо с помощью транзистора отключать напряжение питания ЭПМ. Функциональный регистр Ф-РЕГБЗП в ЭПМ постоянно находится под напряжением и его отключить невозможно. Проанализировав информацию, хранящуюся в функциональном регистре Ф-РЕГБЗП, области (вентили) ЭПМ, не задействованные в выполнении соответствующей функции, можно отключить. Такое отключение осуществляется транзистором, отключающим указанные области от источника напряжения. Во избежание возникновения нежелательных помех на выходах указанных участков предусмотрены согласующие/нагрузочные (утягивающие вниз/утягивающие вверх) резисторы.
Дополнительно в рамках режима одноразового срабатывания, управление которым осу11 ществляет блок синхронизации, можно использовать режим энергосбережения. В этом режиме происходит отключение от напряжения питания всех компонентов ЭПМ, за исключением регистров Ф-, М-РЕГБЗП и блока синхронизации. Лишь после того, как блок синхронизации зафиксирует поступление сигнала одноразовое срабатывание, блок питания подключит все компоненты ЭПМ к напряжению питания. Блок синхронизации задерживает тактовый сигнал до тех пор, пока все вновь подключенные компоненты не придут в рабочее состояние.
2.3.10. Регистры
Регистры Ф-РЕГБЗП и М-РЕГБЗП соединены с шиной загрузочного логического элемента (т.е. с шиной БЗП). Адреса посылаемых БЗП пакетов данных дешифруются в компараторе. При идентификации адреса ЭПМ данные сохраняются в регистрах. Шина БЗП имеет следующую организацию:
АХ7..0: Х-адрес матрицы Χ/Υ ΑΥ7..0: Υ-адрес матрицы Χ/Υ
К8: выбор регистра (Кед151ег 8е1ес1): при наличии логического 0 выбирается регистр ФРЕГБЗП, а при наличии логической 1 выбирается регистр М-РЕГБЗП
ΑΕΝ: разрешение выборки адреса (Аббгезз ЕпаЫе): на шину поступил достоверный адрес; дешифровка адресов должна происходить до тех пор, пока сигнал ΑΕΝ равен логическому 0, при этом в течение всего времени доступа к шине, т. е. и во время передачи данных, уровень сигнала ΑΕΝ равен логическому 0
Ό23..00: данные
ΌΕΝ: разрешение выборки данных (Эа1а ЕпаЫе): на шину поступили достоверные данные; передача данных в регистр должна происходить по фронту сигнала ΌΕΝ
ΟΕΝ: разрешение вывода (Ои1ри1 ΕιιαόΚ): БЗП считывает достоверные данные из регистров РЕГБЗП
2.3.11. Конфигурация функционального регистра Ф-РЕГБЗП
1. Конфигурация регистра при доступе в режиме записи
Р11 Р10..9 Р8 Р8 Р5 Р4..0
Останов Квитирование состояния Неактивный режим Одноразовое срабатывание Энергосбережение Операция РАЛУ
Значения отдельных битов:
Функция Состояние Описание
Останов 0 Обычный режим работы
1 Приостановка выполнения операций по окончании текущего цикла без квитирования операндов
Квитирование состояния 00 Отсутствие квитирования, шина открыта
01 Данные Э2..0 на шине
10 Сигналы перенос- А меньше В, А_равно В0 детектирован на шине
11 Недопустимое состояние
Неактивный режим 0 Отсутствие операций, обесточенное состояние
1 Обычный режим работы, наличие напряжения
Одноразовое срабатывание 00 Обычный режим
01 Одноразовое срабатывание для οΚΏΥ1
10 Одноразовое срабатывание для οΚΏΥ2
11 Одноразовое срабатывание для (гАСКИ И гАСК1)
Энергосбережение 0 Отсутствие режима энергосбережения
1 Режим энергосбережения в сочетании с режимом одноразового срабатывания
Операция РАЛУ 00000 Отсутствие операций (ΝΟΡ)
00001
Операция в зависимости от конструктивного выполнения РАЛУ
11111
Состоянию сброса во всех битах соответствует 0.
2. Конфигурация регистров при доступе в режиме чтения
Р11 реконфигурирование
Значения отдельных битов:
Функция Состояние Описание
Реконфигурирование 0 Реконфигурирование невозможно
1 Реконфигурирование возможно
Состоянию сброса во всех битах соответствует 0.
Конфигурация регистра М-РЕГБЗП:
М23..18 М17..12 М11..06 М05..00
Старший байт результата Младший байт результата Операнд 1 Операнд 0
Значения М(п + 5)..п = 000000, где пе {0,6,12,18}, означают, что мультиплексоры/переключатели разомкнуты и не имеют контакта с шиной. Может оказаться целесообразным блокировать (запирать) регистр МРЕГБЗП по сигналу реконфигурирование, т.е. при поступлении сигнала реконфигурирование сразу же отключать ЭПМ от всех шинных систем.
Состоянию сброса во всех битах соответствует 0.
3. Резюме
Сокращение объема конфигурационных данных до емкости функционального регистра Ф-РЕГБЗП позволяет по сравнению с известными технологиями, прежде всего с технологией ПВМ, упростить и ускорить процесс конфигурирования и реконфигурирования функции процессорного элемента процессорной матрицы. Инструкции по организации сети операционного устройства вводят в регистр М-РЕГБЗП, в то время как при использовании обычных технологий требуется использовать большое количество отдельных, не связанных друг с другом конфигурационных битов. Четкая структура регистров упрощает весь процесс (ре-)конфигурирования.
Под размещение выполненного непосредственно в виде операционного устройства ЭПМ требуется меньше места, чем при использовании обычных технологий, реализующих операционные устройства на основе большого количества элементарных логических схем. Одновременно сокращаются задержки в прохождении сигналов и соответственно достигается повышение тактовой частоты.
Функцию широковещания обеспечивает блок шинного мультиплексирования, при этом квитирование происходит автоматически. Благодаря входным и выходным регистрам (О-РЕГ, Р-РЕГ) обеспечивается практически не зависящая от времени пересылка данных. Поскольку каждый отдельный ЭПМ является практически автономным элементом, не зависящим от других элементов, значительно упрощается конфигурирование и реконфигурирование за счет подключения каждого ЭПМ ко всей системе по развязывающей схеме через регистры О-РЕГ и Р-РЕГ. Обратная связь с загрузочным логическим элементом (БЗП), а также взаимодействие функций/сигналов ОСТАНОВ и реконфигурирование позволяют эффективно управлять (ре-)конфигурированием.
Кроме того, реализованы функции энергосбережения, которые, частично автоматически (в режиме одноразового срабатывания), обеспечивают снижение потребляемой мощности.
Предлагаемая структура ЭПМ может быть реализована в архитектуре программируемых вентильных матриц ПВМ с целью повышения эффективности их работы. Такое техническое решение позволяет значительно повысить скорость выполнения арифметических операций.
4. Краткое описание чертежей
Ниже изобретение более подробно поясняется со ссылкой на прилагаемые чертежи, на которых показано:
на фиг. 1 - структура процессорной матрицы с загрузочным логическим элементом (БЗП), образованной несколькими процессорными элементами, при этом соединения с системами ввода/вывода данных или запоминающими устройствами не показаны;
на фиг. 2 - структура процессорного элемента процессорной матрицы (ЭПМ);
на фиг. 3 - структура регистров Ф-РЕГБЗП и М-РЕГБЗП;
на фиг. 4 - структура регистра операнда О-РЕГ;
на фиг. 5 - структура регистра результата
Р-РЕГсдв с функцией сдвига вправо;
на фиг. 6 - структура регистра результата
Р-РЕГсдв с многорегистровой схемой циклического сдвига влево/вправо на 1-2 разряда;
на фиг. 7 - структура мультиплексора Р2ОМЛП, а также вариант реализации мультиплексора МЛП по технологии передающего вентильного элемента;
на фиг. 8 - схема тактовой синхронизации, задержки тактовых сигналов и синхронизирующие сигналы;
на фиг. 9 - схема, поясняющая принцип работы блока синхронизации;
на фиг. 10 - структура блока питания;
на фиг. 11 - структура блока синхронизации;
на фиг. 12 - структура блока шинного мультиплексирования;
на фиг. 13 - структура мультиплексора ОМЛП, ограниченная 4 шинными системами;
на фиг. 14 - структура вентиля Р-ВЕНТИЛЯ, ограниченная 4 шинными системами;
на фиг. 15 - структура блока квитирования состояния;
на фиг. 16 - схема, поясняющая принцип работы в режимах одноразового срабатывания и одноразового срабатывания/энергосбережения;
на фиг. 17 - вариант выполнения ЭПМ;
на фиг. 18 - структура ЭПМ, у которого связь между отдельными функциями осуществляется по шинной системе;
на фиг. 19 - схема, поясняющая принцип работы конфигурационного конечного автомата;
на фиг. 20 - схема, поясняющая принцип работы циклического конечного автомата; и на фиг. 21 - схема, поясняющая циклическую обработку данных конфигурационными регистрами.
4.1. Подробное описание чертежей
На фиг. 1 в упрощенном виде показана структура процессора согласно ΌΕ 4416881 А1. На схеме показан также блок загрузки программ (БЗП) (0101) и его шинная система (0102). Отдельные процессорные элементы (ЭПМ) (0103) расположены в виде матрицы, образуя соответствующую процессорную матрицу. На чертеже также схематично показана сформированная в кристалле шинная система (0104).
На фиг. 2 схематично показано устройство ЭПМ. Со сформированной в кристалле шинной системой (0201) соединен блок шинного мультиплексирования (ШМ-блок) (0202), последовательно подключающий выбранные регистром М-РЕГБЗП (0203) шины к регистру О-РЕГсдв (0204) для передачи операнда 1 и к регистру ОРЕГ (0205) для передачи операнда 2. На информационную шину в контуре передачи операнда 2 через мультиплексор Р2О-МЛП (0206) выборочно подается результат, временно хранящийся в регистре Р-РЕГсдв (0207). Данные из регистра О-РЕГсдв (0204) и мультиплексора Р2ОМЛП (0206) обрабатываются в РАЛУ (0208). Обратную сигнализацию (квитирование) на БЗП осуществляет блок квитирования состояния (0209). Шина (0210) БЗП соединена с регистрами Ф-РЕГБЗП (0211) и М-РЕГБЗП (0203), а также с блоком квитирования состояния (0209).
По этой шине осуществляются конфигурирование и контроль ЭПМ. Функциональный регистр Ф-РЕГБЗП содержит все функциональные конфигурационные данные, а регистр М-РЕГБЗП содержит сетевую информацию ЭПМ. Блок синхронизации (0212) управляет при обмене данными взаимодействием между источниками данных, адресатами данных и процессорным элементом. Конечный автомат (0213) управляет всеми внутренними вычислительными процессами в ЭПМ. Блок питания (0214) регулирует подачу электропитания и обеспечивает снижение потребления электроэнергии.
На схеме по фиг. 3 поясняется принцип работы регистров М-РЕГБЗП и Ф-РЕГБЗП. При поступлении сигнала ΑΕΝ (Лббте88 ЕиаЫе) о получении достоверного адреса для передачи данных компаратор (0301) сравнивает адреса АХ и ΑΥ на шине (0308) БЗП с адресом ЭПМ. При этом каждый ЭПМ имеет свой однозначно определенный адрес, состоящий из номера его столбца и строки в процессорной матрице (ПМ). При поступлении сигнала ΌΕΝ (Эа1а ЕиаЫе), указывающего на передачу данных, по сигналу КБ (КещЧег 8е1ее1) происходит выбор регистра М-РЕГБЗП (0302) либо регистра Ф-РЕГБЗП (0303). Данные сохраняются в соответствующем регистре при нарастании фронта сигнала ΌΕΝ. Регистры выполнены в виде Ό-триггеров (0304). Весь процесс поясняется на временной диаграмме (0305). При обращении к функциональному регистру Ф-РЕГБЗП в режиме чтения блок синхронизации выдает лишь через вентиль (0306) сигнал реконфигурирование на шину БЗП. Разрешение дается на основании выполнения операции логического И над результатом, выдаваемым компаратором (0301), и сигналом ΟΕΝ.
На фиг. 4а показана схема регистра операнда Ο-РЕГ. На фиг. 4б поясняется устройство регистра О-РЕГ, выполненного на Ό-триггерах. На фиг. 4в представлена временная диаграмма. Тактовые сигналы генерирует синхронизирующий конечный автомат.
На фиг. 5а показана схема сдвигового регистра операнда О-РЕГсдв. На фиг. 5б поясняется устройство регистра О-РЕГсдв, выполненного на Ό-триггерах (0501). Вентили И (0502) и вентиль ИЛИ (0503) образуют через инвертор (0504) мультиплексор (0506), управление которым осуществляется сигналом режим, характеризующим режим работы, и который либо направляет поступающие данные на вход Όтриггера (0501), либо подает данные с выхода Ό-триггера, сдвинутые на один разряд, на его вход. Вентиль И (0505) является необязательным, поскольку на его входе постоянно присутствует логический 0. Этот вентиль изображен на чертеже лишь для наглядности. На фиг. 5в представлена временная диаграмма, поясняющая зависимость сигналов от сигнала, характеризующего режим работы (сигнала режим).
Тактовые сигналы генерирует синхронизирующий конечный автомат.
На фиг. 6а представлена схема, поясняющая устройство регистра временного хранения результата Р-РЕГсдв. Перед регистром (0601) находится мультиплексор (0602), который либо направляет входные данные в этот регистр (0601), либо подает данные с выхода регистра (0601) в сдвинутом виде на его вход. Формируемые синхронизирующим конечным автоматом тактовые сигналы поступают в регистр со сдвигом на полтакта. На фиг. 6б показана схема на уровне вентилей. Через дешифратор (0603) сигналы режимов 0-2 переключают мультиплексор (0606), состоящий из вентилей И и расположенного за ними вентиля ИЛИ. При этом вентили (0605 и др.), обозначенные штриховыми линиями, показаны на схеме лишь для наглядности. Они не выполняют никаких функций, поскольку сигнал на входе постоянно установлен на низкий уровень. Мультиплексор в состоянии, когда битовая комбинация, определяемая сигналами режим0..2, представляет собой 010, направляет входной сигнал на регистры (0607). В состояниях с определяемыми сигналами режим0..2 битовыми комбинациями от 000 до 001 выходные значения регистров (0607) со сдвигом влево, а в состояниях с определяемыми сигналами режим0..2 битовыми комбинациями от 011 до 100 со сдвигом вправо на один, соответственно на два разряда поступают на входы регистров. Зависимость функции сдвига от состояния, определяемого режимами 0-2, поясняется на временной диаграмме по фиг. 6в.
На фиг. 7а показано устройство мультиплексора Р2О-МЛП, передающего в РАЛУ в зависимости от сигнала режим операнды или результат. При этом на схеме по фиг. 7а этот мультиплексор показан в обычной конфигурации, а на фиг. 7б показан его более компактный и экономичный по потребляемой мощности вариант, полученный благодаря использованию передающих вентильных элементов (0701) с КМОП-структурой. Все представленные в настоящем описании мультиплексоры могут быть выполнены на передающих вентильных элементах.
Вентиль, как и мультиплексор, может быть выполнен на передающих вентильных элементах, однако направление обмена данными в этом случае будет прямо противоположным.
На фиг. 8 показана диаграмма, поясняющая зависимость между внутренними тактовыми сигналами (СЬК) в ЭПМ и происходящими в нем процессами. При нарастании фронта (0801) тактового сигнала операнды сохраняются в регистре О-РЕГ. При высоком уровне сигнала (0802) ЭПМ осуществляет обработку данных (ДЭПМ = фаза обработки). К такой обработке относится обмен данными между регистрами ОРЕГ и регистром Р-РЕГ. По срезу сигнала (0803) результат сохраняется в регистре Р-РЕГ. Низкий уровень сигнала (0804) используют для распределения результатов по шинной системе, включая ШМ-блок (Дсети = шинная фаза). Временная последовательность формируемых синхронизирующим конечным автоматом сигналов (оРЭУ и оАСК, τΚΌΥ и гАСК) показана на временной диаграмме.
На фиг. 9 показана схема последовательности операций блока синхронизации. Конечный автомат имеет два фиксированных состояния: ДАННЫЕ (0901) и РЕЗУЛЬТАТ (0902). Установка в состояние ДАННЫЕ синхронизируется фронтом тактового сигнала, а в состояние РЕЗУЛЬТАТ - его срезом. При этом в каждом случае выполняется анализ или оценка состояния входных параметров и в зависимости от полученного результата (по критерию данет) осуществляется переход к ветви ДА (0903/0904) либо к ветви НЕТ (0905/0906). Если в блоке ветвления ДАННЫЕ будет установлено, что операнды не готовы, происходит переход к ветви НЕТ. В этом случае на последующих шагах не выполняются никакие операции, пока конечный автомат не вернется в состояние ДАННЫЕ и не произведет повторный анализ входных параметров. При наличии же операндов, на что указывает сигнал οΚΌΥ, эти операнды сохраняются в регистре О-РЕГ (0907). Затем производится обработка (0908) операндов с одновременным анализом (0909) того, выполняется ли последний цикл многоцикловой операции (последовательные операции, требующие на их выполнение более одного тактового цикла) или выполняется одноцикловая операция. В этих случаях операнды квитируют (0910) сигналом оАСК. По срезу сигнала синхронизируется установка в состояние РЕЗУЛЬТАТ. При этом проверяют (шаг 0911), установлен ли флаг Есть результат. Этот флаг всегда устанавливается (0912) в том случае, когда сигнал τΡΌΥ указывает на наличие окончательного результата. Переход к ветви ДА (0904) происходит в двух следующих случаях:
1. предыдущий результат отсутствует (флаг Есть результат имеет значение ложно),
2. предыдущий результат присутствует (флаг Есть результат имеет значение истинно) и этот результат квитирован сигналом гАСК; в этом (и только в этом) случае в состоянии РЕЗУЛЬТАТ (0902) происходит сброс (0913) результата.
В остальных случаях происходит переход к ветви НЕТ (0906), и операции не выполняются до тех пор, пока конечный автомат не вернется в состояние РЕЗУЛЬТАТ (0902). При переходе к ветви ДА (0904) результат сохраняется (0914) в выходном регистре Р-РЕГсдв. Затем проводится анализ, выполнялся ли последний цикл многоцикловой операции (0915) (ср. 0909) или же выполнялась одноцикловая операция, и при принятии положительного ре шения (ветвь ДА) сигнал гРЭУ укажет (0916) на наличие результата. После этого конечный автомат возвращается в состояние ДАННЫЕ (0901). Информацию о том, выполняется ли последний цикл операции, соответственно одноцикловая операция, можно получить с помощью сигнала ОКОНЧАНИЕ (0916) по запросу со стороны конечного автомата. Этот сигнал выдается при выполнении последнего, соответственно единственного цикла. О текущем состоянии блока синхронизации конечному автомату сигнализирует сигнал ВЫПОЛНЕНИЕ (0917). Сигнал ВЫПОЛНЕНИЕ присутствует при выполнении операции и отсутствует в остальных случаях. Механизм ввода в функциональный регистр Ф-РЕГБЗП команды ОСТАНОВ и формирования на его основе сигнала реконфигурирование на схеме по фиг. 9 не показан, поскольку он является обычным процессом, представленным в описании блока синхронизации.
На фиг. 10 показана принципиальная схема блока питания. Функциональный регистр ФРЕГБЗП выдает сигнал неактивный режим на транзистор или транзисторный каскад (1001), управляющий электропитанием всех отключаемых функций ячейки. Блок синхронизации выдает сигнал одноразовое_срабатывание_энергосбережение (см. фиг. 16), разрешающий подачу электропитания через транзистор или транзисторный каскад (1002) к остальным, неотключаемым функциям ячейки. Исходя из фактически задействованных функций ячейки, транзисторы или транзисторные каскады (1003) отключают неиспользуемые функции (режим пониженного потребления электроэнергии). Очевидно, что для обеспечения надлежащего питания и соблюдения условий электромагнитной совместимости необходимо принимать и другие соответствующие меры, например, предусматривать конденсаторы и т.п.
На фиг. 11 поясняется включение в данную концепцию показанного на фиг. 9 конечного автомата. Через блок шинного мультиплексирования (ШМ-блок) (1101) сигналы оКЭУ(1/2) и гАСК (в упрощенном представлении: фактически существуют сигналы тАСКй и гАСК1, гАСК = гАСК1 & тАСКй) подаются на триггерызащелки (1102), управляемые общими тактовыми сигналами ССЬК. При этом триггерызащелки включены в схему таким образом, что при низком уровне тактового сигнала ССЬК (шинная фаза) они пропускают сигналы (прозрачны), а при высоком уровне (фаза обработки) фиксируют требуемое состояние (защелкнуты). С выходов триггеров-защелок выдаются сигналы на синхронизирующий конечный автомат (1103). Сигнал гРЭУ (в упрощенном представлении: фактически существуют сигналы гРЭУ11 и гРЭУ1. которые полностью идентичны, но передаются различным адресатам) от КА (1103) через вентиль поступает на шину. Сигна19 лы оАСК(1/2) от КА (1103) после инверсии в ШМ-блоке (1101) поступают во вновь инвертирующие их драйверы (1104) шины на транзисторах с открытым коллектором. Резисторы (1105) утягивают потенциал на шине вверх на высокий уровень. При этом включение в схему ШМ-блока обеспечивает выполнение следующих функций:
1. При отсутствии управления соответствующей шиной со стороны ШМ-блока к базе транзисторов (1104) приложено напряжение низкого уровня, и тем самым нагрузка на шине отсутствует.
2. Если ШМ-блок управляет соответствующей шиной, а сигнал не квитируется, к базе транзисторов (1104) приложено напряжение высокого уровня. Это означает, что потенциал на шине утягивается на низкий уровень. При широковещательной рассылке результата нескольким адресатам данных все ЭПМ, еще не квитировавшие получение данных, содержащих результат, и требующие цикла ожидания, утягивают потенциал на шине на низкий уровень.
3. Если ШМ-блок управляет соответствующей шиной и сигнал квитируется, к базе транзисторов (1104) приложено напряжение низкого уровня, что означает отсутствие нагрузки на шине. При широковещательной рассылке результата нескольким адресатам данных ни один ЭПМ, квитировавший получение данных, содержащих результат, и не требующий цикла ожидания, не создает на шине нагрузки.
Поскольку напряжение на шине в основном ее состоянии устанавливается на высокий уровень, что соответствует квитированию, указанное во втором случае отсутствие квитирования преодолевает квитирование, утягивая потенциал на шине на низкий уровень. При этом напряжение на шине устанавливается на высокий уровень, т. е. в состояние квитирования, лишь после квитирования получения данных всеми ЭПМ. Таким образом реализуется схема монтажного И. Синхронизирующий конечный автомат выдает сигнал ВЫПОЛНЕНИЕ (1107) на конечный автомат (1106), запуская его этим сигналом. Если конечный автомат выполняет последний, соответственно единственный цикл обработки данных, то он сигнализирует об этом на синхронизирующий конечный автомат, выдавая сигнал ОКОНЧАНИЕ (1108). По этому сигналу ОКОНЧАНИЕ соответствующие блоки обработки распознают выполнение последнего цикла (0907, 0915). Конечный автомат синхронизируется внутренними тактовыми сигналами СЬК процессорного элемента (ЭПМ).
На фиг. 12 показана структура блока шинного мультиплексирования (ШМ-блока). На основании записей в регистре М-РЕГБЗП мультиплексоры (1201, 1202) передают операнды с внутренней шины (1203) в регистры О-РЕГ. Таким же образом вентили (1204, 1205) передают младшие и старшие байты результата на шину.
Мультиплексор 1206 передает сигналы οΚΌΥ(1/2) в зависимости от состояния мультиплексоров 1201 и 1202 и сигналы гАСК в зависимости от состояния вентилей 1204 и 1205 с шины на ЭПМ. При этом сигналы гАСК обоих адресатов данных пропускают через схему И. При наличии лишь одного адресата данных мультиплексор подключают таким образом, чтобы он вместо отсутствующего сигнала гАСК выдавал в ответ логическую 1. Блок 1207 имеет вентиль для передачи на шину сигналов оАСК(1/2) и τΒΌΥ. При этом сигналы оАСК(1/2) сначала инвертируют, а затем через драйвер (1104) на транзисторе с открытым коллектором подают на шину.
На фиг. 13 поясняется устройство мультиплексора О-МЛП. При этом предусмотрен дешифратор 3x5 (1301), т.е. имеющий 3 входа и 5 выходов, для обработки или анализа сигналов Режим2..0, поступающих из регистра МРЕГБЗП. В схеме мультиплексора имеются вентили И (1302), к которым последовательно подсоединены вентили ИЛИ (1303). Обработанный сигнал, соответствующий определяемой сигналами Режим2..0 битовой комбинации 000, с выхода дешифратора (1301) подается при этом непосредственно в вентиль ИЛИ (1304). В результате, в открытом состоянии, т.е. при отсутствии соединения с шинной системой, обратно всегда подается логическая 1 (ср. сигнал гАСК на фиг. 12). Для упрощения схемы на ней лишь показана шина уменьшенного размера.
На фиг. 14 показана структура РВЕНТИЛЯ. В нем имеется дешифратор 3x4 (1401) для обработки или анализа сигналов Режим2..0, поступающих из регистра М-РЕГБЗП. Обработанный выходной сигнал дешифратора, соответствующий определяемой сигналами режим2..0 битовой комбинации 000, при этом не используется. Тем самым при такой комбинации двоичных разрядов соединение с шиной не устанавливается. Вентили (1402) выполнены либо на вентилях И, либо на передающих вентильных элементах (ср. 0701). При этом для управления нагрузкой шины перед вентилями или после них последовательно включают каскад усиления. Для упрощения схемы на ней лишь показана шина уменьшенного размера.
На фиг. 15 показан блок квитирования состояния. В зависимости от установленного в регистре М-РЕГБЗП состояния мультиплексор (1501) осуществляет передачу либо поступающих от РАЛУ сигналов перенос А_меньше_В, А_равно_В-0_детектирован, либо сигналов Р-РЕГЭ2..0 с выхода регистра РРЕГ. Эти сигналы поступают на каскад (1502) транзисторов с открытым коллектором и передаются на шину БЗП. При этом шина БЗП должна иметь внешние нагрузочные резисторы (1503), расположенные рядом с БЗП. Наличие триггера-защелки (1504) является необязательным. При включении этого триггера в цепь выходных сигналов мультиплексора (1501) эти выходные сигналы будут подаваться на шину (1503) лишь после поступления от адресата данных квитирующего сигнала гАСК, подтверждающего получение данных. Благодаря такому решению сигналы состояния будут указывать на готовность к реконфигурированию лишь после того, как данные также были приняты. В обычном случае этот процесс регулируется взаимодействием сигналов ОСТАНОВ и реконфигурирование в блоке синхронизации, и поэтому наличие триггера-защелки является необязательным. Сигнал гАСК при этом используется в качестве управляющего тактового сигнала для переключения триггера-защелки, при этом, когда гАСК = 1, триггер-защелка прозрачна, а при гАСК = 0 она сохраняет данные.
На фиг. 16 поясняется принцип работы в режиме одноразового срабатывания. Через мультиплексор (1601) сигналы
1. Усс
2. ΟΒΌΥ1
3. ΟΒΌΥ2
4. (οΒΌΥ1 & гАСК) в зависимости от установленного в функциональном регистре Ф-РЕГБЗП состояния разрешают передачу тактовых сигналов ячейки. При этом, если разрешающим сигналом является сигнал Усс, то тактовые сигналы подаются непрерывно (см. на временной диаграмме Обычный режим работы).
В остальных трех режимах подача тактовых сигналов начинается лишь после того, как указанные выше сигналы или их комбинация разрешат такую подачу. Такое разрешение синхронизируется триггером-защелкой (1602) по тактовому сигналу ССЬК с той целью, чтобы не происходило преждевременного прекращения фазы обработки в случае, когда длительность разрешающего сигнала оказывается слишком короткой. При этом триггер-защелка при низком уровне тактового сигнала ССЬК прозрачна, а при высоком уровне сохраняет поступившее на нее значение. Разрешающий сигнал поступает на пару вентилей И (1603 и 1604), которые разрешают подачу тактовых сигналов. Затем инвертор (1605) формирует инвертированный тактовый сигнал 1СЬК, а сигнал СЬК для обеспечения синфазности проходит через элемент (1606) задержки (см. временную диаграмму Режим одноразового срабатывания). При этом задержка тактового сигнала ССЬК создается в двух линиях задержки (1610) в подводящей шине, проходящей к вентилю И (1604), с целью обеспечить синфазность с сигналом ССЬК, поступившим на вентиль И (1603) с задержкой от мультиплексора (1608). При переключении ЭПМ в режим энергосбережения напряжение питания ячейки практически полностью отключается. Такое отключение осуществляет вентиль ИЛИ (1611). При включенном режиме энергосбережения, т.е. сигнал энергосбережение = 1, инвертированный сигнал имеет низкий уровень. Если же дополнительно включен и режим одноразового срабатывания, а сигнал на выходе регистра (1602) имеет низкий уровень, то сигнал одноразовое_срабатывание_энергосбережение отключает в блоке питания транзистор, обеспечивающий подачу напряжения питания (ср. фиг. 17). Однако, если сигнал на выходе этого регистра (1602) имеет высокий уровень (или сигнал энергосбережение = 0), то вентиль ИЛИ (1611) включает указанный транзистор, обеспечивающий подачу напряжения питания. Функционирование такой схемы поясняется в следующей таблице:
Уровень сигнала энергосбержение Уровень сигнала на триггере - защелке (1602) Напряжение Примечание
Низкий X Вкл.
Высокий Низкий Выкл. Только если установлен режим одноразового срабатывания!
Высокий Высокий Вкл.
При включении напряжения питания должно пройти определенное время, прежде чем ячейка придет в полностью рабочее состояние. С той целью, чтобы она могла нормально работать даже несмотря на это, сигналы должны поступать с соответствующей задержкой. С этой целью тактовый сигнал ССЬК пропускают по линии задержки (1607). На основании поступающего из функционального регистра ФРЕГБЗП сигнала энергосбержение мультиплексор (1608) определяет, направлять ли в ячейку тактовые сигналы без задержки или с задержкой. При этом задержке на время ДВключения_питания (время задержки, обусловленное включением напряжения питания и перехода в рабочее состояние) подвергаются лишь неинвертированные тактовые сигналы, а инвертированные тактовые сигналы подаются без задержки. Благодаря этому окончательный результат выдается синхронно с остальными функциями микросхемы. Тем самым полезное время обработки сокращается на ДОбработки. Максимальная тактовая частота микросхемы зависит, таким образом, от суммы ДВключения_питания + ДОбработки (см. временную диаграмму Режим одноразового срабатывания с режимом энергосбережения).
На фиг. 17 показан пример выполнения процессорного элемента (ЭПМ). При этом не показаны ШМ-блок, блок питания, блок квитирования состояния, шина БЗП и регистр МРЕГБЗП.
ЭПМ имеет три входных регистра оРЕГ1 (1701), оРЕГ2 (1702), оРЕГ3 (1703) для обрабатываемых данных. Данные в эти входные регистры поступают через ШМ-блок от предыдущих
ЭПМ. Все эти входные регистры являются регистрами без функции сдвига.
Функциональные регистры Ф-РЕГБЗП (1704, 1705, 1706) определяют большое количество конфигураций ЭПМ. Загрузку этих регистров осуществляет загрузочный логический элемент (БЗП) по шине БЗП. В каждом из этих регистров хранится по одной выбранной мультиплексором (1723) конфигурации. Работой мультиплексора (1723) управляет регистр (1724). Данные или запускающие импульсы от предыдущего ЭПМ подаются в регистр (1724) блоком шинного мультиплексирования (ШМ-блоком). Рассматриваемый ЭПМ отличается от ЭПМ, от которых во входные регистры поступают данные. Однако, как очевидно, можно также использовать большее или меньшее количество функциональных регистров Ф-РЕГБЗП.
Третий входной регистр оРЕГЗ (1703) выдает операнд для операции умножениясложения. При этом умножитель (1709) перемножает содержимое регистра оРЕП (1701) с содержимым регистра оРЕГ2 (1702), а затем сумматор/компаратор (1708) прибавляет к полученному результату содержимое регистра оРЕГЗ (1703), при этом сумматор/компаратор имеет такую конфигурацию, что он выполняет сложение. При необходимости выполнить операцию умножения в регистр оРЕГЗ (1703) загружается значение О. При необходимости выполнить только операцию сложения функциональный регистр Ф-РЕГБЗП переключает мультиплексор (1711). В результате, значение из регистра оРЕП (1701) поступает непосредственно в сумматор/компаратор (1718). Вторая функция сумматора/компаратора (1718) состоит в выборке значений из регистров оРЕГ1 (1701) и оРЕГ3 (1703) и их сравнении между собой. Выходные сигналы перенос-А_меньше_В и А_равно_В-0_детектирован (1719) указывают на то, являются ли оба этих значения одинаковыми или же значение из регистра оРЕГ3 (1703) больше или меньше значения из регистра оРЕГ1 (1701).
Кроме того, в ЭПМ предусмотрены также устройства для выполнения других функций, такие как сдвиговый регистр (1712), делитель (1713), логические элементы (1714) типа И, ИЛИ, НЕ, а также счетчик (1715). Счетчик (1715) генерирует запускающий импульс (1720), как только он досчитает от заданного значения до нуля. В счетчик (1715) загружается непосредственно то же значение, которое поступает и в регистр оРЕГ3 (1703). Возможно использование и других счетчиков, как, например, суммирующие счетчики, осуществляющие подсчет в прямом направлении от нуля до заданного значения, а затем генерирующие запускающий импульс.
Полученные в функциональных устройствах результаты передаются далее мультиплексором (1716) на оба выходных регистра гРЕГ1 (1710) и гРЕГ2 (1717), соединенных с ШМблоком и передающих тем самым данные на последующие ЭПМ. Управляет этим процессом блок синхронизации (1708), соединенный с триггерной логической схемой (1707). Кроме того, он обменивается с конфигурационным конечным автоматом управляющими сигналами, обеспечивающими корректное протекание процесса при изменении мультиплексором (1723) конфигурации. Триггерная логическая схема (1707) соединена с функциональным регистром Ф-РЕГБЗП и обрабатывает поступающие на ее вход сигналы (1722) на основании хранящейся в функциональном регистре ФРЕГБЗП конфигурации. Такими входными сигналами являются сигнал реконфигурирование, общий запускающий сигнал, а также квитирующие сигналы οΡΌΥ и гАСК. В зависимости от конфигурации триггерная логическая схема (1707) передает квитирующие сигналы далее в блок синхронизации (1708), который в свою очередь генерирует разрешающие сигналы для входных и выходных регистров и для счетчика. Кроме того, блок синхронизации (1708) генерирует квитирующие выходные сигналы оАСК и τΚΌΥ, передаваемые им далее в триггерную логическую схему (1707). В зависимости от конфигурации сигналы (1719) или запускающий импульс (1720) счетчика (1720) могут использоваться в качестве общего запускающего сигнала, направляемого в триггерную логическую схему (1707). Генерируемыми на выходе триггерной логической схемы (1707) сигналами (1721) являются сигнал реконфигурирование, квитирующие сигналы οΚΌΥ и гАСК и общий запускающий сигнал, которые в свою очередь поступают в ШМ-блок.
На фиг. 18 показан ЭПМ с тем же набором функций, что и у ЭПМ, описанного в примере по фиг. 17. В этом случае на схеме также не показаны ШМ-блок, блок питания, блок квитирования состояния и регистр М-РЕГБЗП. Процессорный элемент имеет три входных регистра оРЕГ1 (1801), оРЕГ2 (1802), оРЕГ3 (1803), два выходных регистра гРЕГ1 (1804), гРЕГ2 (1802), три функциональных регистра Ф-РЕГБЗП (1813, 1814, 1815), один мультиплексор (1818), один блок синхронизации (1805) и одну триггерную логическую схему (1806). Функциональными устройствами этого элемента являются делитель (1807), умножитель (1817), сумматор/компаратор (1809), логические элементы (1810), сдвиговый регистр (1811) и счетчик (1812). Функции этих отдельных устройств соответствуют описанию по фиг. 17. В ЭПМ можно интегрировать и дополнительные устройства для выполнения, например, тригонометрических функций, степенной функции с дробным показателем (извлечение корня) и показательной (экспоненциальной) функции. То же самое, как очевидно, относится и к показанному на фиг. 17 ЭПМ. Отдельные функции могут быть реализованы с помощью устройств, выполняющих операции над целыми числами или операции с плавающей точкой. В отличие от ЭПМ по фиг. 17 в данном случае отдельные функциональные устройства связаны шинной системой (1816), что позволяет комбинировать друг с другом отдельные функции в произвольной последовательности. Схему их соединения определяет заложенная в функциональном регистре Ф-РЕГБЗП конфигурация. Шинная система (1816) может иметь различную структуру или организацию. Так, например, возможно использование одной или нескольких сегментированных шин, сегменты которых соединяют по две взаимно связанных функции, или использование определенного количества сквозных шин, соединяющих друг с другом по два функциональных устройства. Кроме того, можно предусмотреть возможность посылки отдельными функциональными устройствами и регистрами адреса назначения, обеспечивающего установление связи.
На фиг. 19 показан конфигурационный конечный автомат, управляющий конфигурационными регистрами. Вначале этот конфигурационный конечный автомат находится в холостом режиме (1901). Из этого режима он выходит лишь по поступлении от конфигурируемого ЭПМ сигнала гКЭУ, по которому выбирается заданный конфигурационный регистр. После этого конфигурационный конечный автомат переходит в режим останова (1902) и посылает на блок синхронизации ЭПМ сигнал ОСТАНОВ. По получении этого сигнала ЭПМ заканчивает выполнение своих операций в ближайший возможный момент времени и посылает на конфигурационный конечный автомат квитирующий сигнал, подтверждающий получение сигнала ОСТАНОВ. Конечный автомат при этом переходит в режим перезагрузки (1903) и направляет разрешающий сигнал в регистр конфигурируемого ЭПМ. Затем конфигурационный конечный автомат переходит в режим перезапуска (1904) и посылает сигнал ПУСК на блок синхронизации, который возобновляет обработку данных. Одновременно конфигурационный конечный автомат посылает сигнал гАСК в конфигурируемый ЭПМ. В завершение, конфигурационный конечный автомат снова переходит в холостой режим (1901).
На фиг. 20 показан конечный автомат для автоматического выполнения процессов по заданию различных конфигураций ЭПМ, называемый ниже циклическим конечным автоматом. Из-за наличия нескольких функциональных регистров Ф-РЕГБЗП в определенных случаях может оказаться целесообразным сначала последовательно выполнять несколько операций и лишь затем передавать данные, а также запускающие и квитирующие сигналы дальше на следующий ЭПМ.
Результат, полученный при выполнении отдельных операций, по уже описанной выше цепи обратной связи подается выходным регистром гРЕГ процессорного элемента обратно на входные регистры. Этим процессом может управлять внешний сигнал останова цикла (сигнал ОСТАНОВ ЦИКЛА) или внутренний счетчик. Вначале циклический конечный автомат находится в холостом режиме (2001). В этом холостом режиме (2001) циклический конечный автомат выдает на счетчик сигнал сброса. Такой счетчик служит для выбора функционального регистра Ф-РЕГБЗП. После поступления сигнала гКОУ от предыдущего ЭПМ циклический конечный автомат переходит в режим конфигурирования (2002). При этом он генерирует квитирующие сигналы для ЭПМ и контрольные сигналы для конфигурационного конечного автомата. Кроме того, формируется разрешающий сигнал для счетчика, значение в котором увеличивается на одну единицу. Если же на циклический конечный автомат не поступает сигнал останова цикла либо если внутренний счетчик ЭПМ еще не достиг своего конечного значения, то этот циклический конечный автомат остается в режиме конфигурирования (2002), а описанный выше процесс повторяется. В случае же поступления сигнала останова цикла или по достижении внутренним счетчиком ЭПМ конечного значения конечный автомат возвращается в холостой режим (2001), а сигнал гКЭУ подается на следующий ЭПМ.
На фиг. 21 показана часть процессорного элемента, необходимая для последовательного выполнения процессов по заданию хранящихся в функциональных регистрах Ф-РЕГБЗП конфигураций. Данные в эти регистры Ф-РЕГБЗП (2104) поступают от загрузочного логического элемента (БЗП) (2107), и эти регистры несколько модифицированы по сравнению с описанными выше вариантами. В каждом функциональном регистре Ф-РЕГБЗП имеется дополнительный двоичный разряд, так называемый бит цикла (2106). Этот бит цикла возвращается в описанный выше на схеме по фиг. 20 циклический конечный автомат (2101) по шине (2112) и служит в последнем в качестве сигнала останова цикла, т.е. при наличии этого бита цикла (2106) циклический процесс завершается, а в остальных случаях он продолжается до тех пор, пока не будет выдан этот бит цикла или пока описанный на схеме по фиг. 20 внутренний счетчик этого циклического конечного автомата (2101) не достигнет своего конечного значения. Циклический конечный автомат (2101) управляет счетчиком (2102), значение которого является величиной, управляющей выбором функционального регистра Ф-РЕГБЗП (2104) мультиплексором (2105). Контрольные сигналы конфигурационного конечного автомата и квитирующие сигналы от ЭПМ передаются по шине (2113). Конфигурационные данные функциональных регистров Ф-РЕГБЗП подаются далее по шине (2108) в функциональные устройства процессорного элемента. На счетчик (2102) поступает разрешающий сигнал (2110), по кото27 рому значение этого счетчика (2102) увеличивается на единицу. Кроме того, сразу же по окончании циклического процесса циклический конечный автомат (2101) выдает на счетчик сигнал сброса (2111). Наличие мультиплексора (2103) позволяет осуществлять выбор в ЭПМ между циклическим режимом и обычным режимом работы. При обычном режиме работы мультиплексор (2103) передает дальше в мультиплексор (2105) элемент данных (2109) для выбора функционального регистра Ф-РЕГБЗП (2104).
Определение понятий
А_равно_В -0_детектирован: генерируемый РАЛУ сигнал, который при выполнении арифметических операций указывает, что результат равен нулю. При выполнении операций сравнения выдается указание, что операнд А равен операнду В.
АЛУ: арифметико-логическое устройство. Представляет собой основное или типовое устройство обработки данных. Это устройство может выполнять арифметические операции, такие как сложение, вычитание, а при определенных условиях - и умножение, деление, разложение в ряд и т.д. Это устройство может быть выполнено в виде устройства для выполнения вычислений с целыми числами или вычислений с плавающей точкой. Равным образом подобное устройство позволяет выполнять логические операции, такие как операция логической конъюнкции, операция логической дизъюнкции, а также операции сравнения.
Блок шинного мультиплексирования (ШМблок): блок для ввода данных в шинные системы вне ЭПМ. Подача сигналов происходит через мультиплексоры для вводов данных и через вентили для выводов данных. Каскад драйверов шин квитирующего сигнала оАСК выполнен в виде драйверов шины с открытым коллектором. Управление БШМ для ввода данных осуществляет регистр М-РЕГБЗП.
Широковещание: передача данных от одного процессорного элемента (ЭПМ) нескольким получателям данных.
перенос-А_меньше_В: генерируемый РАЛУ сигнал, который при выполнении арифметических операций указывает на перенос. При выполнении операции сравнения этот сигнал означает, что операнд А меньше операнда В.
Адресат данных: устройство/устройства, обрабатывающее/обрабатывающие результаты, полученные в процессорном элементе (ЭПМ).
Источник данных: устройство/устройства, предоставляющее/предоставляющие процессорным элементам (ЭПМ) данные в виде операндов.
Ό-триггер: запоминающий элемент, который сохраняет сигнал по фронту тактового импульса.
РАЛУ: расширенное арифметическологическое устройство. Представляет собой
АЛУ, расширенное за счет добавления специальных функций, необходимых для работы блока обработки данных в соответствии с ΌΕ 44116881 А1, или других целесообразных функций. Такими устройствами являются, в частности, счетчики.
Программируемая вентильная матрица (ПВМ): программируемый логический элемент, известен из уровня техники.
Ф-РЕГБЗП: регистр, в котором задают функцию процессорного элемента (ЭПМ). Кроме того, в нем задают режим одноразового срабатывания и энергосберегающий режим. Описание регистра производит БЗП.
Вентиль: группа транзисторов, позволяющих выполнять основные логические операции. К таким логическим операциям относятся, например, логическая операция НЕ-И, логическая операция НЕ-ИЛИ, операции по управлению отпиранием.
Н-уровень: уровень логической единицы, зависит от используемой технологии.
Квитирование установления связи: протокол передачи сигналов (данных), в котором сигнал А указывает на определенное состояние, а другой сигнал В подтверждает прием сигнала А и срабатывание на него.
Конфигурирование: задание функции и объединение в сеть какого-либо логического элемента, (ПВМ)-ячейки или ЭПМ (ср.: реконфигурирование).
Триггер-защелка: запоминающий элемент, который обычно пропускает сигнал при высоком его уровне (является прозрачным), а при низком его уровне сохраняет этот сигнал (защелкивается). В ЭПМ иногда используются триггеры-защелки, работающие на прямо противоположном принципе, т.е. пропускающие сигнал при низком его уровне и сохраняющие сигнал при высоком его уровне. При этом перед обычным триггером-защелкой в схему включается инвертор, инвертирующий тактовый импульс до его поступления на вход триггеразащелки.
Ь-уровень: уровень логического нуля, зависит от используемой технологии.
М-РЕГБЗП: регистр, в котором задают объединение процессорных элементов (ЭПМ) в сеть. Описание регистра производит БЗП.
Многократное воспроизведение связей каждого элемента с его ближайшими соседними элементами при объединении в сеть: объединение в сеть шинных систем с непосредственно примыкающими соседними элементами.
О-МЛП: мультиплексор в составе ШМблока, выбирающий шинную систему операнда.
Режим одноразового срабатывания: режим, в котором процессорный элемент (ЭПМ) работает с меньшим тактом по сравнению с тактом работы процессора. Такой такт синхронизирован с тактом работы процессора и соответствует одному периоду. Фазовый сдвиг при этом от29 сутствует. Выдача этого такта разрешается по сигналу γΒΌΥ(1/2) либо γΡΌΥ. Подобный режим служит для энергосбережения, если источник или адресат данных передают, соответственно получают данные медленнее по сравнению с тактом работы процессора.
Транзистор с открытым коллектором: используемая в схемотехнике технология, в которой к коллектору транзистора приложен сигнал на шине, уровень которого утянут вверх до Нуровня. Эмиттер транзистора соединен с массой. При переключении транзистора уровень сигнала на шине утягивается до Ь-уровня. Преимущество подобной технологии состоит в том, что шиной могут управлять несколько транзисторов без опасности возникновения электрических коллизий. При этом над сигналами выполняется логическая операция ИЛИ с получением так называемого монтажного ИЛИ.
О-РЕГ: регистр операндов, предназначен для хранения операндов РАЛУ. Обеспечивает временную и функциональную независимость ЭПМ от источников данных, что упрощает пересылку данных, позволяя производить их асинхронную или пакетную передачу. Одновременно обеспечивается возможность реконфигурировать источники данных независимо от ЭПМ, а сами ЭПМ реконфигурировать независимо от источников данных.
О-РЕГсдв: представляет собой 0-РЕГ со сдвиговым регистром, управляемым конечным автоматом.
ПМ: процессорная матрица, образованная ЭПМ.
ЭПМ: элемент процессорной матрицы, представляющий собой РАЛУ с О-РЕГ, Р-РЕГ, Р2ОМЛП, Ф-РЕГБЗП, М-РЕГБЗП, ШМ-блоком, КА, блоком синхронизации, блоком квитирования состояния и блоком питания.
БЗП: блок для конфигурирования и реконфигурирования ЭПМ. Выполнен в виде микроконтроллера, специально адаптированного для выполнения своей задачи.
Режим энергосбережения: режим экономии электроэнергии в рамках режима одноразового срабатывания. В этом режиме не выполняются никакие операции, а все компоненты ЭПМ, за исключением Ф-РЕГБЗП, М-РЕГБЗП и блока синхронизации, отключены от напряжения питания.
Блок питания: блок, регулирующий функции по энергосбережению.
Резистор, утягивающий вниз: резистор, утягивающий потенциал на шине на Ьуровень.
Резистор, утягивающий вверх: резистор, утягивающий потенциал на шине на Нуровень.
Р-вентиль: переключатель в составе ШМблока, предназначенный для передачи результата в шинную систему. При этом некоторые сигналы передаются через драйвер, выполненный на транзисторе с открытым коллектором.
Р2О-МЛП: мультиплексор, предназначенный для передачи результата в цепь обмена данными между О-РЕГ и РАЛУ.
Р-РЕГсдв: регистр результата, предназначен для хранения результата, полученного РАЛУ. Обеспечивает временную и функциональную независимость ЭПМ от адресатов данных, что упрощает пересылку данных, позволяя производить их асинхронную или пакетную передачу. Одновременно обеспечивается возможность реконфигурировать источники данных независимо от ЭПМ, а сами ЭПМ реконфигурировать независимо от источников данных. Этот регистр имеет функцию сдвига, управляет которой конечный автомат.
Последовательные операции: операции, выполняемые путем последовательного выполнения некоторого слова данных или некоторого алгоритма. К таким операциям относятся последовательное умножение, последовательное деление, разложение в ряд.
Неактивный режим: режим экономии электроэненргии, в котором ЭПМ, за исключением Ф-РЕГБЗП, отключены от напряжения питания.
КА: конечный автомат, управляющий РАЛУ.
Блок квитирования состояния: блок, управляющий передачей квитирующих сигналов о состоянии в РАЛУ. Состоит из мультиплексора и каскада с открытым коллектором, образующего драйвер шины.
Блок синхронизации: блок, обеспечивающий синхронизацию ЭПМ с источниками и адресатами данных, а также контролирующий реконфигурирование ЭПМ. Одновременно выполняет функции по обеспечению режима одноразового срабатывания.
Вентильный элемент: переключатель, который либо пропускает сигнал, либо блокирует его передачу. Простым аналогом является реле.
Реконфигурирование: повторное конфигурирование произвольного количества ЭПМ, тогда как любое оставшееся количество ЭПМ продолжают выполнять их собственные функции (ср. Конфигурирование).
Конечный автомат: логическая схема, которая может переключаться в различные состояния. Переключения между такими состояниями зависят от различных входных параметров. Подобные автоматы используются для управления выполнением сложных функций и известны из уровня техники.
Условные обозначения применяемых терминов
Инвертированный сигнал ηοΐРегистр, видимый для БЗП -РЕГБЗП
Регистр внутренний -РЕГ
Сдвиговые регистры -сдв
Условные обозначения логических
Операция И (&)
А В Ω
0 0 0
0 1 0
1 0 0
1 1 1
Операция ИЛИ (#)
А В Ω
0 0 0
0 1 1
1 0 1
1 1 1
Операция НЕ (!)
I
0 1
1 0
Операция, выполняемая вентильным элементом (О)
ΕΝ э
0 0 -
0 1 -
1 0 0
1 1 1
ФОРМУЛА ИЗОБРЕТЕНИЯ

Claims (10)

  1. ФОРМУЛА ИЗОБРЕТЕНИЯ
    1. Реконфигурируемый процессор, прежде всего центральный процессор (ЦП), потоковый процессор (ПП), цифровой процессор сигналов (ЦПС), систолический процессор и/или программируемая вентильная матрица (ПВМ), который для обработки обрабатываемых данных имеет множество конфигурируемых элементовячеек, которые выполнены с возможностью реконфигурирования их функции и их объединения в сеть в процессе их работы, отличающийся тем, что конфигурируемыми ячейками являются программируемые арифметико-логические устройства, имеющие операционное устройство для выполнения основных математических и/или логических операций и адресуемое средство (Ф-РЕГБЗП, М-РЕГБЗП) задания функций и/или параметров объединения в сеть, позволяющее независимо от обрабатываемых данных задавать конфигурируемую функцию и/или параметры объединения в сеть.
  2. 2. Процессор п.1, отличающийся тем, что операционное устройство выполнено в виде расширенного арифметико-логического устройства (РАЛУ), для управления которым предусмотрен конечный автомат.
  3. 3. Процессор по п.2, отличающийся тем, что конечный автомат выполнен конфигурируемым.
  4. 4. Процессор по п.2 или 3, отличающийся тем, что конечный автомат предназначен для побитового мелкодетализованного конфигурирования.
  5. 5. Процессор по любому из пп.1-4, отличающийся тем, что средство задания функций и/или параметров объединения в сеть реализовано на базе регистров.
  6. 6. Процессор по любому из пп.1-5, отличающийся тем, что средство задания функций и/или параметров объединения в сеть предназначено для крупнодетализованного задания арифметических и/или логических операций с использованием в каждом случае нескольких бит.
  7. 7. Процессор по любому из пп.1-6, отличающийся тем, что предусмотрено средство хранения операндов и/или результата (О-РЕГ, РРЕГсдв).
  8. 8. Процессор по любому из пп.1-7, отличающийся тем, что предусмотрен управляющий подключением к шине блок для передачи данных на внешние по отношению к конфигурируемым элементам шинные системы, при этом указанный управляющий подключением к шине блок позволяет считывать данные из шинной системы, а средство задания функций и/или параметров объединения в сеть предназначено для обращения к шине по развязывающей схеме.
  9. 9. Процессор по любому из пп.1-8, отличающийся тем, что предусмотрена управляющая схема, позволяющая прекращать подачу тактовых сигналов и/или напряжения питания в элементы-ячейки (ЭПМ).
  10. 10. Способ управления работой процессорной системы, имеющей множество конфигурируемых логических элементов с программируемыми арифметико-логическими устройствами, имеющими операционное устройство для выполнения основных математических и/или логических операций, при этом конфигурируемую функцию и параметры объединения в сеть задают в адресуемом средстве (Ф-РЕГБЗП, МРЕГБЗП) задания функций и/или параметров объединения в сеть.
EA199900441A 1996-12-09 1997-12-09 Реконфигурируемый процессор и способ управления работой процессорной системы EA004240B1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19651075A DE19651075A1 (de) 1996-12-09 1996-12-09 Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
PCT/DE1997/002949 WO1998026356A1 (de) 1996-12-09 1997-12-09 EINHEIT ZUR VERARBEITUNG VON NUMERISCHEN UND LOGISCHEN OPERATIONEN, ZUM EINSATZ IN PROZESSOREN (CPUs), MEHRRECHNERSYSTEMEN

Publications (2)

Publication Number Publication Date
EA199900441A1 EA199900441A1 (ru) 2001-04-23
EA004240B1 true EA004240B1 (ru) 2004-02-26

Family

ID=7814099

Family Applications (1)

Application Number Title Priority Date Filing Date
EA199900441A EA004240B1 (ru) 1996-12-09 1997-12-09 Реконфигурируемый процессор и способ управления работой процессорной системы

Country Status (10)

Country Link
US (7) US6425068B1 (ru)
EP (3) EP1310881B1 (ru)
JP (2) JP3963957B2 (ru)
CN (1) CN1247613A (ru)
AT (1) ATE244421T1 (ru)
AU (1) AU5651498A (ru)
CA (1) CA2274532A1 (ru)
DE (4) DE19651075A1 (ru)
EA (1) EA004240B1 (ru)
WO (1) WO1998026356A1 (ru)

Families Citing this family (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) * 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
WO2002071196A2 (de) 2001-03-05 2002-09-12 Pact Informationstechnologie Gmbh Verfahren und vorrichtung zu datenbe- und/oder verarbeitung
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
DE19704742A1 (de) * 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
WO2003036507A2 (de) * 2001-09-19 2003-05-01 Pact Xpp Technologies Ag Rekonfigurierbare elemente
US5864703A (en) * 1997-10-09 1999-01-26 Mips Technologies, Inc. Method for providing extended precision in SIMD vector arithmetic operations
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
DE19807872A1 (de) 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
WO2000077652A2 (de) 1999-06-10 2000-12-21 Pact Informationstechnologie Gmbh Sequenz-partitionierung auf zellstrukturen
US6690677B1 (en) * 1999-07-20 2004-02-10 Serconet Ltd. Network for telephony and data communication
US6728863B1 (en) * 1999-10-26 2004-04-27 Assabet Ventures Wide connections for transferring data between PE's of an N-dimensional mesh-connected SIMD array while transferring operands from memory
US7139743B2 (en) * 2000-04-07 2006-11-21 Washington University Associative database scanning and information retrieval using FPGA devices
US8095508B2 (en) 2000-04-07 2012-01-10 Washington University Intelligent data storage and processing using FPGA devices
US6711558B1 (en) 2000-04-07 2004-03-23 Washington University Associative database scanning and information retrieval
EP2226732A3 (de) 2000-06-13 2016-04-06 PACT XPP Technologies AG Cachehierarchie für einen Multicore-Prozessor
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
JP2004517386A (ja) * 2000-10-06 2004-06-10 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 方法および装置
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US6691689B2 (en) * 2000-10-13 2004-02-17 Prüfrex-Elektro-Apparatebau, Inh. Helga Müller. Geb Dutschke Rotation direction detector in ignition equipment of an internal combustion engine
EP1220107A3 (en) * 2000-10-26 2005-01-05 Cypress Semiconductor Corporation Programmable digital device
US6982589B2 (en) * 2001-02-28 2006-01-03 Intel Corporation Multi-stage multiplexer
JP2009054170A (ja) * 2001-03-05 2009-03-12 Pact Xpp Technologies Ag データ流の管理方法
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US7210129B2 (en) * 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9411532B2 (en) 2001-09-07 2016-08-09 Pact Xpp Technologies Ag Methods and systems for transferring data between a processing device and external devices
WO2005045692A2 (en) 2003-08-28 2005-05-19 Pact Xpp Technologies Ag Data processing device and method
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US7581076B2 (en) * 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7308500B1 (en) * 2001-03-16 2007-12-11 Symantec Operating Corporation Model for cost optimization and QoS tuning in hosted computing environments
US7624204B2 (en) 2001-03-22 2009-11-24 Nvidia Corporation Input/output controller node in an adaptable computing environment
JP3561506B2 (ja) * 2001-05-10 2004-09-02 東京エレクトロンデバイス株式会社 演算システム
US7657877B2 (en) 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
WO2003016549A2 (en) * 2001-08-17 2003-02-27 Incyte Genomics, Inc. Nucleic-acid associated proteins
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
AU2002338729A1 (en) 2001-09-19 2003-04-01 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
DE10147772C1 (de) * 2001-09-27 2003-09-11 Siemens Ag Verfahren zum Betreiben eines Übertragungssystems und Übertragungssystem in einem Energieversorgungsnetz
US7594229B2 (en) * 2001-10-09 2009-09-22 Nvidia Corp. Predictive resource allocation in computing systems
US7111179B1 (en) 2001-10-11 2006-09-19 In-Hand Electronics, Inc. Method and apparatus for optimizing performance and battery life of electronic devices based on system and application parameters
US7716330B2 (en) * 2001-10-19 2010-05-11 Global Velocity, Inc. System and method for controlling transmission of data packets over an information network
US20090006659A1 (en) * 2001-10-19 2009-01-01 Collins Jack M Advanced mezzanine card for digital network data inspection
US7644279B2 (en) * 2001-12-05 2010-01-05 Nvidia Corporation Consumer product distribution in the embedded system market
AU2003208266A1 (en) * 2002-01-19 2003-07-30 Pact Xpp Technologies Ag Reconfigurable processor
AU2003214003A1 (en) * 2002-02-18 2003-09-09 Pact Xpp Technologies Ag Bus systems and method for reconfiguration
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7093255B1 (en) * 2002-05-31 2006-08-15 Quicksilver Technology, Inc. Method for estimating cost when placing operations within a modulo scheduler when scheduling for processors with a large number of function units or reconfigurable data paths
US7620678B1 (en) 2002-06-12 2009-11-17 Nvidia Corporation Method and system for reducing the time-to-market concerns for embedded system design
US7802108B1 (en) 2002-07-18 2010-09-21 Nvidia Corporation Secure storage of program code for an embedded system
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
WO2004021176A2 (de) 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
US7711844B2 (en) 2002-08-15 2010-05-04 Washington University Of St. Louis TCP-splitter: reliable packet monitoring methods and apparatus for high speed networks
US7394284B2 (en) * 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
US7502915B2 (en) * 2002-09-30 2009-03-10 Nvidia Corporation System and method using embedded microprocessor as a node in an adaptable computing machine
US8949576B2 (en) * 2002-11-01 2015-02-03 Nvidia Corporation Arithmetic node including general digital signal processing functions for an adaptive computing machine
EP1431872A1 (en) * 2002-12-19 2004-06-23 Alcatel A digital signal processor with reconfigurable data path
US7617100B1 (en) 2003-01-10 2009-11-10 Nvidia Corporation Method and system for providing an excitation-pattern based audio coding scheme
US7076584B2 (en) * 2003-05-09 2006-07-11 Freescale Semiconductor, Inc. Method and apparatus for interconnecting portions of circuitry within a data processing system
US10572824B2 (en) 2003-05-23 2020-02-25 Ip Reservoir, Llc System and method for low latency multi-functional pipeline with correlation logic and selectively activated/deactivated pipelined data processing engines
EP2528000B1 (en) 2003-05-23 2017-07-26 IP Reservoir, LLC Intelligent data storage and processing using FPGA devices
US8296764B2 (en) * 2003-08-14 2012-10-23 Nvidia Corporation Internal synchronization control for adaptive integrated circuitry
WO2005073866A2 (en) * 2004-01-21 2005-08-11 Charles Stark Draper Laboratory, Inc. Systems and methods for reconfigurable computing
US8130825B2 (en) * 2004-05-10 2012-03-06 Nvidia Corporation Processor for video data encoding/decoding
US8018463B2 (en) * 2004-05-10 2011-09-13 Nvidia Corporation Processor for video data
JP2006011924A (ja) * 2004-06-28 2006-01-12 Fujitsu Ltd 再構成可能演算装置および半導体装置
CN100392661C (zh) * 2004-07-17 2008-06-04 周建龙 一种可编程测控设备的数据处理方法
JP4120631B2 (ja) * 2004-10-05 2008-07-16 株式会社日立製作所 半導体集積回路
TWI256013B (en) * 2004-10-12 2006-06-01 Uli Electronics Inc Sound-effect processing circuit
US7765250B2 (en) * 2004-11-15 2010-07-27 Renesas Technology Corp. Data processor with internal memory structure for processing stream data
JP3810419B2 (ja) * 2004-12-07 2006-08-16 松下電器産業株式会社 再構成可能な信号処理プロセッサ
US7281942B2 (en) * 2005-11-18 2007-10-16 Ideal Industries, Inc. Releasable wire connector
EP1953916A1 (en) * 2005-11-25 2008-08-06 Matsushita Electric Industrial Co., Ltd. Logic block control system and logic block control method
US7702629B2 (en) 2005-12-02 2010-04-20 Exegy Incorporated Method and device for high performance regular expression pattern matching
WO2007082730A1 (de) 2006-01-18 2007-07-26 Pact Xpp Technologies Ag Hardwaredefinitionsverfahren
JP4838009B2 (ja) * 2006-02-22 2011-12-14 富士通セミコンダクター株式会社 リコンフィグラブル回路
US8117436B2 (en) * 2006-04-19 2012-02-14 Queen's University At Kingston Hybrid nanotube/CMOS dynamically reconfigurable architecture and an integrated design optimization method and system therefor
US7636703B2 (en) * 2006-05-02 2009-12-22 Exegy Incorporated Method and apparatus for approximate pattern matching
US7921046B2 (en) 2006-06-19 2011-04-05 Exegy Incorporated High speed processing of financial information using FPGA devices
US7840482B2 (en) 2006-06-19 2010-11-23 Exegy Incorporated Method and system for high speed options pricing
US7982495B2 (en) * 2006-08-25 2011-07-19 St-Ericsson Sa Configurable logic device
US7999820B1 (en) 2006-10-23 2011-08-16 Nvidia Corporation Methods and systems for reusing memory addresses in a graphics system
US20080111923A1 (en) * 2006-11-09 2008-05-15 Scheuermann W James Processor for video data
US8326819B2 (en) 2006-11-13 2012-12-04 Exegy Incorporated Method and system for high performance data metatagging and data indexing using coprocessors
US7660793B2 (en) 2006-11-13 2010-02-09 Exegy Incorporated Method and system for high performance integration, processing and searching of structured and unstructured data using coprocessors
US8169789B1 (en) 2007-04-10 2012-05-01 Nvidia Corporation Graphics processing unit stiffening frame
US7987065B1 (en) 2007-04-17 2011-07-26 Nvidia Corporation Automatic quality testing of multimedia rendering by software drivers
US8572598B1 (en) 2007-04-18 2013-10-29 Nvidia Corporation Method and system for upgrading software in a computing device
US8726283B1 (en) 2007-06-04 2014-05-13 Nvidia Corporation Deadlock avoidance skid buffer
US7948500B2 (en) * 2007-06-07 2011-05-24 Nvidia Corporation Extrapolation of nonresident mipmap data using resident mipmap data
US7944453B1 (en) 2007-06-07 2011-05-17 Nvidia Corporation Extrapolation texture filtering for nonresident mipmaps
US8332680B2 (en) * 2007-08-13 2012-12-11 Rambus Inc. Methods and systems for operating memory in two modes
US8325184B2 (en) * 2007-09-14 2012-12-04 Qualcomm Incorporated Fragment shader bypass in a graphics processing unit, and apparatus and method thereof
US9081901B2 (en) * 2007-10-31 2015-07-14 Raytheon Company Means of control for reconfigurable computers
US7817488B2 (en) * 2007-12-20 2010-10-19 Sandisk Corporation Load balancing by using clock gears
US10229453B2 (en) 2008-01-11 2019-03-12 Ip Reservoir, Llc Method and system for low latency basket calculation
JP5251171B2 (ja) * 2008-03-06 2013-07-31 富士通セミコンダクター株式会社 論理回路装置
US8374986B2 (en) 2008-05-15 2013-02-12 Exegy Incorporated Method and system for accelerated stream processing
EP2310952A4 (en) * 2008-07-01 2014-09-03 S K Nandy PROCESS AND CHIP SYSTEM (SOC) FOR CUSTOMIZING A CONVERTIBLE HARDWARE FOR ONE TIME APPLICATION
US9152427B2 (en) 2008-10-15 2015-10-06 Hyperion Core, Inc. Instruction issue to array of arithmetic cells coupled to load/store cells with associated registers as extended register file
WO2010077829A1 (en) 2008-12-15 2010-07-08 Exegy Incorporated Method and apparatus for high-speed processing of financial market depth data
US8214592B2 (en) * 2009-04-15 2012-07-03 International Business Machines Corporation Dynamic runtime modification of array layout for offset
US9448964B2 (en) * 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
GB2471067B (en) 2009-06-12 2011-11-30 Graeme Roy Smith Shared resource multi-thread array processor
US8150902B2 (en) * 2009-06-19 2012-04-03 Singular Computing Llc Processing with compact arithmetic processing element
EP2363812B1 (en) * 2010-03-04 2018-02-28 Karlsruher Institut für Technologie Reconfigurable processor architecture
US10037568B2 (en) 2010-12-09 2018-07-31 Ip Reservoir, Llc Method and apparatus for managing orders in financial markets
US8812287B2 (en) * 2011-02-08 2014-08-19 International Business Machines Corporation Autonomous, scalable, digital system for emulation of wired-or hardware connection
US20140351563A1 (en) * 2011-12-16 2014-11-27 Hyperion Core Inc. Advanced processor architecture
US11436672B2 (en) 2012-03-27 2022-09-06 Exegy Incorporated Intelligent switch for processing financial market data
US9990393B2 (en) 2012-03-27 2018-06-05 Ip Reservoir, Llc Intelligent feed switch
US10121196B2 (en) 2012-03-27 2018-11-06 Ip Reservoir, Llc Offload processing of data packets containing financial market data
US10650452B2 (en) 2012-03-27 2020-05-12 Ip Reservoir, Llc Offload processing of data packets
CA2887022C (en) 2012-10-23 2021-05-04 Ip Reservoir, Llc Method and apparatus for accelerated format translation of data in a delimited data format
US10133802B2 (en) 2012-10-23 2018-11-20 Ip Reservoir, Llc Method and apparatus for accelerated record layout detection
US9633093B2 (en) 2012-10-23 2017-04-25 Ip Reservoir, Llc Method and apparatus for accelerated format translation of data in a delimited data format
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9442559B2 (en) 2013-03-14 2016-09-13 Intel Corporation Exploiting process variation in a multicore processor
GB2541577A (en) 2014-04-23 2017-02-22 Ip Reservoir Llc Method and apparatus for accelerated data translation
US9575778B2 (en) * 2014-05-20 2017-02-21 Via Alliance Semiconductor Co., Ltd. Dynamically configurable system based on cloud-collaborative experimentation
US10372285B2 (en) * 2015-04-14 2019-08-06 Ebay Inc. Standardizing user interface elements
CN107430586B (zh) * 2015-07-31 2018-08-21 吴国盛 自适应芯片和配置方法
KR102338863B1 (ko) 2015-09-09 2021-12-13 삼성전자주식회사 연산을 제어하기 위한 장치 및 방법
US10942943B2 (en) 2015-10-29 2021-03-09 Ip Reservoir, Llc Dynamic field data translation to support high performance stream data processing
US10073718B2 (en) 2016-01-15 2018-09-11 Intel Corporation Systems, methods and devices for determining work placement on processor cores
WO2018119035A1 (en) 2016-12-22 2018-06-28 Ip Reservoir, Llc Pipelines for hardware-accelerated machine learning
US10963265B2 (en) 2017-04-21 2021-03-30 Micron Technology, Inc. Apparatus and method to switch configurable logic units
US10353709B2 (en) * 2017-09-13 2019-07-16 Nextera Video, Inc. Digital signal processing array using integrated processing elements
US10831507B2 (en) 2018-11-21 2020-11-10 SambaNova Systems, Inc. Configuration load of a reconfigurable data processor
US11188497B2 (en) 2018-11-21 2021-11-30 SambaNova Systems, Inc. Configuration unload of a reconfigurable data processor
US10698853B1 (en) * 2019-01-03 2020-06-30 SambaNova Systems, Inc. Virtualization of a reconfigurable data processor
US10768899B2 (en) 2019-01-29 2020-09-08 SambaNova Systems, Inc. Matrix normal/transpose read and a reconfigurable data processor including same
US11386038B2 (en) 2019-05-09 2022-07-12 SambaNova Systems, Inc. Control flow barrier and reconfigurable data processor
US11055141B2 (en) 2019-07-08 2021-07-06 SambaNova Systems, Inc. Quiesce reconfigurable data processor
IT202000009358A1 (it) * 2020-04-29 2021-10-29 St Microelectronics Srl Circuito, dispositivo, sistema e procedimento corrispondenti
CN113568864A (zh) * 2020-04-29 2021-10-29 意法半导体股份有限公司 电路、对应的设备、系统和方法
US11809908B2 (en) 2020-07-07 2023-11-07 SambaNova Systems, Inc. Runtime virtualization of reconfigurable data flow resources
US11782729B2 (en) 2020-08-18 2023-10-10 SambaNova Systems, Inc. Runtime patching of configuration files
US11327771B1 (en) 2021-07-16 2022-05-10 SambaNova Systems, Inc. Defect repair circuits for a reconfigurable data processor
US11409540B1 (en) 2021-07-16 2022-08-09 SambaNova Systems, Inc. Routing circuits for defect repair for a reconfigurable data processor
US11556494B1 (en) 2021-07-16 2023-01-17 SambaNova Systems, Inc. Defect repair for a reconfigurable data processor for homogeneous subarrays
US11487694B1 (en) 2021-12-17 2022-11-01 SambaNova Systems, Inc. Hot-plug events in a pool of reconfigurable data flow resources
CN113986817B (zh) * 2021-12-30 2022-03-18 中科声龙科技发展（北京）有限公司 运算芯片访问片内存储区域的方法和运算芯片
WO2024054233A1 (en) * 2022-09-09 2024-03-14 Nokia Solutions And Networks Oy Configurable wavefront parallel processor

Family Cites Families (557)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US555434A (en) * 1896-02-25 Pegging-machine
US2067477A (en) * 1931-03-20 1937-01-12 Allis Chalmers Mfg Co Gearing
GB971191A (en) * 1962-05-28 1964-09-30 Wolf Electric Tools Ltd Improvements relating to electrically driven equipment
US3564506A (en) * 1968-01-17 1971-02-16 Ibm Instruction retry byte counter
GB1253309A (en) 1969-11-21 1971-11-10 Marconi Co Ltd Improvements in or relating to data processing arrangements
DE2057312A1 (de) 1970-11-21 1972-05-25 Bhs Bayerische Berg Planetenradgetriebe mit Lastdruckausgleich
US5459846A (en) * 1988-12-02 1995-10-17 Hyatt; Gilbert P. Computer architecture system having an imporved memory
US3855577A (en) * 1973-06-11 1974-12-17 Texas Instruments Inc Power saving circuit for calculator system
US4233667A (en) * 1978-10-23 1980-11-11 International Business Machines Corporation Demand powered programmable logic array
JPS5858672A (ja) * 1981-07-24 1983-04-07 テキサス・インストルメンツ・インコ−ポレ−テツド 再構成可能集積回路
US4414547A (en) 1981-08-05 1983-11-08 General Instrument Corporation Storage logic array having two conductor data column
US4498134A (en) * 1982-01-26 1985-02-05 Hughes Aircraft Company Segregator functional plane for use in a modular array processor
US4590583A (en) 1982-07-16 1986-05-20 At&T Bell Laboratories Coin telephone measurement circuitry
US4498172A (en) * 1982-07-26 1985-02-05 General Electric Company System for polynomial division self-testing of digital networks
US4667190A (en) 1982-07-30 1987-05-19 Honeywell Inc. Two axis fast access memory
JPS5936857A (ja) * 1982-08-25 1984-02-29 Nec Corp プロセツサユニツト
US4663706A (en) * 1982-10-28 1987-05-05 Tandem Computers Incorporated Multiprocessor multisystem communications network
US4739474A (en) * 1983-03-10 1988-04-19 Martin Marietta Corporation Geometric-arithmetic parallel processor
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration
US5123109A (en) * 1983-05-31 1992-06-16 Thinking Machines Corporation Parallel processor including a processor array with plural data transfer arrangements including (1) a global router and (2) a proximate-neighbor transfer system
US4571736A (en) 1983-10-31 1986-02-18 University Of Southwestern Louisiana Digital communication system employing differential coding and sample robbing
US4646300A (en) * 1983-11-14 1987-02-24 Tandem Computers Incorporated Communications method
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
USRE34363E (en) 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198618A (ja) * 1984-03-21 1985-10-08 Oki Electric Ind Co Ltd ダイナミツク論理回路
US4761755A (en) * 1984-07-11 1988-08-02 Prime Computer, Inc. Data processing system and method having an improved arithmetic unit
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4682284A (en) * 1984-12-06 1987-07-21 American Telephone & Telegraph Co., At&T Bell Lab. Queue administration method and apparatus
US4623997A (en) 1984-12-13 1986-11-18 United Technologies Corporation Coherent interface with wraparound receive and transmit memories
DE3681463D1 (de) 1985-01-29 1991-10-24 Secr Defence Brit Verarbeitungszelle fuer fehlertolerante matrixanordnungen.
US4720778A (en) * 1985-01-31 1988-01-19 Hewlett Packard Company Software debugging analyzer
US5023775A (en) 1985-02-14 1991-06-11 Intel Corporation Software programmable logic array utilizing "and" and "or" gates
US5247689A (en) 1985-02-25 1993-09-21 Ewert Alfred P Parallel digital processor including lateral transfer buses with interrupt switches to form bus interconnection segments
US4706216A (en) 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US5015884A (en) 1985-03-29 1991-05-14 Advanced Micro Devices, Inc. Multiple array high performance programmable logic device family
US5225719A (en) 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US4972314A (en) 1985-05-20 1990-11-20 Hughes Aircraft Company Data flow signal processor method and apparatus
US4967340A (en) 1985-06-12 1990-10-30 E-Systems, Inc. Adaptive processing system having an array of individually configurable processing components
GB8517376D0 (en) 1985-07-09 1985-08-14 Jesshope C R Processor array
US4720780A (en) * 1985-09-17 1988-01-19 The Johns Hopkins University Memory-linked wavefront array processor
DE3687400T2 (de) 1985-11-04 1993-07-15 Ibm Digitale nachrichtenuebertragungsnetzwerke und aufbau von uebertragungswegen in diesen netzwerken.
US4852048A (en) 1985-12-12 1989-07-25 Itt Corporation Single instruction multiple data (SIMD) cellular array processing apparatus employing a common bus where a first number of bits manifest a first bus portion and a second number of bits manifest a second bus portion
US5021947A (en) 1986-03-31 1991-06-04 Hughes Aircraft Company Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing
US4882687A (en) 1986-03-31 1989-11-21 Schlumberger Technology Corporation Pixel processor
US5034914A (en) 1986-05-15 1991-07-23 Aquidneck Systems International, Inc. Optical disk data storage method and apparatus with buffered interface
GB8612396D0 (en) 1986-05-21 1986-06-25 Hewlett Packard Ltd Chain-configured interface bus system
US4791603A (en) 1986-07-18 1988-12-13 Honeywell Inc. Dynamically reconfigurable array logic
US4860201A (en) 1986-09-02 1989-08-22 The Trustees Of Columbia University In The City Of New York Binary tree parallel processor
US4910665A (en) * 1986-09-02 1990-03-20 General Electric Company Distributed processing system including reconfigurable elements
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4884231A (en) 1986-09-26 1989-11-28 Performance Semiconductor Corporation Microprocessor system with extended arithmetic logic unit
GB2211638A (en) 1987-10-27 1989-07-05 Ibm Simd array processor
FR2606184B1 (fr) * 1986-10-31 1991-11-29 Thomson Csf Dispositif de calcul reconfigurable
US4918440A (en) * 1986-11-07 1990-04-17 Furtek Frederick C Programmable logic cell and array
US4811214A (en) * 1986-11-14 1989-03-07 Princeton University Multinode reconfigurable pipeline computer
US5226122A (en) 1987-08-21 1993-07-06 Compaq Computer Corp. Programmable logic system for filtering commands to a microprocessor
CA1299757C (en) 1987-08-28 1992-04-28 Brent Cameron Beardsley Device initiated partial system quiescing
US5115510A (en) * 1987-10-20 1992-05-19 Sharp Kabushiki Kaisha Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information
US4918690A (en) 1987-11-10 1990-04-17 Echelon Systems Corp. Network and intelligent cell for providing sensing, bidirectional communications and control
US5113498A (en) 1987-11-10 1992-05-12 Echelon Corporation Input/output section for an intelligent cell which provides sensing, bidirectional communications and control
NL8800053A (nl) 1988-01-11 1989-08-01 Philips Nv Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem.
USRE34444E (en) 1988-01-13 1993-11-16 Xilinx, Inc. Programmable logic device
NL8800071A (nl) 1988-01-13 1989-08-01 Philips Nv Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem.
DE68917326T2 (de) 1988-01-20 1995-03-02 Advanced Micro Devices Inc Organisation eines integrierten Cachespeichers zur flexiblen Anwendung zur Unterstützung von Multiprozessor-Operationen.
US5303172A (en) 1988-02-16 1994-04-12 Array Microsystems Pipelined combination and vector signal processor
US4959781A (en) 1988-05-16 1990-09-25 Stardent Computer, Inc. System for assigning interrupts to least busy processor that already loaded same class of interrupt routines
JPH06101043B2 (ja) 1988-06-30 1994-12-12 三菱電機株式会社 マイクロコンピュータ
US5287511A (en) 1988-07-11 1994-02-15 Star Semiconductor Corporation Architectures and methods for dividing processing tasks into tasks for a programmable real time signal processor and tasks for a decision making microprocessor interfacing therewith
JPH03500461A (ja) 1988-07-22 1991-01-31 アメリカ合衆国 データ駆動式計算用のデータ流れ装置
US5010401A (en) 1988-08-11 1991-04-23 Mitsubishi Denki Kabushiki Kaisha Picture coding and decoding apparatus using vector quantization
US4901268A (en) 1988-08-19 1990-02-13 General Electric Company Multiple function data processor
US5204935A (en) 1988-08-19 1993-04-20 Fuji Xerox Co., Ltd. Programmable fuzzy logic circuits
US5353432A (en) 1988-09-09 1994-10-04 Compaq Computer Corporation Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts
ES2047629T3 (es) * 1988-09-22 1994-03-01 Siemens Ag Disposicion de circuito para instalaciones de conmutacion de telecomunicaciones, especialmente instalaciones de conmutacion telefonica de multiplexacion temporal-pcm con campo de acoplamiento central y campos de acoplamiento parcial conectados.
EP0651343B1 (en) 1988-10-05 2004-04-28 Quickturn Design Systems, Inc. Method of using electronically reconfigurable gate array logic and apparatus formed thereby
EP0390907B1 (en) 1988-10-07 1996-07-03 Martin Marietta Corporation Parallel data processor
US5014193A (en) 1988-10-14 1991-05-07 Compaq Computer Corporation Dynamically configurable portable computer system
JPH02130023A (ja) * 1988-11-10 1990-05-18 Fujitsu Ltd マルチファンクション・プログラマブル・ロジック・デバイス
US5136717A (en) 1988-11-23 1992-08-04 Flavors Technology Inc. Realtime systolic, multiple-instruction, single-data parallel computer system
US5041924A (en) 1988-11-30 1991-08-20 Quantum Corporation Removable and transportable hard disk subsystem
US5043879A (en) * 1989-01-12 1991-08-27 International Business Machines Corporation PLA microcode controller
US5081375A (en) 1989-01-19 1992-01-14 National Semiconductor Corp. Method for operating a multiple page programmable logic device
GB8906145D0 (en) 1989-03-17 1989-05-04 Algotronix Ltd Configurable cellular array
US5203005A (en) * 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement
US5237686A (en) 1989-05-10 1993-08-17 Mitsubishi Denki Kabushiki Kaisha Multiprocessor type time varying image encoding system and image processor with memory bus control table for arbitration priority
US5109503A (en) 1989-05-22 1992-04-28 Ge Fanuc Automation North America, Inc. Apparatus with reconfigurable counter includes memory for storing plurality of counter configuration files which respectively define plurality of predetermined counters
JP2584673B2 (ja) 1989-06-09 1997-02-26 株式会社日立製作所 テストデータ変更回路を有する論理回路テスト装置
US5343406A (en) 1989-07-28 1994-08-30 Xilinx, Inc. Distributed memory architecture for a configurable logic array and method for using distributed memory
CA2021192A1 (en) * 1989-07-28 1991-01-29 Malcolm A. Mumme Simplified synchronous mesh processor
US5489857A (en) 1992-08-03 1996-02-06 Advanced Micro Devices, Inc. Flexible synchronous/asynchronous cell structure for a high density programmable logic device
US5212652A (en) 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5233539A (en) 1989-08-15 1993-08-03 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure, input/output structure and configurable logic block
US5128559A (en) 1989-09-29 1992-07-07 Sgs-Thomson Microelectronics, Inc. Logic block for programmable logic devices
JP2968289B2 (ja) 1989-11-08 1999-10-25 株式会社リコー 中央演算処理装置
GB8925723D0 (en) * 1989-11-14 1990-01-04 Amt Holdings Processor array system
GB8925721D0 (en) 1989-11-14 1990-01-04 Amt Holdings Processor array system
US5522083A (en) 1989-11-17 1996-05-28 Texas Instruments Incorporated Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors
US5212777A (en) 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
EP0428770B1 (de) * 1989-11-21 1995-02-01 Deutsche ITT Industries GmbH Datengesteuerter Arrayprozessor
US5099447A (en) 1990-01-22 1992-03-24 Alliant Computer Systems Corporation Blocked matrix multiplication for computers with hierarchical memory
US5125801A (en) 1990-02-02 1992-06-30 Isco, Inc. Pumping system
US5142469A (en) 1990-03-29 1992-08-25 Ge Fanuc Automation North America, Inc. Method for converting a programmable logic controller hardware configuration and corresponding control program for use on a first programmable logic controller to use on a second programmable logic controller
US5555201A (en) 1990-04-06 1996-09-10 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
EP0463721A3 (en) * 1990-04-30 1993-06-16 Gennum Corporation Digital signal processing device
WO1991017507A1 (en) 1990-05-07 1991-11-14 Mitsubishi Denki Kabushiki Kaisha Parallel data processing system
US5198705A (en) 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5483620A (en) 1990-05-22 1996-01-09 International Business Machines Corp. Learning machine synapse processor system apparatus
US5193202A (en) * 1990-05-29 1993-03-09 Wavetracer, Inc. Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor
US5111079A (en) 1990-06-29 1992-05-05 Sgs-Thomson Microelectronics, Inc. Power reduction circuit for programmable logic device
SE9002558D0 (sv) 1990-08-02 1990-08-02 Carlstedt Elektronik Ab Processor
US5274593A (en) 1990-09-28 1993-12-28 Intergraph Corporation High speed redundant rows and columns for semiconductor memories
US5144166A (en) 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array
US5734921A (en) * 1990-11-13 1998-03-31 International Business Machines Corporation Advanced parallel array processor computer package
US5617577A (en) 1990-11-13 1997-04-01 International Business Machines Corporation Advanced parallel array processor I/O connection
US5794059A (en) 1990-11-13 1998-08-11 International Business Machines Corporation N-dimensional modified hypercube
US5590345A (en) * 1990-11-13 1996-12-31 International Business Machines Corporation Advanced parallel array processor(APAP)
DE69131272T2 (de) * 1990-11-13 1999-12-09 Ibm Paralleles Assoziativprozessor-System
US5765011A (en) * 1990-11-13 1998-06-09 International Business Machines Corporation Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams
US5625836A (en) 1990-11-13 1997-04-29 International Business Machines Corporation SIMD/MIMD processing memory element (PME)
US5752067A (en) 1990-11-13 1998-05-12 International Business Machines Corporation Fully scalable parallel processing system having asynchronous SIMD processing
US5588152A (en) 1990-11-13 1996-12-24 International Business Machines Corporation Advanced parallel processor including advanced support hardware
CA2051222C (en) * 1990-11-30 1998-05-05 Pradeep S. Sindhu Consistent packet switched memory bus for shared memory multiprocessors
US5613128A (en) 1990-12-21 1997-03-18 Intel Corporation Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller
US5276836A (en) * 1991-01-10 1994-01-04 Hitachi, Ltd. Data processing device with common memory connecting mechanism
US5301284A (en) * 1991-01-16 1994-04-05 Walker-Estes Corporation Mixed-resolution, N-dimensional object space method and apparatus
US5301344A (en) 1991-01-29 1994-04-05 Analogic Corporation Multibus sequential processor to perform in parallel a plurality of reconfigurable logic operations on a plurality of data sets
JP2867717B2 (ja) * 1991-02-01 1999-03-10 日本電気株式会社 マイクロコンピュータ
US5212716A (en) 1991-02-05 1993-05-18 International Business Machines Corporation Data edge phase sorting circuits
US5218302A (en) 1991-02-06 1993-06-08 Sun Electric Corporation Interface for coupling an analyzer to a distributorless ignition system
DE59109046D1 (de) 1991-02-22 1998-10-08 Siemens Ag Programmierverfahren für einen Logikbaustein
JPH04290155A (ja) 1991-03-19 1992-10-14 Fujitsu Ltd 並列データ処理方式
JPH04293151A (ja) 1991-03-20 1992-10-16 Fujitsu Ltd 並列データ処理方式
US5617547A (en) 1991-03-29 1997-04-01 International Business Machines Corporation Switch network extension of bus architecture
KR0125623B1 (ko) 1991-04-09 1998-07-01 세끼자와 다다시 데이타 프로세서 및 데이타 처리방법
JPH04328657A (ja) * 1991-04-30 1992-11-17 Toshiba Corp キャッシュメモリ
US5389431A (en) 1991-05-14 1995-02-14 Idemitsu Kosan Co., Ltd. Nonwoven fabric and process for producing same
US5446904A (en) * 1991-05-17 1995-08-29 Zenith Data Systems Corporation Suspend/resume capability for a protected mode microprocessor
WO1992022029A1 (en) 1991-05-24 1992-12-10 British Technology Group Usa, Inc. Optimizing compiler for computers
US5659797A (en) 1991-06-24 1997-08-19 U.S. Philips Corporation Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface
JP3259969B2 (ja) 1991-07-09 2002-02-25 株式会社東芝 キャッシュメモリ制御装置
US5347639A (en) 1991-07-15 1994-09-13 International Business Machines Corporation Self-parallelizing computer system and method
US5317209A (en) 1991-08-29 1994-05-31 National Semiconductor Corporation Dynamic three-state bussing capability in a configurable logic array
US5581731A (en) 1991-08-30 1996-12-03 King; Edward C. Method and apparatus for managing video data for faster access by selectively caching video data
US5633830A (en) 1995-11-08 1997-05-27 Altera Corporation Random access memory block circuitry for programmable logic array integrated circuit devices
US5550782A (en) 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
US5260610A (en) 1991-09-03 1993-11-09 Altera Corporation Programmable logic element interconnections for programmable logic array integrated circuits
FR2681791B1 (fr) * 1991-09-27 1994-05-06 Salomon Sa Dispositif d'amortissement des vibrations pour club de golf.
US5329178A (en) * 1991-11-27 1994-07-12 North American Philips Corporation Integrated circuit device with user-programmable conditional power-down means
CA2073516A1 (en) 1991-11-27 1993-05-28 Peter Michael Kogge Dynamic multi-mode parallel processor array architecture computer system
WO1993011503A1 (en) 1991-12-06 1993-06-10 Norman Richard S Massively-parallel direct output processor array
US5208491A (en) 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
FR2686175B1 (fr) 1992-01-14 1996-12-20 Andre Thepaut Systeme de traitement de donnees multiprocesseur.
US5412795A (en) 1992-02-25 1995-05-02 Micral, Inc. State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency
JP2791243B2 (ja) 1992-03-13 1998-08-27 株式会社東芝 階層間同期化システムおよびこれを用いた大規模集積回路
US5452401A (en) * 1992-03-31 1995-09-19 Seiko Epson Corporation Selective power-down for high performance CPU/system
JP2647327B2 (ja) 1992-04-06 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 大規模並列コンピューティング・システム装置
US5493663A (en) * 1992-04-22 1996-02-20 International Business Machines Corporation Method and apparatus for predetermining pages for swapping from physical memory in accordance with the number of accesses
US5258668A (en) * 1992-05-08 1993-11-02 Altera Corporation Programmable logic array integrated circuits with cascade connections between logic modules
US5611049A (en) * 1992-06-03 1997-03-11 Pitts; William M. System for accessing distributed data cache channel at each network node to pass requests and data
WO1993024895A2 (en) 1992-06-04 1993-12-09 Xilinx, Inc. Timing driven method for laying out a user's circuit onto a programmable integrated circuit device
DE4221278C2 (de) 1992-06-29 1996-02-29 Martin Vorbach Busgekoppeltes Mehrrechnersystem
US5475803A (en) 1992-07-10 1995-12-12 Lsi Logic Corporation Method for 2-D affine transformation of images
JP3032382B2 (ja) 1992-07-13 2000-04-17 シャープ株式会社 デジタル信号のサンプリング周波数変換装置
US5365125A (en) 1992-07-23 1994-11-15 Xilinx, Inc. Logic cell for field programmable gate array having optional internal feedback and optional cascade
US5386154A (en) 1992-07-23 1995-01-31 Xilinx, Inc. Compact logic cell for field programmable gate array chip
US5590348A (en) 1992-07-28 1996-12-31 International Business Machines Corporation Status predictor for combined shifter-rotate/merge unit
US5802290A (en) * 1992-07-29 1998-09-01 Virtual Computer Corporation Computer network of distributed virtual computers which are EAC reconfigurable in response to instruction to be executed
US5581778A (en) * 1992-08-05 1996-12-03 David Sarnoff Researach Center Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock
ATE237861T1 (de) 1992-09-03 2003-05-15 Sony Corp Datenaufzeichnungsgerät und -verfahren
US5572710A (en) 1992-09-11 1996-11-05 Kabushiki Kaisha Toshiba High speed logic simulation system using time division emulation suitable for large scale logic circuits
US5425036A (en) * 1992-09-18 1995-06-13 Quickturn Design Systems, Inc. Method and apparatus for debugging reconfigurable emulation systems
JPH06180653A (ja) * 1992-10-02 1994-06-28 Hudson Soft Co Ltd 割り込み処理方法および装置
US5497498A (en) 1992-11-05 1996-03-05 Giga Operations Corporation Video processing module using a second programmable logic device which reconfigures a first programmable logic device for data transformation
GB9223226D0 (en) 1992-11-05 1992-12-16 Algotronix Ltd Improved configurable cellular array (cal ii)
US5857109A (en) 1992-11-05 1999-01-05 Giga Operations Corporation Programmable logic device for real time video processing
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5361373A (en) 1992-12-11 1994-11-01 Gilson Kent L Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor
US5311079A (en) * 1992-12-17 1994-05-10 Ditlow Gary S Low power, high performance PLA
US5428526A (en) * 1993-02-03 1995-06-27 Flood; Mark A. Programmable controller with time periodic communication
US5386518A (en) 1993-02-12 1995-01-31 Hughes Aircraft Company Reconfigurable computer interface and method
GB9303084D0 (en) 1993-02-16 1993-03-31 Inmos Ltd Programmable logic circuit
JPH06276086A (ja) 1993-03-18 1994-09-30 Fuji Xerox Co Ltd フィールドプログラマブルゲートアレイ
US5548773A (en) 1993-03-30 1996-08-20 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Digital parallel processor array for optimum path planning
US5596742A (en) 1993-04-02 1997-01-21 Massachusetts Institute Of Technology Virtual interconnections for reconfigurable logic systems
US5418953A (en) 1993-04-12 1995-05-23 Loral/Rohm Mil-Spec Corp. Method for automated deployment of a software program onto a multi-processor architecture
US5473266A (en) 1993-04-19 1995-12-05 Altera Corporation Programmable logic device having fast programmable logic array blocks and a central global interconnect array
WO1994025917A1 (en) * 1993-04-26 1994-11-10 Comdisco Systems, Inc. Method for scheduling synchronous data flow graphs
US5497107A (en) * 1993-05-13 1996-03-05 Texas Instruments Incorporated Multiple, selectable PLAS having shared inputs and outputs
DE4416881C2 (de) * 1993-05-13 1998-03-19 Pact Inf Tech Gmbh Verfahren zum Betrieb einer Datenverarbeitungseinrichtung
US5349193A (en) 1993-05-20 1994-09-20 Princeton Gamma Tech, Inc. Highly sensitive nuclear spectrometer apparatus and method
IT1260848B (it) 1993-06-11 1996-04-23 Finmeccanica Spa Sistema a multiprocessore
US5444394A (en) 1993-07-08 1995-08-22 Altera Corporation PLD with selective inputs from local and global conductors
JPH0736858A (ja) 1993-07-21 1995-02-07 Hitachi Ltd 信号処理プロセッサ
JP3708541B2 (ja) * 1993-08-03 2005-10-19 ザイリンクス， インコーポレイテッド マイクロプロセサをベースとしたｆｐｇａ
CA2129882A1 (en) * 1993-08-12 1995-02-13 Soheil Shams Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same
US5457644A (en) 1993-08-20 1995-10-10 Actel Corporation Field programmable digital signal processing array integrated circuit
US5440538A (en) 1993-09-23 1995-08-08 Massachusetts Institute Of Technology Communication system with redundant links and data bit time multiplexing
GB2282244B (en) 1993-09-23 1998-01-14 Advanced Risc Mach Ltd Integrated circuit
US6219688B1 (en) 1993-11-30 2001-04-17 Texas Instruments Incorporated Method, apparatus and system for sum of plural absolute differences
US5455525A (en) 1993-12-06 1995-10-03 Intelligent Logic Systems, Inc. Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array
US5535406A (en) 1993-12-29 1996-07-09 Kolchinsky; Alexander Virtual processor module including a reconfigurable programmable matrix
US5680583A (en) 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
AU700629B2 (en) 1994-03-22 1999-01-07 Hyperchip Inc. Efficient direct cell replacement fault tolerant architecture supporting completely integrated systems with means for direct communication with system operator
US5561738A (en) 1994-03-25 1996-10-01 Motorola, Inc. Data processor for executing a fuzzy logic operation and method therefor
US5761484A (en) 1994-04-01 1998-06-02 Massachusetts Institute Of Technology Virtual interconnections for reconfigurable logic systems
US5504439A (en) 1994-04-01 1996-04-02 Xilinx, Inc. I/O interface cell for use with optional pad
US5430687A (en) 1994-04-01 1995-07-04 Xilinx, Inc. Programmable logic device including a parallel input device for loading memory cells
US5781756A (en) 1994-04-01 1998-07-14 Xilinx, Inc. Programmable logic device with partially configurable memory cells and a method for configuration
US5896551A (en) * 1994-04-15 1999-04-20 Micron Technology, Inc. Initializing and reprogramming circuitry for state independent memory array burst operations control
US5426378A (en) 1994-04-20 1995-06-20 Xilinx, Inc. Programmable logic device which stores more than one configuration and means for switching configurations
US5677909A (en) * 1994-05-11 1997-10-14 Spectrix Corporation Apparatus for exchanging data between a central station and a plurality of wireless remote stations on a time divided commnication channel
JP2671804B2 (ja) 1994-05-27 1997-11-05 日本電気株式会社 階層型資源管理方法
US5532693A (en) 1994-06-13 1996-07-02 Advanced Hardware Architectures Adaptive data compression system with systolic string matching logic
EP0690378A1 (en) 1994-06-30 1996-01-03 Tandem Computers Incorporated Tool and method for diagnosing and correcting errors in a computer programm
JP3308770B2 (ja) 1994-07-22 2002-07-29 三菱電機株式会社 情報処理装置および情報処理装置における計算方法
US5600845A (en) * 1994-07-27 1997-02-04 Metalithic Systems Incorporated Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor
JP3365581B2 (ja) 1994-07-29 2003-01-14 富士通株式会社 自己修復機能付き情報処理装置
US5574930A (en) 1994-08-12 1996-11-12 University Of Hawaii Computer system and method using functional memory
US5513366A (en) 1994-09-28 1996-04-30 International Business Machines Corporation Method and system for dynamically reconfiguring a register file in a vector processor
US5619720A (en) 1994-10-04 1997-04-08 Analog Devices, Inc. Digital signal processor having link ports for point-to-point communication
US5450022A (en) 1994-10-07 1995-09-12 Xilinx Inc. Structure and method for configuration of a field programmable gate array
EP0707269A1 (en) 1994-10-11 1996-04-17 International Business Machines Corporation Cache coherence network for a multiprocessor data processing system
US5530946A (en) * 1994-10-28 1996-06-25 Dell Usa, L.P. Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof
US5815726A (en) 1994-11-04 1998-09-29 Altera Corporation Coarse-grained look-up table architecture
JPH08137824A (ja) 1994-11-15 1996-05-31 Mitsubishi Semiconductor Software Kk セルフテスト機能内蔵シングルチップマイコン
EP0721157A1 (en) * 1994-12-12 1996-07-10 Advanced Micro Devices, Inc. Microprocessor with selectable clock frequency
US5537580A (en) 1994-12-21 1996-07-16 Vlsi Technology, Inc. Integrated circuit fabrication using state machine extraction from behavioral hardware description language
US5682491A (en) 1994-12-29 1997-10-28 International Business Machines Corporation Selective processing and routing of results among processors controlled by decoding instructions using mask value derived from instruction tag and processor identifier
US6128720A (en) 1994-12-29 2000-10-03 International Business Machines Corporation Distributed processing array with component processors performing customized interpretation of instructions
US5581199A (en) * 1995-01-04 1996-12-03 Xilinx, Inc. Interconnect architecture for field programmable gate array using variable length conductors
US5778237A (en) * 1995-01-10 1998-07-07 Hitachi, Ltd. Data processor and single-chip microcomputer with changing clock frequency and operating voltage
US5696791A (en) 1995-01-17 1997-12-09 Vtech Industries, Inc. Apparatus and method for decoding a sequence of digitally encoded data
US5680597A (en) * 1995-01-26 1997-10-21 International Business Machines Corporation System with flexible local control for modifying same instruction partially in different processor of a SIMD computer system to execute dissimilar sequences of instructions
US5532957A (en) 1995-01-31 1996-07-02 Texas Instruments Incorporated Field reconfigurable logic/memory array
US5493239A (en) 1995-01-31 1996-02-20 Motorola, Inc. Circuit and method of configuring a field programmable gate array
US5659785A (en) 1995-02-10 1997-08-19 International Business Machines Corporation Array processor communication architecture with broadcast processor instructions
US6052773A (en) 1995-02-10 2000-04-18 Massachusetts Institute Of Technology DPGA-coupled microprocessors
US5742180A (en) 1995-02-10 1998-04-21 Massachusetts Institute Of Technology Dynamically programmable gate array with multiple contexts
WO1996025701A1 (en) * 1995-02-14 1996-08-22 Vlsi Technology, Inc. Method and apparatus for reducing power consumption in digital electronic circuits
US5537057A (en) 1995-02-14 1996-07-16 Altera Corporation Programmable logic array device with grouped logic regions and three types of conductors
DE69632424T2 (de) * 1995-02-17 2005-05-12 Kabushiki Kaisha Toshiba, Kawasaki Server für kontinuierliche Daten und Datentransferschema für mehrfache gleichzeitige Datenzugriffe
US5892961A (en) 1995-02-17 1999-04-06 Xilinx, Inc. Field programmable gate array having programming instructions in the configuration bitstream
US5675743A (en) 1995-02-22 1997-10-07 Callisto Media Systems Inc. Multi-media server
JP3351452B2 (ja) * 1995-03-08 2002-11-25 日本電信電話株式会社 プログラマブルゲートアレイ
US5570040A (en) 1995-03-22 1996-10-29 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5757207A (en) 1995-03-22 1998-05-26 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5748979A (en) 1995-04-05 1998-05-05 Xilinx Inc Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table
US5752035A (en) 1995-04-05 1998-05-12 Xilinx, Inc. Method for compiling and executing programs for reprogrammable instruction set accelerator
JP3313007B2 (ja) * 1995-04-14 2002-08-12 三菱電機株式会社 マイクロコンピュータ
US6077315A (en) 1995-04-17 2000-06-20 Ricoh Company Ltd. Compiling system and method for partially reconfigurable computing
US5794062A (en) * 1995-04-17 1998-08-11 Ricoh Company Ltd. System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization
US5933642A (en) 1995-04-17 1999-08-03 Ricoh Corporation Compiling system and method for reconfigurable computing
WO1996034346A1 (en) * 1995-04-28 1996-10-31 Xilinx, Inc. Microprocessor with distributed registers accessible by programmable logic device
GB9508931D0 (en) 1995-05-02 1995-06-21 Xilinx Inc Programmable switch for FPGA input/output signals
US5600597A (en) 1995-05-02 1997-02-04 Xilinx, Inc. Register protection structure for FPGA
US5701091A (en) 1995-05-02 1997-12-23 Xilinx, Inc. Routing resources for hierarchical FPGA
US5541530A (en) 1995-05-17 1996-07-30 Altera Corporation Programmable logic array integrated circuits with blocks of logic regions grouped into super-blocks
US5649179A (en) * 1995-05-19 1997-07-15 Motorola, Inc. Dynamic instruction allocation for a SIMD processor
US5821774A (en) 1995-05-26 1998-10-13 Xilinx, Inc. Structure and method for arithmetic function implementation in an EPLD having high speed product term allocation structure
JPH08328941A (ja) 1995-05-31 1996-12-13 Nec Corp メモリアクセス制御回路
JP3677315B2 (ja) 1995-06-01 2005-07-27 シャープ株式会社 データ駆動型情報処理装置
US5671432A (en) 1995-06-02 1997-09-23 International Business Machines Corporation Programmable array I/O-routing resource
US5652529A (en) 1995-06-02 1997-07-29 International Business Machines Corporation Programmable array clock/reset resource
US5815715A (en) 1995-06-05 1998-09-29 Motorola, Inc. Method for designing a product having hardware and software components and product therefor
US5646544A (en) 1995-06-05 1997-07-08 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
US5889982A (en) * 1995-07-01 1999-03-30 Intel Corporation Method and apparatus for generating event handler vectors based on both operating mode and event type
US5559450A (en) 1995-07-27 1996-09-24 Lucent Technologies Inc. Field programmable gate array with multi-port RAM
US5978583A (en) 1995-08-07 1999-11-02 International Business Machines Corp. Method for resource control in parallel environments using program organization and run-time support
US5649176A (en) * 1995-08-10 1997-07-15 Virtual Machine Works, Inc. Transition analysis and circuit resynthesis method and device for digital circuit modeling
US5996083A (en) * 1995-08-11 1999-11-30 Hewlett-Packard Company Microprocessor having software controllable power consumption
GB2304438A (en) 1995-08-17 1997-03-19 Kenneth Austin Re-configurable application specific device
US5784313A (en) 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5646545A (en) 1995-08-18 1997-07-08 Xilinx, Inc. Time multiplexed programmable logic device
US5778439A (en) 1995-08-18 1998-07-07 Xilinx, Inc. Programmable logic device with hierarchical confiquration and state storage
US5583450A (en) 1995-08-18 1996-12-10 Xilinx, Inc. Sequencer for a time multiplexed programmable logic device
US5737565A (en) 1995-08-24 1998-04-07 International Business Machines Corporation System and method for diallocating stream from a stream buffer
US5737516A (en) * 1995-08-30 1998-04-07 Motorola, Inc. Data processing system for performing a debug function and method therefor
US5734869A (en) 1995-09-06 1998-03-31 Chen; Duan-Ping High speed logic circuit simulator
US6430309B1 (en) 1995-09-15 2002-08-06 Monogen, Inc. Specimen preview and inspection system
US5745734A (en) 1995-09-29 1998-04-28 International Business Machines Corporation Method and system for programming a gate array using a compressed configuration bit stream
US5652894A (en) * 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for providing power saving modes to a pipelined processor
US5754827A (en) * 1995-10-13 1998-05-19 Mentor Graphics Corporation Method and apparatus for performing fully visible tracing of an emulation
US5815004A (en) 1995-10-16 1998-09-29 Xilinx, Inc. Multi-buffered configurable logic block output lines in a field programmable gate array
US5642058A (en) 1995-10-16 1997-06-24 Xilinx , Inc. Periphery input/output interconnect structure
US5608342A (en) 1995-10-23 1997-03-04 Xilinx, Inc. Hierarchical programming of electrically configurable integrated circuits
US5675262A (en) 1995-10-26 1997-10-07 Xilinx, Inc. Fast carry-out scheme in a field programmable gate array
US5656950A (en) 1995-10-26 1997-08-12 Xilinx, Inc. Interconnect lines including tri-directional buffer circuits
US5943242A (en) 1995-11-17 1999-08-24 Pact Gmbh Dynamically reconfigurable data processing system
US5732209A (en) * 1995-11-29 1998-03-24 Exponential Technology, Inc. Self-testing multi-processor die with internal compare points
US5773994A (en) * 1995-12-15 1998-06-30 Cypress Semiconductor Corp. Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit
JPH09231788A (ja) * 1995-12-19 1997-09-05 Fujitsu Ltd シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム
US5804986A (en) 1995-12-29 1998-09-08 Cypress Semiconductor Corp. Memory in a programmable logic device
US7266725B2 (en) * 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
JP3247043B2 (ja) 1996-01-12 2002-01-15 株式会社日立製作所 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ
US5760602A (en) * 1996-01-17 1998-06-02 Hewlett-Packard Company Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA
JP2795244B2 (ja) 1996-01-17 1998-09-10 日本電気株式会社 プログラムデバッグシステム
US5854918A (en) 1996-01-24 1998-12-29 Ricoh Company Ltd. Apparatus and method for self-timed algorithmic execution
US5936424A (en) 1996-02-02 1999-08-10 Xilinx, Inc. High speed bus with tree structure for selecting bus driver
US5635851A (en) 1996-02-02 1997-06-03 Xilinx, Inc. Read and writable data bus particularly for programmable logic devices
US5754459A (en) 1996-02-08 1998-05-19 Xilinx, Inc. Multiplier circuit design for a programmable logic device
KR0165515B1 (ko) 1996-02-17 1999-01-15 김광호 그래픽 데이터의 선입선출기 및 선입선출 방법
GB9604496D0 (en) 1996-03-01 1996-05-01 Xilinx Inc Embedded memory for field programmable gate array
US6020758A (en) * 1996-03-11 2000-02-01 Altera Corporation Partially reconfigurable programmable logic device
US5841973A (en) 1996-03-13 1998-11-24 Cray Research, Inc. Messaging in distributed memory multiprocessing system having shell circuitry for atomic control of message storage queue's tail pointer structure in local memory
US5698338A (en) 1996-03-15 1997-12-16 Valence Technology, Inc. Solid secondary lithium cell based on Lix Niy Co1-y VO4< or=x< or=1.1 and 0<y<1 cathode material
US6279077B1 (en) 1996-03-22 2001-08-21 Texas Instruments Incorporated Bus interface buffer control in a microprocessor
US6311265B1 (en) 1996-03-25 2001-10-30 Torrent Systems, Inc. Apparatuses and methods for programming parallel computers
US6154049A (en) 1998-03-27 2000-11-28 Xilinx, Inc. Multiplier fabric for use in field programmable gate arrays
US5956518A (en) 1996-04-11 1999-09-21 Massachusetts Institute Of Technology Intermediate-grain reconfigurable processing device
US5687325A (en) 1996-04-19 1997-11-11 Chang; Web Application specific field programmable gate array
US6173434B1 (en) * 1996-04-22 2001-01-09 Brigham Young University Dynamically-configurable digital processor using method for relocating logic array modules
US5960200A (en) 1996-05-03 1999-09-28 I-Cube System to transition an enterprise to a distributed infrastructure
US5894565A (en) 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US5784636A (en) * 1996-05-28 1998-07-21 National Semiconductor Corporation Reconfigurable computer architecture for use in signal processing applications
US5892370A (en) * 1996-06-21 1999-04-06 Quicklogic Corporation Clock network for field programmable gate array
EP0978051A1 (en) * 1996-06-21 2000-02-09 Mirage Technologies, Inc. Dynamically reconfigurable hardware system for real-time control of processes
US6785826B1 (en) * 1996-07-17 2004-08-31 International Business Machines Corporation Self power audit and control circuitry for microprocessor functional units
US6023742A (en) * 1996-07-18 2000-02-08 University Of Washington Reconfigurable computing architecture for providing pipelined data paths
US6023564A (en) * 1996-07-19 2000-02-08 Xilinx, Inc. Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions
KR100280285B1 (ko) 1996-08-19 2001-02-01 윤종용 멀티미디어 신호에 적합한 멀티미디어 프로세서
US5838165A (en) 1996-08-21 1998-11-17 Chatter; Mukesh High performance self modifying on-the-fly alterable logic FPGA, architecture and method
US5933023A (en) 1996-09-03 1999-08-03 Xilinx, Inc. FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines
US6624658B2 (en) 1999-02-04 2003-09-23 Advantage Logic, Inc. Method and apparatus for universal program controlled bus architecture
US5859544A (en) * 1996-09-05 1999-01-12 Altera Corporation Dynamic configurable elements for programmable logic devices
US6049866A (en) 1996-09-06 2000-04-11 Silicon Graphics, Inc. Method and system for an efficient user mode cache manipulation using a simulated instruction
US5828858A (en) 1996-09-16 1998-10-27 Virginia Tech Intellectual Properties, Inc. Worm-hole run-time reconfigurable processor field programmable gate array (FPGA)
US6178494B1 (en) 1996-09-23 2001-01-23 Virtual Computer Corporation Modular, hybrid processor and method for producing a modular, hybrid processor
US5694602A (en) 1996-10-01 1997-12-02 The United States Of America As Represented By The Secretary Of The Air Force Weighted system and method for spatial allocation of a parallel load
SG125044A1 (en) 1996-10-14 2006-09-29 Mitsubishi Gas Chemical Co Oxygen absorption composition
US5901279A (en) * 1996-10-18 1999-05-04 Hughes Electronics Corporation Connection of spares between multiple programmable devices
US5892962A (en) * 1996-11-12 1999-04-06 Lucent Technologies Inc. FPGA-based processor
US5844422A (en) 1996-11-13 1998-12-01 Xilinx, Inc. State saving and restoration in reprogrammable FPGAs
US5860119A (en) 1996-11-25 1999-01-12 Vlsi Technology, Inc. Data-packet fifo buffer system with end-of-packet flags
US6005410A (en) 1996-12-05 1999-12-21 International Business Machines Corporation Interconnect structure between heterogeneous core regions in a programmable array
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654593A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
US6338106B1 (en) * 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
US6427156B1 (en) 1997-01-21 2002-07-30 Xilinx, Inc. Configurable logic block with AND gate for efficient multiplication in FPGAS
EP0858167A1 (en) 1997-01-29 1998-08-12 Hewlett-Packard Company Field programmable processor device
EP0858168A1 (en) 1997-01-29 1998-08-12 Hewlett-Packard Company Field programmable processor array
DE19704044A1 (de) * 1997-02-04 1998-08-13 Pact Inf Tech Gmbh Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine
US5865239A (en) * 1997-02-05 1999-02-02 Micropump, Inc. Method for making herringbone gears
US6055619A (en) 1997-02-07 2000-04-25 Cirrus Logic, Inc. Circuits, system, and methods for processing multiple data streams
US6542998B1 (en) * 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
WO1998038958A1 (en) 1997-03-05 1998-09-11 Massachusetts Institute Of Technology A reconfigurable footprint mechanism for omnidirectional vehicles
US6125408A (en) 1997-03-10 2000-09-26 Compaq Computer Corporation Resource type prioritization in generating a device configuration
US5857097A (en) 1997-03-10 1999-01-05 Digital Equipment Corporation Method for identifying reasons for dynamic stall cycles during the execution of a program
US5884075A (en) * 1997-03-10 1999-03-16 Compaq Computer Corporation Conflict resolution using self-contained virtual devices
GB2323188B (en) * 1997-03-14 2002-02-06 Nokia Mobile Phones Ltd Enabling and disabling clocking signals to elements
US6085317A (en) 1997-08-15 2000-07-04 Altera Corporation Reconfigurable computer architecture using programmable logic devices
AUPO647997A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Memory controller architecture
US6507898B1 (en) 1997-04-30 2003-01-14 Canon Kabushiki Kaisha Reconfigurable data cache controller
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6389379B1 (en) * 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6035371A (en) * 1997-05-28 2000-03-07 3Com Corporation Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device
US6421817B1 (en) 1997-05-29 2002-07-16 Xilinx, Inc. System and method of computation in a programmable logic device using virtual instructions
US6047115A (en) * 1997-05-29 2000-04-04 Xilinx, Inc. Method for configuring FPGA memory planes for virtual hardware computation
US6011407A (en) * 1997-06-13 2000-01-04 Xilinx, Inc. Field programmable gate array with dedicated computer bus interface and method for configuring both
US6240502B1 (en) * 1997-06-25 2001-05-29 Sun Microsystems, Inc. Apparatus for dynamically reconfiguring a processor
US5966534A (en) * 1997-06-27 1999-10-12 Cooke; Laurence H. Method for compiling high level programming languages into an integrated processor with reconfigurable logic
US5970254A (en) 1997-06-27 1999-10-19 Cooke; Laurence H. Integrated processor and programmable data path chip for reconfigurable computing
US6072348A (en) * 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
US6437441B1 (en) 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6020760A (en) * 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
US6282701B1 (en) 1997-07-31 2001-08-28 Mutek Solutions, Ltd. System and method for monitoring and analyzing the execution of computer programs
US6170051B1 (en) * 1997-08-01 2001-01-02 Micron Technology, Inc. Apparatus and method for program level parallelism in a VLIW processor
US6026478A (en) * 1997-08-01 2000-02-15 Micron Technology, Inc. Split embedded DRAM processor
US6038656A (en) * 1997-09-12 2000-03-14 California Institute Of Technology Pipelined completion for asynchronous communication
JP3612186B2 (ja) 1997-09-19 2005-01-19 株式会社ルネサステクノロジ データ処理装置
US6539415B1 (en) 1997-09-24 2003-03-25 Sony Corporation Method and apparatus for the allocation of audio/video tasks in a network system
US5966143A (en) 1997-10-14 1999-10-12 Motorola, Inc. Data allocation into multiple memories for concurrent access
SG82587A1 (en) 1997-10-21 2001-08-21 Sony Corp Recording apparatus, recording method, playback apparatus, playback method, recording/playback apparatus, recording/playback method, presentation medium and recording medium
US6076157A (en) 1997-10-23 2000-06-13 International Business Machines Corporation Method and apparatus to force a thread switch in a multithreaded processor
JP4128251B2 (ja) 1997-10-23 2008-07-30 富士通株式会社 配線密度予測方法およびセル配置装置
US6247147B1 (en) 1997-10-27 2001-06-12 Altera Corporation Enhanced embedded logic analyzer
US5915123A (en) 1997-10-31 1999-06-22 Silicon Spice Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements
US6122719A (en) 1997-10-31 2000-09-19 Silicon Spice Method and apparatus for retiming in a network of multiple context processing elements
US6108760A (en) 1997-10-31 2000-08-22 Silicon Spice Method and apparatus for position independent reconfiguration in a network of multiple context processing elements
US6127908A (en) 1997-11-17 2000-10-03 Massachusetts Institute Of Technology Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same
JPH11147335A (ja) * 1997-11-18 1999-06-02 Fuji Xerox Co Ltd 描画処理装置
JP4197755B2 (ja) * 1997-11-19 2008-12-17 富士通株式会社 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US6212650B1 (en) * 1997-11-24 2001-04-03 Xilinx, Inc. Interactive dubug tool for programmable circuits
US6091263A (en) 1997-12-12 2000-07-18 Xilinx, Inc. Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM
JP2003526129A (ja) 1997-12-17 2003-09-02 エリクセントリミティド プログラマブル・アレイにおける乗算器の実現
DE69827589T2 (de) 1997-12-17 2005-11-03 Elixent Ltd. Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen
DE69737750T2 (de) 1997-12-17 2008-03-06 Hewlett-Packard Development Co., L.P., Houston Erst- und Zweitprozessoren verwendetes Verfahren
DE69841256D1 (de) 1997-12-17 2009-12-10 Panasonic Corp Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6172520B1 (en) * 1997-12-30 2001-01-09 Xilinx, Inc. FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA
US6049222A (en) * 1997-12-30 2000-04-11 Xilinx, Inc Configuring an FPGA using embedded memory
US6301706B1 (en) 1997-12-31 2001-10-09 Elbrus International Limited Compiler method and apparatus for elimination of redundant speculative computations from innermost loops
US6105106A (en) * 1997-12-31 2000-08-15 Micron Technology, Inc. Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times
US6216223B1 (en) 1998-01-12 2001-04-10 Billions Of Operations Per Second, Inc. Methods and apparatus to dynamically reconfigure the instruction pipeline of an indirect very long instruction word scalable processor
US6034538A (en) * 1998-01-21 2000-03-07 Lucent Technologies Inc. Virtual logic system for reconfigurable hardware
WO1999038071A1 (en) * 1998-01-26 1999-07-29 Chameleon Systems, Inc. Reconfigurable logic for table lookup
US6230307B1 (en) 1998-01-26 2001-05-08 Xilinx, Inc. System and method for programming the hardware of field programmable gate arrays (FPGAs) and related reconfiguration resources as if they were software by creating hardware objects
DE19803593A1 (de) 1998-01-30 1999-08-12 Daimler Chrysler Ag Schaltvorrichtung für ein Zahnräderwechselgetriebe
DE69919059T2 (de) 1998-02-04 2005-01-27 Texas Instruments Inc., Dallas Datenverarbeitungssytem mit einem digitalen Signalprozessor und einem Koprozessor und Datenverarbeitungsverfahren
US6086628A (en) 1998-02-17 2000-07-11 Lucent Technologies Inc. Power-related hardware-software co-synthesis of heterogeneous distributed embedded systems
US7152027B2 (en) 1998-02-17 2006-12-19 National Instruments Corporation Reconfigurable test system
US6198304B1 (en) * 1998-02-23 2001-03-06 Xilinx, Inc. Programmable logic device
DE19807872A1 (de) * 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
US6088800A (en) 1998-02-27 2000-07-11 Mosaid Technologies, Incorporated Encryption processor with shared memory interconnect
US6374286B1 (en) 1998-04-06 2002-04-16 Rockwell Collins, Inc. Real time processor capable of concurrently running multiple independent JAVA machines
US6084429A (en) 1998-04-24 2000-07-04 Xilinx, Inc. PLD having a window pane architecture with segmented and staggered interconnect wiring between logic block arrays
US6421808B1 (en) 1998-04-24 2002-07-16 Cadance Design Systems, Inc. Hardware design language for the design of integrated circuits
US6173419B1 (en) * 1998-05-14 2001-01-09 Advanced Technology Materials, Inc. Field programmable gate array (FPGA) emulator for debugging software
US5999990A (en) 1998-05-18 1999-12-07 Motorola, Inc. Communicator having reconfigurable resources
US6298396B1 (en) 1998-06-01 2001-10-02 Advanced Micro Devices, Inc. System for loading a current buffer desciptor register with a value different from current value to cause a previously read buffer descriptor to be read again
US6092174A (en) 1998-06-01 2000-07-18 Context, Inc. Dynamically reconfigurable distributed integrated circuit processor and method
JP3123977B2 (ja) * 1998-06-04 2001-01-15 日本電気株式会社 プログラマブル機能ブロック
US6282627B1 (en) 1998-06-29 2001-08-28 Chameleon Systems, Inc. Integrated processor and programmable data path chip for reconfigurable computing
US6202182B1 (en) * 1998-06-30 2001-03-13 Lucent Technologies Inc. Method and apparatus for testing field programmable gate arrays
DE69803373T2 (de) 1998-07-06 2002-08-14 Hewlett Packard Co Verdrahtung von Zellen in logischen Feldern
EP0974906A3 (en) 1998-07-24 2008-12-24 Interuniversitair Microelektronica Centrum Vzw Method for determining an optimized memory organization of a digital device
DE19835189C2 (de) 1998-08-04 2001-02-08 Unicor Rohrsysteme Gmbh Vorrichtung zur kontinuierlichen Herstellung von nahtlosen Kunststoffrohren
US6137307A (en) 1998-08-04 2000-10-24 Xilinx, Inc. Structure and method for loading wide frames of data from a narrow input bus
US20020152060A1 (en) 1998-08-31 2002-10-17 Tseng Ping-Sheng Inter-chip communication system
JP2000076066A (ja) 1998-09-02 2000-03-14 Fujitsu Ltd 信号処理回路
US6205458B1 (en) 1998-09-21 2001-03-20 Rn2R, L.L.C. Adder and multiplier circuits employing logic gates having discrete, weighted inputs and methods of performing combinatorial operations therewith
JP3551353B2 (ja) * 1998-10-02 2004-08-04 株式会社日立製作所 データ再配置方法
US6215326B1 (en) 1998-11-18 2001-04-10 Altera Corporation Programmable logic device architecture with super-regions having logic regions and a memory region
JP2002530780A (ja) 1998-11-20 2002-09-17 アルテラ・コーポレーション 再構成可能なプログラマブルロジックデバイスコンピュータシステム
US6977649B1 (en) 1998-11-23 2005-12-20 3Dlabs, Inc. Ltd 3D graphics rendering with selective read suspend
JP2000181566A (ja) 1998-12-14 2000-06-30 Mitsubishi Electric Corp マルチクロック並列処理装置
US6044030A (en) 1998-12-21 2000-03-28 Philips Electronics North America Corporation FIFO unit with single pointer
US6434695B1 (en) 1998-12-23 2002-08-13 Apple Computer, Inc. Computer operating system using compressed ROM image in RAM
US6757847B1 (en) * 1998-12-29 2004-06-29 International Business Machines Corporation Synchronization for system analysis
JP3585800B2 (ja) 1999-01-13 2004-11-04 株式会社東芝 情報処理装置
US6539438B1 (en) 1999-01-15 2003-03-25 Quickflex Inc. Reconfigurable computing system and method and apparatus employing same
US6490695B1 (en) 1999-01-22 2002-12-03 Sun Microsystems, Inc. Platform independent memory image analysis architecture for debugging a computer program
DE10028397A1 (de) 2000-06-13 2001-12-20 Pact Inf Tech Gmbh Registrierverfahren
US6243808B1 (en) * 1999-03-08 2001-06-05 Chameleon Systems, Inc. Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups
US6512804B1 (en) * 1999-04-07 2003-01-28 Applied Micro Circuits Corporation Apparatus and method for multiple serial data synchronization using channel-lock FIFO buffers optimized for jitter
US6286134B1 (en) 1999-04-23 2001-09-04 Sun Microsystems, Inc. Instruction selection in a multi-platform environment
JP2000311156A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 再構成可能並列計算機
US6381624B1 (en) 1999-04-29 2002-04-30 Hewlett-Packard Company Faster multiply/accumulator
US6298472B1 (en) 1999-05-07 2001-10-02 Chameleon Systems, Inc. Behavioral silicon construct architecture and mapping
US6748440B1 (en) 1999-05-12 2004-06-08 Microsoft Corporation Flow of streaming data through multiple processing modules
US7007096B1 (en) 1999-05-12 2006-02-28 Microsoft Corporation Efficient splitting and mixing of streaming-data frames for processing through multiple processing modules
US6211697B1 (en) 1999-05-25 2001-04-03 Actel Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure
DE19926538A1 (de) 1999-06-10 2000-12-14 Pact Inf Tech Gmbh Hardware und Betriebsverfahren
EP1061439A1 (en) 1999-06-15 2000-12-20 Hewlett-Packard Company Memory and instructions in computer architecture containing processor and coprocessor
US6757892B1 (en) 1999-06-24 2004-06-29 Sarnoff Corporation Method for determining an optimal partitioning of data among several memories
US6347346B1 (en) * 1999-06-30 2002-02-12 Chameleon Systems, Inc. Local memory unit system with global access for use on reconfigurable chips
JP3420121B2 (ja) 1999-06-30 2003-06-23 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
GB2352548B (en) * 1999-07-26 2001-06-06 Sun Microsystems Inc Method and apparatus for executing standard functions in a computer system
US6745317B1 (en) 1999-07-30 2004-06-01 Broadcom Corporation Three level direct communication connections between neighboring multiple context processing elements
US6370596B1 (en) * 1999-08-03 2002-04-09 Chameleon Systems, Inc. Logic flag registers for monitoring processing system events
US6341318B1 (en) * 1999-08-10 2002-01-22 Chameleon Systems, Inc. DMA data streaming
US6204687B1 (en) 1999-08-13 2001-03-20 Xilinx, Inc. Method and structure for configuring FPGAS
US6438747B1 (en) 1999-08-20 2002-08-20 Hewlett-Packard Company Programmatic iteration scheduling for parallel processors
US6507947B1 (en) 1999-08-20 2003-01-14 Hewlett-Packard Company Programmatic synthesis of processor element arrays
US6606704B1 (en) 1999-08-31 2003-08-12 Intel Corporation Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode
US6349346B1 (en) * 1999-09-23 2002-02-19 Chameleon Systems, Inc. Control fabric unit including associated configuration memory and PSOP state machine adapted to provide configuration address to reconfigurable functional unit
US6311200B1 (en) 1999-09-23 2001-10-30 Chameleon Systems, Inc. Reconfigurable program sum of products generator
US6288566B1 (en) 1999-09-23 2001-09-11 Chameleon Systems, Inc. Configuration state memory for functional blocks on a reconfigurable chip
US6631487B1 (en) 1999-09-27 2003-10-07 Lattice Semiconductor Corp. On-line testing of field programmable gate array resources
DE19946752A1 (de) * 1999-09-29 2001-04-12 Infineon Technologies Ag Rekonfigurierbares Gate-Array
US6598128B1 (en) 1999-10-01 2003-07-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6412043B1 (en) 1999-10-01 2002-06-25 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6665758B1 (en) 1999-10-04 2003-12-16 Ncr Corporation Software sanity monitor
US6434642B1 (en) 1999-10-07 2002-08-13 Xilinx, Inc. FIFO memory system and method with improved determination of full and empty conditions and amount of data stored
JP2001167066A (ja) 1999-12-08 2001-06-22 Nec Corp プロセッサ間通信方法及びマルチプロセッサシステム
US6625654B1 (en) * 1999-12-28 2003-09-23 Intel Corporation Thread signaling in multi-threaded network processor
US6633181B1 (en) 1999-12-30 2003-10-14 Stretch, Inc. Multi-scale programmable array
DE60133595T2 (de) 2000-01-07 2009-04-30 Nippon Telegraph And Telephone Corp. Funktionsrekonfigurierbare Halbleitervorrichtung und integrierte Schaltung zum Konfigurieren der Halbleitervorrichtung
JP2001202236A (ja) 2000-01-20 2001-07-27 Fuji Xerox Co Ltd プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法
US20020031166A1 (en) 2000-01-28 2002-03-14 Ravi Subramanian Wireless spread spectrum communication platform using dynamically reconfigurable logic
US6496971B1 (en) 2000-02-07 2002-12-17 Xilinx, Inc. Supporting multiple FPGA configuration modes using dedicated on-chip processor
US6487709B1 (en) 2000-02-09 2002-11-26 Xilinx, Inc. Run-time routing for programmable logic devices
US6519674B1 (en) * 2000-02-18 2003-02-11 Chameleon Systems, Inc. Configuration bits layout
JP2001236221A (ja) 2000-02-21 2001-08-31 Keisuke Shindo マルチスレッドを利用するパイプライン並列プロセッサ
US6865663B2 (en) 2000-02-24 2005-03-08 Pts Corporation Control processor dynamically loading shadow instruction register associated with memory entry of coprocessor in flexible coupling mode
JP3674515B2 (ja) 2000-02-25 2005-07-20 日本電気株式会社 アレイ型プロセッサ
US6434672B1 (en) 2000-02-29 2002-08-13 Hewlett-Packard Company Methods and apparatus for improving system performance with a shared cache memory
US6539477B1 (en) * 2000-03-03 2003-03-25 Chameleon Systems, Inc. System and method for control synthesis using a reachable states look-up table
KR100841411B1 (ko) * 2000-03-14 2008-06-25 소니 가부시끼 가이샤 전송장치, 수신장치, 전송방법, 수신방법과 기록매체
US6657457B1 (en) 2000-03-15 2003-12-02 Intel Corporation Data transfer on reconfigurable chip
US6871341B1 (en) * 2000-03-24 2005-03-22 Intel Corporation Adaptive scheduling of function cells in dynamic reconfigurable logic
US6362650B1 (en) 2000-05-18 2002-03-26 Xilinx, Inc. Method and apparatus for incorporating a multiplier into an FPGA
US6373779B1 (en) 2000-05-19 2002-04-16 Xilinx, Inc. Block RAM having multiple configurable write modes for use in a field programmable gate array
US7340596B1 (en) 2000-06-12 2008-03-04 Altera Corporation Embedded processor with watchdog timer for programmable logic
EP2226732A3 (de) * 2000-06-13 2016-04-06 PACT XPP Technologies AG Cachehierarchie für einen Multicore-Prozessor
US6285624B1 (en) 2000-07-08 2001-09-04 Han-Ping Chen Multilevel memory access method
DE10036627A1 (de) 2000-07-24 2002-02-14 Pact Inf Tech Gmbh Integrierter Schaltkreis
DE10129237A1 (de) 2000-10-09 2002-04-18 Pact Inf Tech Gmbh Verfahren zur Bearbeitung von Daten
JP2002041489A (ja) 2000-07-25 2002-02-08 Mitsubishi Electric Corp 同期信号生成回路、それを用いたプロセッサシステムおよび同期信号生成方法
US7164422B1 (en) * 2000-07-28 2007-01-16 Ab Initio Software Corporation Parameterized graphs with conditional components
US6538468B1 (en) * 2000-07-31 2003-03-25 Cypress Semiconductor Corporation Method and apparatus for multiple boot-up functionalities for a programmable logic device (PLD)
US6542844B1 (en) * 2000-08-02 2003-04-01 International Business Machines Corporation Method and apparatus for tracing hardware states using dynamically reconfigurable test circuits
EP1356401A2 (en) 2000-08-07 2003-10-29 Altera Corporation Software-to-hardware compiler
US6754805B1 (en) 2000-08-07 2004-06-22 Transwitch Corporation Method and apparatus for configurable multi-cell digital signal processing employing global parallel configuration
US7249351B1 (en) 2000-08-30 2007-07-24 Broadcom Corporation System and method for preparing software for execution in a dynamically configurable hardware environment
US6829697B1 (en) 2000-09-06 2004-12-07 International Business Machines Corporation Multiple logical interfaces to a shared coprocessor resource
US7346644B1 (en) 2000-09-18 2008-03-18 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US6538470B1 (en) 2000-09-18 2003-03-25 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US6518787B1 (en) * 2000-09-21 2003-02-11 Triscend Corporation Input/output architecture for efficient configuration of programmable input/output cells
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US6525678B1 (en) * 2000-10-06 2003-02-25 Altera Corporation Configuring a programmable logic device
JP2004517386A (ja) 2000-10-06 2004-06-10 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト 方法および装置
US20020045952A1 (en) 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
US6398383B1 (en) * 2000-10-30 2002-06-04 Yu-Hwei Huang Flashlight carriable on one's person
JP3636986B2 (ja) 2000-12-06 2005-04-06 松下電器産業株式会社 半導体集積回路
GB2370380B (en) 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
EP1346280A1 (en) 2000-12-20 2003-09-24 Koninklijke Philips Electronics N.V. Data processing device with a configurable functional unit
US6483343B1 (en) 2000-12-29 2002-11-19 Quicklogic Corporation Configurable computational unit embedded in a programmable device
US6426649B1 (en) 2000-12-29 2002-07-30 Quicklogic Corporation Architecture for field programmable gate array
US6392912B1 (en) * 2001-01-10 2002-05-21 Chameleon Systems, Inc. Loading data plane on reconfigurable chip
US7020673B2 (en) 2001-01-19 2006-03-28 Sony Corporation Reconfigurable arithmetic device and arithmetic system including that arithmetic device and address generation device and interleave device applicable to arithmetic system
US6847370B2 (en) 2001-02-20 2005-01-25 3D Labs, Inc., Ltd. Planar byte memory organization with linear access
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7210129B2 (en) * 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US6792588B2 (en) 2001-04-02 2004-09-14 Intel Corporation Faster scalable floorplan which enables easier data control flow
US20020143505A1 (en) 2001-04-02 2002-10-03 Doron Drusinsky Implementing a finite state machine using concurrent finite state machines with delayed communications and no shared control signals
WO2002082267A1 (en) 2001-04-06 2002-10-17 Wind River Systems, Inc. Fpga coprocessing system
US6836842B1 (en) 2001-04-24 2004-12-28 Xilinx, Inc. Method of partial reconfiguration of a PLD in which only updated portions of configuration data are selected for reconfiguring the PLD
US6999984B2 (en) 2001-05-02 2006-02-14 Intel Corporation Modification to reconfigurable functional unit in a reconfigurable chip to perform linear feedback shift register function
US6976239B1 (en) * 2001-06-12 2005-12-13 Altera Corporation Methods and apparatus for implementing parameterizable processors and peripherals
JP3580785B2 (ja) * 2001-06-29 2004-10-27 株式会社半導体理工学研究センター ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法
US7043416B1 (en) 2001-07-27 2006-05-09 Lsi Logic Corporation System and method for state restoration in a diagnostic module for a high-speed microprocessor
US7383421B2 (en) 2002-12-05 2008-06-03 Brightscale, Inc. Cellular engine for a data processing system
US7216204B2 (en) 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US6874108B1 (en) * 2001-08-27 2005-03-29 Agere Systems Inc. Fault tolerant operation of reconfigurable devices utilizing an adjustable system clock
US6868476B2 (en) * 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US20030056091A1 (en) * 2001-09-14 2003-03-20 Greenberg Craig B. Method of scheduling in a reconfigurable hardware architecture with multiple hardware configurations
US20030055861A1 (en) * 2001-09-18 2003-03-20 Lai Gary N. Multipler unit in reconfigurable chip
US20030052711A1 (en) * 2001-09-19 2003-03-20 Taylor Bradley L. Despreader/correlator unit for use in reconfigurable chip
US6854073B2 (en) * 2001-09-25 2005-02-08 International Business Machines Corporation Debugger program time monitor
US6798239B2 (en) 2001-09-28 2004-09-28 Xilinx, Inc. Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
US7000161B1 (en) 2001-10-15 2006-02-14 Altera Corporation Reconfigurable programmable logic system with configuration recovery mode
US20060264508A1 (en) 2001-10-16 2006-11-23 Stone Richard A Modulation of ocular growth and myopia by gaba drugs
AU2002357739A1 (en) 2001-11-16 2003-06-10 Morpho Technologies Viterbi convolutional coding method and apparatus
US6886092B1 (en) 2001-11-19 2005-04-26 Xilinx, Inc. Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion
US6668237B1 (en) 2002-01-17 2003-12-23 Xilinx, Inc. Run-time reconfigurable testing of programmable logic devices
DE20221985U1 (de) 2002-02-01 2010-03-04 Tridonicatco Gmbh & Co. Kg Elektronisches Vorschaltgerät für Gasentladungslampe
US6476634B1 (en) 2002-02-01 2002-11-05 Xilinx, Inc. ALU implementation in single PLD logic cell
US6961924B2 (en) 2002-05-21 2005-11-01 International Business Machines Corporation Displaying variable usage while debugging
US6976131B2 (en) * 2002-08-23 2005-12-13 Intel Corporation Method and apparatus for shared cache coherency for a chip multiprocessor or multiprocessor system
US6803787B1 (en) 2002-09-25 2004-10-12 Lattice Semiconductor Corp. State machine in a programmable logic device
US6802206B2 (en) 2002-10-11 2004-10-12 American Axle & Manufacturing, Inc. Torsional actuation NVH test method
US7873811B1 (en) * 2003-03-10 2011-01-18 The United States Of America As Represented By The United States Department Of Energy Polymorphous computing fabric
US7472155B2 (en) 2003-12-29 2008-12-30 Xilinx, Inc. Programmable logic device with cascading DSP slices
US7567997B2 (en) 2003-12-29 2009-07-28 Xilinx, Inc. Applications of cascading DSP slices
US7840627B2 (en) 2003-12-29 2010-11-23 Xilinx, Inc. Digital signal processing circuit having input register blocks
US7870182B2 (en) 2003-12-29 2011-01-11 Xilinx Inc. Digital signal processing circuit having an adder circuit with carry-outs
US8495122B2 (en) 2003-12-29 2013-07-23 Xilinx, Inc. Programmable device with dynamic DSP architecture
US7038952B1 (en) 2004-05-04 2006-05-02 Xilinx, Inc. Block RAM with embedded FIFO buffer
JP4396446B2 (ja) 2004-08-20 2010-01-13 ソニー株式会社 情報処理装置および方法、並びにプログラム
US7971051B2 (en) 2007-09-27 2011-06-28 Fujitsu Limited FPGA configuration protection and control using hardware watchdog timer

Also Published As

Publication number Publication date
JP3963957B2 (ja) 2007-08-22
DE59710383D1 (de) 2003-08-07
US20080010437A1 (en) 2008-01-10
JP2001505382A (ja) 2001-04-17
US8156312B2 (en) 2012-04-10
AU5651498A (en) 1998-07-03
US20110010523A1 (en) 2011-01-13
CA2274532A1 (en) 1998-06-18
CN1247613A (zh) 2000-03-15
EP0943129B1 (de) 2003-07-02
JP2007174701A (ja) 2007-07-05
US6728871B1 (en) 2004-04-27
EP1310881A3 (de) 2005-03-09
ATE244421T1 (de) 2003-07-15
DE19781412D2 (de) 1999-10-28
EA199900441A1 (ru) 2001-04-23
DE59713029D1 (de) 2010-04-29
EP0943129A1 (de) 1999-09-22
US20030056085A1 (en) 2003-03-20
EP1310881A2 (de) 2003-05-14
US7237087B2 (en) 2007-06-26
US6425068B1 (en) 2002-07-23
US20090146690A1 (en) 2009-06-11
US7565525B2 (en) 2009-07-21
US20040168099A1 (en) 2004-08-26
DE19651075A1 (de) 1998-06-10
EP1310881B1 (de) 2010-03-17
US7822968B2 (en) 2010-10-26
WO1998026356A1 (de) 1998-06-18
EP2166459A1 (de) 2010-03-24

Similar Documents

Publication Publication Date Title
EA004240B1 (ru) Реконфигурируемый процессор и способ управления работой процессорной системы
US20190102173A1 (en) Methods and systems for transferring data between a processing device and external devices
JP3961028B2 (ja) データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等）
US7650448B2 (en) I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures
JP4146519B2 (ja) プログラミング可能なコンポーネントにおけるコンフィグレーション可能な各エレメントの自己同期を確立する方法
US6122719A (en) Method and apparatus for retiming in a network of multiple context processing elements
US6513077B2 (en) I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures
US6108760A (en) Method and apparatus for position independent reconfiguration in a network of multiple context processing elements
US6457116B1 (en) Method and apparatus for controlling contexts of multiple context processing elements in a network of multiple context processing elements
US7028107B2 (en) Process for automatic dynamic reloading of data flow processors (DFPS) and units with two- or three- dimensional programmable cell architectures (FPGAS, DPGAS, and the like)
US20030135686A1 (en) Internal bus system for DFPs and units with two- or multi-dimensional programmable cell architectures, for managing large volumes of data with a high interconnection complexity
US20110060942A1 (en) Methods and devices for treating and/or processing data
US20050086462A1 (en) Methods and devices for treating and/or processing data
US6694385B1 (en) Configuration bus reconfigurable/reprogrammable interface for expanded direct memory access processor
US9141390B2 (en) Method of processing data with an array of data processors according to application ID
US20020138718A1 (en) Storage system for use in custom loop accelerators and the like
JP2003196246A (ja) データ処理システム、アレイ型プロセッサ、データ処理装置、コンピュータプログラム、情報記憶媒体
US9081901B2 (en) Means of control for reconfigurable computers
Srini et al. Parallel DSP with memory and I/O processors

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ BY KZ KG MD TJ TM RU