DE69808286T2

DE69808286T2 - Emulationssytem mit zeitmultiplexverbindung

Info

Publication number: DE69808286T2
Application number: DE69808286T
Authority: DE
Inventors: Mikhail Bershteyn; R. Butts; P. Sample
Original assignee: Quickturn Design Systems Inc
Current assignee: Quickturn Design Systems Inc
Priority date: 1997-05-30
Filing date: 1998-05-18
Publication date: 2003-07-31
Anticipated expiration: 2018-05-19
Also published as: US6377912B1; US20030074178A1; JP2002507294A; US5960191A; TW440796B; WO1998054664A1; IL132983A0; EP0983562B1; US6732068B2; DE69808286D1; EP0983562A1; US7739097B2; JP4424760B2; KR20010013190A; US20020161568A1; IL132983A; CA2291738A1; ATE225058T1

Description

Gebiet der Erfindung

Die Erfindung betrifft allgemein eine Vorrichtung zum Verifizieren elektronischer Schaltkreis-Entwürfe und insbesondere Hardware-Emulationssysteme, bei denen viele Entwurfssignale auf einer einzigen physischen Leitung zwischen programmierbaren Logik-Chips übertragen werden.

Hintergrund der Erfindung

Hardware-Emulationssysteme sind Vorrichtungen, die zum Verifizieren elektronischer Schaltkreis-Entwürfe vor der Herstellung als Chips oder Leiterplatten eingerichtet sind. Diese Systeme sind typischerweise aus programmierbaren Logik- Chips (Logik-Chips) und programmierbaren Verbindungs-Chips (Interconnect-Chips) aufgebaut. Der Begriff "Chip", wie an dieser Stelle verwendet, bezieht sich auf integrierte Schaltkreise. Beispiele von Logik-Chips enthalten wiederprogrammierbare Logik-Schaltkreise, wie beispielsweise frei programmierbare Gatter-Anordnungen ("FPGAs"), die sowohl Standard- Produkte als auch kundenspezifische Produkte enthalten. Beispiele von Verbindungs-Chips enthalten wiederprogrammierbare FPGAs, Multiplexer-Chips, Kreuzschienenschalter-Chips und dergleichen. Verbindungs-Chips können entweder Standard- Produkte oder kundenspezifisch sein.
Emulationssysteme des Standes der Technik sind im Allgemeinen derart eingerichtet, dass jedes Signal in einem elektronischen zu emulierenden Schaltkreis-Entwurf auf eine oder mehrere physische Metall-Leiterbahnen ("Leitungen") innerhalb eines Logik-Chips abgebildet wird. Signale, die zwischen Logik-Chips zu übertragen sind, werden auf einen oder mehrere physische Pins an einem Logik-Chip oder auf eine oder mehrere physische Leiterbahnen auf Leiterplatten abgebildet, die die Logik- und Verbindungs-Chips aufweisen.
Die 1 : 1-Abbildung von Entwurfssignalen auf physische Pins und Leiterbahnen bei Emulationssystemen des Standes der Technik führt zu dem Erfordernis, dass das Emulationssystem zumindest so viele Logik-Chip-Pins und Leiterplatten-Leiterbahnen aufweist, wie es Entwurfsignale gibt, die zwischen den Logik- Chips weiterzuleiten sind. Solch eine Anordnung erfordert die Verwendung sehr komplexer und teurer Gehäuse integrierter Schaltkreise, Leiterplatten und Leiterplatten-Verbinder, um das Emulationssystem aufzubauen. Die hohen Kosten dieser Komponenten, die ihrerseits die Kosten des Hardware-Logik- Emulationssystems erhöhen, sind ein Faktor, durch den die Anzahl der Designer eingeschränkt ist, die sich die Hardware- Emulationssysteme leisten können und deshalb von den Vorteilen profitieren können, die durch diese Systeme bereitgestellt werden.
Ferner ermöglicht die Technologie der Herstellung integrierter Schaltkreise die Verwendung immer kleinerer Strukturgrößen. Auf diese Weise hat sich die Logik-Dichte von Logik-Chips (d. h. die Anzahl der Logik-Gatter, die auf den Logik-Chips realisiert werden können) drastisch erhöht. Die Erhöhung der Anzahl von Logik-Gattern, die auf einem einzigen Logik-Chip realisiert oder emuliert werden können, ging jedoch nicht mit der Erhöhung der Anzahl von Pins (d. h. der Anschlussdrähte) einher, die für Eingaben, Ausgaben, Takte und dergleichen am Gehäuse des Chips verfügbar sind. Die Anzahl der Pins an einem Gehäuse eines integrierten Schaltkreises ist durch die verfügbare äußere Begrenzung des Chips eingeschränkt. Ferner hat sich die Leistungsfähigkeit der Vorrichtung zur Montage von Drahtanschlüssen, die verwendet wird, die Bonding-Pads an einem integrierten Schaltkreis-Chip mit den Pins an dem Gehäuse zu verbinden, im Laufe der Zeit nur langsam erhöht. Daher gibt es ein immer größer werdendes Missverhältnis zwischen der verfügbaren Menge an Logik auf einem Logik-Chip und der Anzahl verfügbarer Pins zum Verbinden der Logik mit der Außenwelt. Dies führt zu einer schlechten durchschnittlichen Ausnutzung der Logik-Kapazität der Logik-Chips, was zu einer Erhöhung der Kosten eines Hardware-Emulationssystems führt, das für die Emulation eines elektronischen Schaltkreis-Entwurfs einer gegebenen Größe notwendig ist.
Das zeitliche Multiplexen ist eine Technik, die zur gemeinsamen Nutzung einer einzelnen physischen Leitung oder eines einzelnen physischen Pins in Bezug auf viele Logik-Signale bei bestimmten Systemtypen verwendet wird, wobei die Kosten jeder einzelnen physischen Verbindung sehr hoch sind. Solche Systeme enthalten Telekommunikations-Systeme. Das zeitliche Multiplexen wurde jedoch im Allgemeinen nicht bei Hardware- Emulationssystemen angewendet, wie bei solchen, die von Quickturn Design Systems, Inc., Mentor Graphics Corporation, Aptix Corporation und anderen erhältlich sind, da die Anwendung der Verfahren des zeitlichen Multiplexens des Standes der Technik signifikant die Geschwindigkeit reduzierte, mit der der emulierte Schaltkreis arbeiten könnte. Ferner machen es zeitliche Multiplex-Techniken des Standes der Technik schwierig, das korrekte Asynchron-Verhalten eines Embedded- Entwurfs in dem Hardware-Emulationssystem aufrechtzuerhalten.
Wie erläutert, ist eine Funktion von Hardware-Emulationssystemen, die Funktionalität eines integrierten Schaltkreises zu verifizieren. Wenn ein Schaltkreis-Designer oder Ingenieur einen integrierten Schaltkreis entwirft, wird der Entwurf typischerweise in der Form einer "Netzliste"-Beschreibung des Entwurfs dargestellt. Eine Netzlisten-Beschreibung (oder "Netzliste", wie sie von Fachleuten bezeichnet wird) ist eine Beschreibung der Komponenten integrierter Schaltkreise und elektrischer Verbindungen zwischen den Komponenten. Die Komponenten weisen all die Schaltkreiselemente auf, die zum Implementieren eines Logik-Schaltkreises notwendig sind, wie beispielsweise kombinatorische Logik (beispielsweise Gatter) und sequenzielle Logik (beispielsweise Flip-Flops und Signalspeicher). Emulationssysteme des Standes der Technik analysierten die Schaltkreis-Netzliste eines Nutzers, bevor die Netzliste in das Hardware-Emulationssystem implementiert wurde. Diese Analyse wies die Schritte des Separierens der verschiedenen Entwurfs-Schaltkreis-Pfade in Takt-Pfade, Takt- Qualifizierer und Daten-Pfade auf. Ein Verfahren zum Durchführen dieser Analyse und Separierung ist in dem US- Patent Nr. 5,475,830 von Chen et al offenbart, das dem gleichen Anmelder erteilt worden ist, wie dem der vorliegenden Erfindung. Die Offenbarung des US-Patents Nr. 5,475,830 ist an dieser Stelle durch Bezugnahme in ihrer Gesamtheit aufgenommen. Die in dem US-Patent Nr. 5,475,830 offenbarten Techniken wurden bei Emulationssystemen des Standes der Technik, wie beispielsweise bei dem Marken- Hardware-Emulationssystem System RealizerTM von Quickturn Design Systems, Inc., Mountain View, Kalifornien, verwendet. Jedoch wurden diese Techniken, die an dieser Stelle offenbart sind, nicht in Kombination mit irgendeiner Art des zeitlichen Multiplexens angewendet.
Bei anderen Hardware-Emulationssystemen des Standes der Technik, wie solchen, die von Virtual Machine Works (jetzt IKOS), ARKOS (jetzt Synopsis) und IBM erhältlich sind, wurde versucht, zeitliches Multiplexen von Entwurfssignalen auf einen einzelnen physischen Pin eines Logik-Chips und eine einzige Leiterbahn einer Leiterplatte anzuwenden, um geringere Hardware-Kosten für eine gegebene Größe eines zu emulierenden elektronischen Entwurfs anzustreben. Diese Emulationssysteme des Standes der Technik, wie solche, die von IKOS angeboten werden, bei denen zeitliches Multiplexen angewendet wird, sind in den internationalen Patentanmeldungen WO-A-94 23 389 (Massachusetts Institute of Technology), WO-A-96 13 902 (Virtual Machine Works, Inc.) und WO-A-96 16 480 (Virtual Machine Works, Inc.) dargestellt.
Jedoch ändern oder resynthetisieren diese Systeme die Takt- Pfade bei dem Versuch, ein korrektes Schaltkreis-Verhalten beizubehalten. Dieser Änderungs- oder Re-Synthese-Prozess arbeitet vorhersagbar für Synchron-Entwürfe. Jedoch kann das Ändern oder Re-Synthetisieren der Takt-Pfade bei einem Asynchron-Entwurf zu ungenauen oder missverständlichen Emulationsergebnissen führen. Da die meisten Schaltkreis- Entwürfe Asynchron-Takt-Architekturen aufweisen, ist das Erfordernis, die Takt-Pfade zu ändern oder zu resynthetisieren, ein großer Nachteil.
Zusätzlich ließen Hardware-Emulationsmaschinen unter Verwendung des zeitlichen Multiplexens nur eine geringe Betriebsgeschwindigkeit zu. Dies ist eine Folge des Re- Synthetisierens der Takt-Pfade. Bei diesen Maschinen ist eine Anzahl interner Maschinenzyklen notwendig, um einen Takt- Zyklus für den Entwurf zu emulieren. Daher ist die effektive Betriebsgeschwindigkeit für den emulierten Entwurf typischerweise um ein Vielfaches langsamer als die maximale Taktrate des Emulationssystems selbst. Gibt es beim zu emulierenden Entwurf viele asynchrone Takte, wird die Verlangsamung typischerweise infolge des Erfordernisses immer schlimmer, da der Zustand des emulierten Entwurfs zwischen jedem Paar von Eingangs-Taktflanken zu evaluieren ist.
Hardware-Emulationsmaschinen des Standes der Technik, die zeitliches Multiplexen verwenden, erfordern ferner eine komplexe Software zum Synchronisieren des Flusses vieler Entwurfssignale über einen einzigen physischen Pin eines Logik-Chips oder eine einzige Leiterbahn einer Leiterplatte. Jedes Entwurfssignal muss derart zeitlich gesteuert werden, dass es zu dem Zeitpunkt den korrekten Wert hat, zu dem es in anderen Teilen des Systems erforderlich ist, um zusätzliche Entwurfssignale zu berechnen. Diese Zeitsteuerungs-Analysesoftware (ferner bekannt als Scheduling-Software) erhöht die Komplexität des Emulators und die Zeit, die erforderlich ist, einen Schaltkreis-Entwurf für den Emulator zu kompilieren.
Ferner nutzen Hardware-Emulationsmaschinen des Standes der Technik, die zeitliches Multiplexen verwenden, lediglich eine einfache Form des zeitlichen Multiplexens, was eine minimale Hardware erfordert, bei dem aber eine große Menge an Energie (beispielsweise Strom) verbraucht wird und ein komplexer Systementwurf erforderlich ist.
Daher gibt es ein Bedürfnis für ein Hardware-Emulationssystem, das eine sehr große Logik-Kapazität, eine kurze Kompilierungszeit, eine weniger komplexe Software, einen vereinfachten mechanischen Entwurf und eine niedrigeren Energieverbrauch aufweist.

Zusammenfassung der Erfindung

Ein neuer Typ einer elektronisch rekonfigurierbaren Logik- Anordnung zur Verwendung in einem elektrisch rekonfigurierbaren Hardware-Emulationssystem ist offenbart und in den beigefügten Ansprüchen beansprucht. Mittels solch eines Systems werden Hardware-Kosten durch das zeitliche Multiplexen vieler Entwurfssignale auf physische Pins eines Logik- Chips und Leiterbahnen einer Leiterplatte reduziert, welches System allerdings nicht die Beschränkungen einer geringen Betriebsgeschwindigkeit und geringen Asynchron-Leistungsfähigkeit aufweist. Zusätzliche Verfahren zum Multiplexen vieler Signale auf eine einzige physische Verbindung, die für eine Hardware-Emulation geeignet sind, aber die nicht die Nachteile eines hohen Energieverbrauchs und eines komplexen Systementwurfs aufweisen, sind ebenfalls offenbart.
Bei dem bevorzugten Ausführungsbeispiel wird das zeitliche Multiplexen bei Takt-Qualifizierer-Pfaden (ein Takt- Qualifizierer ist ein beliebiges Signal, das verwendet wird, um ein Taktsignal durchzuschalten) und bei Daten-Pfaden in einem Entwurf, aber nicht bei Takt-Pfaden durchgeführt (ein Takt-Pfad ist der Pfad zwischen dem Taktsignal und der Takt- Quelle, von der das Taktsignal kommt).
Das rekonfigurierbare Logik-System der Erfindung weist eine Mehrzahl wiederprogrammierbarer Logik-Einrichtungen auf, die jeweils eine interne Schaltung aufweisen, die wiederprogrammierbar eingerichtet sein kann, um zumindest Kombinations- Logik-Elemente und Speicherelemente bereitzustellen. Die programmierbaren Logik-Einrichtungen weisen ferner programmierbare Eingangs-/Ausgangs-Anschlüsse auf, die mit ausgewählten der Funktionselemente der Logik-Einrichtung wiederprogrammierbar verbunden sein können. Die wiederprogrammierbaren Logik-Einrichtungen weisen Eingangs-Demultiplexer und Ausgangs-Multiplexer auf, die an jedem Eingangs-/Ausgangs- Anschluss realisiert sind. Die Eingangs-Demultiplexer empfangen ein zeitlich gemultiplextes Signal und teilen es in ein oder mehrere interne Signale auf. Die Ausgangs- Multiplexer führen ein oder mehrere interne Signale auf eine einzige physische Verbindung zusammen.
Die Erfindung weist ferner eine Mehrzahl wiederprogrammierbarer Verbindungs-Einrichtungen auf, die jeweils Eingangs-/Ausgangs-Anschlüsse und eine interne Schaltung aufweisen, die wiederprogrammierbar eingerichtet sein kann, um Verbindungen zwischen ausgewählten Eingangs-/Ausgangs-Anschlüssen bereitzustellen. Die wiederprogrammierbaren Verbindungs- Einrichtungen weisen ebenfalls Eingangs-Demultiplexer und Ausgangs-Multiplexer auf, die an jedem Eingangs-/Ausgangs- Anschluss realisiert sind. Die Eingangs-Demultiplexer empfangen ein zeitlich gemultiplextes Eingangssignal und teilen es in ein oder mehrere Komponentensignale. Die Ausgangs-Multiplexer führen ein oder mehrere Komponentensignale auf eine zweite einzige physische Verbindung zusammen.
Die Erfindung weist ferner einen Satz fester elektrischer Leiter auf, die die programmierbaren Eingangs-/Ausgangs- Anschlüsse an den wiederprogrammierbaren Logik-Einrichtungen mit den Eingangs-/Ausgangs-Anschlüssen der wiederprogrammierbaren Verbindungs-Einrichtungen koppeln.
Bei einem anderen Aspekt der Erfindung ist ein Logik- Analysator in dem Logik-Emulationssystem integriert, der die dem Entwurf unterzogene Emulation vollständig sichtbar macht. Der Logik-Analysator der Erfindung ist derart verteilt, dass seine Komponenten in viele der Ressourcen des Emulationssystems integriert sind. Der Logik-Analysator der Erfindung weist zumindest Scanketten (Scan Chains) auf, die in jeden der Logik-Chips der Logik-Leiterplatte programmiert sind. Die Scanketten bestehen aus zumindest einem Flip-Flop. Die Scanketten sind mit ausgewählten Subsätzen von aufeinanderfolgenden Logik-Elementen des einer Emulation unterzogenen Entwurfs programmierbar koppelbar.
Der Logik-Analysator weist ferner zumindest eine Speichereinrichtung auf, die mit der Scankette verbunden ist.
Diese Speicher-Einrichtung speichert Daten von den aufeinanderfolgenden Logik-Elementen des der Emulation unterzogenen Logik-Entwurfs. Ein Steuerschaltkreis kommuniziert mit den Logik-Chips des Emulationssystems und erzeugt Logik-Analysator-Taktsignale, die die Scanketten takten. Der Steuerschaltkreis erzeugt ferner Triggersignals, wenn vorbestimmte Signal-Kombinationen in den Logik-Chips auftreten.
Die obigen und andere bevorzugte Merkmale der Erfindung, inklusive verschiedener neuer Details der Implementierung und der Kombination von Elementen, werden nun ausführlicher unter Bezugnahme auf die beigefügten Figuren beschrieben und in den Ansprüchen dargelegt. Es ist so zu verstehen, dass die besonderen Verfahren und Schaltkreise, mittels denen die Erfindung ausgeführt wird, lediglich im Wege der Darstellung und nicht als Einschränkungen der Erfindung gezeigt sind. Wie Fachleuten verständlich ist, können die Merkmale dieser Erfindung bei verschiedenen und zahlreichen Ausführungsbeispielen angewendet werden, ohne sich vom Geist der Erfindung, wie in den beigefügten Ansprüchen definiert, zu entfernen.

Kurzbeschreibung der Figuren

Es wird nun Bezug genommen auf die beigefügten Figuren, in denen Ausführungsbeispiele, die für Aspekte der Erfindung darstellend sind, gezeigt sind, von denen neue Merkmale und Vorteile klar werden.
Fig. 1 ist ein Blockdiagramm, das ein Teil-Kreuzschienen- Netzwerk zeigt, das das zeitliche Multiplexen integriert.
Fig. 2 ist ein Zeitsteuerungs-Diagramm, das die Signal- Beziehungen für ein zeitliches 2 : 1-Multiplexen zeigt.
Fig. 3 ist ein Blockdiagramm, das die Schaltung zeigt, die in einem FPGA notwendig ist, um ein zeitliches 2 : 1-Multiplexen durchzuführen.
Fig. 4 ist ein Blockdiagramm, das die äquivalente Schaltung in einem Multiplex-Chip zeigt.
Fig. 5 ist ein Zeitsteuerungs-Diagramm, das die Signal- Verhältnisse zeigt, die für ein zeitliches 4 : 1-Multiplexen notwendig sind.
Fig. 6 ist ein Blockdiagramm, das die Logik zeigt, die in einem FPGA notwendig ist, um ein zeitliches 4 : 1-Multiplexen durchzuführen.
Fig. 7 ist ein Blockdiagramm, das die äquivalente Schaltung in einem Multiplex-Chip zeigt.
Fig. 8 ist ein Zeitsteuerungs-Diagramm, das die Signal- Verhältnisse für ein Pulsbreiten-Kodierschema zeigt, das für ein Hardware-Emulationssystem geeignet ist.
Fig. 9 ist ein Zeitsteuerungs-Diagramm, das die Signalverhältnisse für ein Phasen-Kodierschema zeigt, das für ein Hardware-Emulationssystem geeignet ist.
Fig. 10 ist ein Zeitsteuerungs-Diagramm, das die Signal- Verhältnisse für ein serielles Daten-Kodierschema zeigt, das für ein Hardware-Emulationssystem geeignet ist.
Fig. 11 ist ein Blockdiagramm einer Logik-Leiterplatte eines bevorzugten Ausführungsbeispiels der Erfindung.
Fig. 12 ist ein Blockdiagramm der Verbindung zwischen den verschiedenen Leiterplatten eines bevorzugten Ausführungsbeispiels der Erfindung.
Fig. 13 ist ein Diagramm, das den physischen Aufbau eines bevorzugten Ausführungsbeispiels der Erfindung zeigt.
Fig. 14 ist ein Blockdiagramm der Verbindung zwischen verschiedenen Leiterplatten einer Version des bevorzugten Emulationssystems, das eine geringere Logik-Kapazität aufweist.
Fig. 15 ist ein Diagramm, das den physischen Aufbau des in Fig. 14 gezeigten Emulationssystems zeigt, das eine Logik- Leiterplatte und eine E/A-Leiterplatte aufweist.
Fig. 16 ist ein Blockdiagramm einer E/A-Leiterplatte und einer Hauptplatine.
Fig. 17 ist ein Blockdiagramm einer Multiplex-Leiterplatte.
Fig. 18 ist ein Blockdiagramm einer erweiterbaren Multiplex- Leiterplatte.
Fig. 19 ist ein Blockdiagramm, das zeigt, wie die Nutzertakte in einem bevorzugten Hardware-Emulationssystem der Erfindung verteilt werden.
Fig. 20 ist ein Blockdiagramm, das die Steuerungs-Anordnung eines bevorzugten Hardware-Emulationssystems der Erfindung zeigt.
Fig. 20a ist ein Blockdiagramm des Logik-Analysators eines bevorzugten Ausführungsbeispiels der Erfindung.
Fig. 20b ist ein Blockdiagramm, das den Daten-Pfad für Signale des Logik-Analysators eines bevorzugten Ausführungsbeispiels der Erfindung zeigt.
Fig. 20c ist ein Blockdiagramm, das zeigt, wie Ereignisse des Logik-Analysators in den Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung verteilt sind.
Fig. 20d ist ein Logik-Diagramm, das zeigt, wie Untersuchungs-Signale von Speicherelementen und aus externen Eingangswerten berechnet werden.
Fig. 21 ist ein Flussdiagramm, das zeigt, wie ein bevorzugtes Ausführungsbeispiel des Hardware-Emulationssystems der Erfindung zu programmieren ist.
Fig. 22 ist ein Flussdiagramm, das die Sequenz von Schritten zeigt, die für die Kompilierung eines Software-Hardware- Modells notwendig sind, das mittels eines Verhaltens- Testbench-Compilers gemäß einem bevorzugten Ausführungsbeispiel der Erfindung erzeugt worden ist.
Fig. 22a ist ein Blockdiagramm, das ein Beispiel eines Speicher-Schaltkreises zeigt, der mittels eines LCM-Speichergenerators eines bevorzugten Ausführungsbeispiels der Erfindung erzeugt werden könnte.
Fig. 23 ist ein Blockdiagramm einer Netzlisten-Struktur, die erzeugt worden ist, um spezielle Verbindungen der cosimulierten Logik mit einem Mikroprozessor-Ereignis- Synchronisations-Bus gemäß einem Ausführungsbeispiel der Erfindung darzustellen.
Fig. 24a ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24b ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24c ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24d ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24e ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann:
Fig. 24f ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24g ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24h ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 241 ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24j ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 24k ist ein schematisches Diagramm einer Zeitteilungs- Multiplex-Zelle, die abhängig vom Typ der E/A-Pins eines Logik-Chips bei einem bevorzugten Ausführungsbeispiel der Erfindung eingefügt sein kann.
Fig. 25 ist ein Blockdiagramm einer Ereignis-Erfassungs-Zelle eines bevorzugten Ausführungsbeispiels der Erfindung.
Fig. 26 ist ein schematisches Diagramm, das zeigt, wie die Ausgänge von UND-Bäumen paarweise unter Verwenden spezieller Ereignis-Multiplex-Zellen gemäß einem Ausführungsbeispiel der Erfindung zeitlich gemultiplext werden.
Fig. 27 ist ein Blockdiagramm eines Ereignis-Erfassungs-Lade- Schaltkreises eines bevorzugten Ausführungsbeispiels der Erfindung.

Ausführliche Beschreibung der Figuren

Wechselnd zu den Figuren werden nun die bevorzugte Einrichtung und die bevorzugten Verfahren der Erfindung beschrieben.
Fig. 1 zeigt einen Bereich der Teil-Kreuzschienen- Verschaltung für ein bevorzugtes Ausführungsbeispiel eines Hardware-Emulationssystems der Erfindung. Ausführungsbeispiele einer Teil-Kreuzschienen-Verschaltungs-Architektur sind in den US-Patenten Nr. 5,036,473, 5,448,496 und 5,452,231 von Butts et al beschrieben, die dem gleichen Anmelder wie dem der vorliegenden Erfindung erteilt worden sind. Die Offenbarungen der US-Patente 5,036,473, 5,448,496 und 5,452,231 sind an dieser Stelle durch Bezugnahme in ihrer Gesamtheit aufgenommen. Bei einer Teil-Kreuzschienen- Verschaltung sind die Eingangs-/Ausgangs-Pins jedes Logik- Chips in geeignete Subsätze unter Anwenden der gleichen Teilung auf jeden Logik-Chip aufgeteilt. Die Pins des jeweiligen MUX-Chips (auch bekannt als Kreuzschienen-Chips) sind mit dem gleichen Subsatz der Pins von dem jeweiligen Logik-Chip gekoppelt. Daher ist der Kreuzschienen-Chip ,n' mit dem Subsatz ,n' der Pins des jeweiligen Logik-Chips gekoppelt. Es werden so viele Kreuzschienen-Chips verwendet, wie es Subsätze gibt, und jeder Kreuzschienen-Chip weist so viele Pins auf wie die Anzahl der Pins in dem Subsatz mal die Anzahl der Logik-Chips. Jedes Logik-Chip/Kreuzschienen-Chip- Paar ist mittels so vieler Leitungen miteinander verbunden, bezeichnet als Pfade, wie es Pins in dem jeweiligen Subsatz gibt.
Die Teil-Kreuzschienen-Verschaltung von Fig. 1 weist eine Anzahl wiederprogrammierbarer Verbindungs-Blöcke 12 auf, die bei einem bevorzugten Ausführungsbeispiel Multiplexer-Chips (MUX-Chips) sind. Die Teil-Kreuzschienen-Verschaltung von Fig. 1 weist ferner eine Anzahl wiederprogrammierbarer konfigurierbarer Logik-Chips 10 auf, die bei einem bevorzugten Ausführungsbeispiel frei programmierbare Gatter- Anordnungen (FPGAs) sind. Jeder MUX-Chip 12 weist eine oder mehrere Verbindungen zu dem jeweiligen Logik-Chip 10 auf. Bei dem bevorzugten Ausführungsbeispiel, wie bei Butts beschrieben, nimmt jedes Entwurfssignal, das von einem Logik- Chip zu einem MUX-Chip läuft, eine physische Verbindung ein. Mit anderen Worten ist ein Signal an einem Pin von einem Logik-Chip 10 mit einem Pin an einem MUX-Chip 12 verbunden. Bei den Ausführungsbeispielen der Erfindung kann jede Verbindung bei der Teil-Kreuzschienen-Architektur ein oder mehrere Entwurfssignale repräsentieren.
Jeder MUX-Chip 12 weist eine Kreuzschiene 22 zusammen mit einer Anzahl von Eingangs-Demultiplexern 24 und Ausgangs- Multiplexern 26 auf. Die Eingangs-Demultiplexer 24 nehmen ein zeitlich gemultiplextes Eingangssignal auf und teilen es in ein oder mehrere Komponentensignale. Die Komponentensignale werden separat mittels der Kreuzschiene 22 weitergeleitet. Sie werden dann in der gleichen oder einer anderen Kombination von einem Ausgangs-Multiplexer-Schaltkreis 26 erneut gemultiplext. Bei einem bevorzugten Ausführungsbeispiel werden zeitlich gemultiplexte Signale nicht durch die MUX-Chip-Kreuzschiene 22 weitergeleitet. Durch das Nicht-Weiterleiten zeitlich gemultiplexter Signale durch die MUX-Chip-Kreuzschiene 22 ist die Flexibilität des Weiterleitens des Teil-Kreuzschienen-Netzwerkes erhöht, da Eingangssignale und Ausgangssignale der MUX-Chips in unterschiedlichen Kombinationen zusammengesetzt sein können.
Dadurch wird ferner der Energieverbrauch des MUX-Chips 12 reduziert, da die Frequenz des zeitlichen Multiplexens typischerweise wesentlich höher ist als die durchschnittliche Umschalt-Rate bei den Komponentensignalen.
Die Logik-Chips 10 weisen ferner eine Mehrzahl von Eingangs- Demultiplexern 34 und Ausgangs-Multiplexern 36 auf. Die Ausgangs-Multiplexer 36 nehmen ein oder mehrere interne Logik-Chip 10-Signale und führen sie auf eine einzige physische Verbindung zusammen. Die Eingangs-Demultiplexer 34 nehmen ein zeitlich gemultiplextes Signal und teilen es in ein oder mehrere interne Logik-Chip 10-Signale. Bei dem bevorzugten Ausführungsbeispiel sind diese Multiplexer 36 und Demultiplexer 34 unter Verwenden der internen, konfigurierbaren Logik-Blöcke eines kommerziell erhältlichen Standard-FPGA aufgebaut. Jedoch können sie unter Verwenden von Eingangs-/Ausgangs-Blöcken eines wiederprogrammierbaren Logik-Chips aufgebaut sein, der für die Emulation kundenspezifisch entworfen worden ist.
Fig. 1 zeigt, lediglich zu Darstellungszwecken, zwei MUX- Chips 12 mit jeweils 4 Pins und 4 Logik-Chips 10 mit jeweils 2 Pins. Die tatsächlichen Ausführungsbeispiele des bevorzugten Hardware-Emulationssystems würden mehrere jedes Typs der Chips aufweisen, und jeder Chip würde viel mehr Pins aufweisen. Die tatsächliche Anzahl von MUX-Chips 12, von Logik-Chips 10 und die Anzahl der Pins an jedem ist lediglich eine Frage der Entwurfsauswahl und hängt von der gewünschten zu erreichenden Gatter-Kapazität ab. Bei einem bevorzugten Ausführungsbeispiel enthält jede Leiterplatte 54 MUX-Chips 12 und 37 Logik-Chips 10. Die bevorzugten Logik-Chips 10 sind 4036XL FPGAs (ferner bekannt als eine "logische Zellen- Anordnung"), die von Xilinx Corporation hergestellt werden. Es ist jedoch zu bemerken, dass andere wiederprogrammierbare Logik-Chips, wie beispielsweise solche, die bei Altera Corporation, Lucent Technologies oder Actel Corporation erhältlich sind, verwendet werden können. Bei dem bevorzugten Ausführungsbeispiel weisen 36 der Logik-Chips 10 fünf Verbindungen zu jedem der 54 MUX-Chips 12 auf. Das bedeutet, dass 5 der Pins jedes dieser 36 Logik-Chips 10 eine physische elektrische Verbindung mit 5 Pins jedes der 54 MUX-Chips 12 aufweist. Der 37. Logik-Chip 10 hat mit jedem der 54 MUX- Chips 3 Verbindungen. Das bedeutet, dass drei der Pins dieses 37. Logik-Chips 10 eine physische elektrische Verbindung mit 3 Pins jedes der 54 MUX-Chips 12 aufweisen.
Fig. 2 zeigt ein Beispiel eines Zeitsteuerungs-Diagramms für ein zeitliches 2 : 1-Multiplex-Emulationssystem, bei dem ein internes Logik-Chip-Signal A 40 und ein internes Logik-Chip- Signal B 42 zu einem einzigen Ausgangssignal 46 gemultiplext werden. Ein MUX-Taktsignal 44 wird durch 2 geteilt, sodass ein geteiltes Taktsignal 50 erzeugt wird. Ein SYNC-Signal 48 wird verwendet, um den MUX-Taktteiler 68 (siehe Fig. 3) zu synchronisieren, so dass mittels der abfallenden Flanke des MUX-Taktes 44 das geteilte Taktsignal 50 auf 0 gesetzt wird, wenn das SYNC-Signal 48 low ist. Der geteilte Takt 50 wird verwendet, um das interne Signal A 40 an jeder ansteigenden Flanke abzutasten. Diese Abtastung wird in ein Speicherelement, wie beispielsweise ein Flip-Flop oder einen Signalspeicher (gezeigt in Fig. 3), gespeichert. Das gleiche geteilte Taktsignal 50 wird verwendet, um ein internes Signal B 42 an jeder abfallenden Flanke abzutasten. Diese Abtastung wird in ein anderes Flip-Flop oder einen anderen Signalspeicher (in Fig. 3 gezeigt) gespeichert. Bei einem bevorzugten Ausführungsbeispiel kann das MUX-Taktsignal 44 asynchron zu dem Signal A 40 und dem Signal B 42 sein. Wenn der Wert des geteilten Taktsignals 50 high ist, dann wird das vorher abgetastete Signal A 40 zu dem Ausgangssignal 46 übertragen. Wenn das geteilte Taktsignal 50 low ist, wird das vorher abgetastete Signal B 42 zu dem Ausgangssignal 46 übertragen.
Bezugnehmend nun auf Fig. 3 ist die Logik, die im FPGA 10 eines bevorzugten Ausführungsbeispiels implementiert ist, das die Signale, wie in Fig. 2 gezeigt, erzeugt, im Detail gezeigt. Ein 2 : 1-Taktteiler 68 teilt das MUX-Taktsignal 44, sodass ein geteiltes Taktsignal 50 erzeugt wird. Der Taktteiler 68 weist ein Flip-Flop 68a, ein UND-Gatter 68b und einen Inverter 68c auf. Das geteilte Taktsignal 50 wird einem Ausgangs-Multiplexer 66 (siehe Multiplexer 36 von Fig. 11 und dem Eingangs-Demultiplexer 64 (siehe Demultiplexer 34 in Fig. 1) eingegeben. Der Taktteiler 68 wird mittels des SYNC- Signals 48 periodisch zurückgesetzt, um sicherzustellen, dass all die Taktteiler im System synchronisiert sind. Der Eingangs-Demultiplexer 64 ist aus zwei Flip-Flops 65a und 65b aufgebaut. Die Flip-Flops 65a und 65b werden von dem MUX-Takt 44 getaktet. Ein Flip-Flop (beispielsweise 65b) wird aktiviert, wenn das geteilte Taktsignal high ist, und das andere (beispielsweise 65a) wird aktiviert, wenn das geteilte Taktsignal 50 low ist. Das geteilte Taktsignal 50 wird nicht direkt als ein Takt für die Flip-Flops 65a, 65b im Eingangs- Demultiplexer 64 und im Ausgangs-Multiplexer 66 angewendet, um die low skew-Leitungen (Leitungen mit geringen Signallaufzeit-Unterschieden) im FPGA 10 zu erhalten. Der Ausgang entweder des Flip-Flops 65a oder 65b stellt dem Kern (core) 62 des FPGA 10 ein statisches gedemultiplextes Entwurfssignal bereit (der Kern 62 des FPGA 10 weist die konfigurierbaren Elemente auf, die verwendet werden, um die Logik-Funktionen des Nutzerentwurfs zu implementieren). Der Ausgangs-Multiplexer 66 weist zwei Flip-Flops 67a, 67b auf, die von dem MUX-Takt 44 getaktet werden. Der Ausgangs- Multiplexer 66 weist ferner einen 2 : 1-Multiplexer 67c auf. Ein Flip-Flop (beispielsweise Flip-Flop 67b) ist aktiviert, wenn das geteilte Taktsignal 50 high ist, und das andere Flip-Flop (beispielsweise Flip-Flop 67a) wird aktiviert, wenn das geteilte Taktsignal 50 low ist. Der 2 : 1-Multiplexer 67c wählt den Ausgang Q entweder des Flip-Flops 67a oder des Flip-Flops 67b, sodass er am Ausgangs-Pin auftritt.
Eine entsprechende Schaltung für den MUX-Chip 12 ist in Fig. 4 gezeigt. Im Gegensatz zu der Schaltung im Logik-Chip 10 ist der Multiplexer 76 (siehe Multiplexer 26 von Fig. 1) im MUX-Chip 12 ohne Flip-Flops aufgebaut und weist deshalb einen 2 : 1-Multiplexer 76a auf. Dies ist möglich, da bei dem bevorzugten Ausführungsbeispiel Verzögerungen durch den MUX- Chip 12 gering sind. Um zusätzliche Logik einzusparen, weisen Flip-Flops 74a, 74b im Eingangs-Demultiplexer 74 (siehe Demultiplexer 24 von Fig. 1) keine Aktivierungseingänge auf. Stattdessen wird das geteilte Taktsignal 50 verwendet, um die Flip-Flops 74a, 74b direkt zu takten. Der Taktteiler 78 weist bevorzugt ein Flip-Flop 78a, ein UND-Gatter 78b und einen Inverter 78c auf. Der Taktteiler 78, der Eingangs- Demultiplexer 74 und der Ausgangs-Multiplexer 76 wirken in der gleichen Weise wie die entsprechenden Elemente in Fig. 3.
Da nicht im Voraus bekannt ist, ob ein Eingangs-/Ausgangs- ("E/A")-Pin an einem MUX-Chip 12 ein Eingang oder ein Ausgang für einen gegebenen Entwurf ist, weisen alle E/A-Pins in den MUX-Chips 12 sowohl einen Eingangs-Demultiplexer 74 als auch einen Ausgangs-Multiplexer 76 auf.
Unter Verwenden der erfinderischen Konzepte ist es möglich, ein zeitliches 4 : 1-Multiplexen durchzuführen, wobei ein Pin für eine Zeit ein Eingang und für eine andere Zeit dann ein Ausgang ist. Fig. 5 zeigt ein Zeitsteuerungs-Diagramm für das zeitliche 4 : 1-Mulitplexen. Wie für das zeitliche 2 : 1-Multiplexen gibt es ein MUX-Taktsignal 44 und ein SYNC-Signal 48. Das MUX-Taktsignal 44 wird durch 2 geteilt, sodass ein geteiltes Taktsignal 50 erzeugt wird. Der Teiler wird synchron zurückgesetzt, wenn das SYNC-Signal low ist und im MUX-Taktsignal 44 eine abfallende Flanke auftritt. Zusätzlich dazu gibt es ein zusätzliches Richtungssignal 80, das mittels erneuten Teilens des geteilten Taktsignals 50 durch 2 erzeugt wird. Das Richtungssignal 80 steuert zu jedem Zeitpunkt, ob der Pin ein Eingang oder ein Ausgang ist. 4 Aktivierungs- Signale E0 90, E1 92, E2 94 und E3 96 werden verwendet, um einzelne Flip-Flops in den Logik-Chips 10 zu aktivieren, wie später beschrieben wird. Diese 4 Signale werden vom geteilten Taktsignal 50 und vom Richtungssignal 80 abgeleitet.
Mittels des geteilten Taktsignals 50 wird das externe Signal 98 abgetastet, sodass ein internes Eingangssignal E 86 und ein internes Eingangssignal F 88 erzeugt werden, wenn das Richtungssignal 80 low ist. Wenn das Richtungssignal 80 low ist, bedeutet dies, dass das Pin in einer Eingangsrichtung betrieben wird. Das interne Eingangssignal E 86 wird erzeugt, indem die ansteigende Flanke des geteilten Taktsignals 50 abgetastet wird. Das interne Eingangssignal F 88 wird erzeugt, indem die abfallende Flanke des geteilten Taktsignals 50 abgetastet wird. Wenn das Richtungssignal 80 high ist, wird dieses empfangende Pin als ein Ausgang betrieben. Das interne Ausgangssignal C 82 wird auf das externe Signal 98 ausgegeben, wenn das geteilte Taktsignal 50 low ist, und das interne Ausgangssignal D (84) wird ausgegeben, wenn das geteilte Taktsignal 50 high ist.
Bezugnehmend nun auf Figur. 6 ist die Logik im Detail dargestellt, die im Logik-Chip 10 implementiert ist, um die Zeitsteuerungs-Signale von Fig. 5 zu erzeugen. Ein Taktteiler 104 teilt das MUX-Taktsignal 44, sodass das geteilte Taktsignal 50 und das Richtungssignal 80 erzeugt wird. Der Taktteiler 104 weist Flip-Flops 104a und 104b, UND-Gatter 104c und 104d, einen Inverter 104e, ein Exklusiv-ODER-Gatter 104f und UND-Gatter 104g-104j auf. Der Taktteiler 104 wird mittels des SYNC-Signals 48 periodisch zurückgesetzt, um sicherzustellen, dass all die Taktteiler 104 im System synchronisiert sind. Zusätzlich erzeugt der Taktteiler- Schaltkreis 104 ferner Aktivierungs-Signale E0 90, E1 92, E2 94 und E3 96. Diese Signale werden in den Eingangs-/Ausgangs- Multiplexer-Schaltkreisen 100 und 102 als Aktivierungen verwendet.
Der Eingangs-/Ausgangs-Multiplexer-Schaltkreis 100 weist eine dem Diagramm von Fig. 5 entsprechende Zeitsteuerung auf. Das externe Signal 98 ist eine Eingabe, wenn das Richtungssignal 80 low ist. Das Signal E 86 und das Signal F 88 werden vom externen Signal 98 abgetastet, wenn das Aktivierungs-Signal E0 90 und das Aktivierungs-Signal E1 92 aktiv sind, und in den Flip-Flops 100a bzw. 100b abgelegt. Die Signale D 84 und C 82 werden in Flip-Flops 100c und 100d gespeichert, wenn Aktivierungs-Signale E2 94 und E1 92 aktiv sind. Ein bevorzugter Eingangs-/Ausgangs-Multiplexer-Schaltkreis 100 weist ferner einen Multiplexer 100e und einen Puffer 100f auf. Diese bringen Signale D 84 und C 82, die vorher in den Flip-Flops 100c und 100d gespeichert worden sind, dazu, dass sie nacheinander in dem externen Signal 98 auftreten, wenn das Richtungssignal 80 high ist.
Der Eingangs-/Ausgangs-Multiplexer-Schaltkreis 102 ist gleich, abgesehen davon, dass die Zeitsteuerung geändert ist, sodass das Signal 106 ein Ausgangssignal ist, wenn das Richtungssignal 80 low ist. Der Eingangs-/Ausgangs- Multiplexer 100 weist bevorzugt Flip-Flops 102a-102d, einen Multiplexer 102e und einen Puffer 102f. Der Eingangs-/ Ausgangs-Multiplexer 100 wird an dieser Stelle als "Ein/Aus"- Multiplexer bezeichnet, während der Multiplexer 102 an dieser Stelle als "Aus/Ein"-Multiplexer bezeichnet wird. Wenn bei einem System Pins zusammengeschaltet sind, muss ein Ein/Aus- Pin immer mit einem Aus/Ein-Pin gekoppelt sein, so dass ein Pin treibt, während das andere hört (d. h., dass es bereit ist zu empfangen oder dass es ein Signal empfängt).
Ein entsprechender zeitlicher 4 : 1-Multiplex-Schaltkreis für den MUX-Chip 12 ist in Fig. 7 gezeigt. Der Taktteiler 132 erzeugt ein geteiltes Taktsignal 50 und ein Richtungssignal 80. Der Taktteiler 132 weist Flip-Flops 132a, 132b, UND- Gatter 132c, 132d, einen Inverter 132e und ein Exklusiv-ODER- Gatter 132f auf. Wie bei dem Logik-Chip 10 gibt es einen Ein/Aus-Multiplexer 120 und einen Aus/Ein-Multiplexer 122. Der Ein/Aus-Multiplexer 120 weist bevorzugt Flip-Flops 120a, 120b, einen 2 : 1-Multiplexer 120c und einen Puffer 120d auf. Der Ein/Aus-Multiplexer 120 weist die in Fig. 5 gezeigte Zeitsteuerung auf. Das externe Signal 98 ist eine Eingabe, wenn das Richtungssignal 80 low ist, und eine Ausgabe, wenn das Richtungssignal 80 high ist. Die internen Signale 124 und 126 werden vom externen Signal 98 abgetastet, wenn das Richtungssignal 80 low ist. Die internen Signale 128 und 130 werden auf das externe Signal 98 ausgegeben, wenn das Richtungssignal 80 high ist.
Der Aus/Ein-Multiplexer-Schaltkreis 122 ist gleich, abgesehen davon, dass die Zeitsteuerung geändert ist, sodass das Signal 134 eine Eingabe ist, wenn das Richtungssignal 80 high ist, und eine Ausgabe ist, wenn das Richtungssignal 80 low ist.
Der Aus/Ein-Multiplexer 122 weist bevorzugt Flip-Flops 122a, 122b, einen 2 : 1-Multiplexer 122c und einen Puffer 122d auf. Ein Aus/Ein-Pin an einem MUX-Chip 12 muss mit einem Ein/Aus- Pin an einem anderen MUX-Chip 12 oder einem Logik-Chip 10 gekoppelt sein. Zusätzliche Konfigurations-Bits (nicht gezeigt in Fig. 7) machen es möglich, dass jedes Pin des MUX- Chips 12 programmierbar eingerichtet ist, so dass es entweder nicht gemultiplext, entweder als Eingang oder als Ausgang 2 : 1-gemultiplext oder entweder als ein Ein/Aus- oder als ein Aus/Ein-Pin 4 : 1-gemultiplext ist. Dies wird dadurch erreicht, dass das Richtungssignal 80 selektiv immer low ist (für einen 2 : 1-Eingang), immer high ist (für einen 2 : 1-Ausgang), nicht invertiert ist (für ein 4 : 1-Ein/Aus-Pin, wie bei 120) oder invertiert ist (für ein 4 : 1-Aus/Ein-Pin, wie bei 122). Zusätzlich kann das externe Signal 98 direkt mit dem Hauptsignal 124 für einen nicht gemultiplexten Eingang gekoppelt sein. Die Ausgänge 128 und 130 des Kerns können direkt mit den Eingangs- und den Aktivierungs-Pins des Puffers 120d für einen nicht gemultiplexten Ausgang gekoppelt sein.
Obwohl das bevorzugte Ausführungsbeispiel das zeitliche 2 : 1- und 4 : 1-Multiplexen beinhaltet, könnte die offenbarte Technik erweitert werden, sodass das Multiplexen mit irgendeinem anderen Faktor ermöglicht wird, den der Designer auswählen kann. Im Allgemeinen führen größere Multiplex-Faktoren zu einer geringeren Emulationsgeschwindigkeit, ermöglichen allerdings eine einfachere und kostengünstigere Hardware, da die physischen Leitungen und Pins von mehr Logik- Entwurfssignalen gemeinsam genutzt werden können.
Ferner gibt es viele andere Verfahren zum Multiplexen vieler Informations-Bits auf eine einzige physische Leitung, welche Verfahren bei einem Emulationssystem angewendet werden können. Beispiele dieser Techniken sind die Pulsbreiten- Modulation, die Phasen-Modulation und das serielle Daten- Kodieren. Die Wahl, welche Technik bei einem bestimmten Ausführungsbeispiel zu verwenden ist, ist eine Frage der Wahl des Designers und hängt vom Kompromiss zwischen der Betriebsgeschwindigkeit, den Kosten, dem Energieverbrauch und der Komplexität der erforderlichen Logik ab.
Ein Aspekt dieser komplexeren Kodierschemata, der bei einem Hardware-Emulationssystem wichtig ist, ist die Fähigkeit, den Energieverbrauch zu reduzieren. Ein Hardware-Emulationssystem weist typischerweise viele Tausende von Verbindungs-Pfaden auf. Um die Verzögerung durch das System zu minimieren, ist es wünschenswert, diese Verbindungs-Pfade so schnell wie möglich zwischen verschiedenen Logik-Entwurfssignalen umzuschalten. Der Energieverbrauch des Systems wird jedoch im Wesentlichen durch die Geschwindigkeit bestimmt, mit der die Verbindungs-Pfade umgeschaltet werden. Bei einem großen System können die Energie zum Erzeugen und Verteilen sowie das Abführen der resultierenden Wärme signifikant die Komplexität und die Kosten des Systems erhöhen. Es ist daher wünschenswert, ein Multiplex-Schema zu haben, das schnell arbeitet aber keine große Menge an Energie erfordert. Ein Weg, auf dem die Energieverluste minimiert werden können, ist möglich mittels Übertragens von Entwurfssignal-Information nur dann, wenn sich die Entwurfsdaten ändern, als wenn die Entwurfssignal-Information kontinuierlich übertragen würde, wie dies bei dem Ausführungsbeispiel geschieht.
Ein anderer zu beachtender wichtiger Aspekt, wenn ein Kodierschema ausgewählt wird, ist die Fähigkeit, Verbindungen zu haben, die zueinander asynchron oder asynchron zu einem Master-Multiplex-Takt laufen. Bei der einfachen Form des oben beschriebenen zeitlichen Multiplexens für das Ausführungsbeispiel muss ein Master-Multiplex-Takt mit geringen Signallaufzeit-Unterschieden (low skew) auf alle Logik-Chips 10 und MUX-Chips 12 im System verteilt werden. Zusätzlich dazu muss der Master-Multiplex-Takt langsam genug laufen, dass Signale Zeit haben, den längsten Verbindungs-Pfad im System zu durchlaufen. Zugleich darf es für den kürzesten Verbindungs-Pfad im System keine Haltezeit-Verletzungen geben. Eine Haltezeit-Verletzung könnte auftreten, wenn eine Übertragungs-Einrichtung ein Datensignal entfernt hat, bevor eine Empfangs-Einrichtung dies in ein Flip-Flop oder einen Signalspeicher korrekt gespeichert hat. Das Erfordernis für einen Low-Skew-Master-Takt erhöht signifikant die Komplexität und die Kosten des Emulationssystems. Zusätzlich bedeutet das Erfordernis, keine Haltezeit-Verletzungen auf dem kürzest möglichen Daten-Pfad zu haben, während den Signalen genügend Zeit zugesichert wird, den längsten möglichen Daten-Pfad zu durchlaufen, dass der Multiplex-Takt relativ langsam betrieben werden muss. Wie oben erläutert, ist dies nicht wünschenswert, weil dies die effektive Betriebsgeschwindigkeit des Emulationssystems einschränkt.
Die oben beschriebenen erfinderischen Konzepte in Bezug auf die einfachste Form des zeitlichen Multiplexens sind in gleicher Weise auf mehrere komplexe Kodierschemata anwendbar, wie nun zu sehen. Kodierschemata unter Verwenden der Pulsbreiten-Modulation, der Phasenverschiebe-Modulation und des seriellen Kodierens können den Energieverbrauch reduzieren und eine relativ geringe Betriebsgeschwindigkeit in Bezug auf die einfachste Form des zeitlichen Multiplexens wesentlich erhöhen. Der Nachteil all dieser Schemata (in Bezug auf das einfache zeitliche Multiplexen) ist der, dass sie signifikant mehr Kodier- und Dekodier-Logik erfordern, und aus diesem Grund wurde das einfache zeitliche Multiplexen bei dem Ausführungsbeispiel verwendet. Da sich die Kosten der digitalen Logik in Bezug auf die Kosten der physischen Pins und der Leiterbahnen einer Leiterplatte reduzieren, werden ein oder mehrere dieser komplexen Kodierschemata in Zukunft voraussichtlich verwendet werden.
Bezugnehmend auf Fig. 8 ist eine Form der Pulsbreiten- Modulation gezeigt, die für ein Hardware-Emulationssystem geeignet wäre. Das externe Signal 146 ist normalerweise low. Wenn ein Übergang in einem Entwurfssignal 140 oder 142 stattfindet, wird ein Impuls im externen Signal 146 emittiert. Ein asynchrones Hochgeschwindigkeits-Taktsignal 144 wird auf alle Chips im System verteilt. Im Gegensatz zum MUX-Takt 44, wie vorher unter Bezugnahme auf Fig. 2 beschrieben, muss das asynchrone Taktsignal 144 nicht zwischen irgendwelchen zwei Chips im System oder selbst zwischen zwei Pins am gleichen Chip synchronisiert werden. Daher gibt es kein Erfordernis für ein SYNC-Signal 48, wie vorher unter Bezugnahme auf Fig. 2 beschrieben. Ferner kann das asynchrone Taktsignal 144 mit einer beliebigen Geschwindigkeit betrieben werden, solange die minimale Pulsbreite, die im externen Signal 144 erzeugt worden ist, ohne eine übermäßige Verschlechterung die Verschaltung durchläuft. Der im externen Signal 146 emittierte Impuls kann eine Breite von 1, 2, 3 oder 4 Takten abhängig davon aufweisen, ob die 2 Entwurfssignale 140 und 142 Werte von 00, 01, 10 oder 11 aufweisen, wenn ein Signal-Übergang stattgefunden hat. Das asynchrone Taktsignal 144 muss jedoch ausreichend schnell sein, sodass fünf Taktzyklen zwischen aufeinanderfolgenden Flanken der Entwurfssignale 140 und 142 abgelaufen sind, sodass sichergestellt ist, dass keine Information verloren geht. Datensignale 140 und 142 werden vom externen Signal 146 mittels Zählens der Zyklen des asynchronen Takts 144 wiederhergestellt, was jedes Mal stattfindet, wenn das externe Signal 146 in den High-Zustand übergeht. Bei einem tatsächlichen Ausführungsbeispiel würde der asynchrone Takt 144 mit der doppelten oder dreifachen Geschwindigkeit wie der gezeigten betrieben werden, sodass sichergestellt ist, dass die wiederhergestellten Signale eindeutig unterschieden werden können. Eine zusätzliche Schaltung würde ferner hinzugefügt werden, um Daten selbst beim Fehlen von Entwurfssignal-Übergängen periodisch zu übertragen, sodass der Entwurf korrekt initialisiert wird.
Da im Durchschnitt ein Übergang der Entwurfssignale 140 und 142 relativ selten verglichen mit dem asynchronen Takt 144 stattfindet, wird der Energieverbrauch verglichen mit dem kontinuierlichen zeitlichen Multiplexschema, wie vorher beschrieben, gering sein. Zusätzlich dazu geht dieses Kodierschema nicht einher mit dem Variieren von Verzögerungs-Werten zwischen dem Übertragungs-Schaltkreis und dem Empfangs- Schaltkreis.
Die Logik-Schaltung, die notwendig ist, dieses Pulsbreiten- Kodierschema zu implementieren, kann von einem Fachmann des Schaltkreis-Entwurfs entworfen werden, und wird deswegen an dieser Stelle nicht weiter erläutert. Es ist jedoch zu bemerken, dass ein Fachmann Logik-Schaltkreise in vielen verschiedenen Variationen entwerfen kann, während diese immer noch die gleiche Funktion erreichen. Beispielsweise könnten 3 Signale im externen Signal 146 anstelle von 2 Signalen kodiert sein. Ferner kann unterschiedliches Kodieren der Entwurfssignale 140 und 142 verwendet werden, oder der Standardwert des externen Signals 146 könnte 1 anstelle von 0 sein.
Das unter Bezugnahme auf Fig. 8 beschriebene Pulsbreiten- Modulations-Kodierschema unterliegt den folgenden Einschränkungen. Bei einem Pulsbreiten-Modulations- Kodierschema muss die Pulsbreite von einer ansteigenden Flanke des externen Signals 146 zu einer abfallenden Flanke des externen Signals 146 gemessen werden. Jedoch, wenn ein Signal viele Stufen von Routing-Chips durchläuft, wird eine ansteigende Flanke oft um einen anderen Betrag verzögert sein als eine abfallende Flanke. Deshalb kann es erforderlich sein, die Geschwindigkeit des Signal-Multiplexens herabzusenken, um sicherzustellen, dass Signalwerte nach dem Durchlaufen vieler Stufen von Routing-Chips immer noch unterschieden werden können. Ferner ist das Modulationsschema von Fig. 8 empfindlich gegenüber nicht verhinderbaren momentanen Signalübergängen oder Störimpulsen im externen Signal 146, was dazu führen kann, dass falsche Signalwerte übertragen werden.
Bezugnehmend auf Fig. 9 ist eine Form einer Phasen-Modulation gezeigt, die für ein Hardware-Emulationssystem geeignet ist. Ein interner Phasenregelschleifen ("PLL")-Schaltkreis zählt kontinuierlich von 0 bis 3 (gezeigt in Fig. 9 als PLL-Zählung 150) unter Verwenden des asynchronen Taktes 144 als eine Eingabe. Der PLL-Schaltkreis kann von einem Typ sein, der allgemein auch als digitale Phasenregelschleife ("DPLL") bekannt ist, die relativ einfach mit der Komplementär-Metall- Oxid-Halbleiter ("CMOS")-integrierten Schaltkreis-Technologie aufgebaut werden kann. Wenn in den Entwurfssignalen 140 und 142 ein Übergang stattfindet, führt das externe Signal 152 einen Übergang zu einer Zeit aus, die von den Werten der Entwurfssignale 140 und 142 abhängt. Nachdem beispielsweise der erste Übergang im Signal A 140 stattgefunden hat, sind sowohl das Signal A 140 als auch das Signal B 142 high. Das externe Signal 152 führt deshalb einen Übergang aus, wenn sich die PLL beim Zählerstand 3 (A, B = 11) befindet. Später, nachdem im Signal B 142 ein Übergang stattgefunden hat, ist das Signal A 140 high, und das Signal B 142 ist low. Das externe Signal 152 führt deshalb einen Übergang aus, wenn sich die PLL beim Zählerstand 2 befindet (A, B = 10).
Der Empfangs-Schaltkreis weist eine Anpassungs-PLL auf, die mit der sendenden PLL mittels Synchronisations-Impulsen synchron gehalten wird, die periodisch gesendet werden, wenn keine Daten zu übertragen sind. Ein Synchronisations-Impuls besteht aus zwei Übergängen, die zu einer Zeit 0 und einer Zeit 2 der übertragenden PLL stattfinden. Ein Synchronisations-Impuls kann von der empfangenden PLL erkannt werden, da dies die einzige Zeit ist, in der im externen Signal 152 innerhalb eines PLL-Zyklus' zwei Übergänge stattfinden. Der Synchronisations-Impuls bringt die Empfangs- PLL dazu, ihre Zählung graduell anzupassen, sodass sie mit der sendenden PLL synchronisiert wird, nachdem einige Synchronisations-Impulse aufgetreten sind. Der Synchronisations-Impuls muss nur relativ selten im Vergleich zu den Übergängen in dem Signal A 140 und dem Signal B 142 übertragen werden, sodass der Energieverbrauch nicht stark erhöht ist. Bei einem tatsächlichen Ausführungsbeispiel würde der asynchrone Takt 144 eine doppelte oder dreifache Geschwindigkeit in Bezug darauf aufweisen, was in Fig. 9 gezeigt ist, um eine ausreichende Auflösung zu haben, um klar zwischen den unterschiedlichen Flanken-Übergangszeiten im externen Signal 152 zu unterscheiden. Alternativ kann die Phasenregelschleife mit einem Vierfachen der Frequenz des asynchronen Takts 144 betrieben werden, um die Auflösung zu erhöhen. Ferner wäre eine Schaltung integriert, um den Wert des Entwurfssignals A 140 und des Entwurfssignals B 142 periodisch zu senden, selbst wenn kein Übergang stattgefunden hat, sodass der Entwurf korrekt initialisieren würde.
Die Schaltung, die notwendig ist, um die digitalen Phasenregelschleifen zu implementieren, und die Sende- und Empfangs-Schaltung, die bei diesem Phasen-Kodierschema verwendet werden, können von einem Fachmann des Schaltkreis- Entwurfs entworfen werden, und werden deswegen an dieser Stelle nicht weiter erläutert.
Das Phasen-Modulations-Kodierschema, wie weiter oben erläutert, weist verschiedene Vorteile gegenüber dem vorher erläuterten Pulsbreiten-Modulationsschema (siehe Fig. 8) auf. Es sind im externen Signal 152 weniger Übergänge als im Fall für das externe Signal 146 in Fig. 8 notwendig, um Werte des Signals A 140 und des Signals B 142 zu übertragen. Daher wird der Energieverbrauch des Systems reduziert. Ferner kann der Schaltkreis unempfindlicher gegenüber Rauschen gemacht werden, da Störimpulse oder kurze Impulse als Synchronisations-Impulse in Betracht gezogen werden und lediglich eine graduelle Auswirkung auf die PLL-Zählung 150 haben. Zusätzlich können getrennte PLL-Zähler verwendet werden, um ansteigende Flanken und abfallende Flanken zu erfassen, da der Synchronisations-Impuls immer eine ansteigende und eine abfallende Flanke aufweist. Mittels separaten zeitlichen Steuerns der ansteigenden und abfallenden Flanke kann der asynchrone Takt 144 mit einer sehr hohen Frequenz betrieben werden, und das externe Signal 152 kann durch viele Zwischen-Routing-Chips durchgeleitet werden, ohne sich dabei auf die Fähigkeit auszuwirken, das Signal A 140 und das Signal B 142 zuverlässig wiederherzustellen. Der hauptsächliche Nachteil der Phasen-Modulation ist jedoch, dass sie eine relativ große Menge digitaler Logik erfordert, die zu implementieren ist.
Es sind viele Variationen des Phasen-Modulations-Kodierschemas, das an dieser Stelle offenbart ist, möglich, ohne sich von den Lehren der Erfindung zu entfernen. Beispielsweise könnte die PLL 8 oder 16 Übergangszeiten anstelle von 4 Übergangszeiten erkennen. Ferner können zusätzliche Entwurfssignale mittels Erzeugens von mehr als einer Flanke im externen Signal 152 jedes Mal übertragen werden, wenn ein Übergang in einem Entwurfssignal aufgetreten ist. Beispielsweise könnten die Entwurfssignale A und B bei einer ersten Flanke des externen Signals 152 übertragen werden, und Entwurfssignale C und D könnten bei einer zweiten Flanke des externen Signals 152 übertragen werden. Dies hat den Effekt, dass mehr Daten in dem externen Signal 152 übertragen werden, allerdings mit einer geringeren Geschwindigkeit.
Bezugnehmend auf Fig. 10 ist dort eine andere Form der Modulation gezeigt, die bei einem Hardware-Emulationssystem nützlich sein kann. Diese Technik ist bekannt als serielles Daten-Kodieren. Viele übliche Protokolle, wie beispielsweise RS232, nutzen eine Variation des seriellen Daten-Kodierens. Wenn das Entwurfssignal A 140 oder das Entwurfssignal B 142 einen Übergang vollzieht, wird ein serieller Datenstring in dem externen Signal 162 übertragen. Ein Start-Bit, das immer 0 ist, kennzeichnet, dass eine Übertragung stattfindet. Als Nächstes werden die Werte des Signals A 140 und des Signals B 142 aufeinanderfolgend übertragen. Schließlich wird ein Stopp-Bit, das immer 1 ist, übertragen. Die Empfangs- Schaltung verwendet das asynchrone Taktsignal 144, um eine Verzögerung von 1¹/&sub4; Takten von der abfallenden Flanke des Start-Bits zu erreichen, bevor das externe Signal 162 abgetastet wird, um das Signal A 140 wiederherzustellen. Dann verzögert es sich um einen zusätzlichen Takt, bevor das externe Signal 162 erneut abgetastet wird, um das Signal B 142 wiederherzustellen. Bei einem tatsächlichen Ausführungsbeispiel wird der asynchrone Takt 144 mit einer relativen Frequenz betrieben, die um ein Vielfaches höher ist, als die in Fig. 10 gezeigte, zum Abtasten des externen Signals 162 genau am Mittelpunkt, wenn ein Signal A 140 und ein Signal B 142 übertragen werden.
Die Schaltung, die notwendig ist, um das serielle Daten- Kodierschema zu implementieren, kann von einem Fachmann des Schaltkreis-Entwurfs entworfen werden und wird an dieser Stelle nicht weiter erläutert.
Das serielle Daten-Kodieren hat den Vorteil, dass eine relativ einfache digitale Logik verwendet werden kann. Es hat jedoch den Nachteil, dass verschiedene Flanken des externen Signals 162 erforderlich sind, um jede Änderung des Entwurfssignals A 140 und des Entwurfssignals B 142 zu übertragen. Dies bedeutet, dass die Datenrate relativ gering ist und dass der Energieverbrauch gegenüber anderen Techniken relativ hoch ist.
Viele Variationen des seriellen Daten-Kodierschemas, wie an dieser Stelle offenbart, sind möglich, ohne sich von den Lehren der Erfindung zu entfernen. Beispielsweise können Werte für mehr als 2 Entwurfssignale jedes Mal übertragen werden, wenn ein Entwurfssignal einen Übergang vollzieht.
Jede der Kodiertechniken, wie in den Fig. 8 bis 10 gezeigt, könnte ferner durch Hinzufügen irgendeiner Form einer Fehlerprüftechnik verbessert werden. Da die Entwurfsdaten nur übertragen werden, wenn sich ein Entwurfssignal ändert, führen Übertragungsfehler zu unbrauchbaren Datenwerten, die mittels der Empfangs-Schaltkreise gespeichert werden, und zu einem wahrscheinlich fehlerhaften Betrieb des Emulationssystems. Übliche Fehlererfassungs- und Korrekturtechniken, wie beispielsweise Paritäts- oder zyklische Redundanzprüfung (CRC), können angewendet werden.
Die Systemaspekte eines bevorzugten Ausführungsbeispiels werden nun in größerem Detail offenbart. Bezugnehmend auf Fig. 11 ist ein Blockdiagramm der Logik-Leiterplatte 200 eines bevorzugten Ausführungsbeispiels gezeigt, das Logik- Chips (die bei dem bevorzugten Ausführungsbeispiel FPGAs sind) und MUX-Chips 12 enthält. Die Logik-Leiterplatte 200 weist eine Teil-Kreuzschienen-Verschaltung auf gleich der, wie bei Butts et al offenbart. Der hauptsächliche Unterschied ist der, dass die Teil-Kreuzschiene des bevorzugten Ausführungsbeispiels der Erfindung nicht vollkommen einheitlich ist, da der Logik-Chip 204, der weiter unten erläutert wird, weniger Verbindungen zu den MUX-Chips 12 hat als die anderen Logik-Chips. Bei dem bevorzugten Ausführungsbeispiel gibt, es 54 MUX-Chips 12 mit jeweils 260 E/A-Pins und 36 Logik-Chips (FPGAs) 10 mit jeweils 270 E/A-Pins. Bei dem bevorzugten Ausführungsbeispiel werden FPGAs als Logik-Chips 10 mit der Teile-Nummer XC4036XL verwendet, die von Xilinx Corporation, San Jose, Kalifornien, USA hergestellt werden. Jeder der 36 Logik-Chips 10 weist 5 Verbindungen zu jedem der 54 MUX-Chips 12 auf. Ein 37. Logik-Chip 204, an dieser Stelle bekannt als Co-Simulations (CoSim)-Logik-Chip, weist 3 Verbindungen zu jedem der 54 MUX-Chips 12 auf. Bei einem bevorzugten Ausführungsbeispiel ist dieser 37. Logik-Chip 204 ebenfalls ein FPGA mit der Teile-Nummer 4036XL, der von Xilinx hergestellt wird. Zusätzliche Pins (nicht gezeigt) an den MUX-Chips 12 und den Logik-Chips 10 und 204 sind zum Laden, zur Taktverteilung oder für andere Systemfunktionen reserviert. Der Zweck des CoSim-Logik-Chips 204 wird weiter unten erläutert. Jede der MUX-Chip 12-zu-Logik-Chip 10- Verbindungen kann mittels geeigneten Programmierens der MUX- Chips 12 und Logik-Chips 10 nicht gemultiplext, 2 : 1- gemultiplext oder 4 : 1-gemultiplext sein.
Zusätzlich zu den oben erläuterten Verschaltungen ist der CoSim-Logik-Chip 204 ferner mit einem Prozessor 206 elektrisch gekoppelt. Bei dem bevorzugten Ausführungsbeispiel ist der Prozessor 206 ein Power PC 403GC-Chip, erhältlich von IBM Corporation. Der Prozessor 206 wird für eine Co- Simulation verwendet, die im US-Patent Nr. 5,841,967, betitelt mit "Method And Apparatus For Design Verification Using Emulation And Simulation", von Sample et al beschrieben ist. Die Lehren des US-Patents Nr. 5,841,967 sind an dieser Stelle durch Bezugnahme aufgenommen. Der Prozessor 206 wird ferner für Diagnosefunktionen und zum Herunterladen von Information auf die MUX-Chips 12, die Logik-Chips 10, 204 und das RAM 208 (weiter unten erläutert) und das SGRAM 210 (weiter unten erläutert) verwendet. Der Prozessor 206 ist mittels einer VME-Schnittstelle (nicht gezeigt) mit einem Rückwand-Platinen-Verbinder 220 gekoppelt. 12 der Logik-Chips 10 weisen ferner Verbindungen zu einem statischen 32K · 32 Schreib-Lese-Speicher (RAM)-Chip 208 auf. Dieser RAM-Chip 208 wird zum Implementieren großer Speicher verwendet, die Teil eines emulierten Schaltkreises sein können. Das RAM 208 ist an eine der Leitungen angeschlossen, die ferner die Logik- Chips 10 mit den MUX-Chips 12 koppelt. Auf diesem Wege können, wenn das RAM nicht genutzt wird, die Logik-Chip 10- zu-MUX-Chip 12-Verbindungen für gewöhnliche Verbindungs- Funktionen verwendet werden und gehen nicht verloren. Wenn das RAM zum Implementieren von Speicher benötigt wird, der Teil einer bestimmten Netzliste ist, weist der Logik-Chip 12, der mit ihm kommuniziert, eine RAM-Steuerungs-Funktion auf, die in ihn programmiert ist.
Die MUX-Chips 12 weisen ferner Verbindungen zu einem Rückwand-Platinen-Verbinder 220 und einem Turbo-Verbinder 202 auf. Die Rückwand-Platinen- und Turbo-Verbindungen können ebenfalls entweder nicht gemultiplext, 2 : 1-gemultiplext oder 4 : 1-gemultiplext sein. Der Turbo-Verbinder 202 wird verwendet, um zwei Logik-Leiterplatten 200 miteinander in einer Sandwich-Form elektrisch zu koppeln. Mittels Bereitstellens direkter Verbindungen zwischen 2 Logik-Leiterplatten in einem Paar kann die Anzahl der Leiterplatten-Verbindungen, die für einen bestimmten Entwurf erforderlich sind, reduziert werden. Der Rückwand-Platinen-Verbinder muss entlang eines Rands der Logik-Leiterplatte passen, und die Anzahl der möglichen Rückwandplatinen-Verbindungen wird durch die Arten der verfügbaren Verbinder begrenzt. Reichen die Rückwand- Platinen-Verbinder nicht aus, kann die Partitionierungs- Software nicht effizient arbeiten, wodurch die Logik- Kapazität der Leiterplatte reduziert wird. 2 Emulations- Leiterplatten, die in einer Sandwich-Form gekoppelt sind, sind in Fig. 13 gezeigt. Ist ein kleineres Emulationssystem erwünscht, das weniger als 2 Emulations-Leiterplatten aufweist, wird eine spezielle Turbo-Prüfschleifen-Leiterplatte ohne darauf angeordneter Logik verwendet. Bei solch einem. System leitet die spezielle Turbo-Prüfschleifen-Leiterplatte lediglich die Signale von dem Turbo-Verbinder 202 an den Rückwand-Platinen-Verbinder 220 weiter. Ein Beispiel einer Anordnung unter Verwendung einer Turbo-Prüfschleifen- Leiterplatte ist in Fig. 15 gezeigt.
Zusätzlich weisen die MUX-Chips 12 acht Verbindungen zu jeweils einem Satz von Synchron-Grafik-RAMs (SGRAMs) 210 auf. Diese SGRAMs 210 werden verwendet, um den Daten-Pfad eines verteilten Logik-Analysators zu bilden. Entwurfssignale können in den Logik-Chips 10 und dem CoSim-Logik-Chip 204 abgetastet und durch die MUX-Chips 12 weitergeleitet werden und dann in SGRAMs 210 gespeichert werden für eine zukünftige Analyse durch den Nutzer. Der Logik-Analysator ist weiter unten offenbart.
Die Logik-Chips 10 und der CoSim-Logik-Chip 204 sind ferner an einen Ereignis-Bus 212 und einen Takt-In-Bus 214 angeschlossen. Der Ereignis-Bus wird verwendet, um Ereignis- Signale von innerhalb der Logik-Chips 10 und des CoSim-Logik- Chips 204 an den Logik-Analysator-Steuerschaltkreis (gezeigt in Fig. 20a, weiter unten erläutert) durchzuleiten. Der Ereignis-Bus besteht aus vier Signalen und wird zeitlich 2 : 1 gemultiplext, sodass 8 Ereignis-Signale bereitgestellt werden. Die Signale an dem Ereignis-Bus 212 werden gepuffert und dann an zusätzliche Pins (nicht gezeigt) an dem Rückwand- Platinen-Verbinder 220 weitergeleitet.
Der Takt auf dem Bus 214 besteht aus 8 Spezial-Low-Skew- Taktnetzen, der an alle Logik-Chips 10 und den CoSim-Logik- Chip 204 (weiter unten erläutert) geleitet wird. Der Takt auf dem Bus 214 wird verwendet, um Taktsignale zu verteilen, wie in dem US-Patent Nr. 5,475,830 erläutert. Die Takte vom Takt- In-Bus 214 können mittels des Puffers 216 direkt von Signalen 218 herrühren, die mit zusätzlichen Pins (nicht gezeigt) am Rückwand-Platinen-Verbinder 220 gekoppelt sind, oder sie können mittels Kombinierens der primären Taktsignale 218 mit der Logik in dem CoSim-Logik-Chip 204 erzeugt werden. Wenn der CoSim-Logik-Chip 204 zum Implementieren von Takt-Logik verwendet wird, wirkt er wie ein "Takt-Erzeugungs-FPGA", wie im US-Patent Nr. 5,475,830 erläutert.
Bezugnehmend nun auf Fig. 12 ist dort die Verschaltung von Leiterplatten gezeigt. Die Logik-Leiterplatten 200 sind zu Paaren zusammengesetzt, die mittels Turbo-Verbindern 202 gekoppelt sind. Die Logik-Leiterplatten sind ferner mittels Rückwand-Platinen-Verbindern 220 (gezeigt in Fig. 11) mit einer Umschalt-Rückwandplatine 420 gekoppelt. Die Umschalt- Rückwandplatine 420 weist MUX-Leiterplatten 400 auf, die im rechten Winkel zu den Logik-Leiterplatten angeordnet sind. Eine Anordnung von Logik-Leiterplatten und Umschalt-Leiterplatten kann dem US-Patent Nr. 5,352,123 von Sample et al entnommen werden, das dem gleichen Anmelder erteilt ist, wie dem der Anmeldung. Das US-Patent Nr. 5,352,123 ist an dieser Stelle durch Bezugnahme in seiner Gesamtheit aufgenommen. Die Umschalt-Rückwandplatine 420 ist ferner mit E/A-Leiterplatten 300 gekoppelt (lediglich eine E/A-Leiterplatte 300 ist in Fig. 12 gezeigt, jedoch ist die Verwendung von mehr als einer E/A-Leiterplatte 300 als Teil der Erfindung betrachtet). Die E/A-Leiterplatten 300 stellen die Funktionen des Weiterleitens und Pufferns von Signalen von externen Einrichtungen bereit, die auf der Hauptplatine 500 oder in einem externen System 540 enthalten sind. Sie können ferner die Fähigkeit aufweisen, allen externen Pins Stimulus-Signale bereitzustellen, sodass der emulierte Entwurf in Abwesenheit einer externen Einrichtung oder eines externen Systems betrieben werden kann.
E/A-Leiterplatten 300 sind mittels der Hauptplatine 500 und eines Verstärkers 520 mit einem externen System 540 gekoppelt. Um Fig. 12 zu vereinfachen, wurde die tatsächliche Anzahl der Leiterplatten und Verbindungen reduziert. Bei einem bevorzugten Ausführungsbeispiel gibt es 22 MUX- Leiterplatten 400, 1 bis 10 Paare von Logik-Leiterplatten 200 und bis zu 8 E/A-Leiterplatten 300. Bei dem bevorzugten Ausführungsbeispiel geht für jedes zusätzliche Paar von E/A- Leiterplatten 300 ein Paar von Logik-Leiterplatten 200 verloren, wenn mehr als 2 E/A-Leiterplatten 300 verwendet werden. Bei dem bevorzugten Ausführungsbeispiel weist jede E/A-Leiterplatte 300 eine zugeordnete Hauptplatine 500 auf, die bis zu 7 Verstärker 520 aufweist, die an Kabel angeschlossen sind. Jeder Verstärker puffert bei dem bevorzugten Ausführungsbeispiel 88 bidirektionale Signale.
Fig. 13 zeigt den physischen Aufbau der bevorzugten Ausführungsform des Systems. Die MUX-Leiterplatten 400 sind in rechten Winkeln zu den Logik-Leiterplatten 200 und den E/A-Leiterplatten 300 angeordnet. Die Rückwandplatine 800 weist an einer Seite Verbinder für die MUX-Leiterplatten 400 und an der anderen Seite Verbinder für Logik-Leiterplatten. 200 oder E/A-Leiterplatten 300 auf. Um die Zeichnung zu vereinfachen, sind lediglich eine MUX-Leiterplatte 400 und 3 Paare von Logik-Leiterplatten 200 gezeigt. Jedoch gibt es bei einem bevorzugten Ausführungsbeispiel in Wirklichkeit 22 MUX- Leiterplatten 400 und bis zu 11 Paare von Logik-Leiterplatten 200 oder E/A-Leiterplatten 300. E/A-Leiterplatten 300 sind mittels Verbindern 330 an Hauptplatinen 500 angeschlossen. Die Hauptplatinen 500 weisen einen externen Verbinder 510 auf, der mittels eines Kabels an einen Verstärker 520 und ein externes System 540 (nicht gezeigt in Fig. 13) angeschlossen ist. Eine Energie-Leiterplatte 240 wandelt eine Hauptenergiezufuhr von 48 V Gleichstrom in 3,3 V um, die notwendig ist, um die Logik-Leiterplatte mit Energie zu versorgen. Dieser Typ einer verteilten Energieumwandlung wird durch die zeitlich multiplexenden Schaltkreise erforderlich, die eine hohe Energie erfordern. Zusätzlich dazu beinhaltet das System eine Steuerungs-Leiterplatte 600 und eine CPU-Leiterplatte 700 (siehe Fig. 20). Bei einem bevorzugten Ausführungsbeispiel ist die CPU-Leiterplatte 700 eine VME-Bus-Power PC- Prozessor-Platine, die von Themis Computer und anderen erhältlich ist. Andere, gleichartige Prozessor-Platinen sind geeignet. Die Auswahl der zu verwendenden speziellen Prozessor-Platine hängt vom Kompromiss zwischen den Kosten, der Geschwindigkeit, der RAM-Kapazität und anderen Faktoren ab. Die CPU-Leiterplatte 700 stellt eine Netzwerk-Schnittstelle und eine Gesamtsteuerung des Emulationssystems bereit. Die Steuerungs-Leiterplatte 600 stellt eine Taktverteilung, das Laden und Testen von Funktionen für die anderen Leiterplatten ebenso wie die zentralisierten Funktionen des Logik- Analysators und des Muster-Generators bereit (dessen Struktur und Funktion werden weiter unten erläutert).
Eine kleinere Version des bevorzugten Emulationssystems kann ebenfalls aufgebaut werden. Ein Blockdiagramm dieses Systems ist in Fig. 14 gezeigt. Das kleinere System weist keine Umschalt-Rückwandplatine 420 auf. Stattdessen sind die Logik- Leiterplatten 200 direkt miteinander und mit E/A-Leiterplatten 300 gekoppelt. Dies ist möglich, da die Größe des Systems auf 2 Paare von Logik-Leiterplatten 200 und ein Paar von E/A- Leiterplatten 300 beschränkt ist. Die Rückwandplatinen- Verbindungen sind oben in Fig. 14 gezeigt. Die Pins jedes der Rückwand-Platinen-Verbinder 220 (gezeigt in Fig. 11) sind in 4 gleiche Gruppen aufgeteilt. Jede Gruppe wird durch die Rückwandplatine an eine der beiden Logik-Leiterplatten 200, die nicht im gleichen Paar vorkommen, und an jede E/A- Leiterplatte 300 weitergeleitet. Es ist nicht notwendig, Verbindungen zwischen der Rückwandplatine zu der anderen Logik-Leiterplatte 200 oder der E/A-Leiterplatte 300 im gleichen Paar zu realisieren, da diese Verbindung mittels des Turbo-Verbinders 202 im Fall der Logik-Leiterplatten 200 bereitgestellt wird und im Falle der E/A-Leiterplatten 300 nicht notwendig ist. Die in Fig. 14 gezeigte Verbindungsanordnung stellt eine ausreichende Mannigfaltigkeit für eine gute Weiterleit-Fähigkeit zwischen den Leiterplatten bereit, verhindert dabei aber die hohen Kosten einer Umschalt- Rückwandplatine 420. Wie bei dem großen System ist die E/A- Leiterplatte 300 mittels einer Hauptplatine 500 und eines Verstärkers 520 mit einem externen System 540 gekoppelt. Um die Zeichnung zu vereinfachen, sind die Hauptplatine 500, der Verstärker 520 und das externe System 540 für die zweite E/A- Leiterplatte nicht gezeigt, obwohl sie in Wirklichkeit vorhanden sind. Unter Verwenden eines Satzes zusätzlicher Leiterplatten, um Verbindungen zwischen den ansonsten ungenutzten Rückwandplatinen- und Turbo-Verbindern herzustellen, können Versionen des kleinen Systems mit 1 bis 4 Logik- Leiterplatten 200 und entweder 1 oder 2 E/A-Leiterplatten 300 aufgebaut werden. Diese zusätzlichen Leiterplatten sind eine Turbo-Prüfschleifen-Leiterplatte 260 und eine Rückwandplatinen-Prüfschleifen-Leiterplatte 280, wie in Fig. 15 gezeigt. Keine dieser Leiterplatten enthält eine irgendwie geartete digitale Logik. Sie leiten lediglich die Signale zwischen den Verbindern weiter.
Eine Zeichnung des physischen Aufbaus des kleinen Systems mit einer Logik-Leiterplatte und einer E/A-Leiterplatte ist in Fig. 15 gezeigt. Die Rückwandplatine 802 stellt die Verbindungen bereit, wie bereits unter Bezugnahme auf Fig. 14 beschrieben. Die E/A-Leiterplatte 300 ist mittels des Verbinders 330 mit der Hauptplatine 500 gekoppelt. Die Hauptplatinen 500 weisen einen externen Verbinder 510 auf, der mittels eines Kabels an einem Verstärker 520 und einem externen System 540 (nicht gezeigt in Fig. 15) angeschlossen ist. Eine Energie-Leiterplatte 240 wandelt eine Hauptenergie- Zufuhr von 48 V Gleichstrom in 3,3 V um, die notwendig ist, um die Logik-Leiterplatte mit Energie zu versorgen. Zusätzlich beinhaltet das kleine System eine Steuerungs- Leiterplatte 600 und eine CPU-Leiterplatte 700, wie bei dem unter Bezugnahme auf Fig. 13 bereits beschriebenen großen System. Um die Weiterleit-Verbindungen aufrechtzuerhalten, wenn weniger als 4 Logik-Leiterplatten verwendet werden, koppelt die Turbo-Prüfschleifen-Leiterplatte 260 die Signale der ungenutzten Turbo-Verbinder 202 (gezeigt in Fig. 11) der Logik-Leiterplatte 200 mit der Rückwandplatine 802. Die Turbo-Prüfschleifen-Leiterplatte 260 wird verwendet, wenn es im System entweder 1 oder 3 Logik-Leiterplatten 200 gibt. Ein zusätzliches Paar von Rückwandplatinen-Prüfschleifen-Leiterplatten 280 wird verwendet, um Weiterleit-Verbindungen mittels der Rückwandplatine aufrechtzuerhalten, wenn es ungenutzte Logik-Leiterplatten-Steckplätze gibt. Dies tritt ein, wenn es im System entweder 1 oder 2 Logik-Leiterplatten gibt. Die Rückwandplatinen-Prüfschleifen-Leiterplatten 280 koppeln die Gruppe der Rückwandplatinen-Signale (gezeigt in Fig. 14) miteinander, sodass keine Signale verloren gehen, wenn es andere vakante Rückwand-Platinen-Verbinder gibt.
Ein Blockdiagramm einer E/A-Leiterplatte 300 und einer Hauptplatine 500 ist in Fig. 16 gezeigt. Eine erste Zeile 301 von MUX-Chips 12 ist an den Rückwand-Platinen-Verbinder 320 auf der E/A-Leiterplatte 300 angeschlossen. Um die Zeichnung zu vereinfachen, sind in der ersten Zeile 301 lediglich 3 MUX- Chips 12 gezeigt. Bei einem bevorzugten Ausführungsbeispiel gibt es in der ersten Zeile 301 jedoch 14 MUK-Chips 12. Eine zweite Zeile 303 von MUX-Chips 12 ist mit der ersten Zeile 301 von MUX-Chips 12 ebenso wie mit Feldeffekt-Transistoren (FETs) 308 und Logik-Chips 304 gekoppelt. Die Zeichnung wurde wiederum vereinfacht, sodass lediglich 2 MUX-Chips 12 gezeigt sind. Bei einem bevorzugten Ausführungsbeispiel gibt es in der zweiten Zeile 303 zwölf MUX-Chips 12. Die Zeilen 301, 303 von MUX-Chips 12 sind erforderlich, um eine ausreichende Routing-Flexibilität zu erreichen, so dass jedes beliebige externe Signal mit jedem Pin der Verstärker-Kabel-Verbinder 512 auf der Hauptplatine 500 gekoppelt werden kann. Der Logik-Chip 304 ist ferner an den Synchron-Grafik-RAM (SGRAM) 302 angeschlossen. Bei einem bevorzugten Ausführungsbeispiel ist der Logik-Chip 304 ein FPGA. Obwohl lediglich ein Logik- Chip 304 und ein SGRAM 302 gezeigt sind, gibt es bei einem bevorzugten Ausführungsbeispiel 6 Logik-Chips 304 und 3 SGRAMs 302 auf der E/A-Leiterplatte 300. Logik-Chips 304 und SGRAMs 302 stellen die Fähigkeit bereit, Stimulus-Vektoren an irgendeinem externen Verbindungs-Pin in den Emulator zu treiben. Wenn Stimulus-Vektoren getrieben werden, werden die FETs 308 ausgeschaltet (d. h. sie werden geöffnet), sodass der Stimulus nicht mit Signalen von einem externen System in Konflikt gerät, die mittels der Verstärker 520 auf Verbinder 510 aufgeschaltet werden können. Wenn keine Stimulus-Vektoren getrieben werden, werden die Pins der Logik-Chips 304 tristate-betrieben, und die FETs 308 werden eingeschaltet (d. h. geschlossen), sodass mittels Signalen an den Verbindern 510 Signale von der zweiten Zeile von MUX-Chips 303 getrieben oder empfangen werden können. Bei dem bevorzugten Ausführungsbeispiel sind Logik-Chips 304 XC5215- Chips, die von Xilinx Corporation, San Jose, Kalifornien erhältlich sind, obwohl andere programmierbare Logik-Chips mit zufrieden stellenden Ergebnissen verwendet werden können. Zusätzlich zu den in Fig. 16 gezeigten Komponenten enthält die E/A-Leiterplatte 300 einen Prozessor-Chip (nicht gezeigt), der mittels einer VME-Schnittstelle mit einem Rückwand-Platinen-Verbinder 320 gekoppelt ist. Bei einem bevorzugten Ausführungsbeispiel ist dieser Prozessor ein Power PC 403GC von IBM Corporation, obwohl andere Mikroprozessor-Chips mit zufrieden stellenden Ergebnissen verwendet werden können. Der Prozessor-Chip ist mittels des Prozessor- Bus' 310 an Logik-Chips 304 angeschlossen. Der Prozessor-Bus 310 dient zum Hochladen von Stimulus-Information in die SGRAMs 302. Der Prozessor wird für Diagnosefunktionen und zum Hochladen und Herunterladen von Information von den MUX-Chips 12, den Logik-Chips 304 und den SGRAMs 302 verwendet.
Der Verbinder 330 koppelt die Hauptplatine 500 mit der E/A- Leiterplatte 300. Zusätzlich zu den Logik-Signalen, die von den FETs 308 kommen, empfängt dieser Verbinder 330 JTAG- Signale und ist mit dem VME-Bus elektrisch gekoppelt. Die JTAG-Signale dienen zum Laden und Testen von Verstärkern 520, die in die Verbinder 510 eingesteckt sein können. Bei einem bevorzugten Ausführungsbeispiel wird der VME-Bus nicht mit der Hauptplatine 500 verwendet. Jedoch wird in Betracht gezogen, dass der VME-Bus mit anderen Typen von Leiterplatten verwendet werden kann, die in den Verbinder 330 gesteckt werden können. Beispielsweise wird in Betracht gezogen, dass eine Leiterplatte mit großem Speicher in den Verbinder 330 gesteckt werden kann, um die Fähigkeit bereitzustellen, Speicher zu emulieren, der größer ist als der, der in die RAMs 208 passt (gezeigt in Fig. 11).
Bezugnehmend nun auf Fig. 17 ist ein Blockdiagramm einer MUX- Leiterplatte 400 gezeigt. Die MUX-Chips 12 sind an den Rückwand-Platinen-Verbinder 420 in einer verteilten Weise angeschlossen. Die Zeichnung von Fig. 17 wurde derart vereinfacht, dass lediglich 4 MUX-Chips 12 gezeigt sind. Jedoch gibt es bei einem bevorzugten Ausführungsbeispiel auf der MUX-Leiterplatte 400 in Wirklichkeit 7 MUX-Chips. Ferner gibt es viel mehr Verbindungen zu MUX-Chips 12, als in Fig. 17 gezeigt sind. Diese zusätzlichen Verbindungen sind in gleicher Weise wie die gezeigten angeordnet. Zusätzlich zu den in Fig. 17 gezeigten MUX-Chips 12 enthält die MUX- Leiterplatte 400 eine JTAG-Schnittstelle (nicht gezeigt), die an den Rückwand-Platinen-Verbinder 420 angeschlossen ist, der es ermöglicht, die MUX-Chips 12 zu laden und zu testen.
Die MUX-Leiterplatte von Fig. 17 ist tUt ein nicht erweiterbares Emulationssystem geeignet. Es ist jedoch oft wünschenswert, verschiedene Emulationssysteme miteinander zu koppeln, um ein Emulationssystem mit höherer Kapazität zu bilden. In diesem Fall wird eine erweiterbare Version der MUX-Leiterplatte 400 verwendet. Ein Blockdiagramm einer erweiterbaren MUX-Leiterplatte 402 ist in Fig. 18 gezeigt. Eine erste Zeile 404 von MUX-Chips 12 ist mit dem Rückwand-Platinen-Verbinder 420 gekoppelt. Die Zeichnung ist derart vereinfacht, dass sie lediglich 4 MUX-Chips 12 in der ersten Zeile 404 zeigt. Jedoch gibt es bei einem bevorzugten Ausführungsbeispiel 10 MUX-Chips 12 in der ersten Zeile 404. Die erste Zeile 404 von MUX-Chips 12 ist mit einer zweiten Zeile 406 von MUX-Chips 12 und einem Turbo-Verbinder 430 elektrisch gekoppelt. Die zweite Zeile 406 von MUX-Chips 12 ist ferner mit dem Turbo- Verbinder 430 und den externen Verbindern 440 elektrisch gekoppelt. Lediglich 2 MUX-Chips 12 sind in der zweiten Zeile 406 gezeigt, und lediglich 2 externe Verbinder 440 sind in Fig. 18 gezeigt. Jedoch gibt es bei einem bevorzugten Ausführungsbeispiel in der zweiten Zeile 406 fünf MUX-Chips 12. Ferner gibt es bei dem bevorzugten Ausführungsbeispiel 6 externe Verbinder 440. Jeder externe Verbinder 440 des bevorzugten Ausführungsbeispiels weist 92 E/A-Pins auf. Die MUX-Leiterplatten 402 sind zu Paaren zusammengesetzt, die aneinander mittels eines Turbo-Verbinders 430 angeschlossen sind. Der Turbo-Verbinder 430 wirkt so, dass der effektive Zwischenbereich zwischen einem Paar von MUX-Leiterplatten 402 und einem Paar von Logik-Leiterplatten 200 vergrößert ist. Ohne den Turbo-Verbinder 430 ist der Zwischenbereich für eine effektive Weiterleit-Fähigkeit zwischen den externen Verbindern 440 und den Logik-Leiterplatten 200 zu klein.
Unter Bezugnahme auf Fig. 19 ist die Weise beschrieben, in der Nutzertakte in dem Emulationssystem verteilt werden. Die Verteilung von Nutzertakten ist wichtig beim Entwurf eines Emulationssystems. Wie im US-Patent 5,475,83() erläutert, ist es notwendig sicherzustellen, dass Nutzertakte an den Logik- Chips 10 vor Datensignalen auf den Emulations-Leiterplatten 200 ankommen, wobei angenommen wird, dass sich die Nutzertakte und Datensignale im externen System 450 zur gleichen Zeit ändern (externes Systems 540 ist in Fig. 12 und 14 gezeigt). Es ist möglich, diese Anforderung mittels Verzögerns der Datensignale zu erfüllen. Diese Lösung verringert jedoch die maximale Betriebsgeschwindigkeit des Emulationssystems. Eine wünschenswertere Alternative ist, das Nutzertakt-Verteilungs-Netzwerk so schnell wie möglich zu machen, so dass, wenn überhaupt, eine minimale Verzögerung zu den Datensignalen hinzugefügt werden muss.
Fig. 19 zeigt die Taktverteilung für ein bevorzugtes Hardware-Emulationssystem. Takte können entweder in das System durch einen Takt-Verbinder 620 auf der Steuerungs-Leiterplatte 600, durch den Multi-Box-Takt-Verbinder 630 auf der Steuerungs-Leiterplatte 600 oder als ein normales Signal an dem Verbinder 510 der Hauptplatine 500 in das System hineinkommen. Wie erläutert, ist die Hauptplatine 500 an die E/A- Leiterplatte 300 angeschlossen. Der Einfachheit halber ist in Fig. 19 lediglich ein Verbinder 510 gezeigt. Jedoch gibt es bei einem bevorzugten Ausführungsbeispiel auf jeder Hauptplatine 500 sieben Verbinder 510. Ferner kann das System mehrere Kombinationen aus E/A-Leiterplatten und Hauptplatinen enthalten. Wie unter Bezugnahme auf die Fig. 12 und 14 erläutert, ist der Verbinder 510 an einen Verstärker 520 angeschlossen, der mit einem externen System 540 gekoppelt ist. Wird ein Takt-Verbinder 630 verwendet, um Takte einzugeben, wird der Verbinder 620 mittels eines Kabels auch an das externe System 540 angeschlossen. Der Takt-Verbinder 620 stellt ein schnelleres Verfahren für Takte bereit, in das Emulationssystem hineinzukommen, während die Verbinder 510 auf den Hauptplatinen 500 dem Nutzer ein einfacheres Verfahren bereitstellen.
Der Verbinder 510 auf der Hauptplatine 500 ist mittels des Verbinders 330 und der FETs 308 mit einer zweiten Zeile 303 von MUX Chips 12 auf einer E/A-Leiterplatte 300 gekoppelt, wie unter Bezugnahme auf Fig. 16 beschrieben. Die zweite Zeile 303 von MUX-Chips 12 ist zusätzlich zu anderen bereits beschriebenen Verbindungen mit den zugehörigen Takt-Pins am Rückwand-Platinen-Verbinder 320 gekoppelt. Bei einem bevorzugten Ausführungsbeispiel gibt es 16 dieser Pins. Die Takte von einem E/A-Leiterplatten-Verbinder 320 sind mittels einer Rückwandplatine 800 oder 802 mit der Steuerungs-Leiterplatte 600 gekoppelt (siehe Fig. 13). Auf der Steuerungs- Leiterplatte 600 wird ein MUX-Chip 12 verwendet, um eine Takt-Kombination von all den unterschiedlichen potentiellen Quellen auszuwählen. Das System kann bis zu 32 verschiedene Takt-Quellen aufweisen. Beliebige 8 dieser körnen auf einem Paar von Emulations-Leiterplatten 200 genutzt werden. Dies ermöglicht, dass verschiedene Paare von Emulations-Leiterplatten 200 unterschiedliche Takte aufweisen, was beispielsweise erforderlich sein kann, wenn es mehr als einen Chip- Entwurf gibt, der in einem einzigen Hardware-Emulationssystem emuliert worden ist. Takte werden mittels eines programmierbaren Verzögerungs-Elements 604 und mittels Puffer 614 - weitergeleitet und dann mittels der Rückwandplatine 800 oder 802 zu den Emulations-Leiterplatten 200 weitergeleitet. Wie unter Bezugnahme auf Fig. 11 beschrieben, können Takte auf einer Emulations-Leiterplatte 200 entweder mittels eines Puffers 216 oder mittels des Takt-Erzeugungs-Logik-Chips 204 (d. h. des CoSim-Logik-Chips) weitergeleitet werden, bevor sie zu den Logik-Chips 10 gelangen.
Der Logik-Analysator-Taktgenerator-Logik-Chip 602 auf der Steuerungs-Leiterplatte 600 kann ebenfalls Takte erzeugen. Dies findet typischerweise statt, wenn das System mit Test- Vektoren läuft. Daten vom Takt-RAM 612 werden einer Zustandsmaschine eingegeben, die in den Logik-Analysator-Takt- Erzeugungs-Logik-Chip 602 programmiert ist, der es ermöglicht, dass unterschiedliche Taktmuster erzeugt werden, wie beispielsweise Nullrücklauf (return-to-zero), keine Rückstellung auf Null (non-return-to-zero), Nichtüberlappen zweier Phasen (two-phase non-overlapping) usw. Der Entwurf solch einer Zustandsmaschine wird von Fachleuten des Steuerlogik-Entwurfs wohl verstanden und wird an dieser Stelle nicht weiter beschrieben. Von dem Logik-Analysator-Takt- Erzeugungs-Logik-Chip 602 werden die 32 erzeugten Takte zum Takt-Auswahl-MUX-Chip 12 übertragen. Bei einem bevorzugten Ausführungsbeispiel ist der Logik-Analysator-Takt-Erzeugungs- Logik-Chip 602 eine XC4036XL-Einrichtung, die von Xilinx Corporation hergestellt wird, obwohl andere programmierbare Logik-Einrichtungen mit zufrieden stellenden Ergebnissen verwendet werden können.
Der Multi-Box-Takt-Verbinder 630 kann dazu dienen, entweder Takte einzugeben oder Takte auszugeben. Die Richtung wird mittels des Puffers 608 gesteuert. Bei einem Multi-Box- Emulationssystem, d. h. einem Emulationssystem, das mehr als ein eigenständiges (Stand Alone-)Emulationssystem aufweist, wird eine Box als Master bestimmt, und die anderen werden als Slaves bestimmt. Die Master-Box erzeugt an ihrem Multi-Box- Takt-Verbinder 630 die Takte, die dann allen anderen Slave- Emulationssystemen mittels deren Multi-Box-Takt-Verbindern 630 eingegeben werden. Bei einem Multi-Box-System ist das Verzögerungs-Element 604 in der Master-Box programmiert, die unvermeidlichen Kabelverzögerungen zwischen dem Master und den Slave-Boxen zu kompensieren.
Es wird von einem Fachmann erkannt, dass Fig. 19 der Klarheit wegen deutlich vereinfacht worden ist, und dass es eine große Anzahl von Verbindungen und Komponenten gibt, die nicht gezeigt sind. Was für diese zusätzlichen Komponenten und Verbindungen benötigt wird, ist eine Frage der Entwurfsauswahl.
Bezugnehmend nun auf Fig. 20 wird die Steuerungs-Anordnung des Hardware-Emulationssystems erläutert. Herkömmliche Hardware-Emulationssysteme ließen im Allgemeinen nur eine unzureichende Verarbeitungs-Fähigkeit zu. Dies führte zu großen Verzögerungen, wenn Daten zu einem System oder von ihm weg übertragen worden sind, wenn Entwurfsdaten in das System geladen worden sind, und wenn Hardware-Diagnosen liefen. Bei einem bevorzugten Ausführungsbeispiel der Erfindung wird eine zweistufige Architektur verwendet, um dieses Problem zu verkleinern. Ein Hauptprozessor 700 ist an die Steuerungs- Leiterplatte 600 angeschlossen. Bei einem bevorzugten Ausführungsbeispiel ist der Prozessor 700 eine VME-basierte Power PC-Prozessorkarte, die von Themis Computer erhältlich ist, obwohl andere gleichartige Karten mit zufrieden stellenden Ergebnissen verwendet werden können. Der Prozessor 700 ist mit dem Ethernet- und dem VME-Bus 650 auf der Steuerungs- Leiterplatte 600 elektrisch gekoppelt. Der VME-Bus 650 ist .mittels einer Schnittstelle (nicht in Fig. 20 gezeigt) mit einer Rückwandplatine 800 oder 802 und dann mit Logik-Leiterplatten 200 und E/A-Leiterplatten 300 elektrisch gekoppelt. Der VME-Bus 650 ist ferner mit den MUX-Leiterplatten 400 mittels der JTAG-Schnittstelle 660 auf der Steuerungs-Leiterplatte 600 und der Hauptplatine 800 gekoppelt.
Jede Logik-Leiterplatte 200 und E/A-Leiterplatte 300 weist einen lokalen Prozessor mit einer VME-Schnittstelle und einem Speicher auf. Dieser Schaltkreis wird unter Bezugnahme auf die Logik-Leiterplatte 200 erläutert, obwohl es auf jeder E/A-Leiterplatte 300 einen gleichartigen Schaltkreis gibt. Der Prozessor 206 (vorher gezeigt in Fig. 11) ist mittels der VME-Schnittstelle 222 mit dem VME-Bus 650 auf der Hauptplatine 800 oder 802 elektrisch gekoppelt. Er ist ferner mit einem Controller 221 elektrisch gekoppelt. Bei einem bevorzugten Ausführungsbeispiel weist der Controller 221 verschiedene XC5215-FPGAs von Xilinx Corporation auf. Der Controller 221 stellt anderen Komponenten auf der Logik- Leiterplatte 200 JTAG-Testsignale bereit. Zusätzlich sind verschiedene Einrichtungen, wie beispielsweise ein Flash- EEPROM 224 und ein dynamisches RAM 226, mit dem Prozessor 206 gekoppelt. Die Prozessoren 206 können unabhängig operieren, wenn Diagnosen von Leiterplatten-Ebenen durchgeführt werden, Konfigurations-Daten in Logik-Chips 10 geladen werden oder Daten zu Speichern 208 und 210 oder von ihnen weg übertragen werden (vorher gezeigt in Fig. 11).
Bezugnehmend nun auf Fig. 20a wird der Logik-Analysator- Schaltkreis für das System des bevorzugten Ausführungsbeispiels im Detail erläutert. Der Logik-Analysator ist verteilt. Das bedeutet, dass Bereiche des Logik-Analysators auf jeder Logik-Leiterplatte 200 enthalten sind, während zentralisierte Funktionen auf der Steuerungs-Leiterplatte 600 enthalten sind. Ereignisse, d. h. Kombinationen von Signalzuständen in der dem Entwurf unterzogenen Emulation, werden im Inneren der Logik-Chips 10 und 204 auf den Logik-Leiterplatten 200 erzeugt. Diese werden zu Paaren kombiniert und in Signalen 236 ausgegeben, die dann in einem speziellen Ereignis-Logik-Chip 232 (gezeigt in Fig. 20a als UND-Gatter 232) miteinander UND-verknüpft werden. Die resultierenden kombinierten Ereignis-Signale werden mittels Flip-Flops 230 in 8 Signale aufgetrennt (der Einfachheit halber sind in Fig. 20a lediglich 2 Flip-Flops 230 gezeigt). Die getrennten Ereignis-Signale 240 durchlaufen dann die Rückwandplatine 800 oder 802 (nicht gezeigt in Fig. 20a) zu der Steuerungs- Leiterplatte 600, wo sie dann mittels eines UND-Gatters 678 (das Teil eines Logik-Chips ist) mit Ereignissen von anderen Leiterplatten oder anderen Boxen erneut UND-verknüpft werden. Der Verbinder 670 kann Ereignis-Signale von anderen Emulations-Boxen beisteuern. Die endgültigen Ereignis-Signale gelangen zu dem Trigger-Erzeugungs-Logik-Chip 674 auf der Steuerungs-Leiterplatte 600, der einen Trigger-Zustand und einen bedingten Akquisitions-Zustand berechnet und ein Akquirierungs-Aktivierungs-Signal 238 erzeugt, das die Akquisition von Daten auf den Logik-Leiterplatten 200 steuert. Die Ausgabe des Trigger-Erzeugungs-Logik-Chips 674 wird mittels des Puffers 671 zu dem Verbinder 672 und mittels des Verzögerungs-Elements 676 ausgesendet. Die Ausgabe des Verzögerungs-Elements 676 wird mittels der Puffer 673 gepuffert und über die Rückwandplatine 800 oder 802 an einen Logik-Analysator-Speicher-Contröller 234 auf den Logik- Leiterplatten 200 gesendet. Die Steuerungs-Leiterplatte 600 erzeugt ferner die Leiterbahn- und Funktionstest-Takte und andere Logik-Analysator/Muster-Erzeugungs-Signale.
Bezugnehmend auf Fig. 20b ist der Daten-Pfad für die Logik- Analysator-Signale gezeigt. Die Datensignale werden in den Logik-Chips 10 und 204 gespeichert und in Synchron-Grafik- RAMs (SGRANs) 210 auf den Emulations-Leiterplatten 200 gespeichert. Der Logik-Analysator-Daten-Pfad ist über all die Logik-Leiterplatten 200 verteilt. Jeder MUX-Chip 12 auf den Logik-Leiterplatten 200 weist 8 Pins auf, die mit einem 256K · 32 SGRAM 21D gekoppelt sind. Das SGRAM 210 operiert mit einer hohen Geschwindigkeit, während die Emulation läuft, um die Logik-Analysator-Daten zu speichern. Daten werden irgendwo zwischen 2 : 1 bis 64 : 1 zeitlich gemultiplext, abhängig von der gewünschten Geschwindigkeit der Logik- Analyse, der Kanaltiefe und der Anzahl der Untersuchungs- Signale, wie in der Tabelle weiter unten dargestellt: Kompromisse beim Logik-Analysator
Die maximalen Geschwindigkeits-Zahlen, wie weiter oben dargestellt, sind Näherungen und variieren abhängig vom Entwurf des Logik-Analysators und der Multiplex-Takt- Geschwindigkeit.
Bei einer Rate von 0,5 MHz ist eine ausreichende Anzahl von Kanälen verfügbar, sodass es möglich ist, jedes Flip-Flop oder jeden Signalspeicher im emulierten Entwurf gleichzeitig zu untersuchen. Wird ein Signal "untersucht", wird der Wert des Signals an diesem Element oder Knoten gelesen. Im Allgemeinen wird dieser Wert dann in einem Speicherelement (SGRAM 210) gespeichert. Der Nutzer kann sich mittels Software-Rekonstruierens der kombinatorischen Signale einen beliebigen Satz an Signalen für mehrere tausend Takte um einen Trigger-Zustand herum anschauen, ohne die Untersuchungen zu verändern oder selbst das erneute Starten des Emulators. Wenn es gewünscht wird, ein kombinatorisches Signal zu untersuchen, prüft die Software die Entwurf-Netzliste. Ein Logik-Konus (cone of logic) wird extrahiert, bei dem jeder kombinatorische Logik-Pfad, der zu einem gewünschten Signal führt, zurückverfolgt wird, bis er entweder an einem untersuchten Speicherelement (d. h. einem Flig-Flop oder Signalspeicher) oder an einem externen Eingang des Entwurfs endet. Die Logik-Funktion für das gewünschte Signal wird dann hinsichtlich aller Speicherelemente oder externer Eingänge abgeleitet, die dazu beitragen. Schließlich wird der Wert des gewünschten Signals für jeden Zeitpunkt mittels Evaluierens der Logik-Funktion unter Verwenden der vorher gespeicherten Werte für alle Speicherknoten und externen Eingänge berechnet. Die Logik-Funktion wird an jedem Punkt evaluiert, an dem sich die Eingaben an den Logik-Konus ändern. Dies wird als Teil der Entwurfs-Debug-Software durchgeführt.
Beispielsweise kann in Fig. 20d ein untersuchtes Signal E mittels Extrahierens dessen Kombinations-Logik-Konus' berechnet werden, der an den Speicherelementen B, C, D und dem Entwurfs-Eingang A endet. Die Gleichung für das Signal. E wird evaluiert, wann immer sich die Signale A, B, C, D ändern. Eine Wellenform für das Signal E kann dann exakt angezeigt werden, als ob eine physikalische Untersuchung von diesem Signal abgeschlossen worden wäre. Die vollständige Sichtbarkeit beschleunigt stark das Debuggen komplexer Entwurfsprobleme. Die vollständige Sichtbarkeit kann auch bei einer höheren Frequenz verfügbar sein, wenn die Anzahl der Flip-Flops pro Logik-Chip 10 oder 204 beschränkt ist.
Bei höheren Geschwindigkeiten, d. h. Geschwindigkeiten höher als 0,5 MHz, muss der Nutzer bestimmen, welche Signale zu untersuchen sind. Da jedoch jede Logik-Leiterplatte 200 ihre eigenen Logik-Analysator-Speicher 210 aufweist, geschieht der Wechsel des zu untersuchenden Signals schnell. Der Grund dafür ist, dass die Proben nicht über die Rückwandplatine wie bei Emulationssystemen des Standes der Technik weitergeleitet werden müssen.
Erneut bezugnehmend auf Fig. 20b ist im Innere jedes Logik- Chips 10 oder 204 ein zusätzlicher Logik-Schaltkreis 2000 dem Entwurf des Nutzers hinzugefügt, welcher Entwurf in die Logik-Chips 10 oder 204 programmiert ist. Wenn ein von einem Nutzer entworfener Logik-Chip verwendet wird, könnte dieser Logik-Schaltkreis 2000 in den Chip entworfen (d. h. hart verdrahtet) werden. Eine Anzeige zugehöriger Abtast-Register wird abhängig von der Anzahl der zu untersuchenden Signale hinzugefügt. Die maximale Tiefe der Abtast-Register wird gemäß der obigen Tabelle bestimmt. Jedes zugehörige Abtast- Register ist ferner bekannt als eine Scankette. Zwischen jedem Abtast-Flip-Flop 2004 ist ein 2 : 1-Multiplexer 2005 angeordnet. Der Ausgang jedes Multiplexers 2005 versorgt den nachfolgenden Eingang D des Abtast-Flip-Flops 2004. Die erste Eingabe an den jeweiligen Multiplexer 2005 wird mittels eines Knotens des Nutzerentwurfs bereitgestellt. Die zweite Eingabe an den jeweiligen Multiplexer 2005 wird mittels des Ausgangs Q des vorgelagerten Abtast-Flip-Flops 2004 bereitgestellt. Die Auswahl-Eingabe an den Multiplexer 2005 ist der Leiterbahn-Takt 2002, dessen Funktion weiter unten erläutert wird. Die Abtast-Flip-Flops 2004 werden von dem MUX-Taktsignal 44 getaktet. Eine Zeile von Abtast-Flip-Flops 2004 bildet zusammen mit den Multiplexern 2005 ein Abtast-Register oder eine Scankette. Abhängig von der Länge der Scanketten und der Anzahl der zu untersuchenden Signale weist jeder Logik-Chip 10 oder 204 keine, eine oder eine Mehrzahl von Scanketten auf. Die Anzahl der Scanketten bei einem gegebenen Chip hängt von der Anzahl der zu untersuchenden Flip-Flops oder Signale ab. Wie später erläutert, weist die Software Scanketten Signale zu, um die Anzahl der Ketten zu minimieren und das Chip-Routing zu vereinfachen. Bei einem bevorzugten Ausführungsbeispiel sind ein Maximum von 12 Scanketten und 12 E/A-Pins pro Logik-Chip 10 oder 204 notwendig, um alle Flip- Flops oder Signalspeicher in einem emulierten Entwurf zu untersuchen. Um die größtmögliche Logik-Analysator- Betriebsgeschwindigkeit zu erreichen, werden die Scanketten und SGRAMs 210 mit der doppelten Zeit-Multiplex-Frequenz betrieben. Ein Datenbit wird an jeden Abtast-Ausgangs-Pin 2006 für jeden Zyklus des Zeit-Multiplex-Taktes ausgegeben.
Bezugnehmend nun auf Fig. 20c werden Logik-Analysator-Ereignisse ebenfalls auf den Logik-Leiterplatten 200 verteilt. Dadurch wird das Erfordernis beseitigt, Entwurfssignale, die zu Ereignissen beitragen, über die Rückwandplatine 800 oder 802 weiterzuleiten. Ereignisse werden unter Verwenden zusätzlicher geeigneter Logik 2000 erfasst, die in jeden Logik-Chip 10 oder 204 auf den Logik-Leiterplatten 200 eingefügt worden ist.
Signale, die zu Ereignissen beitragen, werden mittels der gleichen Abtast-Flip-Flops 2004 zwischengespeichert, die für Logik-Analysator-Daten verwendet werden und bereits in Fig. 20b gezeigt worden sind. Diese Signale werden dann an JTAG-programmierbare Flanken-Detektoren weitergeleitet, die CLB-Speicher 2018 aufweisen (CLB-Speicher ist Speicher, der auf den Logik-Chips 10, 204 verfügbar ist), die dann unter Verwenden des Flanken-Detektors 2012 miteinander UND- verknüpft werden, sodass 8 Ereignis-Signale gebildet werden. Die 8 Ereignis-Signale im Inneren jedes Logik-Chips 10, 204 werden paarweise auf ein Pin unter Verwenden des Multiplexers 2020 zusammengeführt und an die Emulations-Leiterplatte als Ereignis-Signale 236 ausgegeben (ebenfalls gezeigt in Fig. 20a), wobei sie dann mit den Ereignis-Signalen von anderen FPGAs erneut UND-verknüpft werden. Die Ereignis- Signale der Leiterplatten-Ebenen werden mittels der Rückwandplatine an die Steuerungs-Leiterplatte übertragen wo sie dann mit Ereignis-Signalen von anderen Emulations- Leiterplatten und anderen Boxen UND-verknüpft werden. Die resultierenden systemweiten Ereignis-Signale gelangen zu dem Trigger-Logik-Chip 674 auf den Steuerungs-Leiterplatten, wo sie verwendet werden, um eine Akquirierungs-Aktivierung und andere Logik-Analysator-Steuersignale zu erzeugen.
Signale, die zu Ereignissen beitragen, können vom Nutzer des Emulationssystems vor der Kompilierung mittels Ausfüllens eines Formulars definiert werden, das dem Nutzer vorher auf der Workstation angezeigt wird, die mit dem Emulationssystem gekoppelt ist. Ist dies getan, sind die ausreichend konfigurierbaren Logik-Blöcke (CLBs) in den Logik-Chips 10, 204 (CLBs sind die Logik-Aufbau-Blöcke, die verwendet werden, um die Funktionalität in den Logik-Chips 10, 204 zu implementieren) während des Kompilierungs-Prozesses dafür reserviert, zu ermöglichen, dass all die notwendige Ereignis- Logik passt. Eine beliebige Anzahl von Signalen kann mit nur geringem Kapazitätsaufwand vorbestimmt werden (etwa 4 CLBs pro Signal). Ferner können neue Signale hinzugefügt werden, nachdem die vollständige Kompilierung abgeschlossen ist. Dies erfordert eine inkrementelle Re-Kompilierung und ein erneutes Laden, um zusätzliche Flanken-Detektoren zu erzeugen und die neuen Signale weiterzuleiten. Sind alle Signale, die zu Ereignissen beitragen, einmal definiert, hat der Nutzer die volle Flexibilität, um Ereignis-Zustände ohne Prozessunterbrechung (on the fly) zu ändern, während die Emulation läuft. Unterbrechungspunkte, Trigger-Zustände und bedingte Akquirierungs-Zustände können geändert werden, und der Logik- Analysator kann erneut starten, ohne dass die Emulation angehalten wird. Dies ist durch das Verwenden der JTAG- Programmierung zum Einstellen der Ereignis-Logik möglich.
Fig. 20c zeigt einen Logik-Chip 10 oder 204 mit all der eingefügten Ereignis- und Abtast-Logik. Der Entwurf ist in Abtast-Register, die Abtast-Flip-Flops 2004 und Multiplexer 2005 aufweisen, ein Ereignis-Register, das aus Flip-Flops 2010 aufgebaut ist, eine JTAG-Schnittstelle 2016 und 2014, einen Satz von Flanken-Detektoren 2018 und einen Wide Edge- Dekoder 2012 aufgeteilt.
Ereignis-Signale können in den Abtast-Flip-Flops 2004 nicht gespeichert werden, da sich die Inhalte ändern, wenn die Daten des Logik-Analysators herausgeschoben werden. Daher werden Ereignis-Flip-Flops 2010 verwendet, um sich an den aktuellen und den vorherigen Zustand für alle Signale zu erinnern, die zu den Ereignissen beigetragen haben. Das Ereignis-Register 2010 wird beim nächsten Abtast-Takt einmal getaktet, nachdem das Abtast-Register 2004 mittels des Leiterbahn-Taktsignals 2002 geladen worden ist (weiter unten erläutert). Alternativ könnte das Abtast-Register 2004 ein paralleles Schatten-Register sein, und Tristate-Puffer könnten verwendet werden, um die Abtast-Daten in die Abtast- Ausgangs-Pins zu laden.
Die Ausgaben von den Ereignis-Flip-Flops 2010 werden als Eingaben an die Flanken-Detektoren 2018 verwendet. Die Flanken-Detektoren 2018 bestehen aus Zwei-Anschluss-CLB- Speichern. Jeder CLB-Speicher wird geladen, um die gewünschte Pegel/Flanken-Erfassung für zwei Eingangssignale durchzuführen, und erzeugt eine Ereignis-Ausgabe. Die Ausgäben von all den CLB-Speichern, die zu einem Ereignis gehören, werden unter Verwenden des eingebauten Wide Edge- Dekoders 2012 miteinander UND-verknüpft, sodass für diesen Logik-Chip 10 ein Ereignis-Signal gebildet wird. Ereignis- Signale werden dann unter Verwenden eines Multiplexers 2020 kombiniert und an einen Tristate-Puffer 2022 an dessen E/A- Pin ausgegeben. Jedes Mal, wenn ein Nutzer-Signal für ein beliebiges Ereignis notwendig ist, wird dieses Signal an alle acht Ereignisse angelegt, sodass Ereignis-Definitionen zur Laufzeit geändert werden können.
Der CLB-Speicher, der im Flanken-Detektor 2018 verwendet wird, wird mittels des JTAG-Bus' programmiert. Dies wird mit einem Zähler 2016 und einem Dekoder 2014 unter Verwenden der Zwei-Anschluss-Speicher-Eigenschaft des Logik-Chips 10, 204 des bevorzugten Ausführungsbeispiels durchgeführt. Für große Zahlen von Ereignis-Schaltkreisen können das Erzeugen und das Weiterleiten von Auswahl-Signalen von dem Dekoder 2014 einen signifikanten Anteil der Gatter-Kapazität des Logik-Chips 10 einnehmen. Als eine Alternative kann ein Schieberegister erzeugt werden, das alle Flanken-Detektor-Speicher 2018 aufweist. Diese Alternative verhindert jedoch den wahlfreien Zugriff.
Jedes Signal, das zu einem Ereignis beiträgt, erfordert ungefähr 4 CLBs plus eine kleine Menge an Overhead für die JTAG-Schnittstelle. Es wird angenommen, dass, wann immer ein Signal hinzugefügt wird, die notwendige Logik eingefügt wird, um zu ermöglichen, dass dieses Signal als Teil irgendeines der oder aller 8 Ereignisse verwendet wird. Hat der Nutzer exakt bestimmt, für welches Ereignis das Signal verwendet worden ist, wäre lediglich die Hälfte eines CLBs notwendig, aber dies würde signifikant die Möglichkeit einschränken, Änderungen bei Ereignis-Zuständen durchzuführen, während die Emulation läuft.
Der Flanken-Erfassungs-Speicher 2018 für jede Signal/- Ereignis-Kombination ist programmiert, eine der folgenden Zustände zu erfassen: Ereignis-Zustände
Ein Logik-Analysator-Zyklus startet mit dem Leiterbahn-Taktsignal 2002. Das Leiterbahn-Taktsignal 2002 ist kein streng gesteuertes Signal. Es ist lediglich gewährleistet, dass es an der ansteigenden Flanke des MUX-Taktsignals (MUXCLK) 44 gültig ist. Der Leiterbahn-Takt 2002 führt dazu, dass eine Synchron-Datenprobe in all den Scanketten gespeichert wird. Ferner wird mit ihm die Ereignis-Berechnung gestartet. Die Ereignisse der Leiterplatten-Ebenen werden an das Steuermodul 600 gesendet, wo sie miteinander UND-verknüpft werden und verwendet werden, die Trigger-Generator-Zustandsmaschine 674 zu steuern. Nach einigen Leiterbahn-Taktperioden erzeugt der Trigger-Generator ein Akquirierungs-Aktivierungs-Signal 238, das das Schreiben von Daten in das SGRAM 210 auf den Logik- Leiterplatten 200 steuert. Der Schaltkreis bleibt dann bis zum nächsten Leiterbahn-Takt 2002 inaktiv.
Die Daten des Logik-Analysators werden in RAMs auf jeder Emulations-Leiterplatte gespeichert. Wie vorher angegeben, beinhaltet die Logik-Leiterplatte 200 54 MUX-Chips 12, wobei jeder von ihnen 8-Pins aufweist, die mit einem SGRAM 210 gekoppelt sind. Daher gibt es im RAM 54·8 = 432 Datenkanäle. Die Daten des Logik-Analysators werden in als Frames bezeichneten Basis-Einheiten gespeichert. Ein Frame wird, jedem Leiterbahn-Takt 2002 folgend, erzeugt und besteht aus all den Daten, die einmal von den Scanketten des Logik-Chips 10 oder 204 herausgeschoben worden sind. Ein Frame kann von 2 bis zu 64 RAM-Positionen ausfüllen und kann 2-64 MUX-Taktsignal. (MUXCLK)-Zyklen zum Erzeugen einnehmen. Ein typisches Frame sieht aus wie folgt:
Daten-Kanäle (432)
Frame 0 Daten 0
Daten 1
Daten 2
Daten 3
Frame 1 Daten 0
Daten 1
Daten 2
Daten 3
Ein Frame minimaler Größe würde lediglich zwei RAM-Positionen einnehmen. Die Frame-Länge ist jeweils ein Vielfaches von 2. Daher betragen die gültigen Längen 2, 4, 8, ... 64 RAM- Positionen. Um die zeitlichen Anforderungen des SGRAMs 210 zu erfüllen, wird das sequenzielle Schreiben innerhalb eines Frames in gegenüberliegende Bänke des Speichers durchgeführt. Für das Frame minimaler Größe werden ein Datenwort in der Low-RAM-Bank und ein Wort in der High-RAM-Bank gespeichert.
Der Logik-Leiterplatten-Speicher ist 256K Wörter tief. Der Speicher ist gleichmäßig in 32 in sich abgeschlossene Blöcke aufgeteilt, wobei jeder von ihnen 8.192 Wörter aufweist und zwischen 4.096 und 128 Frames aufweisen kann, abhängig von der Frame-Länge. Die Blöcke weisen eine feste Länge auf und beginnen jeweils an 8K-Wort-Grenzen. Innerhalb eines Blocks können Frames in einer beliebigen Zeilenfolge gespeichert sein, aber es gibt zwischen den Blöcken keine Frame-Überlappung. Alle Frames von einem späteren Block haben einen höheren Zeitstempelwert als alle Frames eines vorherigen Blocks.
Die Tiefe des Logik-Leiterplatten-Speichers 210 ist abhängig von der Wahl des Designers und der Tiefe der verfügbaren Speicherchips. Wenn größere SGRAMs verfügbar werden, können in Zukunft tiefere Speicher verwendet werden.
Ein Zeitstempelwert wird in einem Takt-RAM 612 (gezeigt in Fig. 19) auf der Steuerungs-Leiterplatte 600 jedes Mal gespeichert, wenn ein Frame auf den Logik-Leiterplatten 200 gespeichert wird.
Der Logik-Analysator unterstützt eine Option der bedingten Akquisition. Dies bedeutet, dass einzelne Frames in einen Speicher abhängig vom Wert eines der Ereignis-Signale und/oder des aktuellen Zustands der Trigger-Zustandsmaschine geschrieben werden können oder nicht. Die bedingte Akquisition ermöglicht eine effizientere Nutzung des Speichers, da nur signifikante Daten gespeichert werden. Die bedingte Akquisition wird mittels eines Akquirierungs- Aktivierungs-Signals 238 gesteuert, das auf der Steuerungs- Leiterplatte 600 erzeugt worden ist. Es gibt eine Pipeline- Verzögerung von ungefähr 4 Leiterbahn-Takten nach einem Leiterbahn-Takt 2002, um das Akquirierungs-Aktivierungs- Signal zu erzeugen.
Wegen des verzögerten Akquirierungs-Aktivierungs-Signals ist es nicht möglich, zu der Zeit, zu der Daten verfügbar sind, zu ermitteln, ob angenommen wird, sie zu speichern oder nicht. Die Daten werden deshalb immer in den Speicher geschrieben und später überschrieben, wenn beim verzögerten Akguirierungs-Aktivierungs-Signal erkannt wird, dass das Speichern ungültig war. Dies führt bei den Daten, die in den Speicher gespeichert werden, zu einer im Wesentlichen zufälligen Zeilenfolge. Die korrekte Datenreihenfolge wird, nachdem der Logik-Analysator angehalten hat, mittels Sortierens der Zeitstempel, die im Takt-RAM 612 gespeichert sind, und mittels Verteilens eines Satzes von Zeigern auf jeden Logik-Leiterplatten-Prozessor 206 wiederhergestellt. Die Zeiger zeigen auf die physische Speicherposition der jeweiligen sequenziellen Datenprobe. Die sich in falscher Zeilenfolge befindlichen Daten (out of order data) sind auf einen Block des Speichers beschränkt, da es notwendig ist, einen Umlauf des Speicheradress-Zählers zu behandeln. Der älteste Datenblock muss verworfen werden, sobald mittels des Adresszählers erneut in die erste Position des Blocks geschrieben wird.
Der Steuerungs-Logik-Chip 674 des Logik-Analysators auf der Steuerungs-Leiterplatte weist ferner ein Block-Register auf, in dem 5 Daten-Bits gespeichert sind, nachdem jeder Block geschrieben ist (insgesamt 160 Bit). 4 dieser Bits sind der Wert des Akquirierungs-Aktivierungs-Signals für jedes der zuletzt geschriebenen 4 Frames. Ein zusätzliches Bit bestimmt, ob der Block in sortierter Zeilenfolge geschrieben worden ist. Dies ist gleichbedeutend mit der Äußerung, dass die Akquirierungs-Aktivierung für den jeweiligen Leiterbahn- Takt während der Blockierung gültig war.
Um zu veranlassen, dass sich Blöcke nicht überlappen, werden die letzten 4 Frames in jedem Block immer geschrieben, unabhängig vom Zustand des Akquirierungs-Aktivierungs- Signals. Diese letzten 4 Frames können gültige Daten enthalten oder nicht. Der Prozessor des Steuerungsmoduls prüft die entsprechenden Akquirierungs-Aktivierungsbits im Block-Register, um herauszufinden, ob die Daten gültig sind oder nicht. Die Anzahl der eigentlichen Daten-Frames in einem Block können deshalb um 4 variieren.
Dies ist zu beachten, wenn der Satz an Zeigern für die Emulations-Leiterplatten erzeugt wird. Die letzten 4 Datenwörter, die gespeichert worden sind, bevor der Logik- Analysator angehalten hat, können gültige Daten enthalten oder nicht. Dies kann mittels Räumens der Akquirierungs- Aktivierungs-Pipeline in das Block-Register ermittelt werden, nachdem der Analysator angehalten hat.
Der Prozessor 700 des Steuermoduls ist in der Lage, die Adresse des letzten Frames zu lesen, das gespeichert worden ist, bevor der Logik-Analysator vom Steuerungs-Chip 674 des Logik-Analysators angehalten worden ist. Dies wird genutzt, um den zuletzt geschriebenen Datenblock zu ermitteln. Der erste Datenblock ist entweder Block 0, wenn der Adresszähler nicht übergelaufen ist, oder der nächst höhere Block. Ein zusätzliches Status-Bit ist notwendig, welches gesetzt ist, wenn der Adresszähler zum ersten Mal überläuft.
Der letzte Datenblock, der geschrieben worden ist, als der Logik-Analysator angehalten worden ist, enthält wahrscheinlich einige alte Frames, die während des vorherigen Umlaufs des Adresszählers geschrieben worden sind. Diese müssen verworfen werden. Die zu verwerfenden Frames können mittels Sortierens nach dem Zeitstempelwert und mittels Ausschließens jedes Frames, das einen Zeitstempel aufweist, der älter ist als der älteste Zeitstempel im ersten Datenblock, verworfen werden.
Beispielsweise wird angenommen, dass die Länge des Frames 1 war (anstelle von 2-64), dass es 8 Frames pro Block gab (anstelle von 4.096), und dass der Speicher eine Tiefe von 24 aufwies (anstelle von 262.144). Die Speicher der Logik- Leiterplatte und der Steuerungs-Leiterplatte können die folgenden Daten aufweisen, nachdem der Logik-Analysator angehalten worden ist:
Adress-Überlauf-Bit = 1
Der Adresszähler stoppte an Position 2, und das Adress- Überlauf-Bit ist gesetzt. Dies bedeutet, dass der Block von Position 0 bis 7 der letzte Block ist, und dass der Block von Position 8 bis 15 der erste Block ist. Indem Akquirierungs- Aktivierungs-Bits betrachtet werden, die für den ersten Block gespeichert sind, kann ermittelt werden, dass die Frames am Ende des ersten Blocks an den Positionen 12 und 14 gültig sind, und dass die Frames am Ende des ersten Blocks an den Positionen 13 und 15 ungültig sind. Alle anderen Frames im Block sind gültig, ansonsten würde der Adresszähler nicht auf den nächsten Block inkrementiert worden sein. Nach dem Sortieren mittels des Zeitstempels und Entfernens der ungültigen Daten ist der erste Block der folgende:
Es ist zu bemerken: Die letzten 4 Frames in einem Block befinden sich immer in sortierter Zeilenfolge, sodass ungültige Frames entweder vor oder nach dem Sortieren mittels des Zeitstempels entfernt werden können.
Der zweite Block wird als nächstes verarbeitet. Das Frame an Adresse 23 ist ungültig, und der zweite Block beginnt bei Adresse 16. Der Block muss nicht sortiert werden, da das Sortier-Bit für diesen Block im Block-Register gesetzt ist. Nach dem Entfernen des ungültigen Frames sieht der Block wie folgt aus:
Der letzte Block, der bei Adresse 0 beginnt, wird nun verarbeitet. Zunächst wird das Frame mittels Zeitstempels sortiert, sodass sich folgendes ergibt:
Als nächstes werden alle Frames mit Zeitstempeln, die älter als der erste Zeitstempel sind, im ersten Block (10) verworfen. Daher verbleiben lediglich 3 Frames im Block:
Die Block-Register-Akquirierungs-Aktivierungs-Bits für das letzte Frame beinhalten die letzten Werte von der Akquirierungs-Aktivierungs-Pipeline. Der Register-Inhalt für diesen Block ist 0111. Dies bedeutet, dass das letzte Frame an Adresse 1 ungültig ist, und dass die anderen beiden Frames an Adresse 0 und 2 gültig sind. Das untere Zeilenfolge-Bit ist bedeutungslos, da lediglich 3 Frames in dem Block geschrieben worden sind. Der letzte Block sieht dann wie folgt aus:
Und der vollständige Satz der wiederhergestellten Daten ist:
Die Software, die erforderlich ist, um das System des bevorzugten Ausführungsbeispiels zu programmieren, wird nun erläutert. Die Software ist gegenüber der Software aktualisiert und unterscheidet sich deshalb von ihr, wie zuvor in den US-Patenten 5,109,353, 5,036,473, 5,448,496 und 5,452,231 sowie 5,475,830 offenbart, deren Offenbarungen an dieser Stelle durch Bezugnahme in ihrer Gesamtheit aufgenommen sind. Ein Flussdiagramm ist in Fig. 21 gezeigt.
Die Quellen-Netzliste könnte direkt mittels des Netzlisten- Importierers 1000 importiert werden, der mittels eines Logik- Synthese-Programms 1002 erstellt, wie beispielsweise der Marken-Logik-Synthese-Software HDL-ICETM, die von Quickturn Design Systems, Inc. erhältlich ist, oder mittels eines Verhaltens-Testbench-Compilers 1004 erzeugt worden ist. Der Netzlisten-Importierer 1000 ist eingerichtet, Text-Netzlisten auf Gatterebene in einer Vielzahl von Formaten einzulesen, wie beispielsweise EDIF und Verilog, und die Netzlisten in ein internes Datenbank-Netzlisten-Format umzuwandeln, das von Datenbank-Logik-Bibliotheken dargestellt wird, die hierarchisch definierte Zellen, generische Zellen und spezielle Hardware-Zellen enthalten. Spezielle Hardware-Zellen weisen Speicher-Spezifikations-Zellen, Mikroprozessor-Zellen und Komponenten-Adapterzellen auf. Ein Teil der hierarchisch definierten Zellen weist ein Flag auf, das verhindert, dass sie abgeflacht werden und auf unterschiedliche Logik-Chips 10 aufgeteilt werden, um Zeitsteuerungs-Probleme beim Weiterleiten zwischen den Chips zu verhindern. Die Wahl und der Entwurf einer Netzlisten-Tmport-Software ist eine Frage der Entwurfsauswahl und wird nicht weiter erläutert. Wie erläutert, ist eine abgeflachte Zelle eine Zelle, die keine hierarchischen Zellen enthält. Sie enthält lediglich die einfachsten Komponenten, wie beispielsweise einfache Logik- Gatter.
Der Marken-Logik-Synthetisierer 1002 HDL-ICETM, der der bevorzugte Logik-Synthetisierer 1002 ist, liest die Register- Transfer-Ebenen (RTL)-Verilog- oder -VHDL-Netzlisten ein und wandelt sie mittels eines Logik-Synthetisierungs-Prozesses in das Datenbank-Format um, das vom Netzlisten-Importierer und bei anderen Kompilierungs-Schritten verwendet wird. Andere geeignete Synthetisierer-Produkte sind von Synopsis Corporation und anderen kommerziell erhältlich, obwohl der Marken-Logik-Synthetisierer HDL-ICETM einige Vorteile aufweist, wie beispielsweise bessere Integration und höhere Arbeitsgeschwindigkeit.
Der Verhaltens-Testbench-Compiler 1004 ermöglicht, dass Verhaltens-Testbenches, beschrieben in Verilog oder VHDL, emuliert werden. Das parallele Ausführen des Codes auf den Prozessoren 206 auf einer oder mehreren Logik-Leiterplatten 200 ist mittels des Co-Simulations-Logik-Chips 204 mit anderer Logik fest gekoppelt, die von dem Netzlisten-Import- Programm 1000 oder dem Marken-Logik-Synthetisierer HDL-ICETM kommen kann. Das Ausführen des Codes auf den Prozessoren 206 kann eine Verhaltens (nicht synthetisierbare)-Darstellung eines Logik-Entwurfs sein, während andere Logik in einer (synthetisierbaren) RTL-Darstellung auf Gatterebene vorliegt.
Der Zellen-Speicher (LCM)-Generator 1006 ersetzt die Speicher-Spezifikations-Zellen vom Nutzerentwurf, die unter Verwenden von Speichern implementiert werden, die in die Logik-Chips 10 eingebaut sind, durch hierarchisch definierte Zellen (Hard-Makros), die eine Speicherzellen-Implementierung definieren, die möglicherweise das Abbilden von konfigurierbaren Logik-Blöcken innerhalb der Logik-Chips 10 und deren relativen Positionen zueinander im Inneren des Logik-Chips 10 umfasst.
Das Nutzerdaten-Eingabeprogramm 1008 ermöglicht dem Nutzer, Information einzugeben, die für die Kompilierung des Entwurfs notwendig ist, wie beispielsweise Takt-Information, Untersuchungs-Information, spezielle Netz-Information usw. Diese Information hilft dem Emulationssystem beim Behandeln bestimmter Zustände, durch die Probleme während der Emulation hervorgerufen werden können, wenn sie nicht in einer speziellen Weise behandelt werden.
Das Daten-Qualifikationsprogramm 1010 verifiziert die Korrektheit der Netzliste und der Nutzerdaten. Es findet allgemeine Netzlistenfehler, wie beispielsweise nicht betriebene Eingänge oder Mehrfach-Ausgänge, die an einem Netz angeschlossen sind.
Das Takt-Baum-Extraktionsprogramm 1012 extrahiert den Takt- Baum von einer hierarchischen Netzliste und identifiziert Takt-Anschlüsse auf allen Ebenen der Entwurfs-Hierarchie. Eine Beschreibung des Betriebs dieses Schrittes ist im Detail im US-Patent 5,475,830 offenbart.
Ein hierarchisches Partitions-Planungs-Programm (HPP) 1014 wird für den physischen Modul-Chip-Partitionierungs- Algorithmus verwendet. Es identifiziert die Entwurfs- Abschnitte, die auf der jeweiligen Logik-Leiterplatte 200 abzubilden sind.
Das Partitions-DB-Setup 1016 bereitet die Datenbank für die parallele Ausführung des Chip-Partitionierungs-Programms für jeden Abschnitt vor, der vom HPP 1014 identifiziert worden ist.
Das Chip-Partitionierungs-Programm 1018 identifiziert die Logik-Cluster, die in jedem separaten Logik-Chip 10 zu implementieren sind.
Das Programm NGD Out 1020 erzeugt NGD-Dateien entsprechend jedem Chip basierend auf den Ergebnissen der Chip-Partitionierung. NGD ist ein Dateiformat, das unterschiedlichen Software-Programmen gemein ist, die von Xilinx Corporation erhältlich sind. Die NGD-Dateien enthalten Logik- und Routing-Information, die notwendig ist, um einen Logik- Entwurf in einen Logik-Chip zu implementieren. Wie erläutert, werden bei dem bevorzugten Ausführungsbeispiel Logik-Chips von Xilinx verwendet. Das NGD Out-Programm 1020 übersetzt Datenbank-Information in das NGD-Format. Das NGD Out-Programm 1020 startet ferner eine Parallel-Partitionierung, platziert und leitet (PPR-) Jobs 1022 für die einzelnen Logik-Chips 10 mit einer beliebigen E/A-Pin-Zuordnung weiter. Das PPR- Programm 1022 ist ein Programm, das von Xilinx Corporation kommerziell erhältlich ist, welche Firma Programmdateien für die Hersteller von Xilinx-FPGAs produziert.
Das Programm zur physischen DB-Erzeugung 1026 bereitet die physische Datenbank vor, sodass es von einem Partitionierungs-Programm verwendet werden kann. Die physische Datenbank enthält Information über die physischen Verbindungen zwischen den Logik-Chips 10 und den MUX-Chips 12 für jede Leiterplatte im System.
Das Leiterplatten-Partitionierungs-Programm 1028 identifiziert die Platzierung der Logik-Gatter in die Logik- Chips 10 innerhalb jedes Paares von Logik-Leiterplatten 200. Es beachtet die Einschränkungen bei Speicher--Instanzen, die auf jeder Logik-Leiterplatte 200 implementiert werden körnen, die Untersuchungs-Kanal-Einschränkung des Logik-Analysators, die Beschränkung auf einen Prozessor pro Leiterplatte ebenso wie die Einschränkungen der Rückwandplatine und des Turbo- Verbinders.
Ein EBM-Kompilierungs-Programm 1030 kombiniert alle verbleibenden Speicher-Spezifikations-Zellen, die der gleichen Logik-Leiterplatte 200 zugewiesen sind, in nicht mehr als 12 Gruppen entsprechend den RAMs 208 (vorher gezeigt in Fig. 11). Die E/A-Signale, die mit SRAM-Chips 208 gekoppelt sind, sind mit entsprechenden Pin-Nummern gekennzeichnet.
Das System-Routing-Modul 1032 wählt die physikalischen Netze und Zeitteilungs-Multiplex (TDM)-Phasen aus, um Logik-Netze zu implementieren, die die Begrenzungen der Chips überschreiten. Es weist allen Chip-E/A-Pins Pin-Nummern und TDM-Phasen zu. Es erzeugt ferner die Programmdaten für die MUX-Chips 12 und die Verstärker 520.
Das NGD-Aktualisierungsprogramm 1034 startet die finalen inkrementellen PPR-Jobs 1036 für jeden Logik-Chip 10, dabei bereitstellend die endgültige Verknüpfbarkeit der TDM-Logik und der E/A-Zuordnung. Wenn die Jobs erfolgreich abgeschlossen sind, ist die Kompilierung beendet.
Einzelheiten der Funktionalität der verschiedenen Programme werden nun weiter beschrieben.
Bezugnehmend auf Fig. 22 ist die Sequenz von Schritten gezeigt, die für die Kompilierung eines Software-Hardware- Modells notwendig sind, das mittels eines Verhaltens- Testbench-Compilers 1004 erzeugt worden ist. Die Kompilierung startet mit dem Quellcode des Nutzers in Verilog oder VHDL. Als ein Ergebnis eines Import-Prozesses 1190 wird die Verhaltens-Datenbank-Darstellung 1102 erzeugt. Nachdem die Kompilierung des Modells abgeschlossen ist, führt dies zu einer Logik-Darstellung eines Emulations-Modells 1114 und eines Satzes ausführbarer Dateien 1112, die in die DRAMs 226 des Prozessors des Logik-Moduls herunterladbar sind, wie vorher in Fig. 20 gezeigt.
Die Verhaltens-Testbench-Compilersoftware 1004 weist 4 ausführbare Dateien und eine Laufzeit-Unterstützungs- Bibliothek auf.
Der Importierer 1100 verarbeitet die Verilog- oder VHDL- Quelldateien des Nutzers und erzeugt eine Verhaltens- Datenbank-Bibliothek 1102. Er akzeptiert eine Liste von Quelldatei-Namen und -Positionen sowie Dateinamen für Bibliotheken, wobei die ansonsten undefinierten Modul- Referenzen aufgelöst werden. Die Quelldatei-Namen sind die Dateinamen, die bei Verilog oder VHDL verwendet werden.
Der Präprozessor 1104 wandelt die Verhaltens-Datenbank- Bibliothek 1102, die vom Importierer 1190 erzeugt worden ist, in eine neue Verhaltens-Datenbank-Bibliothek 1106 um. Er führt das Partitionieren des Verhaltens-Codes in Cluster (auch bezeichnet als Partitionen) durch, die auf eine Ausführung auf jedem der verfügbaren Prozessoren 206 (siehe Fig. 11) ausgerichtet sind, und ermittelt die Ausführungsreihenfolge der Code-Fragmente und die Lokalität von Variablen in den Partitionen. Code-Fragmente sind unabhängige Code-Bestandteile, die auf den Prozessoren 206 parallel ausgeführt werden können. Ferner führt der Präprozessor all die Transformationen durch, die für die Erzeugung eines Modells notwendig sind, das frei von der Verletzung einer Haltezeit ist. Siehe dazu beispielsweise das US-Patent 5,259,006 von Price et al. dessen Offenbarung an dieser Stelle durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
Der Code-Generator 1110 liest die vom Präprozessor 1104 umgewandelte Verhaltens-Datenbank-Bibliothek 1106 und erzeugt für jedes der Cluster herunterladbare, ausführbare Dateien, welche Cluster von dem Präprozessor 1104 identifiziert worden sind. Diese ausführbaren Dateien werden zur Ausführung auf den Prozessoren 206 in DRAMs 226 heruntergeladen.
Der Netzlisten-Generator 1108 liest die vom Präprozessor 1104 umgewandelte Verhaltens-Datenbank-Bibliothek und erzeugt eine Datenbank-Logik-Bibliothek 1114 zur weiteren Verarbeitung durch die anderen Compiler-Programme 1006-1036. Um spezielle Verbindungen des Co-Simulations-Logik-Chips 204 mit dem Mikroprozessor-Bus und dem Ereignis-Synchronisations-Bus (siehe Fig. 11) darzustellen, erzeugt der Netzlisten- Generator 1108 die in Fig. 23 gezeigte Netzlisten-Struktur. Die MP-Zelle 1200 ist eine spezielle Zelle, die einem Prozessor 206 entspricht, der nicht vom Chip- Partitionierungs-Programm 1018 (gleich den LBN(-Zell- Instanzen) geclustert ist. Die Peripherie-Controller-Zelle 1202 ist eine reguläre Zelle, die Bibliotheks-Komponent- Instanzen enthält und in den Co-Simulations-Logik-Chip 204 abgelegt ist. Lediglich eine minimale Menge an Logik wird in diese Zelle 1202 abgelegt, die direkt mit dem Mikroprozessor- Bus interagiert. Das Ablegen einer minimalen Menge an Logik in die Peripherie-Controller-Zelle 1202 verhindert, dass Wartezustände (Wait States) programmiert werden müssen. Die Peripherie-Controller-Zelle 1202 ist mit einem Flag versehen, um zu verhindern, dass das Chip-Partitionierungs-Programm 1018 auf mehrere Logik-Chips 10 aufgeteilt wird. Es liegt in der Verantwortlichkeit des Netzlisten-Generators 1108 sicherzustellen, dass die Kapazität dieser Zelle nicht die Kapazität eines einzelnen Logik-Chips 204 überschreitet, und dass die Anzahl der Verbindungen zwischen dieser Zelle und dem Rest der Netzliste nicht die Anzahl der Verbindungen zwischen dem Co-Simulations-Logik-Chip 204 und den MUX-Chips 12 überschreitet. Wie vorher erläutert, weist der Co- Simulations-Logik-Chip 204 drei Pins auf, die mit jedem der 54 MUX-Chips 12 elektrisch gekoppelt sind. Das bedeutet, dass 162 Verbindungen zwischen dem Co-Similations-Logik-Chip 204 und den MUX-Chips 12 verfügbar sind (3·54 = 162), wie in Fig. 11 gezeigt. Der Netzlisten-Generator 1108 kennzeichnet ferner spezielle Netze, die mit der MP-Zelle 1200 gekoppelt sind, mit den entsprechenden Pin-Nummern, die den System- Router 1032 führen, um korrekte physische Verbindungen für den Co-Simulations-Logik-Chip 204 zu erzeugen. Dies ist erforderlich, da die Verbindungen zwischen dem Prozessor 206 und dem Co-Simulations-Logik-Chip 204 an bestimmte Pins des Logik-Chips 204 angeschlossen sind.
Der Verhaltens-Testbench-Compiler 1004 ist im US-Patent 5,841,967, betitelt mit "Method and Apparatus For Design Verification Using Emulation And Simulation", von Sample et al. vollständig offenbart, das an dieser Stelle durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
Der Logik-Chip-Speicher (LCM)-Generator 1006 implementiert flache, aber stark portierte Speicher unter Verwenden von Relationally Placed Macros (RPMs) von Xilinx. Er unterstützt Speicher mit bis zu 14 Schreib-Anschlüssen, einer beliebigen Anzahl von Lese-Anschlüssen und einem zusätzlichen Lese- Schreib-Anschluss für den Debug-Zugriff. Er verwendet Synchron-Dual-Anschluss-RAM-Basiselemente, die als Komponenten des Logik-Chips 10 verfügbar sind.
Fig. 22a zeigt ein Beispiel eines Speicher-Schaltkreises, der von einem LCM-Speicher-Generator 1006 zum Ablegen in einem Logik-Chip erzeugt werden könnte. Der Speicher-Schaltkreis in Fig. 22a weist die folgenden Komponenten auf:
Ein Schreib-Aktivierungs-Abtaster und -Vermittler 1050 synchronisiert Schreib-Aktivierungs-Signale mit einem schnellen Takt und priorisiert die Schreib-Operationen des Speicher-Schaltkreises, wenn es zu einem Zeitpunkt Anforderungen von verschiedenen Anschlüssen gibt. Der Schreib-Aktivierungs-Abtaster und -Vermittler 1050 gibt Schreibadress/Daten-MUX-Auswahl- und Schreib-Aktivierungs- Signale aus. Die Schreib-Aktivierungs-Abtaster und - Vermittler-Zellen werden in einer Referenz-Bibliothek in der Form von Hard-Makros mit verschiedenen unterschiedlichen Schreib-Anschluss-Konfigurationen von 2-16 Schreib- Anschlüssen vorkompiliert.
Der Speicher-Schaltkreis von Fig. 22a weist ferner einen Lesezähler 1052 auf. Der Lesezähler 1052 wird verwendet, um die Lese-Anschlüsse des zu realisierenden Speichers zyklisch zu durchlaufen. Diese Zähler werden ebenfalls in eine Referenz-Bibliothek als Hard-Makro-Zellen mit verschiedenen Zähl-Längen vorkompiliert.
Der Speicher-Schaltkreis von Fig. 22a weist ferner einen Multiplexer 1053 auf, der entweder den Ausgang des Lese- Zählers 1052 oder des Schreib-Aktivierungs-Abtasters und -Vermittlers 1050 an seinen Ausgang anlegt. Die Ausgabe des Multiplexers 1053 ist das Einsteckplatz-Auswahlsignal SLOT_SEL, das 4 Leitungen aufweist, was es ermöglicht, bis zu 16 Einsteckplätze (oder Anschlüsse) auszuwählen.
Der Speicher-Schaltkreis von Fig. 22a weist ferner Adress- Multiplexer und Daten-Multiplexer 1056 auf. Adress- Multiplexer und Daten-Multiplexer 1056 werden verwendet, um Anschluss-Schreib/Lese-Adress-Daten und Anschluss-Schreib- Daten auszuwählen, wenn die geeignete Zeit für den Einsteckplatz oder den Anschluss erreicht ist. Das Einsteckplatz-Auswahl-Signal SLOT_SEL wird den ausgewählten Eingängen der Adress-Multiplexer und der Daten-Multiplexer 1056 eingegeben, um diese Funktion durchzuführen.
Der Speicher-Schaltkreis von Fig. 22a weist ferner einen Speicher 1058 auf. Der Speicher 1058 ist ein statischer RAM- Speicher, der bei einer oder mehreren Xilinx-konfigurierbaren Logik-Block (CLB)-Komponenten verfügbar ist.
Der Speicher-Schaltkreis von Fig. 22a weist ferner einen Lese-Einsteckplatz-Dekoder 1054 auf. Der Lese-Einsteckplatz- Dekoder 1054 dekodiert das Einsteckplatz-Auswahlsignal SLOT SEL (von denen es 4 gibt) auf bis zu 16 einzelne Leitungen, die als Takt-Aktivierungs-Eingänge für die Ausgangs-Register 1060 verwendet werden.
Wieder bezugnehmend auf Fig. 21 hängen die Breite, Tiefe und die Anzahl der Anschlüsse, die vom LCM-Speicher-Erzeugungsprogramm 1006 erzeugt worden sind, von den Anforderungen der Netzlisten ab, die vom Netzlisten-Import-Programm 1000, des Marken-Synthetisierungs-Programms 1002 HDL-ICETM oder vom Verhaltens-Testbench-Programm 1004 erzeugt worden sind. Die Relationally Placed Macros (RPMs) von Xilinx sind ebenso als Datenbank-Zellen, die unter Verwenden generischer Zell- Instanzen definiert sind, wie als Instanzen spezieller FMAP- und HMAP-Zellen erzeugt worden, um das Abbilden der Speicher- Schaltkreise auf die speziellen Logik-Module der Logik-Chips 10 zu steuern. Die FMAP- und HMAP-Zellen sind spezielle einfache Komponenten, die das Verhalten des Xilinx-PPR- Programms 1022 steuern. Wie erläutert, sind dies bei dem bevorzugten Ausführungsbeispiel die CLBs in den Xilinx-FPGAs. Diese Instanzen können ferner eine RLOC-Eigenschaft aufweisen, die eine relative Position eines Logik-Moduls (eines CLBs bei dem bevorzugten Ausführungsbeispiel) spezifiziert, wo die Logik abzulegen ist.
Die RPM-Zellen müssen mit Flags versehen sein (bei dem bevorzugten Ausführungsbeispiel ist dieses Flag mit "NOFLAT" bezeichnet), um zu verhindern, dass das Chip-Partitionierungs-Programm 1018 die Zellen auf verschiedene Logik-Chips aufteilt. Die RPM-Zellen müssen ferner vorberechnete Kapazitätswerte und eine Eigenschaft aufweisen, die die Dimensionen der RPM-Zellen beinhaltet (Anzahl der Logik- Module, beispielsweise der CLBs, die horizontal und vertikal genutzt werden).
Das Daten-Qualifikations-Programm 1010 verifiziert nicht die Netzliste im Inneren der RPM-Zellen, da die parallele Verschaltung von FMAP- und HMAP-Basiselementen mit den Logik- Basiselementen ein Auftreten einer Verletzung von Entwurfsregeln hervorrufen kann. Das NGD Out-Programm 1020 erhält die RLOC-Werte in allen Basiselementen in jeder RPM- Instanz aufrecht. Dies ermöglicht dem PPR 1022, die RPMs in einem Chip in solch einer Weise zu platzieren, dass sie die Vorgaben erfüllen, die mittels der RLOC-Eigenschaften definiert worden sind.
Das Nutzerdaten-Eingabe-Programm 1008 berechnet zusätzlich zum Ermöglichen, dass der Nutzer den Takt und andere Entwurfsinformation eingeben kann, ferner den globalen Untersuchungs-Multiplex-Faktor. Die Proben sind die Punkte innerhalb einer Netzliste, die während des Debuggens des Entwurfs überwacht werden. Der Untersuchungs-Multiplex-Faktor bestimmt die Länge der Scanketten, die den Logik-Chips 10 hinzugefügt werden. Der Nutzer kann entweder die Proben auflisten oder einen Modus der vollständigen Sichtbarkeit anfordern. Im Fall der vollständigen Sichtbarkeit ist der Multiplex-Faktor gleich 64. Wenn der Nutzer lediglich eine spezifizierte Liste von Signalen möchte, die sichtbar sein soll, dann soll der Multiplex-Faktor wie folgt berechnet werden:
Die Anzahl der Logik-Leiterplatten 200 muss bekannt sein, wenn die Berechnung durchgeführt wird. Der Abweichfaktor ist ein experimentell bestimmter Faktor, der verwendet wird, um eine mögliche ungleichmäßige Verteilung der Untersuchungs- Signale unter den Logik-Leiterplatten 200 auszumachen. Durch Betrachtungen der Wahrscheinlichkeitstheorie wird ein Wert zwischen 1,4 für große Systeme und 1,7 für 2-Leiterplatten- Systeme vorgeschlagen. Für ein System mit B Leiterplatten ist dies ungefähr:
Dieser Faktor kann weiter erhöht werden, um den Platz zum inkrementellen Hinzufügen von Proben ohne die erneute Kompilierung von mehr als einer Logik-Leiterplatte 200 bereitzustellen.
Die Logik-Analysator-Ereignisse werden bei dem bevorzugten System des Ausführungsbeispiels mittels der programmierbaren Logik in den Logik-Chips 10 auf den Logik-Leiterplatten 200 berechnet. Daher sollte die Kapazität in den Logik-Chips 10 für Ereignis-Berechnungen reserviert sein. Folglich ist eine inkrementelle Re-Kompilierung betroffener Chips notwendig, wenn der Nutzer die Signal- und Ereignisdefinition bis nach der Entwurfs-Kompilierung verzögert. In dem Fall, in dem die reservierte Kapazität für einen gegebenen Chip nicht ausreicht, müssen Signale an andere Logik-Chips 10 weitergeleitet werden, die ausreichend Kapazität aufweisen, um einen Ereignis-Detektor aufzubauen, wie vorher in Fig. 20c gezeigt. Dies kann zu einer längeren Kompilierungszeit führen. Eine lange Kompilierungszeit kann mittels Spezifizierens aller Signale vor der Kompilierung verhindert werden, die verwendet werden, um ein beliebiges Ereignis zu erzeugen. An diesem Punkt ist es nicht notwendig, Ereignisse oder Trigger tatsächlich zu definieren, da sie auf die Kapazität keine Auswirkung haben. Die Ereignis-Logik-Funktion selbst kann in den Logik-Chip 10 während dessen Betrieb unter Verwenden des JTAG-Bus' geladen werden, der mit dem Controller 221 gekoppelt ist (gezeigt in Fig. 20 und 20c).
Schließlich muss der Nutzer während des Nutzerdaten-Eingabe- Schrittes 1008 den Zeit-Multiplex-Faktor für unkritische Signale auswählen. Wie vorher erläutert, kann der Zeit- Multiplex-Faktor entweder 1, 2 oder 4 betragen.
Die Chip-Partitionierungs-Programme 1016 und 1018 nutzen einen clusterbasierten Algorithmus. Beispiele gleichartiger Algorithmen sind bei Hardware-Emulationssystemen des Standes der Technik zu sehen, wie beispielsweise beim Emulationssystem System RealizerTM von Quickturn Design Systems, Inc. Bei dem bevorzugten Ausführungsbeispiel gibt es jedoch eine Anzahl von Unterschieden. Diese Unterschiede werden nun im Detail erläutert.
1) Bestimmte Zelltypen benötigen eine spezielle Beachtung, um ein falsches Partitionieren, Clustern usw. zu verhindern. "No-Touch"-Zellen sind bestimmte Zellen, die nicht zusammen mit anderer Logik geclustert werden dürfen. Ein Beispiel einer "No-Touch"-Zelle ist die MP-Zelle, wie in Fig. 23 gezeigt. "No-Flat"-Zellen sind Zellen, die nicht auf verschiedene Chips aufgeteilt werden dürfen. Beispiele von "No- Flat" Zellen sind Signalspeicher und Hard-Makros, bei denen durch das Aufteilen Zeitsteuerungs-Probleme eingeführt würden.
2) Einige spezielle Netze haben keine Treiber und können beliebig geteilt werden. Zusätzlich zu POWER und GROUND ist ein Beispiel solch eines speziellen Netzes, mit dem die Logik-Gatter gekoppelt sein können, das MUX-Taktsignal (MUXCLK) 44. Insbesondere erzeugen der Verhaltens-Testbench- Compiler 1004 und der EBM-Compiler 1030 sowie der LCM- Compiler 1006 Logik, die mit dem MUXCLK gekoppelt ist.
3) Mittels der Ausgangs-Pin-Vorgaben wird die Maximalanzahl VQfl Netzen gesteuert, die ein Logik-Cluster aufweisen kann. Angenommen, dass ein Logik-Cluster RI reguläre externe Eingangsnetze, RO reguläre externe Ausgangsnetze, CN kritische externe Netze und P untersuchte Signale aufweist, und dass der Zeitteilungs-Multiplex-Faktor für Proben T ist, dann wird die Anzahl der Pins, die erforderlich sind, um dieses Cluster auf einem Chip zu implementieren, wie folgt berechnet (alle Divisions-Operationen sind reine ganzzahlige Divisionen ohne Runden).
a. Ohne zeitliches Multiplexen von Logik-Signalen beträgt die Anzahl der Pins:
b. Bei zeitlichem 2 : 1-Multiplexen von Logik-Signalen beträgt die Anzahl der Pins:
c. Bei zeitlichem 4 : 1-Multiplexen von Logik-Signalen beträgt die Anzahl der Pins:
Es ist zu bemerken: Wenn vom Nutzer der Modus der vollständigen Sichtbarkeit ausgewählt ist, wird angenommen, dass die Anzahl der Proben P gleich der Anzahl der Flip-Flops und der Signalspeicher ist.
4) Die Maximalgröße, die für ein Cluster möglich ist, basiert auf der Gatter-Kapazität des speziellen Logik-Chips 10.
Zusätzlich zu den Logik-Gattern ist eine zusätzliche Kapazität für einen Zeitteilungs-Multiplex-, Untersuchungs- und Ereignis-Erfassungsschaltkreis notwendig. Angenommen, dass ein Logik-Cluster RN reguläre (unkritische) externe Netze (RN = RI + RO), P untersuchte Signale und E Signale aufweist, die beider Ereignis-Erfassung verwendet werden, dann ist die hinzugefügte Kapazität für den Zeitteilungs-Multiplex-, Untersuchungs- und Ereignis-Erfassungsschaltkreis wie folgt:
a. Ohne zeitliches Multiplexen von Logik-Signalen beträgt die zusätzliche Kapazität für den Logik-Analysator:
Flip-Flops: P + 2·E + log E
Gatter:
Bei dem bevorzugten Ausführungsbeispiel sind die Konstanten C&sub1; = 2, C&sub2; = 4. Sie können später basierend auf experimentellen Ergebnissen eingestellt werden.
b. Bei einem beliebigen Typ des zeitlichen Multiplexens (2 : 1, 4 : 1 oder andere Schemata) sind zusätzliche RN Flip-Flops zusätzlich zu denen erforderlich, die für den Logik- Analysator erforderlich sind.
5) Das Partitionieren wird ebenfalls durch das Erfordernis gesteuert, den Takt-Baum korrekt zu implementieren, wie im US-Patent 5,475,830 erläutert. Bei dem Entwurf ist jedem Netz eine Eigenschaft in Form einer 16-Bit-Ganzzahl zugeordnet, die CLKMASK genannt wird. Bit i von CLKMASK sollte gesetzt sein, wenn ein Nutzertakt i dieses Netz in einer direkten (nicht invertierten) Phase erreicht. Bit 8 + i sollte gesetzt sein, wenn der Nutzertakt i dieses Netz in einer invertierten Phase erreicht. Diese Information wird dem PPR-Programm 1022 durchgeleitet, um die erforderliche Verzögerungs-Einstellung durchzuführen.
Das NGD Out-Programm 1020 gibt eine Netzliste in einem Format aus, das für das PPR-Programm 1022 geeignet zu verarbeiten ist. Zusätzlich führt es eine Anzahl spezieller Funktionen in Bezug auf die Logik-Modifikation durch, um eine Zeitteilungs- Multiplex- oder Debug-Logik einzufügen. Diese Funktionen sind:

- Aufrechterhaltung der Relationally Placed (RP) Macros:

Relationally Placed Macros in der Datenbank werden in den NGD-Dateien aufrechterhalten, die zum PPR durchgeleitet werden. RP-Makros sind Gruppen von Logik-Gattern, die in feste Anordnungen von CLBs im Inneren der Xilinx-FPGAs abgebildet sind. RP-Makros werden in späteren Software- Schritten nicht neu partitioniert, um deren Zeitsteuerungs- Charakteristiken zu erhalten.

- TDM-Zellen-Einfügung:

Die Zeitteilungs-Multiplex-Zellen werden dem Rand des jeweiligen Logik-Chips 10 hinzugefügt, an dem er mit einem MUX-Chip 12 gekoppelt ist. Vordefinierte Zellen werden verwendet, die entsprechend dem Satz von E/A-Pins, die gemultiplext werden, angeordnet sind. Die Fig. 24a-24k zeigen all die verschiedenen Variationen von TDM-Zellen, die abhängig vom Typ der E/A-Pins eingefügt werden können. Für das Zeitteilungs-Multiplexen werden die Anschlüsse eines Logik-Chips 10 und eines MUX-Chips 12 in Gruppen von 4 unter Verwenden der speziellen RPM-Zellen, wie in den Fig. 24a- 24k gezeigt, aufgeteilt. Für den Rest der Anschlüsse werden Zweiergruppen verwendet, oder die reguläre, nicht gemultiplexte E/A, die bereits auf dem Logik-Chip 10 oder MUX-Chip 12 vorhanden ist, wird verwendet. Eine nicht gemultiplexte E/A wird immer für kritische Netze verwendet.

- TDM-Steuerungs-Logik-Einfügung:

Die TDM-Steuerlogik erzeugt und verteilt die TDM-Steuersignale, die MC, MS, MT, E0, E1, E2 und E3 sind, auf die in den Fig. 24a-24k gezeigten Schaltkreise. Diese Signale werden mittels einer von drei speziellen Steuerungs-Zellen erzeugt, die in den jeweiligen Logik-Chip 10 zusätzlich zu der in den Fig. 24a-24k gezeigten Logik eingefügt worden sind. Die Erzeugung dieser Signale wird unter Verwenden der in Fig. 6 gezeigten Logik 104 oder der in Fig. 3 gezeigten Logik 68 durchgeführt. MC ist das MUX-Taktsignal 44; MS ist das geteilte Taktsignal 50; MT ist das Richtungssignal 80; und E0-E3 sind die Aktivierungs-Signale 90, 92, 94 bzw. 95. Die speziellen Zellen weisen 2 Eingänge MUXCLK 44 und SYNC- 48 auf, die mit festen Eingangs-Pins an den Logik-Chips 10 gekoppelt sind. Ein Typ von Steuerungs-Zellen (nicht gezeigt) wird für die Chips verwendet, die TDM nicht verwenden, die aber Logik aufweisen, die mit dem MUX-Taktsignal (MUXCLK) 44 gekoppelt ist. Diese. Zelle gibt lediglich das MUX-Taktsignal (MUXCLK) 44 aus. Der zweite Typ (in Fig. 3 gezeigte Logik 68) wird für Entwürfe mit 2 : 1-TDM verwendet. Er gibt das MUX- Taktsignal (MUXCLK) 44 und das MS (geteilte Takt)-Signal 50 aus. Der dritte Typ von Steuerungs-Zellen (in Fig. 6 gezeigte Logik 104) wird für das zeitliche 4 : 1-Multiplexen verwendet. Er erzeugt das MUX-Taktsignal (MUXCLK) 44, den 45 (geteilten Takt) 50, die MT (Richtung) 80, E0 90, E1 92, E2 94, E3 96.

- Abtast-Zellen-Einfügung für untersuchte Signale:

Jedes untersuchte Signal muss mit dem Dateneingang einer Untersuchungs-Zelle gekoppelt sein. Die Untersuchungs-Zelle weist keine Ausgänge und 2 weitere Eingänge auf. Einer dieser Eingänge ist mit dem MUX-Taktsignal (MUXCLK) 44 elektrisch gekoppelt. Der andere Eingang ist mit dem Leiterbahn- Taktsignal 2002 elektrisch gekoppelt, das von einem Chip- Eingang kommt. Untersuchungs-Zellen weisen ein Flip-Flop 2004 und einen Multiplexer 2005 auf, wie in Fig. 20b und 20c zu sehen.

- Erzeugung einer Scanketten-Spezifikations-Datei:

Alle Instanzen von Untersuchungs-Zellen müssen in einer Scanketten-Spezifikations-Datei aufgelistet sein. Die Abtast- Ausgänge 2006 (siehe Fig. 20b) des Chips müssen ebenfalls aufgelistet sein. Diese Ausgänge müssen in ein Datenbank- Modell von Chip-Logik-Clustern eingefügt werden, sodass der System-Router sie sehen kann und geeignete Verbindungen aufbauen kann. Die Anzahl der Ausgänge ist:
wobei P die Anzahl der Untersuchungs-Zellen und T ein Zeitteilungs-Multiplex-Faktor für Untersuchungs-Signale ist.

- Einfügung von Ereignis-Erfassungszellen für Signale, die zu Ereignissen beitragen:

Die Signale, die zu Ereignissen beitragen, werden in Paare aufgeteilt, und jedes Paar ist mit den Eingängen I0 und I1 von 8 Kopien einer Ereignis-Erfassungszelle 1300 gekoppelt, wie in Fig. 25 gezeigt. Ein bevorzugtes Ausführungsbeispiel einer Ereignis-Erfassungszelle wurde vorher in Fig. 20c gezeigt. Die Ereignis-Erfassungszelle 1300 weist 4 Flip-Flops 2010 und einen CLB-Speicher 2018 auf. 4 Multiplexer 2020 und 4 Ausgangs-Puffer 2022 werden verwendet, um 4 gemultiplexte Ereignis-Signale 236 (ebenfalls gezeigt in den Fig. 20c und 20a) zu erzeugen. Ist die Anzahl der Signale ungerade, bleibt einer der Eingänge zu der jeweiligen der Ereignis-Erfassungszellen für die entsprechenden 8 Zellen ungenutzt.

- Erzeugung 8 balancierter UND-Bäume für Ausgaben des Ereignis-Detektors und der TDM-Logik derart, dass die Ausgänge der 8 UND-Bäume mit 4 zugehörigen Ereignis-Pins koppelbar sind:

Die Ausgänge der Ereignis-Erfassung-Zellen 1300 werden unter Verwenden von 8 balancierten UND-Bäumen derart kombiniert, dass eine Kopie der 8 Zellen, die im vorausgegangenen Schritt erzeugt worden sind, in jedem der Bäume vorhanden ist. Die Ausgänge der Bäume werden paarweise unter Verwenden spezieller Ereignis-Multiplex-Zellen, wie in Fig. 26 gezeigt, zeitlich gemultiplext. Dieser Schaltkreis ist ferner unter Bezugnahme auf Fig. 20c beschrieben worden. UND-Gatter 2012 sind unter Verwenden von Wide Edge-Dekodern 2012, wie in Fig. 20c gezeigt, aufgebaut. Fig. 26 zeigt diese Schaltung in größerem Detail.

- Erzeugung von Pfaden zum Laden des Ereignis-Detektors und eines Begrenzungs-Abtast-Controllers:

Der Schaltkreis 1500 zum Laden eines Ereignis-Detektors ist in Fig. 27 gezeigt. Er ist aus einem Zähler 2016 und einen Schieberegister 2014 zusammen mit einem JTAG-Controller 1150 aufgebaut. Der JTAG-Controller 1150 ist als Standard- Bestandteil der Xilinx-Logik-Chips 10 verfügbar. Dieser Schaltkreis ist ebenfalls zusammen mit dem Abtast-Register und dem Ereignis-Detektor in Fig. 20c gezeigt. Der Schaltkreis 1500 zum Laden eines Ereignis-Detektors erzeugt die Signale WA 1502, WE 1504, DRCLK 1508 und TDI 1506 für alle Ereignis-Detektoren (ebenfalls gezeigt in Fig. 20c). Der Ereignis-Erfassungs-Zähler 2016 erzeugt WA-Signale 1502 und einen Takt für das Schieberegister 2014, dessen Länge von der Anzahl der Ereignis-Dekoder-Schaltkreise abhängt. Der Schaltkreis ist in den Fig. 20c und 27 gezeigt. Bei einem bevorzugten Ausführungsbeispiel wird das Schieberegister 2014 basierend auf der Anzahl der Ereignis-Detektoren erzeugt. Es ist jedoch akzeptabel, eine maximale Anzahl von Ereignis- Detektoren pro Chip zu definieren und den Entwurf des Schieberegisters 2014 festzulegen. Das PPR-Programm 1022 schneidet das meiste der ungenutzten Logik weg.
Zurück bezugnehmend auf Fig. 21 wird nun der Schritt 1024 des Partitionierens einer Leiterplatte erläutert. Die Funktion des Schrittes 1024 des Partitionierens einer Leiterplatte ist der, Chip-Cluster (ein Cluster ist eine Ansammlung von miteinander verbundenen Komponenten) mit der größtmöglichen Anzahl von Chips, die nicht die Anzahl der Logik-Chips 10, 204 auf einer einzigen Logik-Leiterplatte 200 (37 Chips) überschreitet oder einem Paar von Logik-Leiterplatten (74 Chips) überschreitet, mit den folgenden Einschränkungen zu finden:
1. Die Gesamtzahl von Eingangs- und Ausgangs-Netzen sollte nicht die Summe der E/A-Verbindungen an beiden Rückwand- Platinen-Verbindern 220 für ein Paar von Logik-Leiterplatten 200, wie in Fig. 11 gezeigt (3.608 bei dem bevorzugten Ausführungsbeispiel), multipliziert mit einem Ziel- Rückwandplatinen-Verwendungs-Koeffizienten, überschreiten. Der Ziel-Rückwandplatinen-Verwendungs-Koeffizient wird experimentell ermittelt und hängt von dem Erfolg ab, den das System-Routing-Programm 1032 im Durchschnitt erreichen kann. Der Ziel-Rückwandplatinen-Verwendungs-Koeffizient beträgt erwartungsgemäß etwa 90%.
2. Die Gesamtzahl der Chip-Ausgänge, die als Logik- Analysator-Kanäle gekennzeichnet sind, sollte nicht 864 (54 MUX-Chips 12, multipliziert mit 8 SGRAM 210-Pins, wobei das Gesamtprodukt mit 2 Logik-Leiterplatten 200 in einem Modul multipliziert wird) überschreiten.
3. Der gesamte Satz an EBM-Speicher-Instanzen sollte in nicht mehr als 24 Chips (12 für Module mit halber Größe) (wie vorher unter Bezugnahme auf Fig. 11 beschrieben, gibt es 12. RAMs 208 auf einer Logik-Leiterplatte 200 oder 24 auf einem Paar von Logik-Leiterplatten) passen, und die Anzahl der Logik-Chips 10, die für EBM-Speicher notwendig sind, wird gegen die Gesamtzahl von 74 (37 für ein Modul halber Größe) gezählt.
4. Die Gesamtzahl von CPU-Zell-Instanzen (d. h. die Anzahl der CPU-Instanzen vom Nutzerentwurf) sollte nicht 2 (1 für ein Modul halber Größe) (wie unter Bezugnahme auf Fig. 11 beschrieben, gibt es einen Prozessor 206 pro Logik-Leiterplatte 200 oder 2 auf einem Paar von Logik-Leiterplatten) überschreiten.
5. 2 (1 für ein Modul halber Größe) der 74 (37 für ein Modul halber Größe) Chips 204 können als Takt-Erzeugungs-Logik- Chips verwendet werden oder an die Mikroprozessor-Zellen angeschlossen sein. Sind Mikroprozessor-Zellen vorhanden, gibt es keine Takt-Erzeugungs-Logik-Chips und umgekehrt, da der CoSim-Logik-Chip 204 zu einem Zeitpunkt nur für eine Funktion verwendet werden kann. Jedoch ist es möglich, dass es keine gibt. In solch einem Fall können lediglich 72 (36 auf einer einzelnen Logik-Leiterplatte 200) Logik-Chips 10 voller Kapazität verwendet werden. Die 2 zusätzlichen CoSim- Logik-Chips 204 (1 für ein Modul halber Größe) können dann verwendet werden, um zusätzliche Nutzer-Logik zu implementieren, wenn Cluster mit nicht mehr als 162 E/A-Pins verfügbar sind (siehe Fig. 11).
Nachdem geeignete Cluster identifiziert worden sind, werden die Cluster vollständiger Größe weiter in zwei Emulations- Leiterplatten mit nicht mehr als 1.868 (die Anzahl der Pins an dem Turbo-Verbinder 202) Leiterplatten-Zwischenverbindungen unterteilt. Die jeweilige Leiterplatte darf nicht mehr als die Hälfte aller kritischen Cluster-Ressourcen (1.804 Eingangs- oder Ausgangs-Netze, 12 EBM Speicher, 1 Mikroprozessor oder Takt-Erzeugungs-Logik-Chip 204, 432 Logik-Analysator-Kanäle, 37 Logik-Chips 10, 204) aufweisen.
Mittels des Schrittes 1030 der EBM-Kompilierung werden die Speicher-Zell-Instanzen erzeugt, die als Emulations-Block- Speicher (EBM) zu realisieren sind. Diese werden während der Chip-Partitionierung als Spezial-Zellen derart erzeugt, dass sie nicht in einem beliebigen Logik-Cluster Enthalten sind. Eine Schätz-Subroutine evaluiert, wie viele EBM-Chips 208 (siehe Fig. 11) ein gegebener Satz an Speicher-Instanzen erfordert. Diese Subroutine wird von einem hierarchischen Partitions-Planungs-Programm (HPP) 1014 (diese Verbindung ist in Fig. 21 nicht gezeigt) und vom Leiterplatten-Partitionierungs-Programm 1028 aufgerufen, um einen Satz an Speicher- Instanzen, die auf einer Leiterplatte implementiert sein können, sowie die Anzahl der Logik-Chips 10 korrekt zu bestimmen, die von dem Speicher-Steuerschaltkreis verbraucht werden. Nachdem der Prozess 1028 der Leiterplatten- Partitionierung abgeschlossen ist, erzeugt der EBM-Speicher- Compiler 1030 ein Logik-Cluster, das dem jeweiligen RAM-Chip 208 auf der Logik-Leiterplatte 200 zugeordnet ist. Alle Leitungen, die zum RAM-Chip 208 führen, werden als "kritisch" gekennzeichnet, sodass das NGD Out-Programm 1020 in sie keine Zeit-Multiplex-Logik einfügt. Sie weisen ferner Eigenschaften auf, die ihre entsprechenden Logik-Chip 10-Pin-Nummern enthalten, so dass der System-Router 1032 zugehörige E/A- Vorgaben erzeugen kann. EBM-Logik-Cluster können keine Untersuchungs-Signale enthalten und können keine Ereignisse erzeugen, da sie automatisch erzeugte Logik enthalten, die für den Nutzer nicht zugänglich ist.
Bei einem bevorzugten Ausführungsbeispiel sind die EBM-Logik- Cluster vorkompiliert. Dies ermöglicht, dass für diese Cluster die Zeit zum Platzieren und zum Routings eingespart werden kann. Der EBM-Compiler 1030 ist im US-Patent 5,841,967 vollständig beschrieben.
Der System-Router 1032 weist physische Leitungen in den Logik-Chips 10, 204, den MUX-Chips 12 und den Logik-Leiterplatten 200 den Logik-Netzen (oder Signalen in einem emulierten Entwurf), Paaren von Logik-Netzen (bei einem 2 : 1 Multiplexen) und Vierer-Netz-Gruppen (bei einem 4 : 1 Multiplexen) zu. Daraufhin weist er dem jeweiligen Signal, das in jeden Logik-Chip 10 und 204 hineingeht und aus ihm herauskommt, ein Pin des Logik-Chips 10 und eine Zeitteilungs-Multiplex (TDM)-Phase zu.
Beim Durchführen des System-Routings ist es wichtig, die optimale Route für zeitlich gemultiplexte Signale zu wählen, um die Signalverzögerung zu minimieren. Der Algorithmus dafür ist der folgende:

1. 2 : 1-Zeitteilungs-Multiplexen {2 : 1-TDM):

Mittels der optimalen Route werden TDM-Phasen im jeweiligen MUX-Chip 12 geschaltet, allerdings nicht entlang der Route von der physischen Netz-Quelle zum physischen Netz-Ziel. Beispiele einer optimalen Route sind:
alpha/Ausgang/gerade-beta/Eingang/gerade- beta/Ausgang/ungerade-alpha/Eingang/ungerade oder
alpha/Ausgangs/gerade-beta/Eingang/gerade- beta/Ausgang/ungerademuxbeta/Eingang/ungerademuxbeta/Ausgang/geradebeta/Eingang/gerade- beta/Ausgang/ungerade-alpha/Eingang/ungerade.
In dieser Beschreibung sind Alpha-Chips äquivalent den Logik- Chips 10 oder 204, und Beta-Chips sind äquivalent den MUX- Chips 12. Dies ergibt eine minimale Verzögerung von einem Zyklus zwischen zwei Logik-Chips 10 oder 204. Die Verzögerung kann mit der Hälfte eines Zyklus' auf das Ausführen der Logik in den Fig. 3 und 4 hin auftreten. Es ist in. Wirklichkeit ein vollständiger Zyklus, da ein Demultiplexer 34 in den Logik- Chips 14, 204 Signale nahe dem Ende des Halbzyklus' taktet, sodass das Signal für den nächsten Halb-Zyklus in den Logik- Chips 10 oder 204 verbleibt, nachdem es empfangen worden ist. Wenn der Router 1032 beim Finden einer optimalen Route fehlschlägt, was bedeutet, dass kein zugehöriger Phasen-MUX- Ausgang verfügbar ist oder dass kein zugehöriger Phasen- Logik-Chip 10 oder 204-Eingang verfügbar ist, verliert das Signal einen weiteren zusätzlichen halben Zyklus als Verzögerung. Der Router versucht nicht, die Fehlschläge entlang des gleichen Netzes zu akkumulieren, wenn es überhaupt möglich ist. Kritische Netze werden nicht gemultiplext, um deren Verzögerung zu minimieren.

2. 4 : 1-Zeitteilungs-Multiplexen (4 : 1-TDM):

Jedes physikalische Netz weist immer ein Ein/Aus-Pin (IIOO- Sequenz) und ein Aus/Ein-Pin (OOII-Sequenz) auf. Wiederum werden mittels der optimalen Route Zeitteilungs-Multiplex (TDM)-Phasen im MUX-Chip 12 geschaltet, allerdings nicht entlang der Route von der physischen Netz-Quelle zum physischen Netz-Ziel. Beispiele einer optimalen Route sind:
alpha/OI/O1-beta/IO/I1-beta/OI/O2-alpha/IO/2alpha/OI/O2- beta/I0I2-beta/IO/O3-alpha/OI/I3alpha/OI/O1-beta/IO/I1- beta/OI/O2-muxbeta/IO/I2-muxbeta/IO/O3-beta/OI/I3-beta/IO/O4- alpha/OI/I4.
Dies ergibt eine minimale alpha-zu-alpha-Verzögerung von einem halben Zyklus. Jedoch weist ein halber Zyklus eines 4 : 1-Zeitteilungs-Multiplexens (4 : 1-TDM) die gleiche Dauer wie ein Zyklus des 2 : 1-Zeitteilungs-Multiplexens (2 : 1-TDM) auf. Daher geht, angenommen, dass alle Netze optimal weitergeleitet werden keine Geschwindigkeit beim 4 : 1- Zeitteilungs-Multiplexen (4 : 1-TDM) im Vergleich zum 2 : 1- Zeitteilungs-Multiplexen (2 : 1-TDM) verloren. Jedoch haben Fehlschläge (d. h. ein Fehler, eine optimale Route zu finden, wie vorher erläutert) beim 4 : 1-Zeitteilungs-Multiplex (4 : 1- TDM)-Routing schwerwiegendere Konsequenzen als beim 2 : 1- Zeitteilungs-Multiplex (2 : 1-TDM)-Routing. Beispielsweise wird durch den Pfad: alpha/OI/O1-beta/IO/I1-beta/IO/O1-alpha/IO/I1 das Signal um 1¹/&sub4; 4 : 1-Zeitteilungs-Multiplex (4 : 1-TDM)-Zyklen (oder 2¹/&sub2; 2 : 1-Zeitteilungs-Multiplex (2 : 1-TDM)-Zyklen) verzögert, was 2¹/&sub2;mal schlechter ist als eine optimale Verzögerung. Bei jedem Sprung durch einen MUX-Chip 12 kann der Router 1032 bei 0, ¹/&sub4;, ¹/&sub2; oder ³/&sub4; eines 4 : 1-Zeitteilungs- Multiplex (TDM)-Zyklus' abhängig davon fehlschlagen, welches Eingangs-Ausgangs-Paar der Router auswählt. Der Router 1032 führt jeden Versuch durch, um die Fehlschläge so gering wie möglich zu halten. Daher sollten kritische Netze nicht gemultiplext werden, um deren Verzögerung zu minimieren.
Einige Logik-Chips 10 oder 204 weisen Eingangs/Ausgangs-Netze auf, die zu spezifischen Pins gesperrt sind. Beispiele sind MUX-Taktsignale (MUXCLK) 44, Leiterbahn-Taktsignale 2002, Verbindungen zwischen dem Co-Simulations-Logik-Chip 204 und einem Prozessor 206 (siehe Fig. 11), Verbindungen zwischen Speicher-Steuerungs-Logik-Chips 10 und RAM-Chips 208, Ereignis-Signal-Ausgänge 236 usw. Diese Verbindungen müssen nicht weitergeleitet werden, müssen allerdings in die Vorgabedaten der Logik-Chip 10, 204-Pins integriert werden.
Ein zusätzliches Programmieren ist auch für einen Takt- Verteilungs-Schaltkreis (MUX-Chip 12) in dem Steuermodul 600 (gezeigt in Fig. 19) notwendig. Dies ist ein Teil eines Takt- Schaltkreises, der verwendet wird, um nicht mehr als 8 Nutzertakte auszuwählen, wobei jeder von ihnen die Logik- Module erreicht.
Das NGD-Aktualisierungs-Programm 1034 versorgt die endgültige Parallel-Partitionierungs-, Platzierungs- und Routing-(PPR) - Software 1036 mit der Information über die tatsächlichen Pin- E/A-Zuordnungen, die vom System-Router 1032 erzeugt worden sind. Für zeitlich nicht gemultiplexte Entwürfe ist dies einfach eine Zuordnung von Signalen zu E/A-Pads. Für Zeit- Multiplex-Entwürfe wird die TDM-Logik ferner an der Peripherie der Logik-Chips 10, 204 und der MUX-Chips 12 hinzugefügt.
Das endgültige Parallel-Partitionierungierungs-, Platzierungs- und Routing-(PPR)-Programm 1036 startet das PPR-Programm in einem inkrementellen Modus erneut, um die E/A-Pins an der Peripherie des Chips erneut weiterzuleiten. Wie früher festgestellt, ist das PPR-Programm bei Xilinx Corporation verfügbar. Durch das erneute Routing werden die Konfigurations-Dateien des Logik-Chips 10, 204 geändert, die im Voraus in einem vorausgehenden PPR-Schritt 1022 erzeugt worden sind, und legt den PIN-Ausgang fest, wie mittels des System-Routing-Schrittes 1032 ermittelt.

Claims

1. Elektrisch rekonfigurierbare Logik-Baugruppe zum Verwenden in einem elektrisch rekonfigurierbaren Hardware- Emulations-System, welches mit einem Schaltkreis-Design konfiguriert werden kann, in Antwort auf die Eingabe von Schaltkreis-Informationen, wobei die elektrisch rekonfigurierbare Logik-Baugruppe aufweist:

eine Mehrzahl von wiederprogrammierbaren Logik- Einrichtungen (10), wobei jede der wiederprogramierbaren Logik-Einrichtungen interne Schaltkreise hat, welche wiederprogrammierbar konfiguriert sein können zum Bereitstellen von funktionalen Elementen, welche aus der Gruppe mit zumindest Kombinationslogik-Elementen und Speicherelementen ausgewählt sind, jede der wiederprogrammierbaren Logik-Einrichtungen (10) hat ferner programmierbare Eingangs/Ausgangs-Anschlüsse, welche wiederprogrammierbar an die Ausgewählten der funktionalen Elemente gekoppelt sein können, welche in die wiederprogrammierbaren Logik-Einrichtungen konfiguriert sind, wobei die wiederprogrammierbaren Logik-Einrichtungen ferner einen Eingangs-Demultiplexer (34) und einen Ausgangs-Multiplexer (36) aufweisen, welche an zumindest einen Eingangs/Ausgangs-Anschluss realisiert sind, wobei der Eingangs-Demultiplexer (34) ein Zeitmultiplexsignal empfängt und das Zeitmultiplextsignal in ein oder mehrere interne Signale teilt, wobei der Ausgangs-Multiplexer (36) ein oder mehrere interne Signale auf eine erste einzelne physische Leitung kombiniert;

eine Vielzahl von wiederprogrammierbaren Kopplungs- Einrichtungen (12), wobei jede der wiederprogrammierbaren Kopplungs-Einrichtungen (12) Eingangs/Ausgangs-Anschlüsse und interne Schaltkreise, welche wiederprogrammierbar konfiguriert sein können, zum Bereitstellen von Kopplungen zwischen Ausgewählten der Eingangs/Ausgangs-Anschlüsse, aufweist, wobei die Mehrzahl von wiederprogrammierbaren Kopplungs-Einrichtungen ferner einen Eingangs- Demultiplexer (24) und einen Ausgangs-Multiplexer (26), welche an zumindest einen Eingans/Ausgangs-Anschluss realisiert sind, aufweist, wobei der Eingangs- Demultiplexer (34) ein Zeitmultiplexsignal empfängt und das Zeitmultiplexsignal in ein oder mehrere interne Signale teilt, wobei der Ausgangs-Multiplexer (26) ein oder mehrere interne Signale auf eine zweite einzelne physische Leitung kombiniert;

ein Satz von fixierten elektrischen Leitern, welche die programmierbaren Eingangs/Ausgangs-Anschlüsse an den wiederprogrammierbaren Logik-Einrichtungen (10) mit den Eingangs/Ausgangs-Anschlüssen an den wiederprogrammierbaren Kopplungs-Einrichtungen (12) koppeln, so dass jede der wiederprogrammierbaren Kopplungs-Einrichtungen (12) an zumindest einen aber nicht an alle der programmierbaren Eingangs/Ausgangs-Anschlüsse an jeder der wiederprogrammierbaren Logik-Einrichtungen (10) gekoppelt ist.

2. Elektrisch rekonfigurierbare Logik-Baugruppe gemäß Anspruch 1, wobei die wiederprogrammierbaren Logik Einrichtungen (10) programmierbare Gatter-Anordnungen aufweisen.

3. Elektrisch rekonfigurierbare Logik-Baugruppe gemäß Anspruch 1, wobei die wiederprogrammierbaren Logik Einrichtungen (10) freiprogrammierbare Gatter-Anordnungen aufweisen.

4. Elektrisch rekonfigurierbare Logik-Baugruppe gemäß Anspruch 1, wobei die wiederprogrammierbaren Kopplungs- Einrichtungen (12) programmierbare Gatter-Anordnungen aufweisen.

5. Elektrisch rekonfigurierbare Logik-Baugruppe gemäß Anspruch 1, wobei die wiederprogrammierbaren Kopplungs- Einrichtungen (12) freiprogrammierbare Gatter-Anordnungen aufweisen.

6. Elektrisch rekonfigurierbare Logik-Baugruppe gemäß Anspruch 1, wobei die wiederprogrammierbaren Kopplungs- Einrichtungen (12) einen integrierten Schaltkreis aufweisen, auf welchem eine Anordnung von Koppelpunktschalter ausgebildet ist.