JPWO2005096500A1 - 回路検証装置および回路検証方法並びにそのための信号分配方法 - Google Patents

Abstract

被検証回路が複数の回路部分に分割される。分割されたそれぞれの回路部分の機能的動作をシミュレーションにより実現するために複数のプログラマブルデバイスが備えられる。被検証回路が使用する同時刻に与えられるべき信号ＳＸを複数のプログラマブルデバイスへ供給する配線は、信号ＳＸが複数のプログラマブルデバイスにそれぞれ到着する時刻の最大スキューがプログラマブルデバイス間でのデータ転送に要する最小の時間よりも小さくなるように設けられる。各プログラマブルデバイスには、信号ＳＸを信号生成装置（４００）から入力するための入力端子ＰＸが実現され、信号生成装置から、直接、信号ＳＸを入力することができ、スキューの発生を抑制できる。

Description

本発明は論理回路の設計支援技術に係り、特に複数のプログラマブルデバイスを使用して同期式回路の動作を検証するための回路検証装置および回路検証方法に関する。

ディジタルＬＳＩの動作検証に、ＦＰＧＡ、ＣＰＬＤなどのプログラマブルデバイスを用いたハードウエアエミュレータの使用が一般的になっている。しかしながら、回路規模が年々大きくなるのに伴い、ディジタルＬＳＩ全体を１つのプログラマブルデバイスに割り付けることが次第に困難になってきた。そこで、このような問題点を解決しようとする技術がいくつか提案されている。
たとえば、特開平１１−１３４３８５号公報には、被検査回路を複数のプログラマブルデバイスに割り付ける方法が開示されている。この方法では、特に、プログラマブルデバイス間にまたがるパス遅延がクリティカルパスになることが多いという観点から、被検査回路を分割する際に、パス遅延のタイミング余裕がある一定以下のネットがプログラマブルデバイス間にまたがらないように割り付けを行う。
しかしながら、特許文献１に開示された回路割付方法では、複数のプログラマブルデバイスに分割された回路に対してほぼ同時刻に変化を伝える必要がある信号については全く考慮されていない。このために回路、特に同期式回路を正しく検証することができない場合がある。この問題が顕著に現れるのは、ディジタルＬＳＩのクロック信号を分配する場合である。以下、具体例を用いて従来の問題点を説明する。
図１は、被検証回路１０１を２つの部分に分割し、それぞれをプログラマブルデバイス１、２に割り当てた例を示すブロック図である。被検証回路１０１は縦続接続された３個のフリップフロップ回路Ａ，Ｂ，Ｃからなる。ここでは、フリップフロップ回路（ＦＦ）ＡおよびＣからなる最上位回路１０２がプログラマブルデバイス１に、フリップフロップ回路Ｂからなる回路部分がプログラマブルデバイス２にそれぞれ割り付けられている。
クロック発生装置１０３により生成されたクロック信号ＣＬＫは、プログラマブルデバイス１の内部配線を通してフリップフロップ回路ＡおよびＣのクロック入力へ供給され、プログラマブルデバイス１のクロック出力端子からプログラマブルデバイス間配線を通してプログラマブルデバイス２へ供給される。また、フリップフロップ回路Ａのデータ出力端子Ｄ１のデータは、プログラマブルデバイスの内部配線およびプログラマブルデバイス間配線を通してプログラマブルデバイス２のフリップフロップ回路Ｂのデータ入力端子に転送される。さらに、フリップフロップ回路Ｂのデータ出力端子Ｄ２のデータは、プログラマブルデバイスの内部配線およびプログラマブルデバイス間配線を通してプログラマブルデバイス１のフリップフロップ回路Ｃのデータ入力端子に転送される。
このような３縦続フリップフロップが２つのプログラマブルデバイス１および２に実装された構成において、配線やデバイスの遅延が理想的である場合には、各フリップフロップの出力はその入力に対して１クロックサイクルずれて出力される。このため、第３段フリップフロップ回路Ｃのデータ出力端子のデータは第１段フリップフロップ回路Ａのデータ入力端子Ｄ０と比較して３サイクル遅れるはずである。
しかしながら、現実には、すべての回路素子および配線には遅延が存在する。すなわち、フリップフロップ回路Ａのデータ出力端子Ｄ１からフリップフロップ回路Ｂのデータ入力端子までには遅延Ｄ_Ｙが存在する。一方、プログラマブルデバイス１のＣＬＫ入力端子からフリップフロップ回路Ｂのクロック端子までには遅延Ｄ_Ｘが存在する。
問題が起きるのは、フリップフロップ回路Ｂへのクロック信号ＣＬＫの入力がデータ入力のタイミングに比べて大きく遅れる（Ｄ_Ｘ＞Ｄ_Ｙ）場合である。上述したように、データｘ０がフリップフロップ回路Ａにラッチされて出力端子Ｄ１にデータｘ０が現れ、それからＤ_Ｙだけ遅れてフリップフロップ回路Ｂのデータ入力端子にデータｘ０が現れる。その後で、Ｄ_Ｘだけ遅れたクロック信号ＣＬＫがフリップフロップ回路Ｂのクロック入力端子に入力されるために、フリップフロップ回路Ｂはその時点のデータ入力ｘ０をラッチしてしまう。この影響で、最終的にフリップフロップ回路Ｃのデータ出力は、正常な出力と比較して１サイクル早く変化することになる。
このような異常動作は、フリップフロップ回路Ｂのクロック入力がデータ入力よりも遅れていることに起因する。上述した特許文献１に開示された技術では、クロック信号のように同時刻に与えられるべき信号に対する配慮が全くないために、上記のような異常動作の発生を避けることができず正しい回路検証ができない。
そこで、本発明の目的は、被検査回路を正しく検証できる回路検証装置及び回路検証方法並びにそのための信号分配方法を提供することにある。

本発明の第１の態様によれば、被検証回路の機能的動作をシミュレーションして検証する回路検証装置が提供される。検証に際し、被検証回路が複数の回路部分に分割される。回路検証装置は、分割されたそれぞれの回路部分を実現する複数のシミュレーション部（プログラマブルデバイス）と、複数のシミュレーション部を接続して相互通信を可能にする第１の配線部と、複数のシミュレーション部のうち２以上のシミュレーション部に対して同タイミングで与えるべき第１の信号を生成する第１の信号生成部と、第１の信号を第１の信号生成部から上記２以上のシミュレーション部へ直接供給する第２の配線部とを含む。本回路検証装置においては、上記２以上のシミュレーション部の各々は、第２の配線部に接続して第１の信号を第１の信号生成部から入力するための入力端子を実現する。第２の配線部においては、第１の信号生成部が出力した第１の信号が上記２以上のシミュレーション部にそれぞれ到着する時刻の最大スキューが、複数のシミュレーション部間での第１の配線部によるデータ転送に要する最小の時間よりも小さいことを特徴とする。
上記第１の態様による回路検証装置においては、第１の信号は２以上のシミュレーション部でそれぞれ実現される回路部分に同タイミングで与えられるべき信号であり、２以上のシミュレーション部の各々で、第１の信号が入力端子を通して回路部分に供給される。
上記第１の態様による回路検証装置においてはさらに、２以上のシミュレーション部の各々で実現された回路部分に同タイミングで与えられるべき第２の信号を生成する第２の信号生成部を有し、２以上のシミュレーション部の各々は、第２の信号を第１の信号に同期させて回路部分へ供給する同期化部を含んでいても良い。この場合、第２の信号生成部は２以上のシミュレーション部の各々へ配線を通して第２の信号を供給する。また、第２の信号生成部は２以上のシミュレーション部の１つに組み込まれても良く、第２の信号は第１の配線部を通して他のシミュレーション部へ転送される。あるいはまた、第２の信号生成部は２以上のシミュレーション部の各々に組み込まれても良い。
本発明の第２の態様によれば、被検証回路が複数の回路部分に分割され、分割されたそれぞれの回路部分の機能的動作をシミュレーションにより実現する複数のシミュレーション部を有する回路検証装置における信号分配方法が提供される。本信号分配方法においては、複数のシミュレーション部のうち２以上のシミュレーション部に同タイミングで与えられるべき第１の信号を生成し、上記２以上のシミュレーション部の各々に第１の信号を入力するための入力端子を形成し、第１の信号が上記２以上のシミュレーション部の入力端子にそれぞれ到着する時刻の最大スキューが複数のシミュレーション部間でのデータ転送に要する最小の時間よりも小さくなるように、第１の信号を上記２以上のシミュレーション部の各入力端子へそれぞれ分配することを特徴とする。
本発明の第３の態様によれば、被検証回路の機能的動作をシミュレーションして検証する回路検証装置を実現する回路検証システムが提供される。本回路検証システムは、複数のシミュレーション部と、複数のシミュレーション部を接続して相互通信を可能にする第１の配線部と、複数のシミュレーション部の各々に回路部分を実現させるように被検証回路を複数に分割して実装データを生成する分割処理部と、実装データを複数のシミュレーション部の各々に対して実装するプログラミング部と、複数のシミュレーション部のうち２以上のシミュレーション部に対して同タイミングで与えるべき第１の信号を生成する第１の信号生成部と、第１の信号を第１の信号生成部から上記２以上のシミュレーション部へ直接供給する第２の配線部とを含む。分割処理部は、上記２以上のシミュレーション部の各々に、第２の配線部に接続して第１の信号を第１の信号生成部から入力するための入力端子を実現する。第２の配線部においては、第１の信号生成部が出力した第１の信号が上記２以上のシミュレーション部にそれぞれ到着する時刻の最大スキューが、複数のシミュレーション部間での第１の配線部によるデータ転送に要する最小の時間よりも小さいことを特徴とする。
本発明の第４の態様によれば、被検証回路の機能的動作をシミュレーションして検証する回路検証方法が提供される。検証に際し、被検証回路が複数の回路部分に分割される。本回路検証方法においては、分割したそれぞれの回路部分を複数のシミュレーション部にて実現し、複数のシミュレーション部を第１の配線部を通して接続して相互通信を可能にし、複数のシミュレーション部のうち２以上のシミュレーション部に対して同タイミングで与えるべき第１の信号を生成し、第１の信号を第２の配線部を通して上記２以上のシミュレーション部へ直接供給する。２以上のシミュレーション部の各々は、第２の配線部に接続して第１の信号を入力するための入力端子を実現する。第２の配線部においては、第１の信号が上記２以上のシミュレーション部にそれぞれ到着する時刻の最大スキューが複数のシミュレーション部間での第１の配線部によるデータ転送に要する最小の時間よりも小さいことを特徴とする。

図１は、縦続接続された３個のフリップフロップ回路を２個のプログラマブルデバイスに割り当てた従来例と、この従来例で生じうる問題点を説明するためのブロック図である。
図２は、本発明の第１の実施形態による回路検証システムの概略的ブロック構成図である。
図３は、本発明の第１の実施形態による回路検証装置の概略的ブロック構成図である。
図４は、本発明の第２の実施形態による回路検証システムの概略的ブロック構成図である。
図５Ａ、図５Ｂはそれぞれ本発明の第２の実施形態による回路検証システムの制御動作を示すフローチャート、回路検証動作を示すフローチャートである。
図６は、本発明の第２の実施例による回路検証装置の動作を説明するための概略的ブロック構成図である。
図７は、本発明の第２の実施形態におけるずれ補正回路（同期化回路）の動作の一例を説明するためのタイミングチャートである。
図８は、本発明の第３の実施形態による回路検証装置の概略的ブロック構成図である。
図９は、本発明の第４の実施形態による回路検証装置の概略的ブロック構成図である。
図１０Ａ、図１０Ｂはそれぞれ本発明の第５の実施形態による回路検証装置の概略的ブロック構成図、ずれ補正回路の構成を示す図である。
図１１は、本発明の実施例における被検証回路の一例を示す回路図である。
図１２は、図１１の被検証回路から生成され２個のプログラマブルデバイスに実装された回路検証装置のブロック構成図である。
図１３は、図１２の各プログラマブルデバイスに実装されたずれ補正回路の一例を示す回路図である。
図１４は、図１２に示す回路検証装置の動作を説明するタイミングチャートである。

［第１の実施形態］
（システム構成）
図２は本発明の第１の実施形態による回路検証システムの概略的ブロック構成図である。ここでは、被検証回路を分割してＮ個のプログラマブルデバイスに割り付ける場合を説明する。
回路検証システムは、被検証回路の内容が記述されているファイル１０を入力し回路分割処理を実行する回路分割処理装置２０を含む。回路検証システムはまた、回路分割処理装置２０により生成されたプログラマブルデバイスのデータ３０．１〜３０．Ｎをプログラマブルデバイス１〜Ｎにそれぞれ書き込むプログラム部（プログラミング部）３１．１〜３１．Ｎと、プログラマブルデバイス（シミュレーション部）１〜Ｎを含む回路検証装置４０とを有する。
回路分割処理装置２０は、回路解析部２０１、分割決定部２０２、分割処理部２０３、表示部２０４および入力部２０５を含むコンピュータシステムである。回路解析部２０１はファイル１０を解析して回路情報を取得する。分割決定部２０２は、取得した回路情報を用いて被検証回路をＮ個の部分回路にどのように分割するかを決定する。表示部２０４はＬＣＤ等で実現され、入力部２０５はキーボードやポインティングデバイスなどである。
分割処理部２０３は、回路解析部２０１により得られた回路情報から全ての信号名を取得し、表示部２０４に表示してユーザに同時刻に与えるべき信号を指定するように促す。ユーザによって同時刻に与えるべき信号名が指定されると、分割処理部２０３は、回路解析部２０１からの回路情報および分割決定部２０２からの回路分割方法に従って回路分割を実行する。その際、分割回路に同時刻に与えるべき信号が使用される場合には、後述するように、スキューの小さくなる配線が組み込まれる。こうして、プログラマブルデバイス１〜Ｎにそれぞれ実装されるプログラマブルデバイスのデータ３０．１〜３０．Ｎが生成され、プログラム部３０．１〜３０．Ｎにより各プログラマブルデバイス１〜Ｎに書き込まれる。
回路検証装置４０は、Ｎ個のプログラマブルデバイス１〜Ｎ、これらプログラマブルデバイス間で信号を互いに転送するための配線（第１の配線部）４０１、同時刻に与えるべき少なくとも１つの信号を生成する信号生成部（第１の信号生成部）４００を含む。プログラマブルデバイス１〜Ｎには、それぞれ対応するプログラマブルデバイスのデータが書き込まれることで、信号生成部４００から同時刻に与えるべき信号（第１の信号）を入力するピンＰＸ_１〜ＰＸ_Ｎが設定される。以下、本第１の実施形態による回路検証装置４０をさらに詳細に説明する。
（回路検証装置）
図３は、第１の実施形態による回路検証装置の概略的ブロック構成図である。プログラマブルデバイス（シミュレーション部）１、２、・・・、Ｎには、それぞれ対応するプログラマブルデバイスのデータが書き込まれることで、回路Ｃ_１、Ｃ_２、・・・、Ｃ_Ｎが割り付けられる。さらに、信号生成部４００から同時刻に与えるべき信号Ｓ_Ｘ（第１の信号）をそれぞれの回路Ｃ_１、Ｃ_２、・・・、Ｃ_Ｎに入力するための配線（第２の配線部）Ｌ_１、Ｌ_２、・・・、Ｌ_ＮおよびピンＰＸ_１、ＰＸ_２、・・・、ＰＸ_Ｎが形成される。
信号生成部４００の出力端子とプログラマブルデバイス１〜ＮのピンＰＸ_１〜ＰＸ_Ｎとはスキューの小さい配線で接続されることが必要である。より詳しくは、信号生成部４００からプログラマブルデバイス１〜Ｎの回路Ｃ_１〜Ｃ_Ｎに信号Ｓ_Ｘが転送されるとき、配線経路長の違いにより到着時刻Ｄ_Ｘｉ（ｉ＝Ｌ、２、・・・、Ｎ）が異なる。この到着時間差の最大値（最大スキュー）が、プログラマブルデバイス間の配線（第１の配線部）４０１によるデータ転送に要する最小時間Ｄ_ＭＩＮより小さいことが必要である。なお、プログラマブルデバイス１〜Ｎ内で発生する遅延に関しては、プログラマブルデバイス用の配置配線プログラムが提供する速度制約を利用して、ばらつきを抑えるようにすることができる。
このように各プログラマブルデバイスをプログラムすることで、同時刻に与えるべき信号Ｓ_Ｘは、プログラマブルデバイス１〜ＮのそれぞれのピンＰＸ_１〜ＰＸ_Ｎに直接与えることができる。このため、従来のように最上位回路から下位回路へ伝達されることに起因するスキューの発生を抑制することができる。
［第２の実施形態］
上述した第１の実施形態では同時刻に与えるべき信号Ｓ_Ｘ（第１の信号）を回路Ｃ_１〜Ｃ_Ｎにそれぞれ与える構成であった。一方、第２の実施形態では、信号Ｓ_Ｘを利用して、同時刻に与えるべき別の信号Ｓ_Ｙ（第２の信号）を各プログラマブルデバイスで同期化する。すなわち、スキューの大きな配線を伝搬する信号Ｓ_Ｙであっても、信号Ｓ_Ｘに同期することで、実質的に同時刻で各回路に供給することができる。以下、本発明の第２の実施形態を詳細に説明する。
（システム構成）
図４は本発明の第２の実施形態による回路検証システムの概略的ブロック構成図である。ここでは、被検証回路を分割してＮ個のプログラマブルデバイスに割り付ける場合を説明する。
回路検証システムは、被検証回路の内容が記述されているファイル１０を入力し回路分割処理を実行する回路分割処理装置２０と、回路分割処理装置２０により生成されたプログラマブルデバイスのデータ３０．１〜３０．Ｎをプログラマブルデバイス１〜Ｎにそれぞれ書き込むプログラム部３１．１〜３１．Ｎと、プログラマブルデバイス１〜Ｎを含む回路検証装置４０とを有する。
回路分割処理装置２０は、回路解析部２０１、分割決定部２０２、分割処理部２０３，表示部２０４および入力部２０５を含むコンピュータシステムである。回路解析部２０１はファイル１０を解析して回路情報を取得する。分割決定部２０２は、取得した回路情報を用いて被検証回路をＮ個の部分回路にどのように分割するかを決定する。表示部２０４はＬＣＤ等で実現され、入力部２０５はキーボードやポインティングデバイスなどである。
分割処理部２０３は、回路解析部２０１により得られた回路情報から全ての信号名を取得し、表示部２０４に表示してユーザに同時刻に与えるべき信号を指定するように促す。ユーザによって同時刻に与えるべき信号名が指定されると、分割処理部２０３は、回路解析部２０１からの回路情報および分割決定部２０２からの回路分割方法に従って回路分割を実行する。その際、分割回路に同時刻に与えるべき信号が使用される場合には、後述するように、ずれ補正回路（あるいは同期化回路）が組み込まれる。こうして、プログラマブルルバイス１〜Ｎにそれぞれ実装されるプログラマブルデバイスのデータ３０．１〜３０．Ｎが生成され、プログラム部３１．１〜３１．Ｎにより各プログラマブルデバイス１〜Ｎに書き込まれる。
回路検証装置４０は、Ｎ個のプログラマブルデバイス１〜Ｎ、これらプログラマブルデバイス間で信号を互いに転送するための配線４０１を含む。回路検証装置４０は更に、信号（第１の信号）Ｓ_Ｘを生成する信号生成装置（第１の信号生成部）Ｘ４０２、同時刻に与えるべき少なくとも１つの信号（第２の信号）Ｓ_Ｙを生成する信号生成装置（第２の信号生成部）Ｙ４０３および、信号Ｓ_Ｗを生成する信号生成装置Ｗ（ここでは図示せず）を含む。なお、信号Ｓ_Ｗは、スキュー調整が必要のない配線で最上位回路へ入力する信号である。プログラマブルデバイス１〜Ｎには、それぞれ対応するプログラマブルデバイスのデータが書き込まれることで、ピンＰＸ_１〜ＰＸ_Ｎ、ピンＰＹ_１〜ＰＹ_Ｍ、回路Ｃ_１〜Ｃ_Ｎおよびずれ補正回路（同期化部）ＤＣ_１〜ＤＣ_Ｎが実装されている。
図５Ａおよび図５Ｂは、本第２の実施形態による回路検証システムの制御動作を示すフローチャートである。まず、図５Ａにおいて、回路解析部２０１がファイル１０を解析して回路情報を取得すると（ステップＳ３０１）、分割処理部２０３はその回路情報から全ての信号名を取得し、表示部２０４に表示させ、ユーザに同時刻に与えるべき信号を指定するように要求する（ステップＳ３０２）。
ユーザが入力部２０５を用いて同時刻に与えるべき信号Ｓ_Ｙを指定すると（ステップＳ３０３）、分割処理部２０３は被検証回路をＮ個の部分回路にどのように分割するかを決定する（ステップＳ３０４）。その際、分割処理部２０３は分割回路部分に指定された信号Ｓ_Ｙが使用されるか否かを判断する（ステップＳ３０５）。ステップＳ３０５において、信号Ｓ_Ｙを使用する回路である判断されれば（ステップＳ３０５のＹＥＳ）、同時刻に与えられる信号Ｓ_Ｘをそれぞれ入力するピンＰＸ_１〜ＰＸ_Ｎと、同時刻に与えられるべき信号Ｓ_Ｙをそれぞれ入力するピンＰＹ_１〜ＰＹ_Ｎと、ずれ補正回路ＤＣ_１〜ＤＣ_Ｎとを当該回路に組み込むようにプログラムする（ステップＳ３０６）。信号Ｓ_Ｙを使用しない回路である判断されれば（ステップＳ３０５のＮＯ）、ずれ補正回路の組込は行わないか、あるいは、ずれ補正回路の入力端子と出力端子とを直接接続するようにプログラムする。
分割処理部２０３はプログラマブルデバイス１〜Ｎにそれぞれ実装されるべきプログラマブルデバイスのデータ３０．１〜３０．Ｎを生成し（ステップＳ３０７）、それぞれ対応するプログラム部によりプログラマブルデバイス１〜Ｎに実装される（ステップＳ３０８）。こうしてプログラマブルデバイス１〜Ｎに分割された被検証回路の検証動作が実行される（ステップＳ３０９）。
被検証回路の検証動作は、図５Ｂに示すように、信号生成装置Ｙ（４０３），Ｗ（図示せず）をアクティブにして信号Ｓ_ＹおよびＳ_Ｗを各プログラマブルデバイスへ供給する（ステップＳ３１０）。続いて、信号Ｓ_Ｙを所定の時刻Ｔで各回路へ供給するために信号生成装置Ｘ（４０２）をアクティブにして信号Ｓ_Ｘを各プログラマブルデバイスへ供給する（ステップＳ３１１）。これによって、同時刻に与えられるべき信号Ｓ_Ｙはスキューが小さい信号Ｓ_Ｘに同期して各回路に供給される。
以下、本実施形態の回路検証装置を詳細に説明する。
（回路検証装置）
図６は、本発明の第２の実施形態による回路検証装置の動作を説明するための概略的ブロック構成図である。ここでは簡単のために、２つのプログラマブルデバイスｍ，ｎのみが図示されている。回路検証装置は、複数のプログラマブルデバイス間で信号を互いに転送するための配線４０１、同時刻に与えられる信号Ｓ_Ｘを生成する信号生成装置Ｘ４０２、同時刻に与えるべき少なくとも１つの信号Ｓ_Ｙを生成する信号生成装置Ｙ４０３、および信号Ｓ_Ｗを生成する信号生成装置Ｗ４０４を含む。
信号生成装置Ｘ４０２から出力された信号Ｓ_Ｘは、遅延Ｄ_Ｘｉ（ｉ＝１，２，・・・，Ｎ）を伴って、プログラマブルデバイスｍおよびｎのピンＰＸ_ｍおよびＰＸ_ｎにそれぞれ信号Ｓ_ＸｍおよびＳ_Ｘｎとして到着する。ただし、上述したように、プログラマブルデバイス１〜Ｎの間で発生する信号Ｓ_Ｘの到着時刻差の最大値は、プログラマブルデバイス間のデータ転送に要する最小時間より小さい。同様に、信号生成装置Ｙ４０３から出力された信号Ｓ_Ｙは、遅延Ｄ_Ｙｉ（ｉ＝１，２，・・・，Ｎ）を伴って、プログラマブルデバイスｍおよびｎのピンＰＹ_ｍおよびＰＹ_ｎにそれぞれ信号Ｓ_ＹｍおよびＳ_Ｙｎとして到着する。
プログラマブルデバイスｍ、ｎには、それぞれ対応するプログラマブルデバイスのデータが書き込まれることで、回路Ｃ_ｍ、Ｃ_ｎ、ずれ補正回路（同期化部）ＤＣ_ｍ、ＤＣ_ｎが実装される。ずれ補正回路ＤＣ_ｍはピンＰＸ_ｍおよびＰＹ_ｍを通してそれぞれ信号Ｓ_ＸｍおよびＳ_Ｙｍが入力され、信号Ｓ_Ｘｍによって信号Ｓ_Ｙｍが同期化され、同期化信号Ｓ_Ｙｍ−Ｓを回路Ｃ_ｍへ供給する。同様に、ずれ補正回路ＤＣ_ｎはピンＰＸ_ｎおよびＰＹ_ｎを通してそれぞれ信号Ｓ_ＸｎおよびＳ_Ｙｎが入力され、信号Ｓ_Ｘｎによって信号Ｓ_Ｙｎが同期化され、同期化信号Ｓ_Ｙｎ−Ｓを回路Ｃ_ｎへ供給する。
なお、ずれ補正回路ＤＣ_ｉは、信号Ｓ_Ｘｉをクロック入力、信号Ｓ_Ｙｉをデータ入力、および、同期化信号Ｓ_Ｙｉ−Ｓをデータ出力とするフリップフロップ回路で構成することができる（図１３参照）。
図７は、第２の実施形態におけるずれ補正回路（同期化回路）の動作の一例を説明するためのタイミングチャートである。ここで、時刻Ｔに到着すべき信号Ｓ_ＷおよびＳ_Ｙが信号生成装置Ｗ４０４およびＹ４０３から出力されるとすると、各回路に対して信号Ｓ_Ｙを時刻Ｔで供給するために信号生成装置Ｘ４０２がアクティブになり、信号Ｓ_Ｘがタイミング信号として出力される。
上述したように、信号生成装置Ｗ４０４から出力された信号Ｓ_Ｗは、遅延Ｄ_Ｗｍ、Ｄ_Ｗｎを伴ってプログラマブルデバイスｍ，ｎの回路Ｃ_ｍ、Ｃ_ｎにそれぞれ信号Ｓ_Ｗｍ、Ｓ_Ｗｎとして到着する。遅延Ｄ_Ｗｍと遅延Ｄ_Ｗｎとの差は特に調整されている必要はない。同様に、信号生成装置Ｙ４０３から出力された信号Ｓ_Ｙは、遅延Ｄ_Ｙｍ、Ｄ_Ｙｎを伴って、プログラマブルデバイスｍ、ｎのピンＰＹ_ｍ、ＰＹ_ｎにそれぞれ信号Ｓ_Ｙｍ、Ｓ_Ｙｎとして到着する。遅延Ｄ_Ｙｍと遅延Ｄ_Ｙｎとの差も特に調整されている必要はない。
一方、信号生成装置Ｘ４０２から出力された信号Ｓ_Ｘは、遅延Ｄ_Ｘｍ、Ｄ_Ｘｎを伴って、プログラマブルデバイスｍ、ｎのＰＸ_ｍ、ＰＸ_ｎにそれぞれ信号Ｓ_Ｘｍ、Ｓ_Ｘｎとして到着する。ただし、上述したように、遅延Ｄ_Ｘｍと遅延Ｄ_Ｘｎとの差ΔＤ_{Ｘ（ｍ，ｎ）}は、プログラマブルデバイス間のデータ転送に要する最小時間Ｄ_ＭＩＮより小さい。
ずれ補正回路ＤＣ_ｍは信号Ｓ_Ｘｍによって信号Ｓ_Ｙｍを同期化し、同期化信号Ｓ_Ｙｍ−Ｓを回路Ｃ_ｍへ供給する。同様に、ずれ補正回路ＤＣ_ｎは信号Ｓ_Ｘｎによって信号Ｓ_Ｙｎが同期化し、同期化信号Ｓ_Ｙｎ−Ｓを回路Ｃ_ｎへ供給する。したがって、実質的な誤差なしに（ΔＤ_{Ｘ（ｍ，ｎ）}＜Ｄ_ＭＩＮ）ほぼ同時に、同時刻Ｔに到着すべき信号Ｓ_Ｙを回路Ｃ_ｍ、Ｃ_ｎに供給することができる。したがって、同時刻に与えるべき信号Ｓ_Ｙのスキューに起因する回路の異常動作が回避され、正しい回路検証を行うことができる。
［第３の実施形態］
図８は本発明の第３の実施形態による回路検証装置の概略的ブロック構成図である。ここではＮ＝４の場合が例示されている。すなわち、４個のプログラマブルデバイス１、２、３、４にそれぞれ分割回路Ｃ_１，Ｃ_２，Ｃ_３，Ｃ_４およびずれ補正回路ＤＣ_１，ＤＣ_２，ＤＣ_３，ＤＣ_４が割り付けられている。
第３の実施形態では、同時刻に与えるべき信号Ｓ_Ｙを生成する信号生成装置Ｙ４０３が１つのプログラマブルデバイス３内に実装されている。信号生成装置Ｙ４０３からの信号Ｓ_Ｙはプログラマブルデバイス間を接続する配線４０１を通して他のプログラマブルデバイスへ転送される。すなわち、第３の実施形態によれば、回路分割処理装置２０の分割処理部２０３（図４）は、プログラマブルデバイス３のデータを生成するときに、信号生成装置Ｙ４０３を組み込んだデータを生成し、かつ、信号Ｓ_Ｙを他のプログラマブルデバイスへ転送するように配線がプログラムされる。他のプログラマブルデバイスも同様に、入力した信号Ｓ_Ｙを他のプログラマブルデバイスへ転送するように配線がプログラムされる。
このような第３の実施形態の構成であっても、第２の実施形態と同様に、各プログラマブルデバイスｉにおいて、ずれ補正回路ＤＣ_ｉが信号Ｓ_Ｘｉと信号Ｓ_Ｙｉとを入力し、信号Ｓ_Ｙｉの値を信号Ｓ_Ｘｉに同期させて回路Ｃ_ｉへ出力する。それにより、信号Ｓ_Ｙｉは回路Ｃ_ｉへの到着時刻の最大スキューがプログラマブルデバイス間のデータ転送に要する最小時間より小さい、すなわちスキューが同程度に低減された信号となる。
それに加えて、第３の実施形態では、信号生成装置Ｙ４０３が１つのプログラマブルデバイス内に構成され、信号Ｓ_Ｙを他のプログラマブルデバイスへ転送するので、装置の点数が減少するという利点がある。
［第４の実施形態］
図９は本発明の第４の実施形態による回路検証装置の概略的ブロック構成図である。第４の実施形態では、回路Ｃ_１〜Ｃ_Ｎおよびずれ補正回路ＤＣ_１〜ＤＣ_Ｎに加えて、同時刻に与えるべき信号Ｓ_Ｙを生成する信号生成装置Ｙ４０３．１〜Ｙ４０３．Ｎがプログラマブルデバイス１〜Ｎにそれぞれ実装されている。このような論理検証装置を構成するには、回路分割処理装置２０の分割処理部２０３（図４）が各プログラマブルデバイスのデータを生成するときに、信号生成装置Ｙ４０３のプログラムをコピーして各プログラマブルデバイスに組み込んだデータを生成すればよい。
このような第４の実施形態の構成であっても、第２の実施形態と同様に、各プログラマブルデバイスｉにおいて、ずれ補正回路ＤＣ_ｉが信号Ｓ_Ｘｉと信号Ｓ_Ｙｉとを入力し、信号Ｓ_Ｙｉの値を信号Ｓ_Ｘｉに同期させて回路Ｃ_ｉへ出力する。それにより、信号Ｓ_Ｙｉは回路Ｃ_ｉへの到着時刻の最大スキューがプログラマブルデバイス間のデータ転送に要する最小時間より小さい、すなわちスキューが同程度に低減された信号となる。
それに加えて、第４の実施形態では、信号生成装置Ｙ４０３が各プログラマブルデバイス内に構成されるので、信号Ｓ_Ｙを他のプログラマブルデバイスへ転送する必要もなく、装置の点数がさらに減少し、構成が簡略化されるという利点がある。
［第５の実施形態］
図１０Ａは本発明の第５の実施形態による回路検証装置の概略的ブロック構成図であり、図１０Ｂはずれ補正回路の構成を示す図である。第５の実施形態は、第１の実施形態の変形例であり、プログラマブルデバイス１〜Ｎには、それぞれ対応するプログラマブルデバイスのデータが書き込まれる。これにより、信号生成装置Ｚ４０５から同時刻に与えるべき信号Ｓ_Ｚをそれぞれ入力するピンＰＸ_１〜ＰＸ_Ｎ、回路Ｃ_１〜Ｃ_Ｎ、および、ずれ補正回路ＤＣ_１〜ＤＣ_Ｎが構成される。
ただし、図１０Ｂに示すように、各ずれ補正回路ＤＣ_ｉは入力端子と出力端子とが直接接続されており、ずれ補正は行われない。信号生成装置Ｚ４０５からプログラマブルデバイス１〜Ｎの回路Ｃ_１〜Ｃ_Ｎに信号Ｓ_Ｚが転送されるとき、配線経路長の違いにより到着時刻Ｄ_Ｚｉ（ｉ＝１，２，…，Ｎ）が異なる。ただし、この到着時間差の最大値（最大スキュー）は、第１の実施形態の場合と同様に、プログラマブルデバイス間の配線４０１によるデータ転送に要する最小時間Ｄ_ＭＩＮより小さいことが必要である。なお、プログラマブルデバイス１〜Ｎ内で発生する遅延に関しては、プログラマブルデバイス用の配置配線プログラムが提供する速度制約を利用して、ばらつきを抑えるようにすることができる。
このように各プログラマブルデバイスをプログラムすることで、同時刻に与えるべき信号Ｓ_Ｚは、プログラマブルデバイス１〜ＮのそれぞれのピンＰＸ_１〜ＰＸ_Ｎに直接与えることができるため、従来のようにプログラマブルデバイス間で伝達されることに起因するスキューの発生を抑制することができる。

次に、図面を煩雑にしないためにプログラマブルデバイスの数が２個（Ｎ＝２）の場合を例にとって、本発明の実施例を詳細に説明する。
図１１は被検証回路の一例を示す回路図である。ここでは、被検証回路５０は回路（記憶素子）ＡおよびＢを含み、信号Ｓ_Ｗは回路ＡおよびＢへそのまま供給されるものとする。一方、信号Ｓ_ＹはインバータＩＶを介して回路Ａへ供給され、回路Ｂにはそのまま供給されるものとする。また、上述したように、信号Ｓ_Ｙは同時刻に与えなければならない記憶素子のクロック信号であり、信号Ｓ_Ｗはその必要がない信号と仮定する。
このような被検証回路５０のデータファイル１０が、図４に示すような回路分割処理装置２０に与えられると、上述したように、分割処理部２０３は、信号名Ｓ_ＸおよびＳ_Ｙと回路ＡおよびＢに含まれる全ての信号名を表示部２０４に表示する。そして、ユーザによって、信号Ｓ_Ｙが回路ＡおよびＢに同時に与えなければならない信号であると指定されると、分割処理部２０３は分割処理を実行し、プログラマブルデバイス１および２に実装すべき回路およびずれ補正回路のデータを生成する。
図１２は、図１１の被検証回路５０から生成され２個のプログラマブルデバイスに実装された回路検証装置のブロック構成図である。信号Ｓ_Ｗは同時刻に与えるべき信号ではないので、プログラマブルデバイス１とプログラマブルデバイス２を接続している配線等を使用して接続し、プログラマブルデバイス２の回路Ｂに対して信号Ｓ_Ｗの値を伝える。また、信号Ｓ_Ｙと回路Ａの間に接続されているインバータＩＶは削除され、回路Ａに属する記憶素子のクロック信号に対する論理を反転した回路を生成する。このようにしても機能的にはまったく問題がなく、インバータを省くことで不必要な遅延を起こすことをなくす。
図１３は、図２の各プログラマブルデバイスに実装されたずれ補正回路の一例を示す回路図である。ずれ補正回路は、信号Ｓ_Ｙをデータ入力とし、信号Ｓ_Ｘをクロック入力とするフリップフロップ回路を用いて構成している。
図１４は、図１２に示す回路検証装置の動作を説明するタイミングチャートである。ここで、時刻Ｔに到着すべき信号Ｓ_ＷおよびＳ_Ｙが信号生成装置Ｗ４０４およびＹ４０３から出力されるとすると、各回路に対して信号Ｓ_Ｙを時刻Ｔで供給するために信号生成装置４０２がアクティブになり、信号Ｓ_Ｘがタイミング信号として出力される。
信号生成装置Ｗ４０３から出力された信号Ｓ_Ｗは、遅延Ｄ_Ｗ１、Ｄ_Ｗ２を伴ってプログラマブルデバイス１、２の回路Ａ、Ｂにそれぞれ信号Ｓ_Ｗ１、Ｓ_Ｗ２として到着する。同様に、信号生成装置Ｙ４０３から出力された信号ＳＹは、遅延Ｄ_Ｙ１、Ｄ_Ｙ２を伴って、プログラマブルデバイス１、２にそれぞれ信号Ｓ_Ｙ１、Ｓ_Ｙ２として到着する。
一方、信号生成装置Ｘ４０２から出力された信号Ｓ_Ｘは、遅延Ｄ_Ｘ１、Ｄ_Ｘ２を伴って、プログラマブルデバイス１、２にそれぞれ信号Ｓ_Ｘ１、Ｓ_Ｘ２として到着する。ただし、上述したように、遅延Ｄ_Ｘ１と遅延Ｄ_Ｘ２との差ΔＤ_{Ｘ（Ａ，Ｂ）}は、プログラマブルデバイス間のデータ転送に要する最小時間Ｄ_ＭＩＮより小さい。
ずれ補正回路ＤＣ１は信号ＳＸ１によって信号ＳＹ１を同期化し、同期化信号Ｓ_Ｙ１−Ｓを回路Ａに供給する。同様に、ずれ補正回路ＤＣ_２は信号Ｓ_Ｘ２によって信号Ｓ_Ｙ２を同期化し、同期化信号Ｓ_Ｙ２−Ｓを回路Ｂに供給する。したがって、実質的な誤差なしに（ΔＤ_{Ｘ（Ａ，Ｂ）}＜Ｄ_ＭＩＮ）ほぼ同時に、同時刻Ｔに到着すべき信号Ｓ_Ｙを回路Ａ、Ｂに供給することができる。
本発明によれば、２以上のシミュレーション手段の各々において、同タイミングで与えられるべき信号（第１の信号）を第２の配線手段を通して入力するための入力端子が実現され、この入力端子を通して第１の信号を信号生成手段から直接入力する。第１の信号が第２の配線手段を通して２以上のシミュレーション手段にそれぞれ到着する時刻の最大スキューは、シミュレーション手段間での第１の配線手段によるデータ転送に要する最小の時間よりも小さい。これにより、従来のようにシミュレーション手段間で転送されることに起因するスキューを抑制することができ、回路検証の信頼性がより向上する。
各シミュレーション手段は、当該回路部分にスキューの小さい第１の信号をそのまま入力信号として使用することができる。また、別の第２の信号を入力して、スキューの小さい第１の信号に同期させて回路部分に供給することもできる。この場合、第２の信号がスキューの大きな配線を通して入力しても、第１の信号に同期して供給される。これにより、第２の信号を各シミュレーション手段の回路部分に対して同タイミングで供給することが可能となる。すなわち、第２の信号をスキュー条件の緩やかな配線を用いて分配することができ、回路検証装置の設計自由度および信頼性を向上させることができる。

Claims (15)

1. 被検証回路の機能的動作をシミュレーションして検証する回路検証装置において、
   前記被検証回路が複数の回路部分に分割され、
   分割されたそれぞれの回路部分を実現する複数のシミュレーション手段と、
   前記複数のシミュレーション手段を接続して相互通信を可能にする第１の配線手段と、
   前記複数のシミュレーション手段のうち２以上のシミュレーション手段に対して同タイミングで与えるべき第１の信号を生成する第１の信号生成手段と、
   前記第１の信号を前記第１の信号生成手段から前記２以上のシミュレーション手段へ直接供給する第２の配線手段とを含み、
   前記２以上のシミュレーション手段の各々は、前記第２の配線手段に接続して前記第１の信号を前記第１の信号生成手段から入力するための入力端子を実現し、かつ、前記第２の配線手段は、前記第１の信号生成手段が出力した前記第１の信号が前記２以上のシミュレーション手段にそれぞれ到着する時刻の最大スキューが前記複数のシミュレーション手段間での前記第１の配線手段によるデータ転送に要する最小の時間よりも小さいことを特徴とする回路検証装置。
2. 前記第１の信号は前記２以上のシミュレーション手段でそれぞれ実現される回路部分に同タイミングで与えられるべき信号であり、
   前記２以上のシミュレーション手段の各々で、前記第１の信号が前記入力端子を通して前記回路部分に供給されることを特徴とする請求項１に記載の回路検証装置。
3. さらに、前記２以上のシミュレーション手段の各々で実現された回路部分に同タイミングで与えられるべき第２の信号を生成する第２の信号生成手段を有し、
   前記２以上のシミュレーション手段の各々は、前記第２の信号を前記第１の信号に同期させて前記回路部分へ供給する同期化手段を含むことを特徴とする請求項１に記載の回路検証装置。
4. 前記第２の信号生成手段は前記２以上のシミュレーション手段の各々へ配線を通して前記第２の信号を供給することを特徴とする請求項３に記載の回路検証装置。
5. 前記第２の信号生成手段は前記２以上のシミュレーション手段の１つに組み込まれ、当該第２の信号は前記第１の配線手段を通して他のシミュレーション手段へ転送されることを特徴とする請求項３に記載の回路検証装置。
6. 前記第２の信号生成手段は前記２以上のシミュレーション手段の各々に組み込まれたことを特徴とする請求項３に記載の回路検証装置。
7. 被検証回路が複数の回路部分に分割され、分割されたそれぞれの回路部分の機能的動作をシミュレーションにより実現する複数のシミュレーション手段を有する回路検証装置における信号分配方法において、
   前記複数のシミュレーション手段のうち２以上のシミュレーション手段に同タイミングで与えられるべき第１の信号を生成し、
   前記２以上のシミュレーション手段の各々に前記第１の信号を入力するための入力端子を形成し、
   前記第１の信号が前記２以上のシミュレーション手段の入力端子にそれぞれ到着する時刻の最大スキューが前記複数のシミュレーション手段間でのデータ転送に要する最小の時間よりも小さくなるように、前記第１の信号を前記２以上のシミュレーション手段の各入力端子へそれぞれ分配することを特徴とする回路検証装置における信号分配方法。
8. 前記第１の信号は前記２以上のシミュレーション手段でそれぞれ実現された回路部分に同タイミングで与えられるべき信号であり、
   前記２以上のシミュレーション手段の各々は前記回路部分の入力を前記入力端子に変更し、前記第１の信号が前記入力端子を通して前記回路部分に供給されることを特徴とする請求項７に記載の信号分配方法。
9. さらに、前記２以上のシミュレーション手段の各々で実現された回路部分に同タイミングで与えられるべき第２の信号を生成し、
   前記２以上のシミュレーション手段の各々で前記第２の信号を前記第１の信号に同期させることで同期第２の信号を生成し、
   前記２以上のシミュレーション手段の各々は前記回路部分の入力を前記同期第２の信号に変更することを特徴とする請求項７に記載の信号分配方法。
10. 被検証回路の機能的動作をシミュレーションして検証する回路検証装置を実現する回路検証システムにおいて、
    複数のシミュレーション手段と、
    前記複数のシミュレーション手段を接続して相互通信を可能にする第１の配線手段と、
    前記複数のシミュレーション手段の各々に回路部分を実現させるように前記被検証回路を複数に分割して実装データを生成する分割処理手段と、
    前記実装データを前記複数のシミュレーション手段の各々に対して実装するプログラミング手段と、
    前記複数のシミュレーション手段のうち２以上のシミュレーション手段に対して同タイミングで与えるべき第１の信号を生成する第１の信号生成手段と、
    前記第１の信号を前記第１の信号生成手段から前記２以上のシミュレーション手段へ直接供給する第２の配線手段とを含み、
    前記分割処理手段は、前記２以上のシミュレーション手段の各々に、前記第２の配線手段に接続して前記第１の信号を前記第１の信号生成手段から入力するための入力端子を実現し、
    前記第２の配線手段は、前記第１の信号生成手段が出力した前記第１の信号が前記２以上のシミュレーション手段にそれぞれ到着する時刻の最大スキューが前記複数のシミュレーション手段間での前記第１の配線手段によるデータ転送に要する最小の時間よりも小さいことを特徴とする回路検証システム。
11. 前記第１の信号は前記２以上のシミュレーション手段でそれぞれ実現される回路部分に同タイミングで与えられるべき信号であり、
    前記分割処理手段は、前記２以上のシミュレーション手段の各々が前記回路部分の入力を前記入力端子に変更し、前記第１の信号が前記入力端子を通して前記回路部分に供給されるように設定することを特徴とする請求項１０に記載の回路検証システム。
12. さらに、前記２以上のシミュレーション手段の各々で実現された回路部分に同タイミングで与えられるべき第２の信号を生成する第２の信号生成手段を含み、
    前記分割処理手段は、前記２以上のシミュレーション手段の各々において、前記第２の信号を前記第１の信号に同期させて同期第２の信号を生成する同期化手段を実現し、前記回路部分の入力を前記同期第２の信号に変更するように設定することを特徴とする請求項１０に記載の回路検証システム。
13. 被検証回路の機能的動作をシミュレーションして検証する回路検証方法において、
    前記被検証回路を複数の回路部分に分割し、
    分割したそれぞれの回路部分を複数のシミュレーション手段にて実現し、
    前記複数のシミュレーション手段を第１の配線手段を通して接続して相互通信を可能にし、
    前記複数のシミュレーション手段のうち２以上のシミュレーション手段に対して同タイミングで与えるべき第１の信号を生成し、
    前記第１の信号を第２の配線手段を通して前記２以上のシミュレーション手段へ直接供給し、
    前記２以上のシミュレーション手段の各々は、前記第２の配線手段に接続して前記第１の信号を入力するための入力端子を実現し、
    前記第２の配線手段は、前記第１の信号が前記２以上のシミュレーション手段にそれぞれ到着する時刻の最大スキューが前記複数のシミュレーション手段間での前記第１の配線手段によるデータ転送に要する最小の時間よりも小さいことを特徴とする回路検証方法。
14. 前記第１の信号は前記２以上のシミュレーション手段でそれぞれ実現される回路部分に同タイミングで与えられるべき信号であり、
    前記２以上のシミュレーション手段の各々が前記回路部分の入力を前記入力端子に変更し、前記第１の信号が前記入力端子を通して前記回路部分に供給されることを特徴とする請求項１３に記載の回路検証方法。
15. さらに、前記２以上のシミュレーション手段の各々で実現された回路部分に同タイミングで与えられるべき第２の信号を生成し、
    前記２以上のシミュレーション手段の各々で前記第２の信号を前記第１の信号に同期させることで同期第２の信号を生成し、
    前記２以上のシミュレーション手段の各々は前記回路部分の入力を前記同期第２の信号に変更することを特徴とする請求項１３に記載の回路検証方法。

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