JP3042761B2 - 論理エミュレーションシステムにおけるプログラマブルデバイスのプログラムデータ生成方法およびプログラマブルデバイスのプログラムデータ生成装置 - Google Patents

論理エミュレーションシステムにおけるプログラマブルデバイスのプログラムデータ生成方法およびプログラマブルデバイスのプログラムデータ生成装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの性能・動作等
を検証する論理エミュレーションシステムに係わり、特
に、検証対象のＬＳＩをプログラマブルデバイス上に展
開することによりプロトタイプ化して、ＬＳＩの性能・
動作等を検証する論理エミュレーションシステムに適用
して有効な技術に関する。
【０００２】
【従来の技術】ＬＳＩの設計において、チップ化した後
に重大な論理不良が摘出されると、マスクの再製に多額
の費用と工数が必要となるため、論理設計フェーズにお
けるＬＳＩの論理検証は非常に重要である。
【０００３】ＬＳＩの論理検証の手法として、論理シミ
ュレーション技術が広く使用されているが、以下のよう
な問題点があった。
【０００４】（イ）ＬＳＩの論理規模が大きくなると計
算時間が膨大なものになる。
【０００５】（ロ）ネットワークとの通信等長時間の論
理動作をシミュレーションすると計算時間が増大する。
【０００６】（ハ）装置上の他の部品や装置外とのイン
タフェースを検証するために用いるソフトウェアモデル
を正確に作れない。
【０００７】そのため、前記した問題点を解消するため
に、論理エミュレーションシステムが使用されている。
【０００８】前記論理エミュレーションシステムでは、
検証対象となるＬＳＩの論理をフィールド・プログラマ
ブル・ゲートアレイ（ＦＰＧＡ）等のプログラマブルデ
バイスに展開し、ＬＳＩが搭載される実際の基板、また
は、それと類似の基板に前記プログラマブルデバイスを
直接、あるいは、治具を介して接続し、論理装置のプロ
トタイプを作成する。
【０００９】ここで、プログラマブルデバイスは、マス
クの作成が不要でユーザが自ら論理を書き込むことが可
能となる。
【００１０】これによって、実機に近い検証環境を迅速
に、かつ、低コストで実現することが可能となる。
【００１１】また、プログラマブルデバイスによって
は、再書き込みが可能であるので、検証結果にしたがっ
てプログラマブルデバイス上の論理を修正することも可
能である。
【００１２】さらに、論理品質がある程度確保されれ
ば、それを用いてソフトウェアのデバッグを行なうこと
も可能となる。
【００１３】図１６は、従来の論理エミュレーションシ
ステムのハードウェア構成の１例を示す図である。
【００１４】図１６において、１０１は検証対象となる
ＬＳＩの論理データ、１０２はワークステーションまた
はパーソナルコンピュータ、１０３はプログラマブルデ
バイス書き込み器、１０４はフィールド・プログラマブ
ル・ゲートアレイ（以下、ＦＰＧＡと称す。）、１０５
はエミュレーション用ボード、１０６は検証用基板であ
る。
【００１５】ワークステーションまたはパーソナルコン
ピュータ１０２は、論理データ１０１より、エミュレー
ションに用いるＦＰＧＡ１０４にプログラムするデータ
を作成し、プログラマブルデバイス書き込み器１０３
は、ＦＰＧＡ１０４に前記プログラムデータを書き込
む。
【００１６】ここで、ＦＰＧＡ１０４は、検証対象とな
るＬＳＩの論理の規模に応じて種類と個数を選択する。
【００１７】ＦＰＧＡ１０４を搭載するためのエミュレ
ーション用ボード１０５は、ボード上の各部品をプログ
ラマブルに配線するため、専用のプログラマブルデバイ
スを用いることも可能である。
【００１８】検証用基板１０６は、ＬＳＩの代わりにエ
ミュレーションボード１０５が接続されていることを除
き、ターゲットとなる論理装置の基板と同等なものであ
り、ＦＰＧＡ１０４を直接この基板に搭載することも可
能である。
【００１９】図１７は、従来の論理エミュレーションシ
ステムにおけるエミュレーションの処理手順を示すフロ
ーチャートである。
【００２０】まず、エディタ等で論理回路の論理を入力
する（ステップ２０１）。
【００２１】検証論理が、１個のＦＰＧＡ１０４に収ま
らない場合には、複数のＦＰＧＡ１０４に論理を分割す
る（ステップ２０２）。
【００２２】レジスタ・トランスファ・レベル等で論理
が記述された場合、論理合成を行ない、使用するプログ
ラマブルデバイス向け、例えば、ＦＰＧＡ向けに論理の
マッピングを行なう（ステップ２０３）。
【００２３】その後、配置配線を行ない（ステップ２０
４）、その結果をデバイスにプログラムする（ステップ
２０５）。
【００２４】このデバイスを用いて検証を行なって（ス
テップ２０６）、不良が発生した場合（ステップ２０
７）、論理を修正して再度論理入力から実行しなおす。
【００２５】論理検証終了後、対象論理はゲートアレイ
等のターゲットとするＬＳＩに実現される（ステップ２
０８）。
【００２６】
【発明が解決しようとする課題】しかしながら、前記Ｆ
ＰＧＡは、通常のゲートアレイに比べ動作速度が遅いと
いう構造的な欠点を有している。
【００２７】そのため、論理エミュレーションシステム
において、高速での検証が必要となる場合、設計者はＦ
ＰＧＡの性能をできるだけ引き出すために、様々な対策
を行なわねばならない。
【００２８】ＦＰＧＡの速度を最大限に引き出すための
対策の１つとして、フロアプランを行なうことが有効で
あることが知られている。
【００２９】ここで、前記フロアプランとは、ＦＰＧＡ
の配置配線を行う前に、ＦＰＧＡの概略配置を行なうも
のである。
【００３０】機能的な論理のかたまりを一定の領域内に
配置し、かたまり内の配線遅延時間を抑えたり、各領域
のＦＰＧＡ上の配置を配線長が短くなるように決めたり
する。
【００３１】フロアプランは、高速動作が要求されるＡ
ＳＩＣ等で必須の工程となっているが、人手による配置
案の検討が必要であり、自動化されるに至っていない。
【００３２】論理エミュレーションシステムにおいて
も、ＦＰＧＡのフロアプランを行なうことは非常に有効
であるが、最終ターゲットとなるゲートアレイのフロア
プランだけでなく、ＦＰＧＡのフロアプランも実施する
ということは、多大な工数を要し、設計者に大きな負担
となる。
【００３３】さらに、対象とするＬＳＩのディレイ検証
と対策が必要となる。
【００３４】この作業には、ＦＰＧＡへの実装を一旦行
なった後、クリティカルパスのディレイ値を算出し、許
容範囲を越える場合、論理に対策を施すという手順を取
り、また、ディレイ値の算出は、一般にＦＰＧＡ実装シ
ステムが行なう。
【００３５】しかし、従来の論理合成処理においては、
論理の最適化時やターゲットとするＦＰＧＡにマッピン
グを行なう際、設計者が論理データ上に記述した信号名
を論理合成システムが変更してしまうため、実装後のデ
ィレイ値算出時には論理データに記述された信号名でパ
スを検索することができなくなってしまう。
【００３６】このため、以下のような問題が生じてい
た。
【００３７】エミュレーションシステムを用いた検証に
よって、論理不良が検出され、修正の必要が生じた場
合、簡単な修正ならば論理合成処理を経ず、直接実装シ
ステムの入力データを修正することも可能だが、信号名
が変わってしまっているため、意図する修正を行なうこ
とが非常に困難になり、論理データを修正して論理合成
処理を再度実行せざるを得ない。
【００３８】一般に論理合成処理は長時間の計算を要す
るため、検証作業をその間、中断せねばならない。
【００３９】また、検証上一時的にある信号の論理値を
固定する必要が生じた場合も同様である。
【００４０】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、論理エ
ミュレーションシステムにおけるプログラマブルデバイ
スのプログラムデータ生成方法およびプログラマブルデ
バイスのプログラムデータ生成装置において、実際のＬ
ＳＩのフロアプラン情報に基づいて、ＬＳＩの論理を少
なくも１個のプログラマブルデバイスに割り当てること
により、論理エミュレーション時の速度を向上させ、か
つ、プログラマブルデバイスのプログラムデータのデー
タ作成およびデータ修正を効率良く行える技術を提供す
ることにある。
【００４１】また、本発明の他の目的は、論理エミュレ
ーションシステムにおけるプログラマブルデバイスのプ
ログラムデータ生成方法およびプログラマブルデバイス
のプログラムデータ生成装置において、ＬＳＩの設計デ
ータ内で定義された信号名と、それをプログラマブルデ
バイス上に割り当てた際の信号名とを対応させることに
より、プログラマブルデバイスのプログラムデータのデ
ータ作成およびデータ修正を効率良く行える技術を提供
することにある。
【００４２】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【００４３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００４４】（１）ＬＳＩの論理回路を定義する論理デ
ータを最適化してプログラマブルデバイスのプログラム
データを生成し、前記プログラムデータに基づいて論理
回路をプログラマブルデバイスに展開し、前記プログラ
マブルデバイスを用いて前記論理回路の性能・動作等を
検証する論理エミュレーションシステムにおけるプログ
ラマブルデバイスのプログラムデータ生成方法におい
て、前記論理回路をターゲットとするＬＳＩに実装する
ためのフロアプラン情報に基づき前記フロアプランと類
似の配置に、前記論理回路の論理データを複数の単位ブ
ロックに分割して、少なくとも１個のプログラマブルデ
バイスに自動的に割り当てることを特徴とする。
【００４５】（２）前記（１）の手段において、前記プ
ログラマブルデバイスへ割り当てられた論理データを最
適化して、前記プログラマブルデバイスに論理回路を展
開するためのプログラムデータを自動的に生成すること
を特徴とする。
【００４６】（３）前記（１）または（２）の手段にお
いて、前記プログラムデータ内で使用される信号名と、
前記論理回路を定義する論理データ内で使用される信号
名とを対応付ける信号名対応情報を格納しておき、前記
論理回路を定義する論理データ内で定義された任意の信
号名とその論理値を指定することにより、前記信号名対
応情報に基づいて、対応するプログラマブルデバイスの
信号を検索し、前記プログラマブルデバイス内で前記信
号を電源またはグランドに接続して前記信号の論理値を
固定するように前記プログラムデータを変更することを
特徴とする。
【００４７】（４）前記（１）または（２）の手段にお
いて、前記プログラムデータ内で使用される信号名と、
前記論理回路を定義する論理データ内で使用される信号
名とを対応付ける信号名対応情報を格納しておき、前記
プログラマブルデバイス上の各信号の遅延時間を計算
し、前記信号名対応情報に基づいて、前記計算された遅
延時間を前記論理回路を定義する論理データ内で使用さ
れる信号名と対応づけて表示することを特徴とする。
【００４８】（５）ＬＳＩの論理回路の論理データを最
適化してプログラマブルデバイスのプログラムデータを
生成し、前記プログラムデータに基づいて論理回路をプ
ログラマブルデバイスに展開し、前記プログラマブルデ
バイスを用いて前記論理回路の特性・動作等を検証する
論理エミュレーションシステムにおけるプログラマブル
デバイスのプログラムデータ生成装置において、前記論
理回路をターゲットとするＬＳＩに実装するためのフロ
アプラン情報を入力するフロアプラン情報入力手段と、
前記フロアプラン情報に基づき前記フロアプランと類似
の配置に、前記論理回路の論理データを複数の単位ブロ
ックに分割して、少なくとも１個のプログラマブルデバ
イスに自動的に割り当てる分割割当手段とを具備すこと
を特徴とする。
【００４９】（６）前記（５）の手段において、前記プ
ログラマブルデバイスへ割り当てられた論理データを最
適化する最適化手段と、前記プログラマブルデバイスに
論理回路を展開するためのプログラムデータを自動的に
生成するプログラムデータ生成手段とを具備することを
特徴とする。
【００５０】（７）前記（５）または（６）の手段にお
いて、前記論理データが複数の論理ブロックからなる論
理データであり、また、前記プログラマブルデバイスが
プリント配線基板上に格子状に配置される複数個のプロ
グラマブルデバイスであり、さらに、前記プログラマブ
ルデバイスの性能情報を入力手段する手段を具備し、前
記分割割当手段が、前記フロアプラン情報における各論
理ブロックの実装位置情報と、前記プログラマブルデバ
イスの性能情報とに基づいて、前記複数の論理ブロック
毎に割り当て可能な少なくとも１つのプログラマブルデ
バイスを選択し、前記選択されたプログラマブルデバイ
スに、前記複数の論理ブロックをそのまま、あるいは、
単位ブロックに分割して自動的に割り当てることを特徴
とする。
【００５１】（８）前記（５）ないし（７）の手段にお
いて、前記論理回路の論理データが割り当て可能なプロ
グラマブルデバイスの種類をすべて表示する適用可能デ
バイス表示手段を有することを特徴とする。
【００５２】（９）前記（５）ないし（８）の手段にお
いて、前記プログラムデータ内で使用される信号名と、
前記論理回路を定義する論理データ内で使用される信号
名とを対応付ける信号名対応情報を格納する信号名対応
情報格納手段と、前記論理回路を定義する論理データ内
で定義された任意の信号名とその論理値を指定すること
により、前記信号名対応情報格納手段に格納されている
信号名対応情報に基づいて、対応するプログラマブルデ
バイスの信号を検索し、前記プログラマブルデバイス内
で前記信号を電源またはグランドに接続して前記信号の
論理値を固定するように前記プログラムデータを変更す
るプログラムデータ変更手段とを具備することを特徴と
する。
【００５３】（１０）前記（５）ないし（８）の手段に
おいて、前記プログラムデータ内で使用される信号名
と、前記論理回路を定義する論理データ内で使用される
信号名とを対応付ける信号名対応情報を格納する信号名
対応情報手段と、前記プログラマブルデバイス上の各信
号の遅延時間を計算する遅延時間計算手段と、前記信号
名対応情報格納手段に格納されている信号名対応情報に
基づいて、前記遅延時間計算手段により計算された遅延
時間を前記論理回路を定義する論理データ内で使用され
る信号名と対応づけて表示する遅延時間表示手段とを具
備することを特徴とする。
【００５４】
【作用】前記（１）、（２）、（５）ないし（８）の手
段によれば、ＬＳＩの論理回路をターゲットとするＬＳ
Ｉに実装するためのフロアプラン情報に基づいて、前記
論理回路を少なくとも１個のプログラマブルデバイス
に、フロアプランと類似の配置に自動的に論理を分割し
て割り当て、さらに、論理回路をプログラマブルデバイ
ス内にフロアプランと類似の配置に自動的に実装するプ
ログラマブルデバイスのプログラムデータを自動的に生
成する。
【００５５】ここで、比較的大規模なＬＳＩの検証向け
に、エミュレーション用ボード上に格子状に配置した数
個から数十個のプログラムデバイスに、ＬＳＩの論理回
路を割り当てる場合には、ＬＳＩ向けフロアプラン情報
を入力してその配置案と類似の配置になるよう、各プロ
グラムデバイスに論理を分割して割り当て各プログラム
デバイス内の配置配線を行う。
【００５６】また、プログラムデバイス１個にＬＳＩの
論理回路を割り当てる場合には、ＬＳＩ向けフロアプラ
ンをそのままプログラムデバイスのフロアプランとし、
それをもとにデバイス内の配置配線を行う。
【００５７】最終ターゲットとするＬＳＩ向けに作成さ
れたフロアプラン情報は、デバイス上での論理動作性能
を最大限を引き出すために作られている。
【００５８】このデータを基にＦＰＧＡへの論理分割や
配置配線を行えば、ＦＰＧＡ向けに再度フロアプランを
実施せずとも、その動作速度を上げることが容易に可能
となる。
【００５９】前記（３）、（４）、（９）、（１０）の
手段によれば、プログラマブルデバイスに論理回路を展
開するためのプログラムデータ内で使用される信号名
と、ＬＳＩの論理回路を定義する論理データ内で使用さ
れる信号名とを対応付ける信号名対応情報を格納する信
号名対応情報格納手段を備える。
【００６０】これにより、ユーザがプログラムデバイス
の配置配線処理後、あるいは、そのデータを実際に利用
して一旦検証を行った後、論理データ上のある信号に対
し論理値の固定を指示した場合、信号名対応情報をもと
にプログラムデバイス上の信号名を検索し、その信号が
グランドや電源に接続されるようプログラムデバイスの
プログラムデータを変更することが可能となる。
【００６１】また、同様に、ディレイ値を算出したプロ
グラムデバイス上のパスについて、信号名対応情報をも
とに対応する前記設計データ上の信号を検索し、両者を
対応付けて表示する、あるいは、ユーザの指定した前記
設計データ上の信号名に対し、それに対応するプログラ
ムデバイス上の信号を、信号名対応情報をもとに検索
し、その信号についてのディレイ値を算出して表示する
ことが可能となる。
【００６２】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
【００６３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００６４】図１は、本発明の一実施例である論理エミ
ュレーションシステムの概略構成を示すブロック図であ
る。
【００６５】図１において、３０１は入出力装置、３０
２は論理データ、３０３はフロアプランデータ、３０４
はプログラマブルデバイスデータ、３０５は適用可能デ
バイスリスト、３０６は信号名対応テーブル、３０７は
遅延時間リスト、３０８はデバイス間ネットリスト、３
０９は配置配線データ、３１０は自動配置配線処理手
段、３１１はデバイス適用可否判定処理手段、３１２は
入出力制御手段、３１３は論理合成処理手段、３１４は
配置配線処理手段、３１５は信号名変換処理手段、３１
６は遅延時間計算手段、３１７はプログラマブルデバイ
ス書き込み器、３１８はエミュレーションボードであ
る。
【００６６】本実施例のエミュレーションシステムは、
ワークステションまたはパーソナルコンピュータ上で動
作するシステムであり、ユーザは、入出力装置３０１か
ら当該システムを制御する。
【００６７】本実施例のエミュレーションシステムの中
核をなす自動配置配線処理手段３１０は、デバイス適用
可否判定処理手段３１１、入出力制御手段３１２、論理
合成処理手段３１３、配置配線処理手段３１４、信号名
変換処理手段３１５、および、遅延時間計算手段３１６
で構成される。
【００６８】ここで、自動配置配線処理手段３１０、デ
バイス適用可否判定処理手段３１１、入出力制御手段３
１２、論理合成処理手段３１３、配置配線処理手段３１
４、信号名変換処理手段３１５、および、遅延時間計算
手段３１６は、ワークステションまたはパーソナルコン
ピュータ上で動作するソフトウェアにより実現される機
能手段である。
【００６９】入出力制御手段３１２は、各データの入出
力を制御する。
【００７０】デバイス適用可否判定処理手段３１１は、
論理データ３０２と、フロアプランデータ３０３と、プ
ログラムデバイスデータ３０４とに基づいて、論理の割
り当て可能なデバイスを探しだし、それに対応して論理
の分割を行う。
【００７１】その結果は、ユーザが確認できるよう、適
用可能デバイスリスト３０５に出力される。
【００７２】論理合成処理手段３１３は、デバイス適用
可否判定処理手段３１１に基づいて分割された論理の最
適化、および、プログラムデバイス向けに論理のマッピ
ングを行う。
【００７３】配置配線処理手段３１４は、論理合成処理
手段３１３の結果に基づいて個々のプログラムデバイス
の配置配線を行い、その結果をデバイス間ネットリスト
３０８と配置配線データ３０９に出力する。
【００７４】信号名変換処理手段３１５は、論理合成処
理手段３１３と配置配線処理手段３１４とで変換された
信号の情報を信号名対応テーブル３０６に記憶する。
【００７５】また、それを参照して論理データ３０２上
の信号名と対応する変換後の信号名を検索する、あるい
はその逆の処理を行う。
【００７６】遅延時間計算手段３１６は、配置配線処理
手段３１３の配置配線結果に対し遅延時間の計算を行
い、結果を遅延時間リスト３０７に出力する。
【００７７】プログラマブルデバイス書き込み器３１７
は、デバイス間ネットリスト３０８、および、配置配線
データ３０９を実際のプログラマブルデバイス、例え
ば、ＦＰＧＡ等に書き込む。
【００７８】図２は、図１に示す論理データ３０２の記
述例の一例を示す図であり、また、図３は、図１に示す
論理データ３０２の構成を示す図である。
【００７９】図２に示す例では、論理データ３０２は、
論理ブロック名５０１、入出力端子名５０２、内部ネッ
ト名５０３、および、内部論理５０４がハードウェア記
述言語で記述されている。
【００８０】なお、図３に示すように、論理データ３０
２は、階層状に構成されており、最下位層として内部論
理が記述された論理ブロック５１１があり、その上の階
層には前記論理ブロックのネット情報５１２が、最上位
層には実際のＬＳＩの入出力情報５１３が記述されてい
る。
【００８１】図４は、図１に示すフロアプランデータ３
０３の内容の一例を示す図であり、フロアプランデータ
３０３は、最終ターゲットとなるＬＳＩ向けに作成され
たフロアプランデータである。
【００８２】図４に示す例では、フロアプランデータ３
０３は、論理データ３０２の各ブロック名５２１、各ブ
ロックの入出力端子数５２２、論理規模５２３、実装位
置５２４、全ブロックの論理規模の合計５２５、およ
び、全ブロックの入出力端子数５２６の情報が格納され
ている。
【００８３】なお、エミュレーションボード３１８に搭
載されるプログラマブルデバイスの数は、対象ＬＳＩの
論理の論理規模が納まる程度（見積もり値を少し上回る
程度）のものであるとし、エミュレーションボード３１
８上の実装位置は、ターゲットとなるゲートアレイ等の
実装位置とほぼ互換であるものとする。
【００８４】また、フロアプランデータ３０３内の実装
位置５２４のＲ，Ｃは、ターゲットとなるゲートアレイ
等をＭ行×Ｎ列に分割したときの、それぞれ、行（ｒｏ
ｗ），列（ｃｏｌｕｍｎ）を示し、また、〈１−ｒ〉，
〈１−ｃ〉は、それぞれ、１行目からｒ行目、１列目か
らｃ列目を示している。
【００８５】ここで、図４に示すフロアプランデータ３
０３では、ＭおよびＮが１２の場合を示しており、例え
ば、ブロック名Ｂ１の実装位置におけるＲ〈１−８〉，
Ｃ〈１−２〉は、ターゲットとなるゲートアレイ等を１
２行×１２列に分割したときに、ブロック名Ｂ１が、行
方向が１行目から８行目の位置、列方向が１列目から２
列目の位置に実装されることを示している。
【００８６】また、フロアプランデータ３０３内の実装
位置５２４のＲ〈１−ｒ〉，Ｃ〈１−ｃ〉は、エミュレ
ーションボード３１８上のプログラマブルデバイスの実
装位置も表している。
【００８７】なお、Ｍの値は、エミュレーションボード
３１８上に各プログラマブルデバイスを最大数搭載した
ときの縦の数（プログラマブルデバイス種がＰＤ１のと
き６、ＰＤ２のとき５）の最小公倍数となる値とする。
【００８８】同じく、Ｎの値は、エミュレーションボー
ド３１８上に各プログラマブルデバイスを最大数搭載し
たときの横の数の最小公倍数となる値とする。
【００８９】これにより、プログラマブルデバイス種毎
に、フロアプランデータ３０３内の実装位置５２４の情
報変更する必要がなくなる。
【００９０】図５は、図１に示すプログラマブルデバイ
スデータ３０４の内容の一例を示す図である。
【００９１】図５に示す例では、プログラマブルデバイ
スデータ３０４は、論理データ３０２を実装する候補と
なる各プログラマブルデバイスの名称５３１、および、
各プログラマブルデバイスで使用可能な入出力端子数５
３２、論理規模５３３、および、エミュレーションボー
ド３１８に搭載可能な数５３２の情報が格納されてい
る。
【００９２】図６は、本実施例のエミュレーションシス
テムによって作成される適用可能デバイスリスト３０５
の内容の一例を示す図である。
【００９３】適用可能デバイスリスト３０５は、本実施
例のエミュレーションシステムが適用可能と判定したプ
ログラムデバイスの一覧を出力したものである。
【００９４】図６に示す例では、適用可能デバイスリス
ト３０５は、割り当て可能と判定した全てのプログラマ
ブルデバイスの種類５４１、各プログラマブルデバイス
の使用数５４２、搭載デバイス名５４３、内部セルの使
用率５４５、および、使用する入出力端子数５４５が記
載されている。
【００９５】図７は、本実施例のエミュレーションシス
テムによって作成される信号名対応テーブル３０６の内
容の一例を示す図である。
【００９６】図７に示す例では、信号名対応テーブル３
０６は、論理データ３０２の各ブロック名５５１と、そ
の中で定義された信号名５５２と、論理合成時の最適化
や配置配線時に変換された後の信号名５５３を格納して
いる。
【００９７】図８は、本実施例のエミュレーションシス
テムによって作成される遅延時間リスト３０７の内容の
一例を示す図である。
【００９８】図８に示す例では、遅延時間リスト３０７
は、論理データ内３０２で定義された信号名５６１、そ
の信号の配線経路５６２、および、本実施例のエミュレ
ーションシステムによって算出されたそのディレイ値５
４３が記載されている。
【００９９】図９は、本実施例のエミュレーションシス
テムによって作成されるデバイス間ネットリスト３０８
の内容の一例を示す図である。
【０１００】図９に示す例では、デバイス間ネットリス
ト３０８は、デバイス間を接続するネット名５６１、お
よび、その接続しているデバイス名（５６１，５６１）
が記載されている。
【０１０１】図１０は、本実施例のエミュレーションシ
ステムによって作成される配置配線データ３０９の内容
の一例を示す図である。
【０１０２】図１０に示す例では、配置配線データ３０
９は、プログラマブルデバイス上の実装単位であるゲー
ト名５９１、および、そのゲートに接続している入出力
端子名５９２とその配線経路５９３が格納されている。
【０１０３】本実施例のエミュレーションシステムで
は、エミュレーションボード３１８上に同一種類のプロ
グラムデバイスが格子状に配置される。
【０１０４】なお、エミュレーションボード３１８上に
搭載されるプログラマブルデバイスの入出力端子数の相
違により、プログラマブルデバイス間で必要な配線リソ
ースは異なるが、使用するエミュレーションボード３１
８は、プログラマブルデバイスデータ３０４内のすべて
のデバイス種にピン互換であり、その配線リソースは十
分供給されるものとする。
【０１０５】図１２は、自動配置配線処理手段３１０の
処理手順を示すフローチャートである。
【０１０６】次に、自動配置配線処理手段３１０内の処
理手順について、図１１のフロアプラン１３０１、割り
当て後のブロック構成図１３０２、および、図１２に示
すフローチャートを用いて説明する。
【０１０７】先ず、入出力装置３０１からのユーザ指示
により、対象ＬＳＩの論理回路の論理データ３０２を入
力し、入出力制御手段３１２により、論理データ３０２
の各情報をデバイス適用可否判定処理手段３１１へ送る
（ステップ１４０１）。
【０１０８】次に、フロアプランデータ３０３を同様に
入力し、入出力制御手段３１２により入力した情報をデ
バイス適用可否判定処理手段３１１へ送る（ステップ１
４０２）。
【０１０９】図１１に示す１３０１は、フロアプランデ
ータ３０３に記述されたＬＳＩ向けフロアプランを図示
したものである。
【０１１０】なお、図１１上のＢ１〜Ｂ７は、特定の領
域内に納めるべき論理の固まりを示している。
【０１１１】さらに、論理データ３０２を割り当てるた
めのプログラマブルデバイスデータ３０４を同様に入力
し、入出力制御手段３１２により、プログラマブルデバ
イスデータ３０４をデバイス適用可否判定処理手段３１
１へ送る（ステップ１４０３）。
【０１１２】前記３つの入力データを基に、デバイス適
用可否判定処理手段３１１は、適用可能なプログラマブ
ルデバイスを判定する（ステップ１４０４）。
【０１１３】もし、適用可能なプログラマブルデバイス
が存在すれば（ステップ１４０５）、適用可能デバイス
リストを、入出力制御手段３１２を介して出力する（ス
テップ１４０６）。
【０１１４】また、どのプログラマブルデバイスにも納
まらなかった場合は、エラーメッセージを出力（ステッ
プ１４０７）し、当処理を終了する。
【０１１５】適用可能なデバイスが存在した場合、入出
力制御手段３１２は、ステップ１４０５の結果を論理合
成処理手段３１３に送り、論理合成を実施する（ステッ
プ１４０８）。
【０１１６】信号名変換手段３１５は、論理合成時の最
適化時に、変換された信号、および、削除された信号に
ついて、論理データ３０２内で定義された信号と対応可
能な信号名対応テーブル３０６を生成する（ステップ１
４０９）。
【０１１７】前記論理合成処理手段３１３の論理合成処
理が終了すると、配置配線処理手段３１４は論理合成結
果を用いて、プログラマブルデバイス毎に配置配線を実
施し（ステップ１４１０）、プログラマブルデバイス毎
の配置配線データ３０９、および、デバイス間ネットリ
スト３０８を生成し、入出力制御手段３１２を介して出
力する（ステップ１４１１）。
【０１１８】このデータをプログラマブルデバイス書き
込み器３１７によって、実際のプログラマブルデバイス
にプログラムすると、エミュレーションが実行できるよ
うになる。
【０１１９】図１３は、前記図１２に示すステップ１４
０４におけるデバイス適用可否判定処理手順を示すフロ
ーチャートである。
【０１２０】次に、図１３のフローチャートを用いて、
前記図１２に示すステップ１４０４の判定方法について
詳細に説明する。
【０１２１】先ず、プログラマブルデバイスデータ３０
４の中から、未チェックのプログラマブルデバイス一種
に着目し（ステップ１５０１、１５０２）、エミュレー
ションボード３１８に搭載可能な最大数を用いた場合、
ＬＳＩの論理回路１３０１全体の論理規模、および、入
出力端子数が上記のデバイスに納まるかどうかを判定す
る（ステップ１５０３）。
【０１２２】もし最大数で納まらなければ、ステップ１
５０１に戻り、次のプログラマブルデバイスについて処
理する。
【０１２３】図４、図５の例では、プログラムデバイス
ＰＤ１が最大搭載可能論理規模が３６Ｋゲートであるた
め、論理データ３０２の論理規模３５．５Ｋゲートを納
めることができる。
【０１２４】最大数で納まれば、次にエミュレーション
ボード３１８上に搭載される各プログラムデバイスへの
論理割り当てを行う。
【０１２５】フロアプランデータ１３０１内のＢ１を割
り当てるために、Ｂ１の位置とエミュレーションボード
３１８上で対応する位置にある未割り当てのプログラマ
ブルデバイスを探す（ステップ１５０４、１５０５、１
５０６）。
【０１２６】Ｂ１の位置とエミュレーションボード３１
８上で対応する位置にあるプログラマブルデバイスを特
定するためには、前記図４に示すフロアプランデータ３
０３内の実装位置５２４の情報を使用する。
【０１２７】即ち、ターゲットとなるゲートアレイ等を
Ｍ行×Ｎ列に分割するＭおよびＮの値を、エミュレーシ
ョンボード３１８上にｍ行×ｎ列に搭載されるプログラ
マブルデバイスのｍおよびｎの値で除算（Ｍ÷ｍ、Ｎ÷
ｎ）し、その結果の値でｒおよびｃを除算（ｒ×ｍ÷
Ｍ、ｃ×ｎ÷Ｎ）すればよい。
【０１２８】仮に、エミュレーションボード３１８上に
搭載されるプログラマブルデバイス種がＰＤ１であると
すると、その最大搭載可能数は３６であり、プログラマ
ブルデバイスＰＤ１は、エミュレーションボード３１８
上に６行×６列に搭載される。
【０１２９】このとき、ｍおよびｎの値は６となり、ま
た、図４に示す例では、ＭおよびＮの値は１２であるの
で、１２÷６＝２となり、この値でｒおよびｃを除算す
ることにより、例えば、Ｂ１のＲ〈１−８〉，Ｃ〈１−
２〉は、Ｒ〈１−４〉，Ｃ〈１−１〉となり、Ｂ１は、
エミュレーションボード３１８上で、行方向が１番目か
ら４番目、列方向が１番目の位置のプログラマブルデバ
イスに対応することになる。
【０１３０】図１１に示す１３０２の例では、ＰＤ１１
１がそれの１つに相当する。
【０１３１】対応する位置に、未割り当てのプログラマ
ブルデバイスが存在すれば（ステップ１５０７）、Ｂ１
の論理がそのプログラマブルデバイスに納まるかどうか
を、入出力端子数５３２、論理規模５３３に基づいて判
定する（ステップ１５０８）。
【０１３２】ステップ１５０８において、Ｂ１の論理が
そのプログラマブルデバイスに納まれば（ステップ１５
０９）、ステップ１５０４に戻り、次のＢ２について同
様に判定していく。
【０１３３】ステップ１５０８において、Ｂ１の論理が
そのプログラマブルデバイスに納まらなかった場合、ま
たは、対応する位置のプログラマブルデバイスに既に論
理が割り当てられていた場合には、そのプログラマブル
デバイスの近辺のプログラマブルデバイスに着目し（ス
テップ１５１０、１５１１）、そのプログラマブルデバ
イスにＢ１の論理が納まるかを判定する。
【０１３４】図１１の１３０２の例では、近辺のプログ
ラマブルデバイスは、ＰＤ１１２〜ＰＤ１１４である。
【０１３５】ステップ１５１０、１５１１において、Ｂ
１の論理がそのプログラマブルデバイスの近辺のプログ
ラマブルデバイスに納まれば、ステップ１５０４に戻
り、次のブロックＢ２について同様に判定する。
【０１３６】ステップ１５１０、１５１１において、Ｂ
１の論理がそのプログラマブルデバイスの近辺のプログ
ラマブルデバイスに納まらなければ、次に、配置的に近
い隣接するプログラムデバイス上に空きスペースがある
かチェックし（ステップ１５１２、１５１３）、その中
で論理規模、入出力端子数に余裕があるものに、該当す
るブロックを割り当てられるかを判定する（ステップ１
５１４）。
【０１３７】図１１の例では、ＰＤ１２１に着目し、Ｐ
Ｄ１１１〜ＰＤ１１４、および、ＰＤ１２１の空きスペ
ースにＢ１が納まるかどうかを判定する。
【０１３８】ステップ１５１４において、Ｂ１の論理が
配置的に近い隣接するプログラムデバイス上に空きスペ
ースに納まれば、次のＢ２について、同様に判定する。
【０１３９】この処理を、Ｂ３〜Ｂ７についても同様に
繰り返す。
【０１４０】割り当てられるプログラムデバイスが存在
しなければ、そのデバイスに関する適用判定処理を終了
し、次の種類のプログラマブルデバイスについて同様に
処理を行う（ステップ１５０１）。
【０１４１】以上の処理において、１３０１のすべての
ブロックが納まれば、次に、割り当て可能なプログラマ
ブルデバイスがあるかどうか、同様にして判定していく
（ステップ１５０１）。
【０１４２】すべての種類のプログラムデバイスについ
て処理が終了すると、各適用可能なプログラマブルデバ
イスで、論理データ３０２を実際に割り当てたデバイス
数を算出し、適用可能なデバイスリスト３０５にて表示
する。
【０１４３】以上の処理によって、検証対象となるＬＳ
Ｉの論理回路を複数のプログラムデバイスを搭載したエ
ミュレーションボード３１８上に展開できる。
【０１４４】この処理の中で、プログラムデバイスへの
論理の分割割り当てがターゲットＬＳＩ向けのフロアプ
ランを活かして行われるので、人手で論理を分割する必
要がなく、ランダムに分割を行った場合に比べ、高速な
エミュレーションボード３１８の論理動作を実現でき
る。
【０１４５】また、すべての種類のプログラムデバイス
について、適用可能なデバイスリスト３０５を出力する
ようにしたので、プログラムデバイスの動作速度等を考
慮して、検証対象となるＬＳＩの論理回路に最適なプロ
グラムデバイスを選択することが可能となる。
【０１４６】図１４は、図１に示す配置配線処理部３１
４による配置配線結果に対し、遅延期間を計算する処理
手順を示すフローチャートである。
【０１４７】次に、図１４のフローチャートを用いて、
前記配置配線結果に対し、遅延期間を計算する処理手順
について説明する。
【０１４８】先ず、入出力装置３０１を用いて、該当す
る信号名を指定すると（ステップ１６０１）、入出力制
御手段３１２は、その指定した信号を信号名変換処理手
段３１５に指示する。
【０１４９】信号名変換処理手段３１５は、信号名対応
テーブル３０６を基に対応する信号名、および、その配
線経路を検索（ステップ１６０２）する。
【０１５０】入出力制御手段３１２は、その検索結果を
遅延時間計算手段３１６へ送り、遅延時間計算手段３１
６で、その配線経路での遅延時間を算出（ステップ１６
０３）し、その結果を入出力制御手段３１２を介して表
示する（ステップ１６０４）。
【０１５１】なお、同様の方法により、特定の信号だけ
でなく、ユーザの指定した値以上の遅延時間を持つプロ
グラマブルデバイス上の配線経路を論理データ３０２上
に対応させて、すべて表示することもできる。
【０１５２】図１５は、論理データ３０２上の特定の信
号に対して信号値を固定して論理エミュレーションを実
施するための処理手順を示すフローチャートである。
【０１５３】次に、図１５のフローチャートを用いて、
論理データ３０２上の特定の信号に対して信号値を固定
して論理エミュレーションを実施する場合の処理手順に
ついて説明する。
【０１５４】先ず、入出力装置３０１から、該当する信
号名を指定すると（ステップ１７０１）、入出力制御手
段３１２は、その指定された信号を信号名変換処理手段
３１５に指示する。
【０１５５】信号名変換処理手段３１５は、信号名対応
テーブル３０６を基に、対応する信号名を検索し（ステ
ップ１７０２）、入出力制御手段３１２は、その検索結
果を配置配線処理手段３１４へ送る。
【０１５６】配置配線処理手段３１４は、指定された信
号を電源またはグランドに接続し（ステップ１７０
３）、配置配線データ３０９を修正する（ステップ１７
０４）。
【０１５７】前記２つの処理では、ユーザが論理データ
３０２上の信号名を指示するだけで、それに対応するプ
ログラムデバイス上の信号が自動的に探し出され、遅延
時間の計算やプログラムデータの修正が行われるので、
エミュレーションに付随する作業を効率良く行うことが
できる。
【０１５８】なお、上記実施例では、割り当て先のプロ
グラマブルデバイスが複数あり、各プログラマブルデバ
イスへの論理割り当てにフロアプラン情報を用いた。
【０１５９】各プログラマブルデバイスの配置配線は、
配置配線処理手段３１５で任意に行っている。
【０１６０】プログラマブルデバイスを１個だけ用いる
場合であれば、そのプログラマブルデバイス内の配置配
線に、フロアプラン情報を反映させても良い。
【０１６１】即ち、プログラマブルデバイスを構成する
各実装モジュールの配置をフロアプランの配置案に基づ
いて行えば良い。
【０１６２】この場合の処理手順は、前記図１３に示す
フローチャートにおいて、「プログラマブルデバイス」
に代えて、「プログラマブルデバイスのプログラマブル
素子」に置き換えればよい。
【０１６３】この方法によれば、最終ターゲットとなる
ＬＳＩのフロアプランをそのままプログラマブルデバイ
スに利用でき、プログラムデバイス用に再度フロアプラ
ンを実施しなくても、高速なエミュレーションを実現す
ることができる。
【０１６４】また、前記の信号名対応テーブル３０６を
使って、特定の信号値の固定や遅延時間を算出する方法
について説明したが、前記算出結果を基に、特定のクリ
ティカルな配線経路を指定することにより、その配線経
路を優先配線することも可能である。
【０１６５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【０１６６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【０１６７】（１）本発明によれば、ＬＳＩの論理回路
を１つ、または、２つ以上のプログラマブルデバイスに
割当てる際に、ターゲットとするＬＳＩのフロアプラン
情報に基づいて論理回路を自動的に分割し、さらに、プ
ログラムデバイスの配置配線を行うことができるので、
論理エミュレーション時のプログラムデバイスの動作速
度向上とデータ作成効率の向上が実現できる。
【０１６８】（２）本発明によれば、ＬＳＩの論理回路
の論理データ内で定義された信号名とそれに対応するプ
ログラマブルデバイスの信号名とを対応させて、遅延時
間の計算と結果出力、プログラムデータの変更を行うの
で、ユーザが人手で上記両信号名間の対応を調べる必要
がなく、プログラムデバイスの速度改善作業や論理エミ
ュレーション時の不良対策を迅速に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例である論理エミュレーション
システムの概略構成を示すブロック図である。
【図２】図１に示す論理データの記述例の一例を示す図
である。
【図３】図１に示す論理データの構成を示す図である。
【図４】図１に示すフロアプランデータの内容の一例を
示す図である。
【図５】図１に示すプログラマブルデバイスデータの内
容の一例を示す図である。
【図６】本実施例のエミュレーションシステムによって
作成される適用可能デバイスリストの内容の一例を示す
図である。
【図７】本実施例のエミュレーションシステムによって
作成される信号名対応テーブルの内容の一例を示す図で
ある。
【図８】本実施例のエミュレーションシステムによって
作成される遅延時間リストの内容の一例を示す図であ
る。
【図９】本実施例のエミュレーションシステムによって
作成されるデバイス間ネットリストの内容の一例を示す
図である。
【図１０】本実施例のエミュレーションシステムによっ
て作成される配置配線データの内容の一例を示す図であ
る。
【図１１】図１に示すフロアプランデータに記述された
ＬＳＩ向けフロアプラン、および、自動配置配線処理手
段による割り当て後のブロック構成図を示す図である。
【図１２】図１に示す自動配置配線処理手段３１０の処
理手順を示すフローチャートである。
【図１３】前記図１２に示すステップ１４０４における
デバイス適用可否判定処理手順を示すフローチャートで
ある。
【図１４】図１に示す配置配線処理部による配置配線結
果に対し、遅延期間を計算する処理手順を示すフローチ
ャートである。
【図１５】論理データ上の特定の信号に対して信号値を
固定して論理エミュレーションを実施するための処理手
順を示すフローチャートである。
【図１６】従来の論理エミュレーションシステムのハー
ドウェア構成の１例を示す図である。
【図１７】従来の論理エミュレーションシステムにおけ
るエミュレーションの処理手順を示すフローチャートで
ある。
【符号の説明】
１０１…論理データ、１０２…ワークステーションある
いはパーソナルコンピュータ、１０３，３１７…プログ
ラマブルデバイス書き込み器、１０４…フィールド・プ
ログラマブル・ゲートアレイ（ＦＰＧＡ）、１０５，３
１８…エミュレーション用ボード、１０６…基板、３０
１…入出力装置、３０２…論理データ、３０３…フロア
プランデータ、３０４…プログラマブルデバイスデー
タ、３０５…適用可能デバイスリスト、３０６…信号名
対応テーブル、３０７…遅延時間リスト、３０８…デバ
イス間ネットリスト、３０９…配置配線データ、３１０
…自動配置配線処理手段、３１１…デバイス適用可否判
定処理手段、３１２…入出力制御手段、３１３…論理合
成処理手段、３１４…配置配線処理手段、３１５…信号
名変換処理手段、３１６…遅延時間計算手段、１３０１
…フロアプラン、１３０２…割り当て後のブロック構成
図。
フロントページの続き (72)発明者 小熊 敏雄 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (72)発明者 森本 和伸 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (72)発明者 藤井 基継 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (56)参考文献 特開 平２−245831（ＪＰ，Ａ) 特表 平４−502985（ＪＰ，Ａ) 特表 平８−507628（ＪＰ，Ａ) 米国特許5911061（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H03K 19/173 101 H03K 19/177 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＬＳＩの論理回路を定義する論理データ
    を最適化してプログラマブルデバイスのプログラムデー
    タを生成し、前記プログラムデータに基づいて論理回路
    をプログラマブルデバイスに展開し、前記プログラマブ
    ルデバイスを用いて前記論理回路の性能・動作等を検証
    する論理エミュレーションシステムにおけるプログラマ
    ブルデバイスのプログラムデータ生成方法において、前
    記論理回路をターゲットとするＬＳＩに実装するための
    フロアプラン情報に基づき前記フロアプランと類似の配
    置に、前記論理回路の論理データを複数の単位ブロック
    に分割して、少なくとも１個のプログラマブルデバイス
    に自動的に割り当てることを特徴とするプログラマブル
    デバイスのプログラムデータ生成方法。
  2. 【請求項２】 前記プログラマブルデバイスへ割り当て
    られた論理データを最適化して、前記プログラマブルデ
    バイスに論理回路を展開するためのプログラムデータを
    自動的に生成することを特徴とする請求項１に記載され
    たプログラマブルデバイスのプログラムデータ生成方
    法。
  3. 【請求項３】 前記プログラムデータ内で使用される信
    号名と、前記論理回路を定義する論理データ内で使用さ
    れる信号名とを対応付ける信号名対応情報を格納してお
    き、前記論理回路を定義する論理データ内で定義された
    任意の信号名とその論理値を指定することにより、前記
    信号名対応情報に基づいて、対応するプログラマブルデ
    バイスの信号を検索し、前記プログラマブルデバイス内
    で前記信号を電源またはグランドに接続して前記信号の
    論理値を固定するように前記プログラムデータを変更す
    ることを特徴とする請求項１または請求項２に記載され
    たプログラマブルデバイスのプログラムデータ生成方
    法。
  4. 【請求項４】 前記プログラムデータ内で使用される信
    号名と、前記論理回路を定義する論理データ内で使用さ
    れる信号名とを対応付ける信号名対応情報を格納してお
    き、前記プログラマブルデバイス上の各信号の遅延時間
    を計算し、前記信号名対応情報に基づいて、前記計算さ
    れた遅延時間を前記論理回路を定義する論理データ内で
    使用される信号名と対応づけて表示することを特徴とす
    る請求項１または請求項２に記載されたプログラマブル
    デバイスのプログラムデータ生成方法。
  5. 【請求項５】 ＬＳＩの論理回路の論理データを最適化
    してプログラマブルデバイスのプログラムデータを生成
    し、前記プログラムデータに基づいて論理回路をプログ
    ラマブルデバイスに展開し、前記プログラマブルデバイ
    スを用いて前記論理回路の特性・動作等を検証する論理
    エミュレーションシステムにおけるプログラマブルデバ
    イスのプログラムデータ生成装置において、前記論理回
    路をターゲットとするＬＳＩに実装するためのフロアプ
    ラン情報を入力するフロアプラン情報入力手段と、前記
    フロアプラン情報に基づき前記フロアプランと類似の配
    置に、前記論理回路の論理データを複数の単位ブロック
    に分割して、少なくとも１個のプログラマブルデバイス
    に自動的に割り当てる分割割当手段とを具備すことを特
    徴とするプログラマブルデバイスのプログラムデータ生
    成装置。
  6. 【請求項６】 前記プログラマブルデバイスへ割り当て
    られた論理データを最適化する最適化手段と、前記プロ
    グラマブルデバイスに論理回路を展開するためのプログ
    ラムデータを自動的に生成するプログラムデータ生成手
    段とを具備することを特徴とする請求項５に記載された
    プログラマブルデバイスのプログラムデータ生成装置。
  7. 【請求項７】 前記論理データが複数の論理ブロックか
    らなる論理データであり、また、前記プログラマブルデ
    バイスがプリント配線基板上に格子状に配置される複数
    個のプログラマブルデバイスであり、さらに、前記プロ
    グラマブルデバイスの性能情報を入力手段する手段を具
    備し、前記分割割当手段が、前記フロアプラン情報にお
    ける各論理ブロックの実装位置情報と、前記プログラマ
    ブルデバイスの性能情報とに基づいて、前記複数の論理
    ブロック毎に割り当て可能な少なくとも１つのプログラ
    マブルデバイスを選択し、前記選択されたプログラマブ
    ルデバイスに、前記複数の論理ブロックをそのまま、あ
    るいは、単位ブロックに分割して自動的に割り当てるこ
    とを特徴とする請求項５または請求項６に記載されたプ
    ログラマブルデバイスのプログラムデータ生成装置。
  8. 【請求項８】 前記論理回路の論理データが割り当て可
    能なプログラマブルデバイスの種類をすべて表示する適
    用可能デバイス表示手段を有することを特徴とする請求
    項５ないし請求項７のいずれか１項に記載されたプログ
    ラマブルデバイスのプログラムデータ生成装置。
  9. 【請求項９】 前記プログラムデータ内で使用される信
    号名と、前記論理回路を定義する論理データ内で使用さ
    れる信号名とを対応付ける信号名対応情報を格納する信
    号名対応情報格納手段と、前記論理回路を定義する論理
    データ内で定義された任意の信号名とその論理値を指定
    することにより、前記信号名対応情報格納手段に格納さ
    れている信号名対応情報に基づいて、対応するプログラ
    マブルデバイスの信号を検索し、前記プログラマブルデ
    バイス内で前記信号を電源またはグランドに接続して前
    記信号の論理値を固定するように前記プログラムデータ
    を変更するプログラムデータ変更手段とを具備すること
    を特徴とする請求項５ないし請求項８のいずれか１項に
    記載されたプログラマブルデバイスのプログラムデータ
    生成装置。
  10. 【請求項１０】 前記プログラムデータ内で使用される
    信号名と、前記論理回路を定義する論理データ内で使用
    される信号名とを対応付ける信号名対応情報を格納する
    信号名対応情報手段と、前記プログラマブルデバイス上
    の各信号の遅延時間を計算する遅延時間計算手段と、前
    記信号名対応情報格納手段に格納されている信号名対応
    情報に基づいて、前記遅延時間計算手段により計算され
    た遅延時間を前記論理回路を定義する論理データ内で使
    用される信号名と対応づけて表示する遅延時間表示手段
    とを具備することを特徴とする請求項５ないし請求項８
    のいずれか１項に記載されたプログラマブルデバイスの
    プログラムデータ生成装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7311481B2 (en) 2002-05-17 2007-12-25 Kennametal Inc. Milling cutter

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6120551A (en) * 1997-09-29 2000-09-19 Xilinx, Inc. Hardwire logic device emulating an FPGA
JP2001034652A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 論理分割方法及びプログラムを格納した記録媒体及び論理分割システム
JP2003030266A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体集積回路の配線経路設定方法
US7107201B2 (en) * 2001-08-29 2006-09-12 Intel Corporation Simulating a logic design
US7197724B2 (en) * 2002-01-17 2007-03-27 Intel Corporation Modeling a logic design
US7089526B1 (en) 2003-01-14 2006-08-08 Cadence Design Systems, Inc. Maximum flow analysis for electronic circuit design
US7676781B1 (en) 2003-01-14 2010-03-09 Cadence Design Systems, Inc. Method and mechanism for implementing a minimum spanning tree
US6983440B1 (en) 2003-01-14 2006-01-03 Cadence Design Systems, Inc. Shape abstraction mechanism
US6981235B1 (en) * 2003-01-14 2005-12-27 Cadence Design Systems, Inc. Nearest neighbor mechanism
US7100128B1 (en) 2003-01-14 2006-08-29 Cadence Design Systems, Inc. Zone tree method and mechanism
US7222322B1 (en) 2003-01-14 2007-05-22 Cadence Design Systems, Inc. Method and mechanism for implementing tessellation-based routing
US7100129B1 (en) 2003-01-14 2006-08-29 Cadence Design Systems, Inc. Hierarchical gcell method and mechanism
US7096445B1 (en) 2003-01-14 2006-08-22 Cadence Design Systems, Inc. Non-orthogonal structures and space tiles for layout, placement, and routing of an integrated circuit
WO2005096500A1 (ja) * 2004-03-30 2005-10-13 Nec Corporation 回路検証装置および回路検証方法並びにそのための信号分配方法
US7178117B1 (en) * 2004-04-08 2007-02-13 Altera Corporation Apparatus and method for RTL based full chip modeling of a programmable logic device
US20060031789A1 (en) * 2004-07-22 2006-02-09 Elias Gedamu Built-in self-test emulator
US20060119382A1 (en) * 2004-12-07 2006-06-08 Shumarayev Sergey Y Apparatus and methods for adjusting performance characteristics of programmable logic devices
JP4568599B2 (ja) * 2004-12-24 2010-10-27 富士通株式会社 論理回路分割方法及び装置
US7904862B2 (en) * 2007-12-26 2011-03-08 Cadence Design Systems, Inc. Method and mechanism for performing clearance-based zoning

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5623418A (en) * 1990-04-06 1997-04-22 Lsi Logic Corporation System and method for creating and validating structural description of electronic system
JP3500633B2 (ja) * 1992-02-07 2004-02-23 セイコーエプソン株式会社 マイクロエレクトロニクス・デバイスのエミュレーション方法及びエミュレーション装置並びにシミュレーション装置
US5666289A (en) * 1992-10-07 1997-09-09 Lsi Logic Corporation Flexible design system
US5452239A (en) * 1993-01-29 1995-09-19 Quickturn Design Systems, Inc. Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system
US5513119A (en) * 1993-08-10 1996-04-30 Mitsubishi Semiconductor America, Inc. Hierarchical floorplanner for gate array design layout

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7311481B2 (en) 2002-05-17 2007-12-25 Kennametal Inc. Milling cutter

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JPH0950453A (ja) 1997-02-18

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