TW440796B - Emulation system with time-multiplexed interconnect - Google Patents

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44 07 9 6 Λ7 五、發明説明（丨 B7 經濟部中央標隼扃負工消资合作社印" 1.發明摘要 本發明一般與可確認電子電路設計的裝置有關，更明確 而T是與硬體模仿系統有關，在該系統中多重設計信號可 在可程式邏輯晶片之間的單—實際線路上傳輸。 2-發明背景 ’ 硬體模仿系統爲在製造晶片或印刷電路板之前，設計來 確認電子電路設計的裝置a這類系統典型地以可程式邏輯 晶片（邏輯晶片）輿可程式互連晶片（互連晶片）製成。此處 的晶片指的是積體電路，邏輯晶片的範例包括，可重新 編程的邏輯電路’如現場可編程序閘道陣列（，_FPGAM)，該 陣列包括非定製產品與定製產品。互連晶片的範例包括可 重新編程的FPGA，多路轉換器晶片，相交點切換晶片 等。互連晶片可以爲非定製產品或定製設計產品。 先前技藝的模仿系統一般均設計電子電路設計内的每個 仏號’均可模仿圖映至邏辑晶片内的—個或多個實際金屬 線（線路）上。必須在邏輯晶片之間傳輸的信號圖映至邏輯 晶片上的一個或多個實際針腳上，與印刷電路板上的一個 或多個實際軌，該電路板上包括邏輯與互連晶片。 先則技藝的一對—設計信號的圖映至實際針腳與轨道 上’要求模仿系統必須包括許多邏輯晶片與印刷電路板軌 道’因爲設計信號必須在邏輯晶片上傳輸。這類的安排需 要使用非常複雜昂貴的積體電路包裝，印刷電路板與電路 板接頭以建構模仿系統。這類組件的高成本，會間接地增 加硬體邏輯模仿系統的成本，成爲限制許多有能力的設計 -4- 表紙乐尺度適用中國國家標準（CNS ) AWl棉（210X297公兑 (請先閱讀背面之注意事項再垆1·本百C ) -裝·

,1T 經濟部中央標4,·局Μ工消费合作社印製 440796 五、發明説明（2 ) 師之因素’使他們無法自硬體模仿系統獲利。 更甚者，積體電路製造科技可以使用尺寸上持績變小的 裝置。因此，邏輯晶片的邏輯密度（如在此可以實施的遙 輯閘道數）已大量地增加。可以用單一邏輯晶片來實施或 模仿的邏輯及閘數增加，但仍趕不上用於輸出端、輸入 端、時脈與晶片套件的針腳的增加數量（如導線）。積體電 路上的針腳數受現有晶片視野計限制。更甚者，線路結合 組裝設備使用來連接積體電，小方塊的結合墊與套件之針 脚的能力亦已逐漸地増加。因此，邏輯晶片上可用的邏輯 量與可連接邏輯至外界的針腳數愈來愈不合。導致邏輯晶 片上的邏輯能力之平均運用不佳，增加在已知電子電路設 計上需要用來模仿的硬體模仿系统的成本增加。 定時多路傳輸是一種技術，可用來在某些類型系統中之 多重邏輯信號之間，共用單一物理線路，在該系统令每一 物理連線的成本高昂。這類系統包括通訊系統，然而，定 時多路傳輸並不常用在硬體模仿系統中，如Quotum Design System 公司，Mentor Graphlcs 公司，ΑρΗχ 公司與其 他公司現有的模仿系統’因爲之前定時多路傳輸方法技藝 的使用’可明顯地降低模仿電路運作的速度。更甚者，^ 前的定時多路傳輸方法’很難保持硬體模仿系統的嵌入設 計的正確非同步行爲。 如以上所討論，硬體模仿系統的一個功能在於確認積體 電路的功能性。典型而言，當電路設計師或工程師設計^ 體電路時，設計以設計的”淨表”的形式來代表。淨表敘述 本紙伕尺度適用令國國家標準（CNS ) Λ4規格U10X29?公犮 (请先閏讀背面之注意事項戽填Ϊ,本頁) -裝_ 丁 -5 44 07 9 6 經濟部中央標隼局員工消费合作社印" 五、發明説明（3 ) (或淨表’如熟知本項技藝的人士所熟知的），爲積體電 路组件與組件之間的電子連結的描述。组件包括實施邏輯 電路所需的電路元件’如複合性邏輯（如及閘）與序列邏輯 (如雙％態多1皆振盪器與鎖存器）。之前的技藝模仿系統分 析了使用者的電路淨表，在將淨表運用至硬體模仿系統中 之前。這項分析包括分開設計不同電路路徑爲時脈路徑、 時脈限制符與資料路徑。可實施這項分析與區隔的方法， 於美國專利编號爲5,475,830 ，作者爲Cheil等人，中有詳 細的敘述，該文件是本文指定的參考文件◊美國專利文件 編號爲5,475,830亦列入於此爲參考文件，在該文件中所 揭示的技術已使用者之前的模仿系統中，如由加州 Mountain View 的 Quickturn Design System 公司所出產的 System Realizer™品牌模仿系統。然而，在此所討論的技術 並未用來與任何類型的定時多路傳輸結合。 其他之前硬體模仿系統的技藝，如Virtual Machine Works (現在是IKOS)，ARKOS (現在是Synopsis)與IBM公司所生 產的產品一樣，已試著使用設計信號的定時多路傳輸至單 一實際邏輯晶片針腳與印刷電路板軌道中，以尋求降低所 要模仿的已知電子設計大小的硬體成本。然而，這類先前 技藝模仿系統可改變或重新合成時脈路徑，以維持正確的 電路行爲。這類的變化或重新合成程序可預測地爲同步設 計來運作。然而’在非同步設計的變化或重新合成時脈路 徑會導致不精準或誤導模仿結果。由於大部份的電路設計 具非同步時脈建構，因此需要變化或重新合成時脈路徑是 ____ — -6- 本紙狀度制中國國家料（CNS ) Λ4賴（^ ~^'''- ---------裝------,π -------填： (請先閱讀背面之注意事項再^.1.本頁) A7 B7 440796 五、發明説明（4 非常大的缺點。 除此之外，使用定時多路傳輸的硬體模仿機器有低操作 速度的缺點，這是必須重新合成時脈路徑的結果。在這類 機器中，數個内部機器周期需要用來模仿設計的一時脈周 期。因此，槔仿設計的有效運作速度爲數倍低於模仿系統 本身的最大時脈速率。若在設計中有多重非同步時脈必須 模仿，則速度會變得更慢，因爲需要在每對輸入時脈邊界 之間，評估模仿設計的狀態。 使用定時多路傳輸的先前技藝的硬體模仿機器，亦需要 複雜軟體來在單一實際邏輯晶片針脚或印刷電路板軌道 上’同步化許多設計信號流。每個設計信號必須定時，這 樣它就可以有正確的瞬間數値，在其他的系統部份它可以 用這個數値來運算其他的設計信號，這類定時分析軟體 (亦爲預程教體）新增至模仿器的複雜度，以及需要編輯電 路設計至模仿器所需的時間。 更甚者’使用定時多路傳輸的先前技藝硬體模仿器，只 使用定時多路傳輸的簡單形式，該定時多^路傳輸需要最小 的硬體’但郤使用大量的電力（如電流）並需要複雜的設 計。 因此’硬體系統需要非常高的邏輯容量，快速编輯倍 數’較少的複合軟體，簡單的機械設計·與減低的功率損 耗。 發明概述 本文討論新式的硬體模仿系統，並宣稱利用定時多路傳 — II 裝-- {請先閱讀背面之注意事項再填ί本頁) 訂 線 經濟部中央標準局負工消f合作社印裝 表紙ί長尺度適用中园固家標卑（Cns )八4現枯（2丨0>：297公犮） 44 07 9 6 A7 B7 五、發明説明（5 ) ~ --- 輸設計信號至實際邏輯晶片針腳與印刷電路板軌道來降低 硬體成本，且不會有低運作速度與不良的非同步性能。其 他可多路傳輸多重信號至單一實際互連線路上的方法，該 互連線路適合用在硬體模仿但沒有需要高電力與複雜系統 設計的缺點，亦在本文中討論。 在較佳的具體實施例中，定時多路傳輸可在時脈限制符 路徑上實施（時脈限制符是任何用來形成時脈信號及閘的 信號）’而設計的資料路徑而不是時脈路徑（時脈路徑是介 於時脈信號與時脈源之間的路徑），時脈源是没取時脈信 號的地。 本發明的可重新組態邏輯系統包括多個可程式邏輯器 件每個杏件具内那電路，該電路可重新程式組態來提供 至少結合式邏輯元件與儲存元件。可程式邏輯器件亦具有 可程式輸入終端/輸出終端，該终端可以可重新程式化地 ^連至邏輯ϋ件之選定的功能元件。可重新程式化的邏輯 器件.'文裝在輸入終端/輸出終端的輸入解多工器與輸出 ^器輸入解夕工器可接收時間多路傳輸信號並將它分 經濟部中央標準局員工消费合作社印製 爲了個或多個内部信號3輸出多工器可結合—個或多個内 部信號至單一實際連線。 —本發明亦包括多個可重新程式化互連器件，每一器件具 輸入/輪出终端，而可以重新程式化的内部電路组態來提 仏選定輸入/輸出終端之間的互連。可重新程式化的互連 器件亦具t裝在每個輸入/輸出終端的輸入解多工器與輸 出^工斋。輸出多工器結合一個或多個組件信號爲第二單 本紙張尺度刺 440796 五、發明説明（6 A7 B7 經濟部中央標準局負工消费合作社印^ 一實際互連。 本發明亦包括一組固定的電子導體，連接可重新程式化 的邏輯器件之可程式輸入/輸出終端與在可重新可程式化 的互連器件之輸入/輸出终端。 本發明的另.一層面中’邏辑分析器可整合至邏辑模仿系 統中，該系統可提供設計經歷模仿的完全可見度。配置本 發明的邏輯分析器，以其組件整合至模仿系統的許多資源 中。本發明的邏輯分析器包梦具可程式化爲邏輯板的邏輯 晶片的掃描鏈。該掃描鏈包括至少一個雙穩態多諧振盪 器。掃描鏈可程式化地連接到設計歷經模仿序列邏輯无件 的選定子集中。 邏輯分析器更進-步包括至少一個記憶器件，該器件可 與掃描鏈通訊。本職器件料邏輯設計歷㈣仿的序列 邏輯元件之資料。控制電路可與模仿系统的邏輯晶片通 訊，並產生邏輯分析器時脈信號，該信號可定時掃描鍵。 控制電路亦可在邏輯晶片上發生信號預先結合時 信號。 本發明的以上與較佳特徵，包括各類實施㈣内容與元 件::結=會在以下參照相關圖示與"專利範 細 詋明。碩者可以了解特定的本發明 所代表的方法與電路可 以圖示的方式來説明，但並不爲 項技藝的人士所了解，本發明的原則與=如熟知本 具體實施例，但不背離本發明的精神來實^切不同的 (請先閱讀背面之注意事項再填炎本頁) -裝 訂 级----—：— *- I I - - ·

-1— I I 4 0796 A 7 B? 經濟部中央標準局員工消费合作社印繁 五、發明説明（7 圖式描述_ 參照圖示可輔助説明本發明的具體實施例，讀者可以從 此處看出新式的裝置與優點。 圖1爲概要圖，説明與定時多路傳輸合併運作的部份交 叉開關同頻電台組。 圖2爲定時圖，説明可二對—定時多路傳輸的信號關 係。 圖3爲概要圖，説明在FPGA中需要用來實施二對一的 定時多.路傳輸的電路。 圖4概要圖説明多路傳輸晶片上的同等電路。 圖5爲定時圖，説明需要4#“定時多路傳輸的邏輯關 係。 圖6爲概要圖，説明FPGA中需要用來實施4對工定時 多路傳輸的邏輯。 圖7爲概要圖，説明多路傳輸晶片上對等電路。 圖8爲定時圖，説明脈衝寬度編碼設計圖的信號關係， 適合硬體模仿系統。 圖9爲定時圖，説明相位編碼設計圖的信號關係，適合 硬體模仿系統。 圖10爲定時圖，説明序列資料編碼設計圖的信號關 係，適合硬體模仿系統。 圖1〗爲本發明的較佳具體實施例之邏輯板的概要圖。 圖12爲本發明的較佳具體實施例之各類電路板的互連 概要圖。 -------- 10 - 本紙張尺賴财國國家標♦ ( cns ) A4^ (請先閱讀背面之注意事項再"本頁)

^ 4 0 7@洛〇8460號專利申請案 中文說明書修正頁(9〇年3月） A7 B7 f年A Η修正補充 經濟部中夬樣準局貝工消費合作社印製 五、發明説明（8) 圖13為本發明的較佳具體實施例之實際建構概要圖。 圖14為概要圖，說明本發明較佳的具較小的邏輯容量 的模仿系統之各類電路板版本之間的互連》 圖15為說明圖14的模仿系統之實際建構，圖14具一個 邏輯板與一個I/O板。 圖16為I/O板與磁心板之概要圖。 圖17為多路傳輸板之概要圖。 圖18為可擴充的多路傳輸板之概要圖。 圖19為概要圖，說明使用者時脈如何分布在本發明的 較佳硬體模仿系統中。 圖20為概要圖’說明本發明的較佳硬體模仿系統的控 制結構。 圖20a為概要圖，說明本發明的較佳具體實施例之邏輯 分析器》 圖20b為概要圖，說明本發明的較佳具體實施例之邏輯 分析器用的資料路徑。 圖20c為概要圖，說明遲輯分析器事件如何分布在本發 明的較佳具體實施例之邏輯晶片。 圖20d為邏輯圖，說明探測信號如何自儲存元件與外部 輸入數值運算^ 圖21為流程圖，說明如何程式化本發明的硬體模仿系 統的較佳具體實施例。 、 圖22為流程圖，依本發明的較佳具體實施例，說明由 行為測試台編輯器建立的軟體-硬體模型的編辑之序列步 -11 - 本紙張尺度賴f ®

(請先W讀背面之注意事項再填寫本頁J 裝· .1Τ 440796 ΑΊ Β7 經濟部中央標準局買工消贤合作社印繁 五、發明説明（9 驟。 圖22a概要圖，説明記憶電路範例’該電路可由本發明 的較佳具體實施例之LCM記憶產生器來產生。 圖23爲依本發明的較佳具體實施例之概要圖，所建立 的淨表結構來代表共同模擬邏輯的特殊連線至微處理器事 件同步匯流排。 圖24a爲時間-區段-多路傳輸單元的概要圖，該單元可 以依本發明的較佳具體實施例中的邏輯晶片的I/O針腳類 型來插人。 圖24b爲時間_區段_多路傳輸單元的概要圖，該單元可 以依本發明的較佳具體實施例中的邏輯晶片的針腳類 型來插入。 圖24c爲時間_區段.多路傳輸單元的概要圖，該單元可 乂依本發明的較佳具體實施例中的邏輯晶片的"ο針腳類 型來插入。 / 圖24d爲時間-區段_多路傳輸單元的概要圖，該單元可 依本發月的較佳具體實施例中的邏輯晶片的ία針腳類 型來插入。 圖 爲時間_區段多路傳輸單元的概要圖，該單元可 以依本發明的較佳具體實施例中的邏輯晶片的1/0針腳類 型來插入。 爲時間·區段多路傳輸單元的概要圖，該單元可 乂 ίΓ本發月的較佳具體實施例中的邏輯晶片的I/O針腳類 型來插入。 ;尺度適用中國國 (2ίΟΧ297公犮 ! 1--------私衣 n n 、f-o {請先閱讀背面之·;ΐ意事項再垆？本頁) 96

發明説明（ 〆、g爲時間-區段'多路傳輸單元的概要圖，該單元可 '依本發明的較佳具體實施例中的邏輯晶片的⑻針腳類 纪來插入。 ' 、 爲時間-區段-多路傳輸單元的概要圖，該單元可 '依本發明的較佳具體實施例中的邏輯晶片的I，。針腳類 沒來插入。 , 爲時間_區段·多路傳輸單元的概要圖，該單元可 =本發明的較佳具體實施例中的邏輯晶片的卯 型來插人。 — 爲時間.區段·多路傳輸單元的概要圖，該單元可 依本發明的較佳真賴奋 型來插入 、M施例中的邏輯晶片的I/O針脚類 以：本2:t時間-區段4路傳輸單元的概要圖，該單元可 明的較佳具體實施例中的邏輯晶片的ί/0針聊類 要：。本發明的較佳具體實施例之事件偵測單位之概 明明，狀輸出端如何使用依本發 時多路傳輸Γ貫她例疋特殊事件多路傳輸單元來對角線定 要Γ7爲本發明的具體實施例之事件偵測下載電路之概 ---------裝—— (讀先閱讀背面之注意事項再4本頁 丁 -50 嫁------- 的詳細説 請參照附圖，諸明太 也明本發明的較佳裝置與方法

440796 A? B7 π 五、發明説明（ 圖1爲本發明的硬體模仿系統的較佳具體實施例之部份 人又互連開關的一部份。部份交又互連開關建構的具體實 施例已於美國專利編號5,〇36,473 ，5,448,496與5,452,231 中詳迷’作者爲Butts等人，這些文件已指定爲本案的參 考文件。美國專利編號5,〇36,473 ’ \448,496與5,452,231 將全數成爲本文的參考資料11在部份的交叉開關互連中， 每一邏輯晶片的輸入/輸出端針腳可分爲適當的子集，在 每邏輯00片上使用相同的.區隔。多路傳輸晶片的針腳 (亦A大家熟知的交叉開關晶竚）連接至每一邏輯晶片的相 同針腳子集。因此，交又開關晶片，nl連接至每一邏輯晶片 針腳的子集’n'中°如使用許多交叉開關晶片與子集一樣， 母個父又開關晶片所具有的針腳數與子集中的針腳乘以邏 輯晶片數相同。每個邏輯晶片，交又開關晶片组可以利用 線路來互連，該線路稱爲路徑，如子集中的針腳。 圖1的部份交叉開關互連包括數個可程式互連區塊 12，在具體實施例t爲多路傳輸晶片（多路傳輸晶片卜圖 勺P 6 X又開關互連更包括數個可程式可組態邏輯晶片 10，該晶片在目前的具體實施例中是現場可編程序閘道陣 列（:順）。每個多路傳輸晶片12具一個或多個連線至每 個邏輯晶片10。纟Butt的具體實施例中，每個從邏輯晶 片行至多㈣輸晶片的設計信號’需要實際互連。換句話 説，邏輯晶片1G針腳上的信號可互連至多路傳輸晶片η 的㈣’在本發明的具體實施例中，在部份交叉開關建構 之貫際互連可以代表一個或多個設計信號。 -14- (辞先聞讀背面之·"意事項再續本瓦) 裳------—訂 經茇部中央標华局貝工消贤合作社印製 經濟部中央標準局負工消费合作社印¾ 五 晶 4407 9 6 A7 B7 發明説明（12 每個多路傳輸晶片12包括 多…與輸出多工器26。輸=22’與數個輪入解 路傳輸輸入信號，並將信號分爲—24取得定時多 件信號通過交又開…別地傳：=組㈣號。组 增’在相同或不同的组合中，利 、再’人地丈到倍 "τ 利用輸出多工器電路ν七 達成。在較佳具體實施例中，定 ^ 6來 時夕路傳輸信號不I么及山 多路傳輸晶片交又開關22來傳輸。不哩由 厂由 交叉開關22來傳輸定時多路 μ晶片 _吁哪彳„就，可增加邵份 開關同頻電台㈣路由傳輪彈性，因爲傳輸至多路傳#θ 片上的輸入與輸出信號可以以不同的組合來結合。如：： 來亦可降低多路傳輸晶#12的功率損耗，因爲定時多路 傳輸頻率會高於組件信號的平均切換速率。 邏輯晶片ίο亦可包括數個輸入解多工器34與輸出多工 器·> 6輸出夕工器3 6可取得一個或數個内部邏輯晶片^ 〇 信號，並將它們結合爲單一實際互連。輸入解多工器Μ 取得定時多路傳輸信號，並將它分爲一個或多個内部邏輯 晶片10信號。在目前的具體實施例中，這類的多工琴36 與解多工器34可利用目前市售的非定製的FPCJA之内部组 態邏輯區塊來建構，然而，它們可以利用模仿用可重新程 式化邏輯晶片定製的輸入/輸出區塊來建構。 圖1 ，只爲説明目地，展示具4針腳的多路傳輸晶片12 與具2針腳的4邏輯晶片。較佳硬體模仿系統實際實施例 具每種類型晶片多個，而每一晶片具多個針腳。多路傳輸 —片12的實際數目，邏輯晶片10 ’與數個針腳只是設計 15 本紙張尺度適用中國國家標準（CNS ) 見格（2丨0X2W公ft )

4407 9 6 A7 B7 五、 發明説明（ 13 經濟部令央標隼局負工消費合作衽印裂 -------- - 1(3- 本紙張又度適用中國國家標準（CNS )八4現栝（210χ 297公楚） 選擇，且依照所獲取的所要的閘道容量。在目前較佳具體 實施例中，每個印刷電路板包括54片多路傳輸晶片12與 37片邏輯晶片10 〇目前較佳的邏輯晶片1〇爲4〇36XIj (亦爲大家所熟知"邏輯單元陣列"），是由Xilinx公司所生 產。讀者應注意到，亦可以使用由Altera公司，Ucent Technologies公司或Actel公司所出產的產品。在目前的較 佳具體實施例中，36片的邏輯晶片1〇可對每個54片多路 傳輪晶片12形成5個連線 '這表示這％片邏輯晶片忉的 5針腳具實際電子連線形成至每個54片多路傳輪晶片12 的3個連線^這表示這37個邏輯晶片1〇的3個針腳具實 際電子連接至54片多路傳輸晶片12的3個針腳。 只 圖2表示二對一定時多路傳輸模仿系統的定時圖範例， 在該系統中’内部邏輯晶片信號M〇與内部邏輯晶片信號 B42增倍爲單一輸出信號46。多路傳輸時脈信號料分爲 2 ，以產生分路時脈信號50。SYNC_信號料可用來同步 化多路傳輸時脈分隔器68 (請參照圖3 )，如此—來，多’ 傳輸時脈44之位降邊界可設定分路時脈信號別爲〇 了 ^ SYNC-信號48頻率低時。分路時脈5Q可用來在每個升起 邊界上取樣内部信號謂。樣本置於儲存元件中，如雙= 態多諧振ϋ器或鎖㈣中（請參見圖3)。相同的分路= 信號50可用來取樣在位降邊界上之内部信號⑽。這個樣 本可置入雙穩態多諧振盪器或鎖存器中（請參見圖3 )。在 較佳具體實施例中，多路傳輸時脈信號44相對於信號細 與信號B42爲非同纟。當分路時脈信號5〇數値爲高狀態 16. (請先閱讀背面之注意事項再填.W本頁) .裝 440796 A 7 B7 經濟部中央標率局負工消资合作社印製 五、發明説明（Μ 時，之前取樣的信號A40可轉移至輸出信號46中。當分路 時脈信號50數値爲低狀態時，之前取樣的信號B42可轉移 至輸出信號46中。 參照圖3 ，本較佳具體實施例的Fp(3A 10實行之邏輯可 建立如圖2所示的詳細定時信號。二對一時脈分隔器邰 可分路多路時脈信號44以產生分路時脈信號50。時脈分 隔器68包括雙穩態多譜振盪器68a，AND及閘68b與轉換 器68c。分路時脈信號50可輸入至輸出多工器66 (請參照 圖1的多工器36)與輸入解多工器64 (請參照圖】的解多 工器34)。時脈分路器68可由SYNC_信號48來定期設定， 以裱保全部在系統中的時脈分路器均已同步化。輸入解多 工器64包括二個雙穩態多諧振盪器65&與65b。雙穩態多 諧振盪器65a與65b可由多路傳輸時脈4 4來定時。在分路 時脈信號50爲高時’啓動一個雙穩態多諧振盪器（如 65b)，而當分路時脈信號50低時啓動另—雙穩態多譜振盛 器（如65a)。为路時脈n 5〇不直接以時脈使用至輸入解 多工器64與輸出多工器66中的雙穩態多諧振盪器-， 65b ’以保持FPGA 1G中的低绞線線路。雙穩態多譜振盘 器65a或65b可提供靜態倍減設計信號至FpGAi{)的磁心62 (脱1〇的磁心62包括用來實施使用者設計的邏輯功 能P輸出多X器66包括兩個雙穩態多错振盛器w與 67b，可由多路傳輸時脈44來定眭 +疋時。輪出多工器66亦包括 二對一多工器67c。在分路時脈伊 > τ雅t唬）〇爲高時，啓動一個 雙穩態多諧振盪器（如67b)，而各八# t 〇田分路時脈信號50低時啓 --------- ---' 17- 表紙狀度刺悄财麟· { CNS 210>〇9ΤΛ^7 (請先閱讀背面之：1Χ意事項再切氣本5〕 裝. 線 44 0796 五、發明説明（) A 7 B7 經濟部中央標皁局負工消費合作社印製 動另一雙穩態多諧振盪器（如67a)。二對一多工器67c可選 擇雙夕4振盈器67a的輸出端Q來出現在輸出針腳 上0 圖4說明多路傳輸晶片相對應電路，不似邏輯晶片1〇 的電路，在多路傳輸晶片12的輸出多工器76 (圖j的多工 器26)，可建構而不需要雙穩態多諧振盪器，而因此包括 一對一多工器76a。這種情形可在具體實施例中產生，因 爲經過多路傳輸晶片的延遲線很短3爲要節省額外的邏 輯，在輸入解多工器74 (請參照圖〗的解多工器24)的雙 穩態多諧振盪器74a與7扑並無啓動輸入端。而是，分路 時脈信號50用來直接定時雙穩態多諧振堡器％與灿。 時脈分路器78最好包括雙穩態多諧振星器78a，讎及問 78b與轉換器78c。時脈分路器78，輸入解多工器74，與 輸出多工器76運作相似於圖3相對應的元件。 由於無法預知多路傳輸晶片12上的輸入/輸出（"ι/〇")針 腳是否爲已知設計的輸人端或輸出端，在多路傳輸晶片η 的I/O針腳包括輸入解多工器74與輸出多工器％。 使用本發明的觀念，可以實施4對i定時多路傳輸，其 中的針腳爲一時間的輸入’再來是—時間的輸出 明4對1定時多路傳輪的定時圖3如同是2對）定^多路 傳輸，村多路傳輸時脈信號44與SYNC_信號Μ ^多路 傳輸時脈信號44分路爲2來產生分路時脈信號。當 SYNC-信號低48而降位邊界發生在 少塔傳輪時脈信號44 時，分路器可同步化重設。另外， ’另外的方向信號 ** 1S- 圖5説 -----装. 訂_ 線 .-.--.---.-- 本錄尺/Ϊ適用中國國家格（2ΐ〇χ 297公i

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AT I__ _— B7 五、發明説明（16 ) ~ ^ 8〇 ’該信號可由分開分路時脈信號50爲二來產生。方向 上_1^_..80可及時控制每個瞬間的輸入或輸出。4個啓動信 號E0 90，E1 92，E2 94，與E3 96可用來啓動邏輯晶片10 的個別雙穩;I&多諸振堡器，這4種信號會在以下討論。這 4種信號可以自分路時脈信號50與方向信號8〇來提取3 分路時脈b说50可在方向信號8〇低時，取樣外部信號 98來產生内部輸入信號E 86與内部輸入信號p· 88。當方向 號80低時’表示針脚在輸入方向中運作。内部輸入信 號E 86可利用在分路時脈信號50的升起邊界取樣來產 生。當方向信號80高時，則針腳會在它以輪出端運作時 來接收？亥k號。當分路時脈信號50低且内部輸出信號 D(84)爲輸出時與分路時脈信號50高時，内部輸出信號〇 82輸出至外部信號98。 經濟部中央標準局負4消贽合作社印％ 叫參ik圖6 ，在邏輯晶片1 〇實行的邏輯建立圖$的定 時信號’詳細説明在圖5中。時脈分路器1 〇4可分路多路 傳輸時脈信號44來產生分路的時脈信號5{)與方向信號 80。時脈分路器i〇4包括雙穩態多諧振盪器1〇乜與]〇4b， AND 及閘 l〇4c 與 104d ’ 轉換器 l〇4e，EXCLUSIVE-OR 及 閘l(Mf ’與AND及閘104g-104j 。時脈分路器ι〇4可以由 SYNC-信號4 8來定期重設’以確保所有在系統中的時脈 分路器104同步化。另外，時脈分路器電路〗〇4亦產生啓 動信號E0 90，E1 92 ’ E2 94，與E3 96。這類信號可以用 在啓動輸入/輸出多工器電路1 〇〇與1 02中。 輸入/輸出多工器電路丨00具相對於圖5的定時，外部信 _______________ ______ ~ 19 * 本紙掁尺度適用中國园家C,\s ) /\4規格（：η〇__Χ297公" ----~~ 440了96 A7 經濟部中央標準局員工消费合作社印^ ________ B7五、發明説明（17 ) ~~~ ~ 號98爲輸出信號，當方向信號低時。當啓動信號E〇 9〇與 啓動信號E1 92爲使用中且置於雙穩態多諧振盪器1〇〇a與 100b時，信號E 86與信號F 88自外部信號98取樣。信號D 84與C 82可以儲存在雙穩態多諧振盪器100c與10〇d中， 當啓動信號E2 94與E1 92爲使用狀態時。較佳的輸入/輸 出多工器電路包括多工器100e與100f。這樣會造成事 先儲存在雙穩態多諧振盪器100c與100d中的信號D 84盘 D 82當方向信號高時，依序出現在外部信號98中。 輸入/輸出多工器電路102相似，除了定時已受到更動， 如此一來’信號106會在方向信號80爲低時變爲輸入。輸 入/輸出多工器102最好包括雙穩態多諧振盪器1〇2心 l〇2d ，多工器l〇2e與暫存器i〇2f。輸入/輸出多工器1〇〇 在此爲"inout"多工器，而多工器1〇2在此爲，'outln,,多工 器’當針腳在系統中連在一起時，inout針聊總是可以連 接至outin針腳，如此一來可在針腳趨動時而使另—個針 腳聆聽（如準備好接收或正在接收信號）。 多路傳輸晶片12的相對應4道定時多路傳輸電路顯示 在圖7中時脈分路器132可產生分路的時脈信號5〇與方 向信號80，時脈分路器132包括雙穩態多諧振盪器132a，132b，AND 及閘 132c，132d，轉換器 132e與 EXCLUSIVE- 〇R及閘132f。如同在邏輯晶片10上，亦具有m〇ut多工 器120與outin多工器122。Inout多工器120最好包括雙穩 態多諧振盪器120a， 120b，二對一多工器120c與暫存器 120d。Inout多工器120具如圖5所示的定時，而外部信號 ____ -20- 本纸張尺度適用中國國家標準（CN:S ) Λ4^^ΤΤι〇Χ 297λ>^ } -------- f請先閱讀背面之注意事項再填穴本頁) 裝' *11 線 u u 經濟部中央榡準局員工消贽合作社印製 440796 A7 ------- - B7 五、發明説明（is ) 98爲輸入信號，當方向信號爲低信號時，而當方向信 號80爲高信號時，外部信號爲輸出信號。内部信號ι24與 126取樣自外部信號98，當方向信號80爲低信號時。内部 信號128與130在方向信號爲高信號時，輸出至外部信 號98 β

Outin多工器電路122相似，除了定時已然變更，如此— 來信號134在方向信號80爲高信號時爲輸入信號，而在方 向信號80爲低信號時爲輸出信號。〇utin多工器電路122 取好包括雙杈態多諸振盪器l22a， 122b，二對一多工器 122c與暫存器I22d。在多路傳輸晶片12上的〇min針脚必 頊接至另一多路傳輸晶片12或邏輯晶片1〇的in〇m針脚。 額外的组態位元（未顯示在圖7中）可以程式化組態多路傳 輸晶片12之任一針腳，使之成爲非多路傳輸，二對—多 路傳輸爲輸入或輸出，或4對丨多路傳輸爲輸入或輸出針 腳。可以選擇性地強迫方向信號8〇爲低信號（對於4對i 輸入而¥)，爲鬲信號（對於二對一輸出而言），爲非轉換 信號（對於在120爲inout4對1針腳而言），或轉換的信號 (對於在]22爲inout 4對1針腳而言）^另外，外部信號可 以直接連接至非多路傳輸輸入的磁心信號124。磁心輸出 I28與可以直接連接至輪入端，並啓動非多路傳輸輸 出端的暫存器120d之針腳。 雖然較佳具體實施例整合二對一與4對1定時多路傳 知’但所討論的技術應延伸來利用設計師可能會選擇的其 他因素來多路傳輸。一般而言，以較低的模仿速度的較高 --- -21- 丨^--Γ--：----裝-------訂-------線 (請先閱讀背面之：>x意事項再填1"本頁) 本A张尺度通用宁國國家標準（CNS〉Λ4現格（21〇 \297公釔） 440796 A 7 B7 19 五、發明説明（ 的多路傳輸因素可以有較簡單且成本較低的硬體成本，因 爲實際的線路與針脚可以在數個的邏輯設計信號之間共 用。 更甚者’還有其他方法可將多路傳輸多重資訊位元至單 -實際線路上’該線路可以用在模仿系統中。這類技術的 範例可爲脈衝寬度模仿，相位模仿與序列資料編碼。依設 計師的選擇來加以運用這類技術在特定具體實施例中，並 依運作速度、成本、功率_與所要的邏輯複雜度之間的 權衡而定。 在硬體模m中的這類複雜的編碼結構的層面之—是 降低功率損耗的能力。硬體模仿系統具數以千計的互連路 役=爲要利用本系統來縮小延遲，最好是能盡速地在不同 邏輯設計信號之間切換這類互連路.徑。系統的功率損耗太 部份由速度決定，而互連路徑亦以這樣的速度切換。在大 系統中，產生並配置功率與移除所產生的熱會大量地增加 系統的複雜度與成本。因此，最好是具備多路傳輸結構可 快速地運作但不需要大量的功率u節省功率耗㈣ 万法疋在έ又计貞料變化而不是持續轉移設計信號資訊時， 如本發明的具體實施例來轉移設計信號資訊a 另-重要必須考量的層面是，選擇编碼結構就是具互連 能力’該互連能力可非同步化地運作或非同步化地主宰多 路傳輸時脈。在如以上所述的具體實施例之定時多路傳輸 簡單形式中，a多路傳輸時脈必須以低斜向來配g至系统 的全部邏輯晶片K)與多路傳輸晶片12中。除此之外，主 禕準 K— IT--.--.----裝------訂------線 (請先閱讀背面之注意事項再填湾本頁) 經濟部中央標率局員工消費合作社印製 A7 B7 440796 五、發明説明（20 ) 户路傳輸時脈必須以緩慢速度行進，如此—來信號才有時 間通過系統的最長的互連路徑。同時，若傳輸裝置在接收 裝置將信號妥當料至雙穩態多諸振a器或鎖存器之前即 已移除資料信號’則會發生佔用時間破壞。低斜向主時脈 的要件可明顯地增加模仿系統的複雜度與成本。除此之 外’不在最短的可能資料路徑之造成佔用時間破壞，而同 時確保k號的足夠時間通過最長的資料路徑，I示多路傳 輸時脈必須相對地緩慢運作：如之前所解釋，最好是能有 廷種狀％，因爲它會限制模仿系統的有效運作速度。 有關於定時多路傳輸簡單形式之以上所述的發明概念， 亦同樣地運用至更複雜的編碼結構，如本文所述。使用脈 衝寬度模仿、相位轉換模仿與系列編碼的編碼結構可以減 少功率損耗，並增加相對的低運作速度，該運作速度是時 間多路傳輸最簡單形式所特有的，如本發明具體實施例所 説明的。全部結構的缺點（相對於簡單的定時多路傳輸） 爲，它們需要更多的編碼與解碼邏輯。由數位邏輯的成本 相對於實際針腳與電路板軌道成本降低，這類一個或多個 複雜解碼結構未來非常有可能使用。 請參照圖8 ’説明了脈衝寬度模仿的形式，該形式可適 用在硬體模仿系統中。外部信號146處於常態性低狀態。 當設計信號14〇或142發生轉接時，脈衝會在外部信號146 中發射出來，高速非同步時脈信號144會配置至系統的全 郅晶片中=不像參照圖2所説明的多路傳輸時脈4 4 ，非 同步時脈信號144不需要在系統中的兩晶片之間同步化或 -23- 本纸張尺度適用中國國家標準（c_NS ) Λ4規格（210X2?7公犛） I ^ .1 丨.----^------II------0 (锖先閱讀背而之注意事項再填.¾本頁) 經濟部中央標準局一貝工消费合作社印¾ 經濟部中央標率局員工消轮合作社印製 440796 A 7 -____B7___ 五、發明説明（21 ) 在同一晶片上的兩針聊之間同步化。因此，亦不需要如參 照圖2所示的SYNC-信號48。另外，只要在外部信號144 上所產生的最小脈衝寬度可通過互連而不需要不當的降 解，則非同步時脈信號144可以以任何速度來運作。在外 部信號1仆發射的脈衝具1，2，3，或4個時脈寬度， 端視當信號轉接發生時，是否兩個設計信號140與142具 00，01，10，或11的數値。非同步時脈信號1 4 4必須夠 快速’如此一來可讓這5個時脈週期在連續設計信號14〇 與I42之間通過’以確保資訊不會流失。資料信號14〇與 142可透過非同步時脈144週期數的計算而自外部信號146 回復’外部信號I46每次歷經一次週期即會更處於高狀 態。實際的具體實施例中，非同步時脈144會以2倍戍3 倍的速度來運作，以確保回復的信號可以無誤地受到辨 別。其他的電路可以增加來定期轉移資料，即使無設計信 號轉接可適當地啓動設計亦可達到此目地。 由於设计彳&號140與丨42轉接相對於非同步時脈時爲 不頻繁，因A功率耗損肖持敎時多路傳輸結構比較起來 較低。除此之外，本編碼結構不會受到轉接電路與接收電 路之間的各類延遲的影響。 需要用來施行這類脈動寬度編碼結構的邏 % '，必須 由熟知電路設計的人士來設計，在此並不作進—步的女， 明。然而，讀者應注意熟知本項技藝的人士 ·‘况 ^州不同的 方法設計出邏輯電路，但郤得到相同的效果。例如，3 設計彳s號可以編碼爲一個外在信號146 疋2個外在信 本紙張尺度巾剛 i^TcNS ) ( 2 10 X 297^^7 -— -------- 17 ： ,----裝------訂----— -_——線 (請先閱讀背面之注意事項再填"<本頁) 經濟部中央樣準局員工消費合作社印^ 厶40796 A? _________ Μ7 五、發明説明（22 ) 號。可以使用設計信號140與142的不同编碼，或使用1 而不是〇的外部信號146預設値。 參照圖8而説明的脈衝寬度模仿编碼結構具以下的限 制，在脈衝寬度模仿編碼結構中，脈衝寬度必須以外部信 號146的升起邊界到外部信號146的降落邊界來測量，然 而，當信號通過路徑晶片的許多電平時，升起邊界會受到 比降落邊界更多的延遲。信號多路傳輸的速度必須慢下 來，以確保信號値可以在通過路徑晶片的許多電平之後仍 可辨認。除此之外’圖S的模仿結構對無法避免的短暫信 號轉接或外部彳s號之假信號很敏感，該信號可能會造成傳 輸錯誤信號數値。 請參照圖9 ’説明適用於硬體模仿系統的相位模仿形 式。内部相位銷定環路（"PLL")電路利用非同步時脈144爲 輸入端來連續計算〇到3 (如圖9所示的PLL計數150)。 PLL電路爲一種常見的數位相位鎖定環路（"dpll")，該環 路爲相對簡易可以補充的金屬氧化半導體（"CMOS")積體電 路科技來建構。當轉接發生在設計信號14〇或142中時， 外部信號152會在特定時間上造成—轉接，端视設計信號 140與142的數値而定。例如，在信號a 140的第一次轉接 之後，信號A 140與信號B 142均會處於高狀態。外部信號 I52可在PLL在計數3時作成轉接（八，B = 11) °再來，在作 號B H0轉接之後，信號A 14〇會處於高狀態，而信號b 142處於低狀態。外部信號152因此可在pll在計數2 (A B =10)時作成轉接。 __-25. 本紙張尺度it用中國国家標( 210X297公龙)~ *---- ^ ·x+衣 訂 . 線 (婧先閱讀背面之注意事項再4%本頁) 440796 A 7 B7 五、 發明説明（ 23 經濟部中央標辛局員工消費合作社印製 接收電路具相符的PLL，PLL可以透過同步脈衝而同步 化爲傳輸PLL ’該脈衝可以在無資料不需轉移時定期傳 送。同步脈衝包括發生在時間〇與傳輸兩個PLL的時間之 兩個轉接。同步脈衝可以由接收PLL來確認，因爲它是當 兩個轉接發生一個PLL週期之内的外部信號’ 152的兩個轉 接之唯—時間。同步脈衝造成接收PLL逐漸調整其計數， 如此一來它在數個同步脈衝發生之後，與傳輸同步 化。同步脈衝只需要在相對於信號A 140與信號B 142之轉 接爲不頻繁，如此一來功率耗損不會大量地增加。在實際 的具體實施例中，非同步時脈144可以在2倍或3倍相對 的速度下運作，如圖9所示，具足夠的分辨力清楚區分外 邵k號152的不同邊界轉接時間D另外，相位鎖定環路可 以在非同步時脈144的多重頻率上運作以增加分辨力。除 此I外’即使無轉接產生’電路亦必須能定期傳輸設計信 號A 140與故汁仏號b 142的數值，這樣才能適當地啓動設 計。 而要用來實行數位相位鎖定環路與用在本相位编碼結構 的傳輸與接收電路，必須由熟知本項電路設計的人士所設 計’在此並不作進—步的説明。 以上所討論的數位模仿編碼結構具超越脈衝寬度模仿結 構數個優點（請參照圖8)，只需要在外部信號152上少數 傳輸來傳輸信號Α 140與信號Β 142的數値，這類的傳輸少 於圖8的外邵信號146。這樣會降低系統的功率損耗，另 外，電路會對噪音較不敏感，因爲假信號或短脈衝可以以 -26· 衣纸财麵諸準（賴⑺0X297公瓦 ) (請先閲讀背面之注意事項再填w本頁) .裝

'II 線 4407 9 6 A~ B7 24 五、發明説明（ 同步脈衝來處mL計數150只會造成漸次的影響。 除此之外，個別的PLL計數器可用來計時升起邊界與降落 邊界’因爲同步化脈衝總是包括—個升起邊界與_個降落 邊界。利用個別計時升起邊界與降落邊界，非同步時脈 144可以非常.高的頻率來運作，而外部信號152可以通過 數個間歇路徑晶片’而不會影響回復信號A 14〇與信號b 142的能力。相位模仿的主要缺點在於它需要相對大量的 數位邏輯來施行。 本文所討論的相位編碼結構_其他變化結構，可在不違背 本發明精神下推行。例如，似可以確認8或16個轉接時 間’而不只是4個。除此之外，其他的設計信號可以利用 建立一個以上的外部信號152邊界，當每次轉接發生在設 計信號上時來傳輸。例如，設計A與B可在外部信號152 來傳輸，而設計信號C與D可以在外部信號152的第二邊 界來傳輸。這樣會影響在外部信號1S2上傳輸的許多資 料，但速度會降低。 扣參照圖1 〇 ’是另一種類型的模仿系統，可以用在硬 體模仿系統中。這樣的技術常見於系列資料編碼。許多常 見的規約中，如RS232使用系列資料編碼的變化類型。當 設計信號A 140或設計信號b 142作成轉接，資料的序列串 可在外鄙信號162上傳輸。常爲0的起始位元表示有一項 傳輸將要發生。接下來，信號A 140與信號B 142數値會依 序地傳輸s最後’傳輸常爲〇的停止位元。接收電路使用 非同步時脈信號144來延遲起啓位元的降落邊界的一個或 I : I _____I -- —1 i -----I T _ _____________________________令-' 势r Ho, . .· (锖先閱请背而之注意事項再4¾本頁) t 經消部中央標準局員工消资合作社印5< 經濟部中央標準局員工消费合作社印製 440796 A 7 ____— — B7______ 五、發明説明（25 ) 1/2時脈，在取樣外部信號162回復信號A 140之前。該電 路會在再次取樣外部信號162之前，延遲回復信號B M2。在實際的具體實施例中，非同步時脈144可以相對 頻率數倍高於圖10所示的頻率來運作，以在準確地在中 央點取樣，當信號A 140與信號B 142傳輸時。 需要用來施行系列資料編碼結構的電路必須由熟知本項 電路設計的人士來設計，在此並不作進一步的討論。 系列資料编碼具可以使用對簡單數位邏輯的優點，但它 仍有其缺點，即爲外部信號162的數個邊界需要傳輸每一 項變化至設計信號A 140與設計信號B 142。表示與其他技 術比較起來，資料速率相對地低而功率粍損相對地爲高。 在此討論的各類系列資料編碼，在不背離本發明的精神 下均可推行。例如，可以傳輸2個以上的設計信號數値， 每次設計信號可造成一次轉接。 在圖8-10所示的任一编碼技術可以利用其他錯誤檢查 技術來改I。由於設計信號只會在設計信號改變時傳輸， 而傳輸錯誤會造成錯誤資料數値，該資料數値會由接收電 路來鎖存，而模仿系統的不正確運作亦可能會發生。可以 利用常見的錯誤偵測與糾正技術，如同位或週期重複檢查 (CRC)等技術。 較佳具體實施例的系統層面會更詳細地説明，請參照圖 Π ’威圖祝明了與邏輯晶片（目前在較佳具體實施例中.的 疋FPGA)與多路傳輸晶片的較佳具體實施例的邏輯板2〇〇 之概要圖。邏輯晶片板2〇〇具部份交叉開關互連，該互連 本纸張尺度剌悄---- (請先閱讀背面之注意事項再填4本頁) 3- - - - - - - - ---^ n n I——Γ..——^ rt^— [ rt.—f ——一 A7 B7 經濟部中央標準局！工消费合作社印製 -------- -29- 成張尺度適用中 440796 五、發明説明（26 相似於^触等人所合著的論文中所論述的㈣。主要的 Μ點在於，本發明的較佳具體實施例之部份交叉開關不 〜:克因為邏輯晶片2Q4，會在以下討論，與多路傳 : 勺L ’桌）於其他的邏輯晶片。在目前的具體實 施例中：_ 54片的多路傳輸晶片12，每個晶片具260個 針腳”每片卯片具270個I/O針脚的36片邏輯晶片 (FPGA)。本發明的較佳的具體實施例使用FPGA爲邏輯晶 片.，其零件號碼爲XC4036XL，由加州的聖荷西Xilinx 司製k 6片的邏輯晶片1 〇的每一片具5個對54片 多路傳輸晶片12之連線。第37片邏輯晶片綱，在此爲 共同模（CD擬晶片，對54片多路傳輸晶片12的每一片 晶片具3個連線。在本發明的較佳具體實施例中，這類的 片邏輯以2〇4也是一種FpGA，由驗X公司製 造’零件號碼爲4036XL。在多路傳輸晶片]2的其他針聊 (未表不出來)與邏輯晶片丨〇與2〇4可爲下載，時脈配置與 其他^統功能而分布α c〇Sim邏輯晶片綱的用途會在以 下才㈣任夕路傳輸晶片12對邏輯晶片丨〇的連線可爲 非夕路傳輸’多路傳輸二對一，或多路傳輸4對1，只要 通當地利用多路傳輸晶；t 12與邏輯晶# 1〇即可程式化。 除了以上所述的互連，c〇Sim邏輯晶片2〇4亦可與處理 為206進仃4子通訊。在目前的較佳具體實施例中，處理 器206爲PowerPC 4〇3GC晶片，由〗βΜ公司製造。處理器 2〇6可用爲共同模擬，以在申請專利流水號08/733,352，標 題爲使用模仿與模擬來進行設計確認的方法與裝置，作者 -29· 丨 I i . 裝 J 訂 線---- ---- t— -------- ._. _ __ * · - ΛΧ..** - 1 -- - - -I---------- --- . · (請先閱讀背面之注意事項再填 穴本頁) 440796 A7 B7 五、 發明説明（27 經濟部中央標车局貝工消费合作社印裂 爲Samlpe等人，在此列爲參考文件。處理器206亦可用作 對角功能並下載資訊至多路傳輸晶片12中，邏輯晶片 10,204 ，與RAM 208 (以下會討論）和SGRAM 210 (以下會 討論）。處理器206透過VME介面（未表示出來）連接至背 板接頭220。. 12片的邏輯晶片10亦可利用32靜態隨機存 取記憶體（RAM)晶片208連接至32K。這個ram晶片08可 用來實施大容量的記憶體’該記憶體爲模仿電路的一部 份。RAM 208可連接至某些绛路中，該線路亦連接邏輯晶 片10與多路傳輸晶片12。以此方法，若未使用RAM，邏 輯晶片10至多路傳輸晶片12連接可以用作一般的互動功 能’並不會流失。若需要用RAM 208實施爲特定淨表—部 份的記憶體，與它溝通的邏輯晶片10具RAM控制器程式 化功能。 多路傳輸晶片π亦可連接至背板接頭22〇以及渦輪接頭 202。背板與渦輪連接可爲非多路傳輸，多路傳輸二對 一，或多路傳輸4對1 。渦輪接頭2〇2可用來連接兩個邏 輯板200爲夹板。利用在—對邏輯板之間提供連線，需要 用作特定設計的背板連線數會被降低。背板接頭必須適用 於邏輯板的一邊，而現有的接頭類型會限制背板連線。若 背板連線不足，則分路款體無法有效運行，而因此會降低 電路板的邏輯容量。以圖13的央板方式連㈣2 _仿電路板，*需要少於2個模仿電路板的較小型模仿系統， :可以使用具兩個邏輯的待來渦輪，騎農路苎。在這類 系統中，特殊的渴輪回環路電路板會將信號〜由過輪接頭 (請先閱讀背面之注意事項再填巧本頁) .裝

-IT 線 4407 96 A7 Β7 經 中 央 標 局 Μ X 消 費 合 作 社 印 % 五、發明説明（28 202傳輸至背板接頭220中。使用渦輪回環路電路板的組 態範例説明在圖15中。 另外’多路傳輸晶片12具8個連線，每一連線連接至 同步圖表RAM(SGRAM) 210中。這類SGRAM 210可用來形 成配置邏輯分析器的資料路徑。設計信號可用邏輯晶片 與CoSim邏輯晶片204來取樣，並透過多路傳輸晶片12來 傳輸，然後儲存在SGRAM 210中以爲使用者將來分析用。 該邏輯分析器可在以下詳述。 邏輯晶片10與CoSim邏輯晶片2〇4亦可連接至事件匯流 排212與匯流排214的時脈中。事件匯流排亦可用來傳輸 在邏輯晶片Π)與CGSim邏輯晶片·的事件信號至邏輯分 析器控制電路（如®加所示，會在以上討論）。事件匯流 排包括4個信號，並定時多路傳輸二對一，以提^個事 件信號。在事件匯流排212的信號可暫存，然後傳輸至背 板接頭220上另外的針腳（未表示出來）。 醒流排214上的時脈包括8個侦祛 幻低時滯特殊用途時脈同頻 電台组，該同頻電台組可傳 ” 5王t邠的邂輯晶片1〇盥

CoSim邏輯晶片214 (如下文吋4入、 、 A ' ( >又冴淪）。匯流排214的時脈可用 來配置時脈信號，如美國專 .^ ώ ^ Μ編戒5,475,830所解釋的— 才水β來自匯流排214時脈的定時 ^ , 呻了直接通過暫存器216， 攸連接至月板接頭22〇的另 七、· '腳（未顯示出來）的作號 218或研可由結合主要的時脈 木）Η。唬 204來建立。杏C()Si , 8共CoSnn.邏輯晶片 田C〇Slm邂軻晶片204 m *必 它就杲柞Λ ” ▲ 4用來實行時脈邏輯時， 匕忒疋作馬，，時脈產生Fpga” 午町 美國專利號碼5,475,830 !.--.--I---— 裝-- (諳先閱讀背面之注意事項再填背本頁) ,玎 ---.级---^------- A7 440796 __ __B7___ 五、發明説明（29 ) 中所述。 請參照圖12，説明各電路板的連線。邏輯電路板200可 組裝爲對板，該對板可透過渦輪接頭202來連接。邏輯電 路板可透過背板接頭220連接至切換背板420。切換背板 420包括多路傳輸電路板400，該電路板以8個角度配置在 邏輯電路板中。邏輯電路板與切換電路板的編程可詳見於 美國專利編號5,352，123 ，著者爲Sample等人，並指定爲 本文的參考文件，美國專利編號5,352,123的全部内容納 入於此爲參考文件。切換背板420亦連接I/O電路板300 (圖12只有顯示一個I/O電路板4 3 0 0 ，然而，本發明可 以使用1個以上的I/O電路板300)。I/O電路板300的功能 在於自包括磁心電路板5〇0或外部系統540的外部裝置傳 輸並暫存信號，另外亦具有提供模擬信號至全部的外部針 腳之能力，如此一來所模仿的設計可以在無外部裝置或系 統的情形下亦能運作。 ί/Ο電路板300連接磁心電路板500與轉發器组520至外 部系統540中。爲要簡化圖12，電路板與連線的實際數目 已減少。在目前的較佳具體實施例中，有22個多路傳輸 電路板400，其中有一到十對的邏輯電路板200而有8個 I/O電路板300。在目前的較佳具體實施例中，若使用2 個以上的I/O電路板300，有一對的邏輯電路板200會因每 一額外對的I/O電路板300而遺失。在目前的較佳具體實 施例中，每一 I/O電路板300具一相關的磁心電路板500， 而該電路板具7個轉發器群520，這類轉發器群固定至電 ____________'32- ______ 本紙乐尺度適用中國國家標準（CN$)A4規桔（2I〇X297.i>^ )~^ 一 ' ^ I-^:--:----装------ΐτ------# (請先閱讀背面之注意事項再填艾，本頁) 經濟部中央標孪局負工消費合作社印製 經濟部中央標牟局負工消費合作社印炎 440796 A7 ______________B7 五、發明説明（30 ) ~~~ 境上。在目前的較佳具體實施例中的每—轉發器群可暫存 8 8個雙向信號。 圖13説明較佳具體實施例的實際建構。多路傳輸電路 板400以8個角度配置至邏輯電路板200與ΙΛ3電路板300 中。背板80〇ι在多路傳輸電路板4〇〇的—側與邏輯電路板 200或I/O電路板30〇均有接頭。爲要簡化這個圖，只顯示 了 一個多路傳輸電路板400與3對的邏輯電路板200。然 而’在目前的較佳具體實施例中，實際上有2 2個多路傳 輸電路板400與π對邏輯電路板2〇〇或1/〇電路板3〇〇。 VO電路板300可透過接頭33〇 +連接至磁心電路板5〇〇。磁 心電路板500具外部接頭5丨〇，這個接頭可透過電纜連接 至轉發器群520與外部系統540中（未顯示在圖13中）。功 率板240可將48伏特的Dc主電力轉換爲邏輯電路板所需 要的3.3伏特。這類型的功率轉換對於需要高電力的定時 多路傳輸電路很重要。除此之外，系統包括了控制電路板 600與CPU電路板700 (請參照圖20)。在目前的較佳具體 實施例中’ CPU電路板700爲VME匯流排P〇wer-PC處理 器電路板，可由Themis電腦公司與其他公司購得。其他類 似的處理器電路板亦適用。特定處理器的選擇依成本速 度、RAM容量與其他因素來權衡。CPU電路板700提供同 頻電台組介面以及模仿系統的整體控制。控制電路板600 可提供時脈配置，其他電路板的下載與測試功能，與邏輯 分析器與模式產生器的中央集中功能見度（這類的結構與 功能會在以下討論）。 . _ __ -33- __ 本紙張尺度適用中国國家標準（CNS ) A4#L栳（210X297公筇） J - .----装-------1T------^ (讀先閲讀背面之注意事項再填宵·本頁) 經濟部_央標準局員工消费合作社印製 440796 五、發明説明（η 亦可以建構目前較佳模仿系統的較小型構造，如圖14 的概要圖，較小型系統並無切換背板420。而是，邏 輯=路板2〇〇可直接連接至1/(=)電路板3〇〇。因爲系統的规 p又限於2對的邏輯電路板2〇〇與！對的"〇電路板, 而使^類情形有可能發生。背板連接顚示在® 14的上 方Ώ板接頭220的針脚（顯示在圖10中）可分爲4個相等 的群组。每一群組可透過背板而傳輸至2個邏輯電路板 200 的 JL 中士 . i 、& ~ ’但不在同一對中與每個I/O電路板300 中並不需要透過背板連接至其他同一對的邏輯電路板 2〇〇或I/O電路板3〇〇，因爲這類的連線可透過邏輯電路板 的渦輪接頭202來提供，且不一定適用在〖/ο電路板 中。如圖14所示的連線模式，該模式提供了電路板之 間的复好有效的傳輸力，但郤可避免切換背板420的高成 本若在較大型的系統中，I/O電路板300可透過磁心電 路板500與轉發器群520來連接外部系統540中。爲要簡化 附圖’第二1/0電路板的磁心電路板500、轉發器群520與 外部系統540不顯示出來，雖然它們在實際具體實施例中 勺崔存在使用額外電路板组以在未用的背板與過輪接頭 之間連線’小型系統可以用1個到4個邏輯電路板2〇〇來 建構’或1個或4個I/O電路板300。這類額外的電路板 爲渦輪回環路電路板260與背板回環路電路板280，如圖 15所示。這類電路板並無任何的數位邏輯。它們只是在接 頭之間傳輸信號3 具1邏輯板與I/O電路板的小型系統的實際圖説明在圖 -34^ I.--.--.----裝------訂------線 (請先閱讀背面之注意事項再^^本頁) Μλ張尺度賴巾S财縣（GNS) 枯（2丨〇 X 297公兑） 440796 Λ 7 Β7 五、發明説明（32 ) ~~" 15中。背板802可提供如參照14的連線説明。I/C)電路板 300可透過接頭330連接至磁心電路板500中。磁心電路板 500具一外部接頭510，可透過電纜連接至轉發器群520與 外部系統540 (未在圖15中顯示出來）。功率電路板240可 將48伏特D.C主功率轉換爲邏輯電路板所需要的3 3伏 特，除此之外，小型系統包括控制電路板600與CPU電路 板700 ’如圖13所示的較太型系統的描述。爲要在使用少 於4個邏輯電路板時仍保留傳輸連線，渦輪回環路電路板 260可連接自邏輯電路板200的渦輪接頭2〇2所發出的信號 至背板802中。渦輪回環路電路板260可在系統中具1或3 邏輯電路板時使用。另一對的背板回環路電路板280可用 來在有邏輯電路板槽未用時，保留經過背板的傳輸連線。 背板回環路電路板280可連接背板信號群（如圖14所示）， 如此一來若無空缺背板接頭時，亦不會流失信號。 I/O電路板300的概要圖與磁心電路板5〇0説明在圖16 中。多路傳輸晶片12的第一列301可固定至I/O電路板 300之背板接頭中。爲要簡化附圖，只顯示了第—列3〇1 的個多路傳輸晶片12。在目前的較佳具體實施例中， 然而’第一列301具14片的多路傳輸晶片Η。多路傳輸 晶片12的第二列303可連接至多路傳輸晶片的第一列 301與電晶體會FET) 308與邏輯晶片304的磁場故應。再 次地’附圖已簡化只表示2個多路傳輸晶片12。在目前 的扠佳具體貫施例中，第二列3〇3有12個多路傳輸晶片 12。多路傳輸晶片12的兩列3〇〗，3〇3需要用來獲取足夠 -—---- '35- (210 X 297^« ) (請先閲讀背面之注意事項再读尤本頁) .裝. 訂 線 經濟部中失標準局員工消赀合作社印絮 本紙張尺度適用中國®家標準（CNS ) Λ4規核 A7 B7 五、發明説明（33 ) 經 濟 部 中 k 標 準 員 X 消 费 合 作 社 印 製 的彈性，如此一來任意的外部信號可以連接至磁心電路板 500的轉發器電纜接頭510之針腳。邏輯晶片304亦連接至 同步圖表RAM (SGRAM) 302 。在目前的較佳具體實施例 中，邏輯晶片304爲FPGA。雖然只有一邏輯晶片3〇4與— 個SGRAM 302表示出來，但在目前的較佳具體實施例中， 有6片邏輯晶片304與3個SGRAM 302在I/O電路板3〇〇 中。邏輯晶片304與SGRAM 302具驅動模擬矢量至外部連 線針腳的模仿器之能力。當芦動模擬矢量時，FET 3〇8關 閉塞（如處於開啓狀態）’因此—，模擬不會與外部系統的作 號相衝突’該外部系統會透過轉發器群520固定至接頭 510上。當不驅動模擬矢量時’邏輯晶片3〇4的針腳會受 到tristated而FET 308啓動（如處於關閉狀態）’因此在接頭 510上的信號可能會驅動或接收第二列多路傳輸晶片3〇3 的#號。在目细較佳具體實施例中，邏輯晶片爲 XC5125，可自加州的聖荷西的Xilxin公司購得，雖然使用 其他的可程式化晶片亦可得到同樣的效果D除了如圖Μ 所示的组件之外，I/O電路板300包括了處理器晶片（未顯 示出來），該晶片透過VME介面連接至背板接頭32〇。在 目前較佳具體實施例中，本處理器晶片爲IBM公司的 PowerPC 403GC，雖然使用其他的微處理器晶片亦可得到 令人滿思的結果。處理器區流排；310可用來上載模擬資、 至SGRAM 302。處理器可用作對角功能，並可用來自多路 傳輸晶片12、邏輯晶片3 0 4與SGRAM 302上載與下載 訊。 _ - 36- 本紙茯尺度適用十國國家標準< CNS )如規柏（210X297公趋） (請先閱讀背面之注意事項再填？本頁) 裝_

.1T 線 經濟部中决標隼局員工消费合作社印裝 7 9 6 at B7 五、發明説明（34 ) 接頭330相連磁心電路板500至I/O電路板300。除了從 FET的邏輯信號以外，這個接頭亦會接數JTAG信號，並 可連接至VME匯流排^ JTAG信號可用來下載並測試轉發 器群520，該轉發器群可以插至接頭510中。在目前的較 佳具體實施卹中，VME匯流排不與磁心電路板500 —併使 用。然而，讀者應思考VME匯流排可以與其他類型的插 至接頭330的電路板一併使用，例如，大型的記憶電路板 可以插入接頭330中，以提供模仿較大型記憶體以適用於 RAM 208 (如圖11所示）的能力。 請參照圖17，説明多路傳輸電路板400的概要圖。多路 傳輸晶片12以配置的方法連接至背板接頭420。圖17已 簡化來表示4個多路傳輸晶片12。然而，在目前的較佳 具體實施例中，事實上在多路傳輸電路板400上有7個多 路傳輸晶片。更甚者，有比圖17所示更多的與多路傳輸 晶片12的連線。這類額外的連線之安排與之前所説明的 相類似。除了圖17所示的多路傳輸晶片12之外，多路傳 輸電路板400包括了 JTAG介面（未表示出來），該介面連接 至背板接頭420，該接頭可測試並下載多路傳輸晶片I〗。 圖丨7的多路傳輸電路板適用在不擴展的模仿系統中， 然而最好是連接數個模仿系統以形成較大的容量模仿系 統。在這樣的情形下，可以使用多路傳輸電路板4〇〇的可 擴展之版本。可擴展多路傳輸電路板402的概要圖説明在 圖18中，多路傳輸晶片12的第—列4〇4可連接至背板接 頭420中。本圖已簡化來表示第一列4〇4的4個片多路傳 _____ ~21~ 、纸法尺度適用中關—家標♦ ( Λ视枯（'~~— ---— ------_----装------1Τ------^ (請先閱讀背面之注意事項再填货'本頁) 07 9

發明説明（ A7 B7 輪晶片12。# 10個多…在目前的較佳具體例中，第-列404有 傳輸晶片12。多路傳輸晶片12的第一列姻連 跋二路傳輸晶片12的第二列406與渦輪接頭430中。多 μ晶片U的第二列條亦連接至渴輪接頭43〇與外部 12，、 只顯示第二列406的2片的多路傳輸晶片 且而圖18中只顯示2個接頭44〇。更甚者’在目前的較 佳具體實施例中有6個外部接頭糊，在目前的較佳具體 實施例中的每個外部接頭440具92個I/O針腳。多路傳輸 板402可组裝爲對，可透過渦輪接頭43〇連接在一 起渦輪接頭430可在多路傳輸電路板4〇2對與邏輯電路 板200對之間擴充有效的相交區域。若沒有渦輪接頭 430 ’介於外部接頭440與邏輯電路板200之間相交區域會 太小而無法傳輸。 叫參照圖19，表現了使用者時脈如何配置在模仿系統 中。使用者時脈的配置在模仿系統設計中很重要。如同美 國專利编碼5,475,830中所描述的，必須確定使用者時脈 在資料信號之前到達模仿電路2〇〇的邏輯晶片10，假設使 用者時脈與資料信號在外部系統540中同時改變（外部系 統540表示在圖12與14中）。只要延遲資料信號即可能達 到此項要求。然而這種作法會緩慢模仿系统的最大運作速 度°最好是讓使用者盡快定時配置同頻電台组，如此—來 最小延遲需要增加至資料信號。 圖19説明較佳硬體模仿系統的時脈配置。時脈透過控 制電路板600的時脈接頭620進入系統中’或透過控制電 3S· !. ·--·-----装------1T------後： (請先閱禎背面之注意事項再填ί,本頁) 麵濟.哪中央橾準局員工消費合作社印製 — ____ - - 本紙張尺度適用中國國家標準（CNS ) ,\4规栳（2i〇x297公趋 440796 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明（36) 路板600的多重區塊時脈接頭63〇、或作爲磁心電路板5〇〇 的接頭510之常態信號，如同本文所討論的，磁心電路板 500可連接至I/O電路板300。爲求清楚，圖19只顯示出一 個接頭510 ^然而，在目前的較佳具體實施例中，在每個 磁心電路板500中有7個接頭510。另外，系統包括多重 I/O電路/磁心電路板的結合體。參照圖12與14所描述的 内谷，接頭510亦連接至與外部系統54〇相連的轉發器群 520。若時脈接頭630可用來輸入時脈，而接頭62〇可透過 电續;連接至外邶系統540中。時脈接頭62〇提供較快的方 法來使時脈進入模仿系統中，而同時磁心電路板5〇〇的接 頭510可提供使用者較快的方法。 磁心電路板500的接頭510可透過接頭330與FET 308連 接至I/O電路板500的多路傳輸晶片U之第二列3〇3，如 參照圖16所示。多路傳輸晶片12之第二列3〇3連接至背 板接頭之時脈針腳，除了之前所描述的連線以外。在目前 的較佳具體實施例中，有16個這類針腳。從1/〇電路板接 頭320 ’時脈可透過背板800或802連接至控制電路板6〇〇 中（請參照圖13)。在控制電路板600中，多路傳輸晶片12 可用來自全部不同的電位源選擇時脈結合體。本系統可能 會具有32種時脈源。任8種可以用在配對的模仿系統2〇〇 中。這樣可以使模仿電路板200的不同配對具所需要的時 脈’例如當有多於i個以上的晶片設計以單一硬體模仿系 統中模仿時。時脈可透過可程式化延遲元件604與暫存器 614來傳輸，然後透過背板8〇〇或802至模仿電路板2〇〇 _________ 39 _ 本紙張尺度適用~——— 1^ 餐------ΪΤ------棘 (請先閲積背面之注意事項再填爲本頁) 經濟部中央插準局員工消費合作社印製 Α7 --—- _____ Β7 五、發明説明（37 ) 一~—'~~~—— 中。如參照圖11所描述的，在模仿電路板2〇〇的時脈可以 透過暫存器216或時脈產生邏輯晶片204 (如CoSim邏輯 晶片）來傳輸，在到達邏輯晶片1〇之前。 在控制電路板600上的邏輯分析器時脈產生器邏輯晶片 6〇2亦可以產生時脈。這種情形尤其會在以測試矢量實施 系統時發生。時脈RAM612的資料可輸入至狀態機器，該 機杏可私式化至邏輯分析器時脈產生器邏輯晶片，該 日θ片可建互不同的時脈模式，如歸零，不歸零，二相位不 重疊等。這類狀態機器的設計爲熟知控制邏輯設計的人士 所I解，並不在此再多加詳述。從邏輯分析器時脈產生器 邏輯b曰# 602，32個產纟的時脈可傳訊至時脈選擇多路傳 輸晶片12中。在目前的較佳具體實施例中，邏輯分析器 時脈產生器邏輯晶片602爲XC4〇36XL裝置，由χιΗηχ公司 表以，雖然使用其他可程式化邏輯裝置亦可有令人滿意的 結果 ° 、多重區塊時脈接頭630亦可用來輸入時脈或輸出時脈。 万向由暫存器6〇8來控制。在多重區塊系統中，如模仿系 、'充I括單獨一個以上的模仿系統，其中一個區塊爲主區塊 而其他的區塊爲從區士鬼。主區塊可在其多重區料脈接頭 630產生時脈，m接頭可透過其多重區塊時脈接頭^0輸 入至其他的從模仿系統中。在多重區塊系統中，延遲元件 604在王區塊中程式化，以補償主區塊與從區塊之間無法 預期的電纜延遲。 參照圖的熟知本項技藝的人士均確認，該圖已被大 ----.___ "40- .張尺度刺中) Λ4舰（2IQx^^ ----- I \ . ；^-1T0 (請先閱讀背面之注意事項再填贷.：本頁) 4 4 07 9 6 A7 B? 經濟部中央標準局負工消费合作社印製 五、發明説明（38 量地爲求清楚而簡化，而Τ U θ 而不顯不出大量的互連與组件。設 計者可爲其自身的選擇來增加组件與連線。 請參照圖2G，討論硬體模仿系統的控制結構。之前的 硬體模仿系統深受不足的處理能力之苦a當轉移資料至或 從系統中轉移資料出來，當載人設計賴至,手、統中，當實 施硬體診斷時，這樣會造成長延遲。在本發明的較佳具體 實施例中，2電平的處理器建構可用來解決此問題。主處 理器700可連接至控制電路板6〇〇中，在目前的較佳具體 實施例中，處理器700 power PC VME爲基礎的處理器卡， 可自Themis電腦公司購得’雖然使用同類的卡片亦可獲得 同樣的效果。處理器700可連接至倚天與控制電路板6〇〇 上的VME匯流排650。VME匯流排650可透過介面（未在 圖20中顯示出來）連接至背板8〇〇或802中，然後至邏輯電 路板200與I/O電路板3〇〇中。VME匯流排650亦可透過控 制電路板600與背板800上的JTAG介面來連接至多路傳輸 電路板400中。

每一邏輯電路板200與I/O電路板300具一含有VME介 面與記憶體的主機處理器。這類電路會透過參照邏輯電路 板200來討論，雖然相似的電路存在於每個I/O電路板 3〇〇。處理器206 (如圖11所示）可透過VME介面222連接 至背板800或802的VME匯流排650上。亦可連接至控制 器221中。在較佳具體實施例中，控制器22〗包括數個 Xilinx公司所製造的XC5215FPGA。控制器221提供JTAG 測試信號至邏輯電路板200的其他组件。除此之外’不同 -41- 表紙張尺度適用中國國家標準（CNS ) Λ4規栝（2IOX2?7公犮） !_.--·--.----蘇------'訂------線· (請先閱讀背面之注意事項再吼荇本頁) ”796 ”796 經濟部中失標準局貝工消费合作社印製 A7 B7 五、發明説明（39 ) 的裝置如快閃EEPROM 224與動態RAM 226連接至處理器 206中。處理器206可以獨立運作，當實施電路電平診 斷’載入組態資料至邏輯晶片10或自記憶體208與210轉 移資料與轉移資料至記憶體208與21〇 (如圖i 1所示）。 請參照圖20a，詳細討論較佳具體實施例系的邏輯分析 器電路。配置邏輯分析器，這表示邏輯分析器的部份包括 在邏輯電路板200中，而同時中央集中功能則包括在控制 電路板600中。事件，如經歷了模仿的設計之信號狀態之 結合體，·可在邏輯電路200的邏輯晶片1 〇與204上產生。 這些成對地結合並以信號230輸出，該信號會以特殊的事 件邏輯晶片232來ANDed —起（如圖20a以AND及閘232所 示）°最後結合的事件信號可利用雙穩態多諧振盪器230 來分爲8個信號（爲求簡明，圖2〇a只顯示出二個雙穩態多 諸振堡器230)。個別的事件信號24〇會透過背板8〇〇或802 (未在圖20a中顯示出.來）行至控制電路板600，在此它們 再次地由AND及閘678來ANDed (該及閘爲邏輯晶片的一 邵伤）’並具來自其他電路板或其他區塊的事件。接頭670 可以從其他的模仿區塊中提供事件信號。最後的事件信號 會到控制電路板600的觸發產生器邏輯晶片674，該電路 板會計算觸發條件與條件式的顯示狀況，並產生所需的啓 動信號238，該信號控制邏輯電路板2〇〇的資料顯示。觸 發產生器邏輯晶片674的輸出會透過暫存器671傳送至接 頭672中，並經由延遲元件676而傳送。延遲元件676的輸 出可由暫存器673來暫存，並穿過背板8〇0或8〇2來傳送至 ______ -42- 本纸张尺度逍用宁國S家標準（CNS )八4堤梠（210x297^^/ 丨： ----裝------訂------線 (請先閱讀背面之注意事項再填ί/本頁) A 7 B' 五、發明説明（40 ) 邏輯電路板200的邏輯分析器記憶體控制器234。控制電 路板600亦產生軌道與功能性測試時脈與其他邏輯分析器/ 模式產生器信號。 請參照圖20b，説明邏辑分析器信號的資料路徑。資料 信號可在邏輯晶片10與204上鎖存，並掃描出來而進入模 仿電路板200的同步圖表RAM (SGRAM) 210。邏輯分析器 資料路徑可穿過全部的邏輯電路板200來配置。每個在邏 輯電路板200上的多路傳輸晶片12具連接至256Kx32 SGRAM 210的8個接頭=SGRAM 210可以高速來運轉，而 同時可實施模仿來儲存邏輯分析器資料。資料爲由2對1 定時傳輸至60個4對1，依所要的邏輯分析速度，頻道深 度與試驗信號數而定，如下表所述： 邏輯分析器權衡 {請先閱讀背面之注意事項再填艿本頁) 經濟部中央標準局員工消费合作社印袋 最大速度 深度 頻率/邏輯電路板 定時多路傳輸因子 16MHZ 128K 864 2-1 8MHZ 64K 1,728 4-1 4MHZ 32K 3,456 8-1 2MHZ 16K 6,912 16-1 1MHZ 8K 13,824 32-1 .5MHZ 4K 27,648(全部信號） 64-1 以上所述的最大速度値爲太約値，會依邏輯分析器設計與 多路傳輸時脈速度而有不同。 以·5 MHZ的速率，有可用的足夠頻道，因此可以同時 ___-43 - 本紙張尺度適用中國國家標準（CNS ) Λ4規栝（210X297公兑) 440796 A7 B7 經滴部中央標導局員工消费合作社印裝 五、發明説明（41 ) 在模仿設計中探究每一雙穩態多諧振盪器或鎖存器。當信 號被”探究"時’在該元件或結點上的信號數値可以被讀 取。一般而言，本數値可以儲存在記憶體元件中（sgram 210)。利用在軟體中重新建構複合信號，使用者可以檢視 在觸發狀態周圍的數以千計的時脈信號組，而不需要移動 探針或重新啓動模仿器。當要探究複合性信號，則軟體會 檢查設計淨表。可抽取邏輯錐面，其中每一造成所要信號 的複合性邏輯路徑可往回追溯，直到它在探究儲存元件 (如雙穩態多諧振盪器或鎖存器）或在設計的外部輸入上終 止。所要的信號的邏輯功能可以儲存元件或组成的外部輸 入來摘取。最後，可以計算所要的瞬間數値，只要利用之 前儲存的全部儲存結點與外部輸入的儲存數値即可計算邏 輯函數。邏輯函數可以在每一點上評量，在該點上的至邏 輯錐面的輸入會變化。這就是一部份的設計除錯軟體。 例如，在圖20d中，可以利用取出其複合邏輯錐面來計 算探究信號E ’該錐面可在終結儲存元件b ，C，D與 設計輸入A。信號E的方程式不論何時信號A，B，C 變化都可計算。信號E的波型可以精確地顯示，即使在實 際的探針放置在其上。這種的完全可見度可以大大地加速 複雜設計問題的除錯。若每邏輯晶片1 〇或204的雙穩態諧 振盪器的數目受到限制，全視度仍可以以較高頻率獲得。 以較高的速度，如高於0.5 MHZ的速度，使用者必須指 定要探究那個信號。然而，因爲每個邏輯電路板200具有 其自己的邏輯分析器記憶體2】0，改變所要探究的信號的 ______ -44-_____ 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297,:,>处) — (請先閱讀背面之注意事項再填w本頁) 訂 線 經濟部中央標苹局貞工消费合作社印裝 44 07 9 ^ A7 --------— ___ B? 五、發明説明（42 ) 速度很快。理由是探針不需要在背板上傳輸，如之前的模 仿系統技藝。 請參照圖20b，其中的每片邏輯晶片1〇或2〇4中，額外 的邏輯電路2000可増加至使用者的設計中’該設計可以程 式化入邏輯晶片10或204中。若使用定製的設計邏輯晶 片’則應在晶片上設計遲輯電路2000 (如硬連線）。數個 掃描寄存器可依要探究的信號數來增加。掃描寄存器的最 大木度可以依以上表格來決定。掃描寄存器亦爲掃描鏈。 在知托）雙穩態多譜振盪器2004之間的是二對一多工器 2005。每一多工器2〇〇5的輸出端可饋餵掃描雙穩態多諳振 盪器的第一輸入可由使用者設計的結點來提供。至每一多 工益· 2005的第二輸入端可由後續掃描雙穩態多諧振盪器 2’的輸出端Q來提供α至择描雙穩態多諸振蓋器細* 的選擇輸入端爲軌道時脈雇，該功能會在以下討論。掃 描雙穩態多諧振蜜器2004可由Mux時脈信號44來定時。 一系列的掃描雙穩態多諧振盪器2004與多工器2005 —併 形成掃描寄存器或掃描鏈。依掃描信號長度與所要探究的 信號數，每-邏輯晶片1〇或2〇4可具〇，i，或數個掃 描鏈。已知晶片的掃描鏈數依所要探究的雙穩態多諸振盧 器或信號數而決定，如往後所討論的，敕體會指派信號至 ί描鍵土 &小鏈數並簡化晶彳傳輸。在較佳的具體實施例 中而要每—邏輯晶片〗0或204的最大12择描鏈與12 數，來在模仿系統中探究全部的雙穩態多諸振堡器或鎖存 器。爲達到最快的邏輯分析器運作速度，掃描鏈與 --—-45 ^ 戒尺度制 -_ I; .—| . 裝 訂 線 (請先閱讀背面之注意事項再填??本I ) 440796 經濟部中央標準扃員工消资合作社印^ Λ7 B7 五、發明説明（43 ) SGRAM 210可以一倍於定時多路傳輸頻的速度來運作。資 料位7G可爲足時多路傳輸的每一周期來在每一掃描針腳 2006來輸出。 請參照圖20c，邏輯分析器事件配置在邏輯電路板2〇〇 上。這樣會避免组成背板800或8〇2事件的傳輸的設計信 號’利用額外插入運輯電路板200上的每一邏輯晶片或 2〇4之邏輯2000可偵測事件。 組成事件的信號由使用在邏輯分析器資料的相同雙穩態 多i皆振盪器2004鎖定，已在圖20b中説明。這類信號可傳 輸至JTAG可程式邊界偵測器.，該偵測器包括CLB記憶體 2018 ( CLB έ己憶體爲邏輯晶片；1〇，204上的記憶體），該記 憶體與合併一起使用寬邊界解碼器2012來形成8個事件信 破°這8個號位於每邏輯晶片1〇，2 〇4内，可使用多工 器2020與結合爲一個針腳，而以事件信號236 (如圖2〇a所 示）輸出至模仿電路板’此處它們再次地與來自其他的 FPGA的事件信號合併。電路板電平事件信號可在背板上 傳輸至控制電路板’在此它們與來自其他模仿電路板與其 他區塊的事件信號一併合併。這樣造成系統寬事件信號到 控制電路板的觸發邏輯晶片674，在此他們可用來產生探 測電纜與其他邏輯分析器控制信號。. 纽成事件的信號可以由模仿系統的使用者來定義，在編 輯填寫顯示給使用者的表單之前，與工作站連接至模仿系 統之如。；6"元成此項作業’足夠的邏輯晶片1 〇，2 上升 (CLB爲使用在邏輯晶片10 ’ 204上實施功能的邏輯建構 -46- 本纸疚尺度適用中國囷家標準（CN:S ) Λ4規格（2!0/297公益） I. ： .----装------1T------^ (請先閱婧背而之注意事項再填艿本瓦) 經濟部中央標翠局努工消费合作社印製 4 4 07 9 6 A7 B7 五、發明説明（44 ) —— 區塊）組態邏輯區塊，會在編輯程序中保留以使全部必須 事件邏輯切合。信號數可以對容量最小的影響來預先定義 行（大約爲每一信號4個CLB)。在完全的編輯完成之後， 亦可新增新信號。這需要遞增的重新编輯與重新下載，以 建立額外的邊界偵測器與傳輸新信號。一旦所有组成事件 的信號定義完成，使用者具完全的彈性可改變飛程上的事 件條件，並同時實施模仿。可以修正斷點、觸發條件與條 件式顯示狀況，而不需停止模仿即可重新啓動邏輯分析 。可以使用TJAG程式來設定事件邏輯。 圖20c以全部插入的事件與掃描邏輯說明邏輯晶片丨〇或 2〇4。此類設計可分爲包括掃描雙穩態多諸振d細*與 多工器2005的掃描寄存器，包括事件雙穩態多错振盛器 2010的寄存n，jTAG介面⑽與2()14，—組的邊界偵測 器20〗8與寬邊界解碼器2012。 事件信號無法儲存在掃描雙穩態多諧振盪器2〇〇4中， 因爲内容會隨著邏輯分析器資料轉移出而改變。因此，事 件雙穩態多諧振盈器2_可用來記憶组成事件的全部信號 之二前與之前的狀態。事件寄存器可在下一择描時脈 上定時’在掃描寄存H 2GG4已由軌道時脈信號·2來載 入（如以下所討論）。另外，掃描寄存器2〇〇4可以爲平行靜 區寄存器與tnstate暫存器，用來載入掃描資料至掃描輸出 針腳。 由事件雙穩態多諧振盪器難而來的輸出信髯可作爲 輸入信號至邊界偵測E 2018中。邊界偵測E 2〇18包括雙 _____ __ _ - 47 - 本紙氐尺度i^/ΐ] { CNS ) Λ4ί^7 210Χ 297.：\^Ί '------- (諸先閲讀背面之注意事項再填碎本頁) 裝1 訂 經濟部中央標準局貝工消资合作社印製 440796 A7 -________Β7 五、發明説明（45 ) ~~~~~〜~ 埠CLB記憶體。每一 CLB記憶體可載入來實施兩輸入信號 所要的電平/邊界偵測，並產生一事件輸出。由全部clb 記憶體來的輸出信號屬於一事件，可使用植入寬頻解碼器 2012合併在一起’以形成該邏輯晶片的事件信號。事 件信號然後用.多工器2020來結合，並以1/〇針腳輸出至 tristate暫存器2022。每次事件需要使用者信號，均可連接 至全邵的8個事件，如此一來事件定義可在實施時間中改 變。 使用在邊界偵測器2018的CLB記憶體可在JTAG匯流排 中程式化。這項程序可以計數器2〇16與解碼器2〇14來完 成，這兩種裝置可以利用較佳具體實施例的邏輯晶片 10 ’ 2014之雙痒記憶體功能即可完成這項程序。對於事 件電路大數目而言，由解碼器2014建立並傳輸選擇信號可 以取彳于邏輯晶片1 〇及閘容量的分數。還有，可建立包含 全邵邊界偵測器記憶體2018的轉換寄存器。然而這種裝置 禁止隨機存取。 每一紐成事件的信號需要大約4個CLB加上JTAG介面 的小量整理操作。假設不論何時加入信號，插入必須的邏 輯使之運用爲8個事件之任一部份。若使用者指定信號要 用在那個事件中，則只需要1/2的CLB，但這樣會明顯地 限制改變事件條件的能力，而模仿仍在進行。 每一信號/事件複合之邊界偵測記憶體2018可程式化來 偵測以下狀況的其中之—： _— -48- CNS ) Mim ( 2I0X297A^ ) ' ' 一 I^------1T------1 (請先閑讀背面之注意事項再^^本玎) 440796 A7 B7 經濟部中央標準局Μ工消费合作社印裝 五、發明説明（46 事件狀況 等式 記憶 説明 Α=0 0 0電平 A=1 1 1電平 A=0&B=1 F 降落邊界 A=1&B=0 R 升起邊界 Ax或b E 任何邊界 Α-0&Β=0 S0 維持在〇 A=1&B-1 S1 維持在1 Axn 或 JB S 維持在1或〇 0 - 不使用信號 ------- 邏輯分析器週期開始於軌道時脈信號 2002，軌道時脈 44的升起邊界保證有效。軌道時脈麗造成資料同步樣 本儲存在掃描鏈中。它亦以事件運算開始。電路板電平事 件傳送至控制模數_ +，在此它們合併在-起，並用來 控制觸動產生器狀態機674。在數個軌道時脈期之後，觸 發產生益可製造取得啓動信號238，該信號可控制資料寫 入至邏輯電路板200的SGRAM21〇。電路會維持在不使用 的狀態，直到下一個軌道時脈2〇〇2到時。 _ ，， mux “了 v iviu入 邏輯分析器資料儲存在每一模仿電路板的Ram中，如 之前所述，每一邏輯電路板2〇〇包括5 4多路傳輸晶片 12 ’每一晶片具8個針腳連接至SGRam 21〇。因此，在 RAM中有54*8=432資料頻。邏輯分析資料可儲存在稱爲 -49- J--.--.----t------IT------级： (請先閲讀背面之注意事項再填并本頁) 440796 A7 B7 五、發明説明（47 ) -- 矾框的基本單元中。訊框可在每個軌道時脈2002之後產 生，並包括所有自邏輯晶片10或204掃描鏈轉換出來的資 料。訊框可能佔有2到64個RAM單元，並需要64個多路 傳輸時脈信號（Muxclk)週期來產生。典型的訊框如下·· 經濟部中央標準局員工消費合作社印繁 資料頻道（43 2) 資料〇 資料1 資料2 資料3 資料〇 資料1 資料2 資料3 最】的說框只需要2個RAM單元，訊框長度總爲2的倍 數。因此，法定的長度爲2，4，8，... 64 RAM單元。爲 要付合SGRAM 21〇計時要求，訊框的序列寫入必須在記憶 體的相反觸排達成。對於最小尺寸的訊框，可在處於低狀 恐的RAM觸排中儲存一個資料字，並在處於高狀態的 RAM觸排中儲存—個資料字。 邏輯電路板記憶體深度爲256K字。記憶體可平分爲32 個自含區塊’每—區塊具8192個字並可能依訊框長度而包 括' 4096與128之間的訊框。區塊爲固定長度並總是以8K 字邊界來開始。在區塊中，訊框可以隨機順序儲存，但區 -50- 訊框0 訊框 (請先閱讀背面之注意事項再填祎本頁) .裝- 、-° 本紙張尺度適用中國國家榡辛（ CNS )八4坭輅（2丨0 X 297公总） 440796 A7 B7 ，m 濟 部 中 央 榨 準 局 工 消 f 合 作 社 印 % 五、發明説明（48 ) 塊之間並無訊框的重疊。稍後區塊的全部訊框具較前區塊 訊框具有較高的時間印記。 邏輯電路板記憶體210的深度依設計者的選擇與可用記 憶體晶片深度而定。較深的記憶體會随著較大的sgram 出現而於將來使用。 時間印記値可在每次訊框儲存在邏輯電路板2〇〇時，儲 存在控制電路板600的時脈RAM612 (如圖19所示）。 邏輯分析器支援調節性顯示選項，這表示個別的訊框會 依一個事件信號値與觸發狀態機的現有狀態，可能窝入或 可能不窝入記憶體中。調節性顯示可允許記憶體的更大的 使用’因爲只要儲存資料。調節性顯示可用取得啓動信號 238來控制’本信號產生於控制電路板6〇〇上。在軌道時 脈2〇02產生取得啓動信號之後，有太約爲4個軚道時脈的 管道延遲。 因A延遲的取得啓動信號，因此不可能決定是否有時間 資料，以及是否要儲存或不要儲存。若所延遲啓動信號顯 示該資料不好時，資料因此可儲存至記憶體並在稍後複 寫。這樣會導致儲存在記憶體中的資料以隨機順序來排 列。在邏輯分析器利用分類時脈RAM 612儲存的時間印 记，並配置指示器至每個邏輯電路板處理器2〇6而停止之 後，會回復正確的資科頌序。指示器可顯示每—序列資科 樣本的實際記憶體單元。不在順序内的資料受限於一個記 憶體區塊，因爲必須處理記憶體門址計數器的纏繞。最舊 的絮料區塊會在位址計數器再次寫入區塊的第—單元時被 (請先閱讀背面之注意事項再填寫本百〇 ,^、1T..線-----—Ρ--·-----.. 本纸银尺度適/¾中標率（CNS〉,44¾¾ ( 297公;^ ) 440796 A7 B7 五、發明説明（叫） 棄置。 在控制電路板上的邏輯分析器控制遲輯晶片㈣亦且區 :龙寄存器，其中在窝入每個區塊後，錯存5位元的資料 總共160位元)。其中有4位元爲最後窝入訊框的取得啓 動信號之數値。一額外的位元可指佘θ ^ 兀^日疋疋否要以取樣順序窝 入區塊。也就是説，在區塊中每一就f τ ^ 軌道時脈的取得啓動有 爲使區塊不重疊，總會寫入每一區塊的最後4訊框，且 不論取得啓動信號之狀態。這最後4個訊框可或不包括完 好資料。控制模數處理器檢视區塊寄存器的取得啓動2 元，來看看資料是否完好。區塊的實際資料訊框因此以4 來畫分。 當建立模仿電路板指示器組時需要考慮這類情形。在邏 輯分析器停止之前，所儲存的資料最後4個字可或不包括 完好資料。在邏輯分析器停止後，利用嵌入取得啓動管道 至區塊寄存器來決定。 經濟部中央標準局員工消资合作社印絮 挺制模數處理器700能讀取最後儲存的位址，在邏輯分 析器控制晶片674的邏輯分析器停止之前，這可用來決定 最後寫入的資料。第一資料區塊若是位址計數器未超出時 爲區塊0或下一個處於更高狀態的區塊。需要另—額外狀 態位元’該位元可在第一次超出時設定。 當邏輯分析器停止時所寫入的最後資料區塊，可能會包 含某些在位址計數器的前一纏繞時的寫入舊訊枢s這類舊 訊框可以被棄置’是否要棄置訊框可以用排序時間印記來 -52- 本紙依尺度適用中国國家標準（CNS ) Λ4現格（210X297公尨) 1407 9 6 Λ Μ Β7五、發明説明（50 ) 達成，並棄置具第一資料區塊的較早時間印記的訊框。 例如，假設訊框長度爲1 (而不是2到64之間），則每區 塊具8個訊框（而不是4096)，而記憶體具24深度（而不是 262,144)。邏輯電路板與控制電路板記憶體可能在邏輯分 析器停止後，具有以下的資料： 經濟部中央標準局員工消f合作杜印製 邏輯電路板控制電路板 位址 資料記憶體 時間印記 0 28 43 1 18 47 2 <-計數器 17 3 92 4 4 93 5 5 94 6 6 95 7 7 96 8 8 3 13 9 1 10 10 2 12 11 5 27 12 7 29 13 14 30 14 8 31 15 27 32 -53 區塊電路板 已排序的 顯示啓動 0 0111 45 0 0101 1--:--.----t------IT------坡： (請先閱讀背'&之注意事項再读i:H本頁) 本紙張尺度適间中國國家標準（CNS ) Λ4規梏（2 10 X 297公犮） 4杣州 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（51 ) 16 3 33- 1 0111 17 9 34 18 10 35 19 11 37 20 12 39 21 13 40 22 14 41 23 17 42 位址溢出位元=1 _ 位址計數器停止於單元2 而設定位址溢出。 這表 元 〇到7的區塊爲最後的區塊，而單元8到 15爲 塊。看看第一區塊所儲存的取得啓動位元，可以決定在單 元12與14的第一區塊之末端爲完好，而在單元Π與15的 第一區塊末端爲不完好。在區塊中的其他訊框爲完好，否 則位址計數器將不會累計至下一區塊中。在以時間印記來 排序與移除不完好資料後，第一區塊爲： 模仿電路板 控制電路板 位址 資料記憶體 時間印記 9 1 10 10 2 12 8 3 13 11 5 27 12 7 29 14 8 31 -54- 本纸張尺度適用中國國家標準（CN'S ) Λ4規格（210X297公茇） !..--.-------装------1T------.^ (請先閱讀背面之注意事項再填\>5本頁) Ψ' Α7 Β7 五、發明説明（32 ) ----_ 備註：在區塊中的最後4個訊框必須總是在排序的順序 中，如此一來不完好的訊框才能以時間印記在之前或之 來移除。 < 經浒部中央標準局員工消費合作社印製 接下來處理第二區塊，在位址23的訊框不全，而第 區塊在位址丨6啓動。區塊不需要排序，因爲此區塊的排 序位元可在區塊寄存器中設定，在移除不全訊框之後，區 塊可爲： 模仿電路板 控制電路板 位址 資料記憶體 時間印記 16 3 33 17 9 34 18 10 35 19 11 37 20 12 39 21 13 41 22 14 41 現正處理在位址0啓動的最後區塊， 首先以時間印記排 序，獲得以下的結果 模仿電路板 控制電路板 位址 資料記憶體 時間印記 〇 92 4 4 93 5 -55- 本纸乐尺度適用中國國家標举（CNS ) Μ規栝（210Χ 297公犮）

5 6 7 Ο 2 1 94 95 96 28 17 18 6 7 8 43 45 47 接下來，具時間印·#ρ的旦々 47 h己的早於罘一時間印 (10)的全部訊框全遭 在矛 B k裳置。樣會在區烛 框。 U视中只留下3個 訊 位址 0 2 1 模仿電路板 f料記憶體 28 17 18 控制電路板 時間印記 43 45 47

1T 經濟部中央標準局男工消费合作社印裝 最後訊框的區塊寄存器取得位元包括取得啓動管道的最 後數値。這個區塊的寄存器内容爲〇111。這表示在位址1 ' ;框不王’而其他位址0與2的兩個訊框冗好。低 产白位兀並典意義，因爲只有3個訊框寫入至區塊中。最後 區塊如下： 位址 0 2 模仿電路板 資料記憶體 28 17 控制電路板 時間印記 43 45 線 ______________ - 56 - 本紙張尺度· 公势） 44 07 9 6 A7 -----B7五、發明説明（54 ) 而整組回復的資料爲： 經濟部中央標準局負工消*?合作社印掣 模仿電路板 控制電路 位址 記憶體 時間印記 9 1 10 10 2 12 8 3 13 11 5 27 12 7 29 14 8 31 16 3 17 9 34 18 10 35 19 11 37 20 12 39 21 13 40 22 14 41 0 28 43 2 17 45 以下會討論需要程式化較佳具體實施例的軟體。軟體可 更新，因此不同於美國專利號碼5s〗09,353 ， 5,036,473 ， 5,488,496與5,452,231與5,475,830所討論的軟體，但其内 容均在此列爲參考資料3圖2 1爲流程圖。 資源淨表可由淨表輸入器1000來輸入，該輸入器由邏 輯合成程式1002來形成，如HDL-ICETM品牌的邏輯系統軟 -57- 本紙伕尺度適用中國國家標準（CNS ) Λ4規梢（2丨0X297公趋） (請先閱讀背面之注意事項再4¾本頁) 装- 訂 44 07 9 6 Μ 經濟部中央標準扃員工消f合作社印製 Β7 五、發明説明（55 ) 體，目前可自Quickturn Design System，Inc購得，或由行 爲試驗台編輯器1004。淨表輸入器1000能以不同的格式 來取得及閘内文淨表，這類格式如EDIF與Verilog，並轉 換淨表爲内部資料庫淨表格式，該格式以含有階層化定義 的單元、屬性單元與特殊硬體單元的資料邏輯庫來代表。 特殊的硬體單元包括記憶規格單元、微處理器單元與組件 轉接器單元。某些階層化定義的單元具可防止本身平整化 的旗標，以及在許多邏輯晶片10中分裂，在晶片之間傳 輸時避免計時問題。淨表輸入軟體與設計可依設計者來選 擇，並不在此多作討論。如以上討論的，平整的單元是唯 一不含階層化單元的單元。它只包括最原始的组件，如簡 單的邏輯及閘。 HDL-ICE™品牌的邏輯合成器1002 ，爲目前較佳的邏輯 合成器1002，經由邏輯合成處理至資料庫格式，該格式由 淨表輸入器與其他編輯步驟使用，來取得並轉換登記-轉 移-層級（RTL) Venlog或VHDL淨表。其他適合的合成產品 亦可由其他Synopsis公司與其他公司鱗得，雜然HDL-ICE™品牌的邏輯合成器具某些如較佳的整合性與較高的 操作速度的優點。 行爲試驗台編輯器1004可允許在Verilog或VDHL中所描 述的行爲試驗台模仿。编碼可在一個或多個邏輯電路板 200的處理器206平行實施，可經由合併邏輯邏輯晶片204 來緊密連接至其他邏輯中，該邏輯是經由淨表輸入程式 1 000或HDL-ICE™品牌的邏輯合成器來產生。在處理器206 -58- (請先閲請背面之注意事項再填寫本頁 裝 '1Γ 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 2町公犮） 經濟部中央標準局員工消費合作社印製 440796 A7 --B7 五、發明説明（56 ) ~~~---— 實施的編碼可爲邏輯設計的行爲（非合成性）表徵，而同時 其他的邏輯在及閘層級，（合成性的）RTL表徵。 邏輯單元咒憶體（LCM)產生器可替代使用者設計的記憶 體規格單元，該設計可利用將記憶體植入邏輯晶片1〇來 施行，再加上定義記憶體實行的階層化定義單元，可能包 括圖映至邏輯晶片10的可組態區塊以及在每一邏輯晶片 10中的相對位置。 使用者資料輸入程式ϊ008可讓使用者輸入設計编輯時 所需要的資訊，如定時資訊，試驗資訊，特殊同頻電台组 資訊等。該資訊可在處理某些情形時輔助模仿系統，該情 形會造成模仿問題’若未以特殊的方法來處理。 貝料合格程式1 〇 1 〇可確認淨表與使用者資料的正確 性。i會找出一般的淨表錯誤，如未驅動的輸入或固定至 同頻電台组的多重輸出。 時脈樹狀提取程式1012可自層級化淨表中中提取時脈 樹狀’並確認全階層的設計層級之時脈端子。本步驟的操 作步騾説明在美國專利編號5,475,830中。 層級分化规畫程式（HPP) 1014可用在實際模數晶片分化 算法’它可確認圖映至每一邏輯電路板200的設計部份。 分化DB設定1016可爲由HPP 1014所確認的部份的晶片 分化程式之平行實施來預備資料庫。 晶片分化程式1018可確認個別邏輯晶片1〇中執的邏輯 组。 NGD 〇ut程式1 020依晶片分化的結果，建立相對於每一 -59- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公犮） 1..--.--.----裝------訂------妹 (請先閱讀背而之注意事項再本頁) 以 07 9 6 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（57 ) 晶片的NGD檔案。NGD爲一檔案格式，常見於不同的軟 體程式，可自Xilinx公司取得。NGD檔案包括需要用來實 施邏輯設計至邏輯晶片所需要的邏輯與傳輸資訊。如所討 論的，在目前較佳的具體實施例中，可使用Xilinx的邏輯 晶片。NGD Out程式1020可將資料庫資訊轉換爲NGD格 式。NGD Out程式1020亦可啓動平行分化，並用任意的 1/◦針腳指派定位並傳輸（PPR)個別邏輯晶片10的工作 1022。PPR 程式 1022 爲 Xilinx 公司產品，可爲 FPGA Xilinx 製造商生產程式檔案。 實際的DB產生程式1026可預備由電路板分化程式所使 用的實際資料庫。實際資料庫包括系統的每一電路板之有 關邏輯晶片10與多路傳輸晶片12之間的實際連線。 電路板分化程式1028確認邏輯及閘置入每一電路板200 對中的邏輯晶片10中。它考慮了記憶體實例的限制，該 實例可在每一邏輯電路板200上實行，邏輯分析器試驗頻 道限制，每電路板限制的微處理器以及背板與渦輪接頭限 制。 EBM编輯程式1030結合了全部指定至相同邏輯電路板 200的剩餘記憶體規格單元，爲不多於12個相對於RAM 208的群組（如之前圖11所示的）。連接至SRAM晶片208 的I/O信號可以相對的針腳數來標記。 系統傳輸模組1032選擇實際同頻電台组與時間分隔多 重（TDM)相位，來實施穿越邊界的邏輯同頻電台组。它可 指派針腳數與TDM相位至全部的晶片I/O針腳。它亦可產 -60- 本纸張尺度適用中國國家標孪（CNS ) Λ4規格（2丨0 X 297公犮） J--：------裝------1T------^ (請先閱讀背面之注意事項再硝朽本頁) 440796 Α7

五、發明説明（58 ) 經濟部中央標準局負工消f合作社印¾ 生多路傳輸晶片12與轉發器520的編程資料。 NGD更新程式1034開啓每一邏輯晶片1〇的最後的遞增 PPR工作1036 ’提供最終的TDM邏輯與I/O指派的連接。 當工作成功完成，編輯即已完成。 各類程式的詳細内容可在以下討論。 請參照圖22 ’顯示了由行爲試驗台編輯器1〇〇4所建 立’編輯軟體硬體模型所需要的步驟順序。編輯工作開始 於Venlog或VHDL的使用者資源密碼。因爲輸入程式 1100，而建立了行爲資料庫表徵11〇2。在模型编輯完成之 後，會造成模仿模型1114的邏輯表徵與實施1112組下載 至邏輯模數處理器DRAM U6中，如圖20所示。 行爲試驗台編輯器軟體1004包括4個可實施與實施時間 支援庫。 輸入器1100處理使用者Verilog或VDHL資源檔案，並產 生一個行爲資料庫11〇2。它接受檔案名稱表與位置與該資 料庫的名稱，在此未定義的模組參照資料獲致解決。資源 棺案名稱即爲由Verilog或VDHL所使用的檔案名稱。 預先處理器1104可轉型由輸入器1100建立的行爲資料 庫丨102至新型的行爲資料庫u〇6。它可實施行爲編碼的 分化爲組叢（亦可視爲分化），可以每個可用的處理器2〇6 來貫施（請參照圖11) ’並決定編碼節段的實施順序，以及 在邵份中的變數位置。編碼節段爲獨立的編碼，可平行地 在處理益206中實施。另外，預先處理器可實施需要用來 建立保留時間防損模型的轉型。請參照美國專利編碼 ____ -61 - 本纸張尺度適用中國國家)⑽見格（2丨0χ 297_^ ---------i------IT------H (請先閏讀背面之注意事項再填寫本頁) 經濟部中央標準局1Λ工消f合作社印製 440796 A 7 --—-B7 五、發明説明（59 ) 5,259,006，作者A pnce等人，納入其中内容在此爲參照 資料。 編碼產生H 1110可讀取行爲資料庫廣，如由預先處 理器1104所轉型的一樣，並產生每個由預先處理器11〇4 所確認的組叢下載式實施程式。這類實施程式可下載至 DRAM 226中以作爲在處理器2〇6上實施之用。 淨表處理器1108可讀取行爲資料庫，如由預先處理器 1104所轉型的-樣’並產生邏輯資料庫1114以作爲由其他 編輯程式1006-1036所處理之用，爲要表現合併模仿邏輯 晶片204的特殊連接至微處理器匯流排與事件同步化匯流 排（請參照圖11)，淨表產生器丨1〇8會建立如圖U所示的 淨表結構。MP單元；[200爲特殊的單元，相對於處理器 206，該單元不會由晶片分化程式1〇18結塊（相似於 單元範例）。周邊控制單元12〇2爲經常性單元，包括圖庫 组件範例並會被置換至合併模仿邏輯晶片204中。只有極 少的邏輯數量會被置入單元；1202中，該單元會直接與微處 理器匯流排互動。放置邏輯的最小數量至周邊控制器單元 1202可避免等待狀態程式化的需要。周邊控制器單元丨2〇2 可爲防止分化程式ΗΠ8在數個邏輯晶片上的分裂的旗 標。淨表產生器1108的貴任即在於確定本單元的容量不赶 過單一邏輯晶片204的容量，而該單元與淨表的其餘部份 之連線的數目不超過合併模仿邏輯晶片204與多路傳輸晶 片12之間的連線數。如之前所討論的，合併模仿邏輯晶 片204具3個針腳，可與54個多路傳輸晶片12每—晶片相 -62 - 本紙張足度適用中國國家標準（CNS ) i規枋（2 10X297公犮） — ' ---- ---.-------裝------訂------涑 (請先閲讀背面之注意事項再填ΪΪΤ本頁) 440796 A 7 B7 五、發明説明（6〇 ) 經濟部中央標準局負工消*;合作社印褽 互溝通。這表示在合併模仿邏輯晶片204與多路傳輸晶片 12之間有162個可用連線（3*54=162)，如圖11所示。淨表 產生器1108亦會標記以相對針脚數連接特殊同頻電台组與 MP單元1200，該針腳會引導系統路由器1〇32產生合併模 仿邏輯晶片？04的正確實際資料。因爲在處理器206與合 併模仿邏輯晶片204之間的連接會固定至特定邏輯晶片 204上，因爲必須要上述動作。 行爲試驗台编輯器1004已完全揭示在以下專利申請 中：使用模仿與模仿來確認設計的裝置與方法，流水號爲 〇8/733,352 ’作者爲Sample等人，在此納入以爲參考資 料。邏輯晶片1己憶體（LCM)產生器1〇〇6可利用Xilxin有關置 放的巨集（rpms)來施行淺但高度端對的記憶體。它以14個 窝入埠支援圮憶體，任何讀取埠數目，以及可解誤存取的 另外凟取-窝入埠。它利用同步雙埠RAM原始部件，爲邏 輯晶片10的，組件。圖22a說明έ己憶體電路的範例，該電路可爲LCM產生器 祕產生，置於邏輯晶片10。圖22a的記憶體電路包括以 下組件： 寫入啓動取樣器與裁制胃105。以快速的時脈來同步化 寫入啓動信號，並當數料發出請求時，可優先記憶體電 路？人操作。窝人啓動取樣器與裁制器奶。輸出寫入位 止/η料夕路傳輸選擇並寫人啓動信號。寫人啓動取樣器 與裁制器單元以硬體巨集的形式預先編輯入參照圖庫，該 心紙張 .63- CNTS ) Λ4規格（210X297公及 (請先閱讀背面之';±意事項再嗔{?5本頁) .裝

-1T 線 經濟部中央標準扃負工消资合作社印製 44 07 9 6 A7 ---B7 五、發明説明（61 ) 巨$具2到16寫入崞的不同寫入蜂組態。 圖22a的記憶體電路包括—讀取計數器1〇52。讀取計數 器1〇42可用來循環所要實行的記憶體讀取埠。這類計數器 可以具不同計數長度的硬體巨集單元來預先編輯入參照圖 庫。 圖22a的記憶體電路亦包括多工器1〇53，該多工器將讀 取計數器1052的輸出或寫入啓動取樣器與制裁器1〇5〇置 於輸出端。多工器1053的輸出端爲槽溝選擇信號SL〇T_ SEL，孩信號包括4種線路，可選擇16道槽溝（或埠）的任 一槽溝或淳。 圖22a的έ己憶體電路亦包括位址多工器與資料多工器 1056。位址多工器與資料多工器1〇56可用來選擇埠寫入/ 讀取位址資料與埠寫入資料，當合適的槽溝或埠時間到達 時。槽溝選擇彳s號SLOT-SEL可輸入至位址多工器與資料 多工！§ 1056的選擇輸入端以實施此項功能。 圖22a的記憶體電路亦包括記憶體1058 ^記憶體1〇58爲 靜癌RAM記憶體’爲一個或多個xiiinx組態邏輯區塊（clb) 组件。 圖22a的記憶體電路亦包括讀取槽溝解碼器ι〇54。讀取 槽溝解碼器1054可解碼槽溝選擇信號SLOT-SEL (其中有 4個信號）爲16個個別線路，以作爲輸出暫存器1〇6〇的時 脈啓動輸入。 請參照圖2Ϊ ’以LCM記憶體產生程式1〇06所產生的淳 寬度、深度與數目，是依由淨表輸入程式1000、 -64- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公浼） * . ；^' _1τ------^ (請先閲讀背面之注意事項再填3本頁) A7 B7 440796 五、發明説明（62 ice™品牌合成器程式或行爲試驗台程式綱4所產生的淨 表之要件而定4利用屬性單元範例建立Xilinx有關的放 置巨集（RPMS)爲資料庫單兀，以及特殊FMAp與hmap單 元的範例來控制記憶體電路的圖映爲邏輯晶片1〇的特定 邏輯模數。FMAP與HMAP單元爲特殊的原始組件，該组 件可控制Xilinx PPR程式1022的行爲。如以上所述，在目 前的較佳具體實施例中，這些是XiIinx FpGA的CLB。這 些範例亦具有RLOC屬性，可指明邏輯模组的位置（在目前 的較佳具體實施例中的CLB)，在此處放置一個邏輯。 RPM單元必須標以旗標（在目前的較佳具體實施例肀， 本旗標可視爲nNOFLAT")，以防止晶片分化程式1018在數 個邏輯晶片之間分裂它們。RPM單元亦必須具有預先計 算容量數値與含有其體積的屬性（邏輯模组數，如CLB， 以垂直與水平方向使用）。 資料合格程式1010並不確認RPM單元的淨表，因爲 FMAP與HMAP的平行連線到邏輯原始可能會造成設計規 則損害的表象。NGD Out程式1020會在每個RPM範例中的 原始系統中保留全部的RL0C數値。這樣可使PPR 1022以 這樣的方法將RPM置於晶片中，來滿足以RLOC屬性定義 的限制。 使用者資料輸入程式1008，除了使使用者輸入時脈與 其他設計資訊之外，亦運算全盤試驗多路傳輸因子。試驗 爲淨表内的點，可在設計除誤的過程中觀察出來。試驗多 路傳輸因子可決定掃描鏈的長度，該掃描鏈可增加至邏輯 -65 - 本紙張尺度適用中國國家樣準（CNS ) Λ4規枋（210X2扪公趁） I--,--：----象------1T------^ (請先閱讀背面之注意事項再填i:H本頁) 經濟'邵中央標率局員工消贽合作社印說 440796 A 7 B7 經 濟 部 中 央 標 準 局 ϋ X. 消 费 合 η 社 印 製 五、發明説明（63 ) 晶片10中。使用者可以列示試驗或請求全視模式°在全 視模式的情形下，多路傳輸因子爲64。若使用者只要看 見特定的信號表，可以運算多路傳輸因子爲： (試驗數）*(偏移因子）/(432*(邏輯電路板數）） 邏輯電路板數200必須在運算作成以後即爲已知。偏移 因子爲實驗決定因子，負責邏輯電路板200試驗信號的非 統一配置。機會理論考慮建議大系統1.4而兩電路板系統 爲1.7的數値。對於具Β電路板的系統而言，大約爲1/(1-0.29)sqrt(B/(B-l)))。這個因子可以增加來提供增加試驗的 空間，而不需多於一個邏輯電路板200的重新編輯。 較佳具體實施例系统的邏輯分析器事件，可利用邏輯電 路板200的邏輯晶片10的可程式邏輯來運算D因此應保留 •邏輯晶片10以作爲事件計算。因此，若使用者延遲信號 與事件定義’直到設計編輯之後，則必須進行受影響晶片 的遞增重新編輯。當所保留的容量不夠已知晶片使用時， 信號必須傳輸至其他的邏輯晶片10中，該晶片具足夠的 容量可建立事件偵測器，如圖20c所示。這樣會造成較長 的編輯時間。但若在用來建立事件的編輯之前，即指定全 部的信號則可以省去較長的編輯時間。但不需要眞正定義 事件或觸發器’因爲這樣對容量並無影響。事件邏輯功能 本身可下載至邏輯晶片10中，在其用連接至控制器221的 JTAG匯流排運作時（如圖2〇與2〇c所示）。 最後，在這位使用者資料輸入步驟1〇〇8進行時’使用 者必須選擇定時多路傳輸因子以作爲非重要信號之用。如 (請先閱讀背面之注意事項再填艿本頁) -裝

'IT 線 本紙張尺度賴愧_轉（CNS Πι()Χ297$ ^44 0 440796 c A7 B7 經 濟 部 中 央 標 準 局 >3 X 消 合 作 社 印 製 五、發明説明（64 以上所述，定時多路傳輸因子可以爲1，2，或4。 晶片分化程式1016與1018使用以幾何算法爲基礎的組 叢。相似算法的範例可見於先前技藝硬體模仿系統中，如

Quickturn Design System 公司的 System Realizer™模仿系統 3 在目前的較佳具體實施例中，郤有許多差異處3這些差異 處會在以下説明。 1) 某些類型的單元必須特別小心，防止其進行不適當的分 化、组叢等。"不可觸控"的單元爲不能以任何的邏輯組叢 在一起。11不可觸控"單无的具體實例爲MP單元，如圖23 所不。"非平整"單元爲不能在數個晶片之間分裂的單元。 非平整單元的範例爲鎖存與硬體巨集，其中分裂會帶來 定時問題。 2) 某些特別的同頻電台組並不具有驅動器並且可以任意切 割=除了 POWER與GROUND之外，連接這類特殊的同頻 電台组與邏輯及閘的範例爲多路傳輸時脈信號（muxclk) 特足而&，行爲試驗編輯器1004與EBM編輯器1030 與LCM編輯器1006會建立連接至MUXCLK的邏輯。 3) 針腳輸出端控制組叢具有的最大同頻電台组數。假設邏 輯的組叢具RI 一定的外部輸入同頻電台组，RO —定的外 部輸出同頻電台组，CN重要的外部同頻電台组，p試驗 信號，與試驗的時間區隔因子爲T，則需要實行晶片組叢 的針脚數可以下列方式來運算（所有的除式爲整數除法^ 具小數）。 a.然邏輯信號的定時多路傳輪，針腳的數目爲 本纸張尺度咖巾關 -67- )規格U10X297公屈） (請先閱讀背面之注意事項蒋^'巧本瓦：)

440796 經 濟 部 央 標 準 消 合 社 印 製 A7 B7 五、發明説明（65 ) ^ ' RI+RO+CN+(P+T-l)/T ;

b有邏輯知號的一對一定時多路傳輸，針腳的數目爲 (RI+1 )/2+(RO+1 )/2+CN+(P+T-1 )/T

c.有邏輯1s號的4對1走時多路傳輸，針腳的數目爲 max(RI+l)/2，（RO+l)/2)+CN+(P+T-l)/T 備註：當使用者選擇全視模組時，試驗p的數目可以假設 與雙穩態多諳振盪器與鎖存器的數目相等。 4) 可用作組叢的最大尺寸是依特定邏輯晶片1〇的及閑容 量而決定。除了邏輯及閉之外，亦需要其他的時間區隔多 路傳輸容量’試驗與事件偵測電路。假設邏輯組叢具 固定（非重要）外部同頻電台组（RN相等於RI加上R〇)，p 試驗信號’與用在事件偵測的E信號，所增加的定時區隔 多路傳輸、試驗與事件偵測電路如下： a無邏輯信號的定時多路傳輸，邏輯分析器的額外容量 、<· 爲 雙穩態多諧振盪器：P+2*E+l〇gE 及閘：Cl*P+C2((E+l)/2)*8 在目前的較佳具體實施例中，常數爲Cl=2 ，r 。可 以依實驗結果來調整。 以任何類型的定時多路傳輸（2:1 ，4:1或其他比例）， 需要額外的RN雙穩態多諧振盪器與邏輯分析器。 5) 分化亦爲需要施行時脈樹狀來控制，如美國專利編號爲 M75,830説明的一樣。設計同頻電台组可指派爲仏位2 整數，稱爲CLKMASK。CLKMASK的位元]可μ — μ J以卩又疋，若 68 J-->--:----装一-----IT------.¾ (靖先閲請背面之注意事項再填寫本頁) 44〇796 A7 經濟部中央標準局另工消f合作、杜印製 、發明説明（你 使用者時脈i在直接（未受轉換）相位中到達到此—同頻電 台組時。位元㈣應m若使用者時脈i在轉換相位 中到達此-同頻電台组。這項資訊會傳送至ppR程式⑽2 中以實施所要的延遲調整。 < NGD 0ut程式1〇2〇以適合ppR程式ι〇22處理的格式輸出 淨表。除此1外，它亦實施相關於邏輯修正的特殊功能 數’來插入定時區隔多路傳輸或#錯邏輯 •關連放置㈣巨集㈣：在資料庫中的關連放置巨為集可 以NGD棺案保留而傳送至ppR中。Rp巨集爲邏輯及問 群組，已在XHinxFPGA内圖.映至CLB的固定模式。Rp 巨集不會以稍後的軟體步驟來重新分化，而因此可保留 定時特徵。 • TDM單元插入：定時-區隔_多路傳輸單元可新増至每 —邏輯晶片1〇的邊界中，在此它連接至多路傳輸晶片 12中。使用預定單元，可相對於多路傳輸的〗/〇針脚组 來置放。圖24a-24k可說明TDM單元的不同類別，可以 依I/O針腳的類型來插入。對於定時區隔多路傳輸而 言，邏輯晶片10與多路傳輸晶片12的端子可利用特殊 的RPM單兀分爲4群組，如圖24a_24k所示^對於端子 的餘數而言，使用2群組，或已在邏輯晶片1〇或多路 傳輸晶片12上的非多路傳輸1/〇。非多路傳輸1/〇總是 用在重要的同頻電台組。 鲁TDM控制邏輯插入：TDM控制邏輯產生並配置TDM控 制信號，如MC，MS，MT，EO，E2，與E3 ,至電路 -69- ________-69- 本紙張尺度適用中國國家標辛（CNS ) Λ4規枋（ -7ί I 1 Μ (請先閱讀背面之注意事項再填S本頁 裝

tIT 經濟部中央標苹局炅工消资合作社印製 440796 A7 ______B7 五、發明説明（67 ) 中，如圖24a-24k中。這類信號可由3個特殊控制單元 來產生，插入至每一邏輯晶片10中，除了在圖24a-24k 所示的邏輯之外。可利用如圖6所示的邏輯1 〇4或圖3 所示的邏輯108來完成這類信號的產生。MC爲多路傳 輸時脈信藏44 ; MS爲區隔時脈信號50 ; MT爲方向信 號80 ;與E0-E3爲啓動信號90，92，94與96。特殊的 單元具二個輸入MUXCLK 44與連接至邏輯晶片1〇的固 疋輸入針脚之SYNC-48。控制单元的·一種類型（未顯示） 可用爲晶片之用，而該晶片並不使用TDM但具有連接 至多路傳輸時脈信號（MUXCLK) 44的邏輯。第二種類型 (如圖3所示的邏輯68)用來作爲2對1 TDM的設計。它 輸出多路傳輸時脈信號（MUXCLK) 44與MS(區隔時脈） 信號50。控制單元的第三種類型（如圖6所示的邏輯6) 可用爲4對1的定時多路傳輸。它產生多路傳輸時脈信 號（MUXCLK) 44 ’ MS (區隔時脈）信號50，MT(方向） 80，E0 90，E1 92 , E2 94，TE3 96。 •試驗信號的掃描單元插入：每個試驗信號必須接至試 驗單元的資料輸入端。試驗單元並無輸出端與其他兩個 輸入端。這類輸入端其中之一可連接至多路傳輸時脈信 號（MUXCLK) 44 。其他的輸入端可連接至由晶片輸入端 而來的軌道時脈信號2002，試驗單元包括雙穩態多諧 振盟器2004與多工器2005 ’如圖20b與20c所示。 *掃描鏈規格檔案之產生：試驗單元的全部範例必須列 示在掃描鏈规格檔案中。晶片的掃描輸出端2〇〇6 (如圖 _ -70- ~本紙浪尺度適i中國國家標準（CNS ) Λ4現祜（2丨0X 297公~~~-- ----Ί----裝------訂-------線 (請先閱讀背而之注意事項再填巧本頁) A7 B7 44 07 9 6 五、發明説明（68 ) 20b所示）亦必須列示^這類輸入端必插入至晶片邏輯组 叢的資料庫模型，如此一來系統路由器才能見到它們並 (請先閱讀背面之注意事項再铋巧本頁)

建立合適的連線。輸出端的數目爲（P+T-l)/T ,其中的P 爲試驗單元的數目，而Τ爲試驗信號的定時區隔多路傳 輸因子。 *事件偵測單元的插入以利信號配置至事件中：配置至 事件中的信號配置爲對，每—對連接至事件偵測單元 1300的8個複製本的ίο與η輸入端，如圖25所示。事 件偵測單元的較佳具體實施例已在之前的圖20c中所 示。事件偵測單元U00包括4個雙穩態多諧振盪器2〇ι〇 與1個CLB記憶體2018 3 4個多工器2〇2〇與4個輸出 暫存器2022可用來產生4個多路傳輸事件信號说（亦 説明在圖20c與圖2如中）。若信號數爲奇數，則會留下 事件偵測單元的輸入端之一未用以備相對的8個二使 用 經濟部中央標窣局負工消"合作社印製 • 8平衡細樹支柱產生，作爲事件偵測輸出端，與 TDM邏輯連接8個_樹支柱輸出至4個指示之事件 針腳：事件偵測單元的輸出端可用8個平衡缝 樹支柱來結合’因此8個以之前步驟所建立的單元複製 本會出現在樹支柱中。樹支柱的輪㈣是利用特殊事件 多路傳輸單元的定時多路傳輪配對，如圖26所示。本 電路亦描述在圖2〇c中。AND及間是利用如圖紙所示 的寬邊解碼器2〇12所建構的，如圖一 μ 所不。圖26説明 電路的細部。 ____-71- 本攻張尺度ϋ中國@家榡準（cns ) Λ&ΰδ (2ΐ〇ίΓ^7公石 4407 9 6 A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（69 •事件仙器下載路徑的產生與邊界择描控制器：事件 债測器下載電路！猶如圖27所示。它包括了計數器 與轉換暫存器遍’與JTAG控制器ιΐ5〇。jtag 控制器1150是Xilinx邏輯晶片1〇的標準部份。電路亦可 與掃描暫存器與事作偵測器來説明，如圖2〇c。事件偵 測器下載電4 _產生WA 1502，WE15〇4，drclk 1508與TDI 1506信號，可作爲事件偵測器用（如圖2〇c所 示）。事件偵測計數器2016可產生WA信號1502與轉換 暫存器2014用的時脈，依事件解碼器電路數而定的長 度。本電路顯不在圖20c與27。在較佳的具體實施例 中’轉換暫存器2014可依事件偵測器的數目來決定。 然而也可接受定義每一晶片的最大事件偵測器數目，並 固走轉換暫存器2014的設計。ppR程式1022將修減大 部份未用的邏輯。 請參照圖21，討論電路分化步骤丨〇24。電路分化步驟 1024的功能在於找到具最大晶片數的晶片组叢（组叢是互 動组件的集合），但不超過單一邏輯電路板200 (37片晶片） 或邏輯電路板的配對（74晶片）的邏輯晶片1〇，204之數 目，具以下的限制： 1.入内與外出同頻電台組的總數不應超過邏輯電路板 200配對的兩個背板接頭220之I/O連線總數，如圖]1所示 (3608在目前的具體實施例中），以標的背板使用係數相 乘。標的背板使用係數相乘可以實驗方法決定，龙依系統 傳輸程式1032平均成功率而定。標的背板使用係數大約爲 -72- 本紙张尺度適用中國國家標準（CNS ) Λ4規棺（210X 297公筇） (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局一貝工消费合作社印製 44 0Τ 9 6 A 7 ------- B7 五、發明説明（7〇 ) 90% 。 2. 標以邏輯分析器頻道的總晶片輸出端數目不應超過 864個（54片多路傳輸晶片12，以8個SGRAM 21〇針脚相 乘，其總數可以模數中的2個邏輯電路板200來相乘。） 3. 整組EB¥ 1己憶體範例應適合不超過24個晶片（12片用 爲半尺寸的模組）（如圖]丨中所説明的—切，而在邏辑電 路板200的12個RAM或在邏輯電路板配對的24片晶片）， 與相對於總數74 (其中有37片用作半尺寸模組）的£BM記 憶體計數所需的邏輯晶片數]〇。 4· CPU單元範例的總數（如使用者設計的CPU範例數）不 應超過2個（—個作爲半尺寸模組如圖丨丨所示的説明， 每一邏輯電路板200具一個處理器2〇6或在邏輯電路板配 對上有2個）。 5_ 74片（37片用作半尺寸模組）晶片2〇4中有2片晶片（工 片作爲半尺寸模組）可用爲時脈產生邏輯晶片或固定至微 處理器單元。若有微處理器單元，則無時脈產生邏輯晶 片，反之亦然，因爲CoSim邏輯晶片2〇4 一次只能用在一 項功能上。然而，也有可能都不是。在這樣的情形下，只 有72片的全容量邏輯晶片可以使用（在單一邏輯電路板 200上有36片）。另外的CoSim邏輯晶片204 ( 1片用在半尺 寸模組中）可用來實行額外的使用者邏輯，若不含多於 1621/0針腳的組叢可用的話（請參照圖u) α 在確認合適的組叢以後，全尺寸的组叢又更進一步地次 分爲2個具不超過1868個（渦輪接頭202數目）内部電路板 -73- 本纸張尺度適用中國國家標準（〇1\15)八4規格（210/ 297公费） ----------袭------ΪΤ------0 ί請先閲讀背面之注意事項再4寫本頁) A7 B7 440796 五、發明説明（71 ) 連線的模仿電路板。每個電路板必須具不超過全部重要，组 叢資源的半數（1804向内與向外同頻電台組，12個EBM記 憶體，1個微處理器或時脈產生邏輯晶片204，432個遴 輯分析器頻道，37個邏輯晶片1〇，204)。 EBM編輯步驟1030建立要實施的記憶體單元範例，如 模仿區塊記憶體（EBM) °它們以特殊單元來建立，並不在 晶片分化時，被納入至任何邏輯组叢中。估計副路徑會評 估記憶體範例需要多少片EBM晶片20S (請參照圖11)。這 類的副路徑稱爲層級化分化规晝程式（HPP) 1014 (這連線並 未顯示在圖21中），電路板分化程式1028可適切地設計一 组的記憶體範例，可以在電路板上實施，以及記憶體控制 電路將消耗的邏輯晶片10數。在完成電路板分化程序 後，EBM記憶體编輯器〗031將建立與邏輯電路板200之與 每片RAM晶片208有關的邏輯組叢。全部引至ram晶片 2〇8上的線路將被標爲重要”，如此—來nGD Out程式 1〇2〇不會將定時多路傳輸邏輯插入至其中。它們亦具有含 有邏輯晶片10針腳數的屬性，如此一來，系統路由器 1032可以產生正確的I/O限制。EBM邏輯組叢不能包括試 驗信號，並無法產生事件因爲它們包括自動產生的邏輯， 是使用者無法存取的^ 在較佳的具體實施例中，EBM邏輯組叢爲預先编輯。 這樣儲存這類组叢的放置與傳輸時間。EBM記憶體編輯 器1〇3〇在專利申請文件〇8/733,352中詳細説明。 系統路由器1032指派邏輯晶片1〇 , 204，多路傳輸晶片 -74- 本纸張尺度適用中國國家標準（CNS ) Μ現秸（210x 297公贫） 严讀先閱讀背面之注意事項再填5本頁) 經濟部中央標準局員工消费合作社印製 .装------訂------線--— 440796 A 7 B7 五、發明説明（72 ) 12，與邏輯電路板200的實際線路至邏輯同頻電台組中 (或模仿設計的信號），邏輯同頻電台组配對（2對1多路傳 輸）與4個同頻電台组之群組（以4對1多路傳輸）。接下 來，指派邏輯晶片10針腳與定時區隔多路傳輸（TDM)相位 至邏輯晶片1.0與204之每一向内與向外的信號。 當使系統傳輸來選擇定時多路傳輸信號的最佳路徑以縮 小信號延遲是很重要的。算法如下： 1. 2對1定時區隔多路傳輸（2-1TDM): 在多路傳輸晶片12中的最佳路徑切換器TDM相位但不 由實際同頻電台組資源傳輸至實際同頻電台组中。最佳的 路徑範例爲： alpha/out/even-beta/input/even-beta/output/odd-alpha/input/odd » 或 apha/output/even-beta/input/even-beta/output/odd-mux.beta/input/odd-muxbeta/output/evenbeta/input/even-beta/output/odd-alpha/input/odd Alpha晶片同等於邏輯晶片10或204， beta晶片同等於 本文的多路傳輸晶片12。這樣會在兩邏輯晶片1 〇或204 之間造成最小的循環延遲。這個延遲在檢視邏輯時可能爲 I/2遇期’如圖3與4所示。但事實上是1週期，因爲在 .邏輯晶片10與204時脈信號的解多工器34接近半週期的 末端，因爲此信號在被接收後，在下半週期的邏輯晶片1〇 或204中保持穩定。若路由器1032無法找到最佳的路徑， 表示沒有合適可用的相位MUX輸出端，或無合適的相位 邏輯晶片10或204輸入端，信號會失去延遲的另一半週 ______ -75 - 本纸ί長尺度適用中國國家標準（CNS ) Λ4^( -- J.----------裝·------ΐτ------^ (請先間讀背面之注意事項再">"本頁) 經^-部中央標準局㈢工消资合作社印製 44 07 9 6 A7 B7 五、發明説明（73 ) 期。路由器會盡可能沿著相同的同頻電台组累積遣失的部 份。重要的同頻電台組不受到多路傳輸以縮小其延遲。 2. 4對1定時區隔多路傳輸（4-1TDM): 每一實際同頻電台组包括一輸入針腳（ΠΟΟ序列）與一 outin針腳（OOII序列）a再次地，最佳的路徑切換多路傳輸 晶片12的定時區隔多路傳輸（TDM)相位，但不自實際同頻 電台組資源傳輸至實際同頻電台组目的地，最佳的路徑範 例爲： alpha/01/01 -beta/I0/01 -beta/OI/O2-alpha/IO/2alpha/OI/O2-beta/I012-beta/I0/03-alpha/0I/I3 alpha/OI/01 -betaAO/Il -beta/0I/02-muxbeta/I0/12-muxbeta/I0/03 -beta/0I/I3 -beta/I0/04 - alpha/01/14 經濟部中央標準局員工消費合作社印來 (請先閱讀背面之注意事項再填巧本頁) 這樣會造成最小的1/2週期延遲alpha對alpha，然而4 對1定時區隔多路傳輸（4-1 TDM)的1/2週期具與2對1定 時區隔多路傳輸（2-1 TDM)相同的週期。因此’假設所有的 同頻電台组均被最佳地傳輸，則在4對1定時區隔多路傳 輸（4-1TDM)中並無速度誤差，與2對ί定時區隔多路傳輸 (2-1TDM)相較起來。然而，在4對1定時區隔多路傳輸（4-1ΤΏΜ)的ΐ吳差（如以上討I备的無法找到最佳的路徑），具比 2對1定時區隔多路傳輸（2-1TDM)更嚴格的結論。這路徑 如： alpha/01/O l-beta/01/Il-alpha/IO/Il 將利用1.254對1定時區隔多路傳輸（4-1TDM)週期（或 2. 52對1定時區隔多路傳輸（2-1TDM)週期））來延遲信號， 該傳輸爲2又1/2倍於最佳延遲差。在每次跳躍過多路傳 -76- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（2丨0 X 297公犮） 經濟部中央標準局員工消贫合作社印掣 440796 五、發明説明（74 ) 輸晶片12時，路由器1〇32會依路由器選擇那對的輸入-輪 出來決定〇，"4，1/2或3/4倍的4對1定時區隔多路傳輸 1TDM)。因此，重要的同頻電台組不應多路傳輸以縮其 延遲。 某些邏輯晶片10或204具鎖定至特定針腳的輸入/輸出 同頻電台組°範例爲多路傳輸時脈信號（MUXCLK) 44 ，軌 道時脈信號2002 ’介於合併模擬邏輯晶片204與處理器 206(請參照圖11)的連線，介於記憶體控制器邏輯晶片1〇 或RAM '晶片208之間的連線，事件信號輸出2%等。這類 連線不需要傳輸但必須纳入邏輯晶片10，204針腳限制資 料。 控制模组600亦需要其他的時脈配置電路（多路傳輸晶 片Π)的程式化（請參照圖19)。這是—部份的時脈電路用 來選擇不超過8個到達每個邏輯模组的使用者時脈。 NGD更新程式1034供應最終的平行分化，位置與路徑 (PPR)軟體1〇36，與有關由系統路由器1〇32所產生的實際 針脚I/O指派。對於非定時多路傳輸的設計而言，這只是 信號指派至I/O固定衰減器。對於定時多路傳輸的設計而 耳，在邏輯晶片10，204與多路傳輸晶片12周邊的TDM 邏輯亦被加入。 最終的平行分化，位置與路徑（PPR)程式1〇36重新在遞 増模组中實施PPR程式，以在晶片的周邊重新傳輸ι/〇針 腳。如之前所述，PPR程式可由ΧιΗηχ公司購得，以預備 P PR步驟1022所產生的重新傳輸變化邏輯晶片1〇，2〇4组 -77- *. 裝 J ，1τ------0 {請先閲讀背面之注意事項再"一:"本頁} Λα 經濟部中央標準局員工消費合作社印製 4 〇了@芬08460號專利申請案 ， 中文說明書修正頁(90年3月） ^ D 1 日舍正 五、發明説明（75 ) 態檔案，並固定由系統傳輸步驟1032所決定的針腳out。 因此，本文已說明了模仿， 確認並分析積體電路的較佳 方法與裝置。雖然本文說明了本發明的較佳具體實施例與 應用，但如熟知此項技藝之人士均了解，還有其他不背離 本發明的概念的具體實施例與應用方式，因此本發明在不 背離精神下，允許其他的修正 0 元件符號說明 10 可程式可组態邏輯晶片 74a、74b雙穩態多諧振盪器 12 多路傳輸晶片 76 輸出多工器 22 交叉開關 76a 二對一多工器 24、34輸入解多工器 78 時脈分路器 26、36輸出多工器 78a 雙穩態多諳振盪器 40、42、44、46、48、50 信號 78b AND及閘 62 FPGA的磁心 78c 轉換器 64 輸入解多工器 80、82、84、86、88、90、92、 65a、65b雙穩態多諧振盪器 94、96、98 信號 66 輸出多工器 100、102輸入/輸出多工器電路 67a、67b雙穩態多諧振盪器 100a ' 100b、100c、100d 雙穩態 67c 二對一多工器 多諧振盪器 68 時脈分隔器 100e 多工器 68a 雙穩態多諧振盪器 l〇〇f 緩衝器 68b AND及閘 102 輸入/輸出多工器電路 68c 轉換器 102d-102d雙穩態多諧振盪器 74 輸入解多工器 102e 多工器 -78- (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 裝' 訂 440796 第87108460號專利申請案 中文說明書修正頁(90年3月） 五、發明説明（75a) 經濟部肀央標準局員工消費合作社印裝 102f 緩衝器 162 信號 104 時脈分路器 200 邏輯板 104a 、104b雙穩態多諧振盪器 202 渦輪接頭 104c 、104d AND 及閘 204 邏料晶片 104e 轉換器 206 處理器 104f EXCLUSIVE-OR 或閘 208 RAM 104g-104j AND 及閘 210 SGRAM 106 信號 212、 214滙流排 120 inout多工器 216 缓衝器 120a 、120b雙穩態多諧振盪器 218 信號 120c 二對一多工器 220 背板接頭 120d 緩衝器 221 控制器 122 outin多工器 222 VME介面 122a 、122b雙穩態多諧振盪器 224 快閃EEPROM 122c 二對一多工器 226 動態RAM 122d 緩衝器 230 緩衝器 124、 126、128、130 信號 232 邏輯晶片 132 時脈分路器 .234 邏輯分析器記憶體控制器 132a 、:132b雙穩態多諧振盪器 240 功率電路板 132c 、132d AND 及閘 260 渦輪回環路電路板 132e 轉換器 280 背板回環路電路板 132f EXCLUSIVE OR 或閘 300 I/O電路板 134 信號 301 第一列 140、 142 ' 144、146、150、152、 302 同步圖表RAM(SGRAM) -78a- 本紙浪尺度適用中國國家標準（CNS ) A4規格（210><297公釐） (請先閱讀背面之注意事項再填寫本頁) - 44 07 9 6 第8Ή〇8460號專利申請案 中文說明書修正頁(90年3月） Α7 Β7 經濟部中央標準局負工消费合作社印装 發明说明（75b) 303 第二列 620 時脈接頭 304 邏轉晶片 630 多重區域時脈接頭 308 場效電晶體(FET) 650 VME滙流排 310 處理器滙流排 660 JTAG介面 320 背板接頭 670 接頭 330 接頭 671 緩衝器 400 多路傳輸電路板 672 接頭 402 多路傳輸電路板 673 緩衝器 404 第一列 674 觸發產生器邏輯晶片 406 第二列 676 延遲元件 420 背板接頭 678 AND及閘 430 渦輪接頭 700 CPU電路板 440 外部接頭 800、 802背板 500 磁心電路板 1000 淨表輸入器 510 外部接頭 1002 邏輯合成程式 520 轉發器群 1004 行為試驗台緩辑器 540 外部系統 1006 邏輯晶片記憶體(LCM)產生 600 控制電路板 器 602 邏輯分析器時脈產生器邏 1008-1036編輯程式 輯晶片 1050 寫入啟動取樣器與制裁器 604 可程式化延遲元件 1052 讀取計數器 608 緩衝器 1053 多工器 612 時脈RAM 1054 讀取槽溝解碼器 614 緩衝器 1056 住址多工器與資料多工器 78b- L , - 裝 訂 冰 (請先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） 440796 第87108460號專利申請案 中文說明書修正頁(90年3月） 五、發明説明（75G) 經濟部中央標準局負工消費合作社印装 1058 記憶體 1500 事件偵測器下載電路 1060 輸出暫存器 1502、 1504、1506、1508 信號 1100 輸入程式 2000 邏輯電路 1102 行為資料庫 2002 軌道時脈 1104 預先處理器 2004 掃描雙穩態多諧振盪器 1106 行為資料庫 2005 二對一多工器 1108 淨表產生器 2006 掃描輸出針聊 1110 編碼產生器 2010 雙穩態多諧振盪器 1112 邏輯表徵與實施 2012 寬邊界解碼器 1114 模仿模型 2014、 2016 JTAG 介面 1150 JTAG控制器 2018 CLB記憶體 1200 MP單元 2020 多工器 1202 周邊控制單元 2022 三態緩衝器 1300 事件偵測單元 si 二 n^ii ^^^1 ^^^1 1^1 In IJR1 —^ϋ V 1 -9-16 (請先閱讀背面之注意事項再填寫本頁) -78c-本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公t)

Claims (1)

1. A8 B8 C8 D8 440796 申請專利範圍 1. -種可重.斤組態的邏輯裝配，可用在電子可重新組態 的硬模仿系統，該系統可以電路設計來组態，以回 ^ — (請先聞讀背面之注意事項再填寫本頁) 應電路資訊的輸入，該電子可重新組態的邏輯裝配包 括： 一眾多可程式化的邏輯裝置，每一可程式化的邏輯 裝置具内部電路，此内部電路可重新程式化組態以提 供選自複合邏輯元件與儲存元件群組的功能元件，該 可程式化的邏輯裝置亦具有可程式化的輸入/輸出端 子’可重新程式化連接至功能性组件組態至該可程式 化的邏輯裝置，該可程式化的邏輯裝置亦具有輸入解 多工器與輸出多工器可在至少一輸入/輸出端子中實 施，該輸入解多工器接收定時多路傳輪信號，並配置 該定時多路傳輸信號至一個或多個内部信號，該輸出 多工器可結合一個或多個内部信號爲第一單—實際互 連； ^_ 經濟部中央標準局負工消費合作社印製 一眾多可重新程式化的互連裝置，該每—可重新程 式化的互連裝置具輸入/輸出端子與内部電路，可重新 程式化組態以提供選定的輸入/輸出端子之間之互連， 該眾y可重新程式化的互連裝置亦具有輸入解多工器 與輸出多工器可在至少一輸入/輸出端子中實施，該輸 入解多工器接收定時多路傳輸信號，並配置該定時多 路傳輸信號至一個或多個組件信號，該輸出多工器可 結合一個或多個内部信號爲第二單—實際互連； 一組的固定電子導體，用以連接該可重新程式化的 -79- 本紙張尺度適用中國國家標準（CNS ) A4规格（2i〇X297公釐） 44 07 9 6 B88 Γ_ _g 六、申請專利範圍 "~一'' --- 邏輯裝置上之可程式化的輸入/輸出端子與可重新程式 化互連裝置之輸入/輸出端子，如此一來每一可重新程 式化互連裝置可連接至至少—個但不是全部的可重新 程式化的邏輯裝置上之可程式化的輸入/輸出端子。 2. 如申請專利範圍第1項之電于可重新组態的邏輯裝 配，其中該可重新组態的邏輯裝配包括可程式化的及 閘陣列。 3. 如申請專利範固第1項之電子可重新组態的邏輯裝 配，其中該可重新组態的邏辑裝配包括磁場可程式化 的及閘陣列。 4. 如申請專利範圍第】項之電子可重新組態的邏輯裝 配，其中該可重新組態的邏輯裝配包括可程式化的及 閘陣列。 5_如申請專利範園第1項之電子可重新組態的邏輯裝 配’其中该可重新程式化的互連裝配包括磁場可程式 化的及閘陣列。 經濟部中央標準局員工消費合作社印製 6. 如申請專利範圍第1項之電子可重新组態的邏輯裝 配’其中該可重新程式化的互連裝配包括具交叉點切 換器陣列的積體電路。 7. —種可重新程式化的邏輯模仿系統，可實施電路設 計’該電路設計以時脈路徑結構與資料路徑結構爲特 徵，包括： 一眾多配置在第一電路板上的可重新程式化的邏輯 BB片’母一邏輯晶片包括可實旅邏輯功能的邏輯區塊 _ -80- ^祕纽適用中國國家襟準（CNS ) A規格（210X 297公釐) " A8 B8 C8 D8 經濟部中央榡準局員工消f合作社印褽 4407 96 A、申請專利範圍 與可實施輸入/輪屮A处、 出力他I輸入/輪出區塊，每一邏輯 晶片更包括多個輪人/ k , Al u輸入/輸出針腳可程式化連接至該邏輯 區塊中； 少f户位於眾多可重新程式化的邏輯晶片之輸入解 Γ Λ輸入解多工器可與在可重新程式化的遂輯 晶片之輪入/輸出針腳之一溝通； 抑眾^位於眾多可重新程式化的邏輯晶片之輸出多 °° ^輸出夕工器可與在可重新程式化的邏輯晶片 之輸入/輸出針腳之—溝通； 眾多配置在第一電路板上的可重新程式化互連晶 片π等可重新程式化互連晶片之每一個具輸入/輸出 針腳與内部電路’該電路可重新程式化以提供該選定 的輸入/輸出針腳之間的互連； 眾多么於眾多可重新程式化的互連晶片之輸出多 工态’琢輸出多工器可與在可重新程式化的互連晶片 之輸入/輸出針腳之—溝通； 一眾多位於眾多可重新程式化的互連晶片之輸入解 多工器，該輸入解多工器可與在可重新程式化的互連 晶片之輸入/輸出針腳之—溝通； 配置在第一電路板的眾多導體軌道，該眾多導體 軌道可連接可重新程式化的邏輯晶片之輸入/輸出針腳 之一與可重新程式化的互連晶片之輸入/輸出針脚之 一’如此一來，該可重新程式化互連晶片連接至至少 一個但不是全部的可重新程式化的邏輯晶片上的可 -81- 本紙張1適财關家揉準（CNS) A4· (2!Gx297々

   A8 B8 C8 D8 厶 d〇796 申請專利範圍 式化之輸入/輸出針腳； 該眾多輪出多工器， 在眾多可重新程式化的邏輯晶 片上實施可、論合—個或多個内部信號爲第一定時多 路傳輸信號； 忑眾夕輸入解多工器，在眾多可重新程式化互連晶 片上實施可接收第—定時多路傳輸信號，並區分該 第疋時少路傳輸k號爲—個或多個组件信號； 这眾^輸出少工器，在眾多可重新程式化的互連晶 片上實施，可結合—個或多個组件信號爲第二定時多 路傳輸信號；與. 忒眾夕輸入解多工器，在眾多可重新程式化邏輯晶 片上實施，可接收第二定時多路傳輸信號，並區分該 第-定時多路傳輪信號爲一個或多個内部信號。 &如申料利範U 7項的可重新程式化邏輯模仿系 統’其中該幕多可重部夫g 4 /μ ·況# ^ "里新私式化邏輯晶片包括磁場可程 式化的及閉陣列。 9.如申請專利範圍第7項的可重新程式化邏輯模仿系 多，其中該眾多於眾多可程式化的邏輯晶片上實施的 輸入解多工器與在眾多可程式化的邏輯晶片上實施的 眾多輸出多工器係以使用邏輯區塊與眾多可重新程弋 化邏輯晶片的輸入/輸出方塊來實施。 10.如申請專利範固第7項的可重新程式化邏辑模仿系 統，其中該定時多路傳輸信號爲兩個設計信號的結 合0 本紙張尺度適用中國國家樣準（CNS ) Α4規·格（2丨〇><297公釐） L 裝--- (請先閱讀背面之注項再填寫本頁) 訂-- 經 濟 部 ψ 央 標 準 工 消 費 合 作 社 印 製 ---友：----- I----- 6 9 7 ο Λ 8 888 ABCD 經濟部中央標準局貞工消費合作社印製 六、申請專利範圍 11. 如申請專利範圍第7項的可重新程式化邏輯模仿系 統，其中該定時多路傳輸信號爲四個設計信號的結 合0 12. —種可重新程式化的邏輯模仿系統，可實施積體電路 設計，該積體電路設計以時脈路徑結構與資料路徑結 構爲特徵，包括·· 一配置在第一電路板上的眾多可重新程式化的邏輯 晶片’該第一眾多邏輯晶片包括可實施邏輯功能的邏 輯區塊’該邏輯功能包括複合性邏輯功能與序列性邏 輯功能’第一眾多邏輯晶片更包括多個輸入/輸出針 腳，此等針腳係可程式化以與該邏輯區塊相連； 一眾多位於眾多可重新程式化的邏輯晶片之輪入解 多工器’該輸入解多工器可與在可重新程式化的邏輯 晶片之輸入/輸出針腳之一溝通； 一眾多位於眾多可重新程式化的邏輯晶片之輪出解 多工器’該輸出解多工器可與在可重新程式化的邏輯 晶片之輸入/輸出針腳之一溝通； 一眾多配置在第一電路板的可重新程式化互連晶 片，每一可重新程式化互連晶片具輸入/輸出針腳與内 部電路，該電路可以重新程式化組態來提供該輸入/輸 出針聊之間的互連； 一眾多實施於眾多可重新程式化的互連晶片之輸出 多工器，眾輸出多工器可與在可重新程式化的互連晶 片之輸入/輸出針腳之一溝通； __ _ -83 - 本紙張Μ適财關家制M (2歌297公着）------- (請先聞讀背面之注意事項再填寫本頁) 装· 訂 8 8 8 8 ABCD 440796 六、申請專利範圍 -眾多實施於眾多可重新程式化的互連晶片之輸入 解多工器，該輸入解多工器可與在可重新程式化的邏 輯晶片之輸入/輸出針腳之—溝通； 一配置在第一電路板的眾多導體軌道，該眾多導體 軌道可連接可重新程式化的邏辑晶片之輸入/輸出針脚 之一與可重新程式化的互連晶片之輸入/輸出針腳之 一，如此一來，該可重新程式化互連晶片連接至至少 —個但不是全部的可重新程式化的邏輯晶片上的可程 式化之輸入/輸出針腳； 該於眾多可重新程式化邏輯晶片上實施的輸出多工 器，結合積體電路設計的資料路徑結構之一個或多個 信號成爲第一定時多路傳輸信號； 孩於可重新程式化互連晶片上實施的眾多輸入解多 工器，接收第一定時多路傳輸信號，並區分第一定時 多路傳輸信破爲一個或多個組件信號； 3於可重新程式化互連晶片上實施的眾多輸出多工 器，結合一個或多個组件信號爲第二定時多路傳輸作 號；以及 該於可重新程式化邏輯晶片上實施的眾多輸入解多 工器，接收第二定時多路傳輸信號並區分第二定時多 路傳輸信號成爲一個或多個内部信號。 1j.如申請專利範園第12項的可重新程式化的邏輯擦仿系 統，其中該可重新程式化的邏輯晶片包括磁場可程式 化間陣列。 84 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） L— I —I--n I n ^ 1111 訂---I---'4 ί请先閱讀背面之注意事項再填寫本頁J 經濟部中央標準局員工消费合作社印製 ABCD 440796 六、申請專利範圍 咕專利範圍第12項的可重新程式化的邏輯模仿系 ’、中於眾夕可程式化的邏輯晶片上實施的輸入解 多工·器 9 jk. ^ ___ ”眾夕可程式化的邏輯晶片上實施的眾多 輸出解夕工器，係使用眾多可重新程式化的邏輯晶片 之可私式化資源來實施。 5·如申吋專利範園帛12項的可重新程式化的邏輯模仿系 統’其中孩疋時多路傳輸信號爲兩個設計信號的結 合。 16·如申咐專利範圍第12項的可重新程式化的邏輯模仿系 統’其中該定時多路傳輸信號爲四個設計信號的結 合。 17_ —種可重新組態的邏輯裝配，可用在電子可重新組態 的硬體模仿系統，該系統可以電路設計來組態，以回 應電路資訊的輸入，該電子可重新組態的邏輯裝配包 括： 一眾多可程式化的邏輯裝置，每一可程式化的邏輯 裝置具内部電路，可重新程式化組態以提供選自複合 邏輯元件與儲存元件群組的功能元件，該可程式化的 邏輯裝置亦具有可程式化的輸入/輸出端子，可重新程 式化連接至功能性組件组態至該可程式化的邏輯裝 置，該可程式化的邏輯裝置亦具有輸入解多工器與赖· 出多工器可在至少一輸入/輸出端子中實施，該輸入解 多工器接收定時多路傳輸信號，並配置薇定時多路傳 輸信號成爲一個或多個内部信號，該輸出多工器可結 合一個或多個内部信號爲第-單一實體互連； -85- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 裝---------訂一--------·" (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印繁 ^^0796 ^^0796

   申請專利範圍 -眾多可重新程式化的互連裝置，該每一 式化的互連裝置具輸入/輸出端子與内部電路，可重新 私式化组^提供選定的輸人/輪“子之間之互連， =位於可重新程式化互連裝置的輸人/輸出端，接收定 時多路傳輸輸人並在不同的輸人/輸出端放置該定時多 路傳輸輸入；以及 的固夂％子導體’用以連接該可重新程式化的 邏輯裝置上之可程式化的輸人/輸出端子與可重新程式 化互連裝置之輸入/輸出端子，如此—一 式化互連裝置可連接至至少—個但不是全部的= 程式化的邏輯裝置上之可程式化的輸入/輸出端子。 18. 如申請專利範圍第17項的電子重新組態邏輯裝配，其 中該可重新程式化的邏輯裝置包括可程式化閘陣列。 19. 如申叫專利範圍第17項的電子重新組態邏輯裝配’其 中該可重新程式化的邏輯裝置包括磁場可程式化閘陣 列° 20. 如申請專利範圍第、丨7項的電子重新組態邏輯裝配，其 中該可重新程式化的互連裝置包括可程式化閘陣列。 21. 如申請專利範園第17項的電子重新组態邏輯裝配，其 中該可重新程式化的互連裝置包括磁場可程式化閘陣 列0 22. 如申請專利範園第17項的電子重新組態邏輯裝配，其 中該可重新程式化的互連裝置包括具交叉點切換器陣 列的積體電路。 __-86- 本紙張尺度適用中國國家標準（CNS )六#見格（210X：297公釐） 表.ii I I J -* I ---- - !— %, (請先閱讀背面之注意事項再填寫本頁) 經濟部中央掠準局員工消費合作社印繁