JP2003527674A - エミュレーション信号の効率的なルーティングアーキテクチャを有するエミュレーションシステム - Google Patents

エミュレーション信号の効率的なルーティングアーキテクチャを有するエミュレーションシステム

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JP2003527674A JP2001534027A JP2001534027A JP2003527674A JP 2003527674 A JP2003527674 A JP 2003527674A JP 2001534027 A JP2001534027 A JP 2001534027A JP 2001534027 A JP2001534027 A JP 2001534027A JP 2003527674 A JP2003527674 A JP 2003527674A
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メンター・グラフィクス・コーポレーション
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Abstract

(57)【要約】 効率的なＩ／Ｏピン使用アーキテクチャを有するエミュレーションシステムを開示している。当該エミュレーションシステムは多数の再構成可能な論理チップと回路設計マッピングソフトウェアを含み、回路設計を実現しエミュレートするために回路設計を当該再構成可能な論理チップ上にマッピングする。各論理チップは多数のバッファされたＩ／Ｏピンを含む。バッファされた各Ｉ／Ｏピンはそれを通して複数のエミュレーション信号の入出力を時間多重する付随する多重化回路を有する。回路設計マッピングソフトウェアは割り当てられた論理資源を相互連結する。すべてのエミュレーション信号のファンアウトは当該論理チップに制限されており、バッファされたＩ／Ｏピンを通して、複数の信号ルーティングタイミング領域を用いて、時間多重されて出力される。さらに（あるいは）、同一の論理ボードの論理チップのエミュレーション信号のルーティングも直接接続されているものに制限され、論理ボード内のタイミング遅れを決定できるようにしている。

Description

【発明の詳細な説明】
【０００１】 ［発明の分野］ 本発明は回路設計のエミュレーションに関し、特に、エミュレーションシステ
ムのエミュレーション信号のルーティング効率に関する。
【０００２】 ［発明の背景］ 集積回路技術の進歩につれ、様々なツールが開発され、回路設計者が高度で複
雑な集積回路を設計するのを援助している。特に、再構成可能な論理チップ、再
構成可能な相互連結等、再構成可能なエミュレーション資源から成るエミュレー
ションシステムが開発され、回路設計者が短時間で設計を「実現」し、回路をエ
ミュレーションできるようになった。
【０００３】 ほとんどのエミュレーションシステムに共通する特徴のひとつに部分相互連結
アーキテクチャがある。この部分相互連結アーキテクチャは、例えば、米国特許
第5,036,437号で開示されたアーキテクチャや米国特許第5,329,470号で開示され
たアーキテクチャがある。この従来技術のエミュレーションシステムに共通する
もうひとつの特徴はエミュレーションシステムファンアウトの処理方法である。
典型的には、各１：ｎファンアウトに対し、ソース論理チップとデスティネーシ
ョン論理チップに各１本、少なくとも１つの相互連結チップに２本、少なくとも
４ｎ本のＩ／Ｏピンが消費される。それゆえ、これら従来技術によるエミュレー
ションシステムはすべて少なくともひとつの共通する問題点、すなわち論理チッ
プを結ぶエミュレーション信号のルーティングにあたり入出力（Ｉ／Ｏ）ピン資
源の使用が非効率であるという問題点を有していた。
【０００４】 近年、サブミクロン領域での集積技術における目覚しい発展によって、再構成
可能な論理・相互連結チップに集積できる再構成可能な論理・相互連結チップの
集積密度が大きく向上した。しかし、物理的な制約により、ピンの密度はほとん
ど変わらず、論理チップ対ピンの比率がどんどん大きくなってきている。その結
果、Ｉ／Ｏピンの資源は、急速に、エミュレーションシステムの中で最も貴重な
資源となり、Ｉ／Ｏピン資源の非効率な使用はますます高価なものとなっている
。何故なら、論理チップのＩ／Ｏピンをいったん使い果たすと、論理チップの残
っている論理資源は「ローカル」な組み合わせ論理をエミュレートする以外使い
道が無くなるからである。しかし、これら従来技術のエミュレーションシステム
においても、貴重なＩ／Ｏピン資源を従来の非効率な方法で未だに使っている。
【０００５】 さらに、Ｉ／Ｏピン資源が使用される非効率な方法の結果として、論理資源の
非効率な使用によって、回路設計をエミュレートするために必要以上の論理チッ
プを使わなければならない。また、複数の相互連結チップを経由してルーティン
グしなければならないエミュレーション信号の数が増えるにつれ、論理チップ間
のエミュレーション信号のルーティングの問題はさらに複雑になる。その理由は
エミュレートされている回路設計が必要以上に多くの論理チップに分散している
からである。複数の相互連結チップを経由する増加するエミュレーション信号の
ルーティングは、順にエミュレーション信号に不確定なタイミング遅れを生じさ
せ、エミュレーション信号の同期問題を形成する。
【０００６】 それゆえ、エミュレーション信号のルーティングに対するより効果的なアプロ
ーチが望まれている。
【０００７】 ［発明の概要］ 効率的なエミュレーション信号ルーティングアーキテクチャを有するエミュレ
ーションシステムを開示する。前記エミュレーションシステムは多数の再構成可
能な論理チップと回路設計を実現かつエミュレートするため前記回路設計を前記
再構成可能な論理チップにマップするよう動作する回路設計マッピングソフトウ
ェアを含む。各論理チップは多数のバッファされたＩ／Ｏピンを含む。各バッフ
ァされたＩ／Ｏピンは、前記バッファされたＩ／Ｏピンを通して複数のエミュレ
ーション信号の入出力を時間多重するように動作する付随する多重化回路を有す
る。前記回路設計マッピングソフトウェアは割り当てられた論理資源を割り当て
相互連結するように動作する。一つの実施形態において、すべてのエミュレーシ
ョン信号ファンアウトは、前記論理チップ内に制限され、前記内部でファンアウ
トされたエミュレーション信号は、複数の信号ルーティング時間領域を使って、
時間多重方式で前記バッファされたＩ／Ｏピンを通して出力される。
【０００８】 一つの実施形態において、同一の論理ボードの論理チップ間のすべての論理チ
ップ間エミュレーション信号ルーティングの時間遅れを決定できるようにするた
め、前記再構成可能な論理チップは、多数の論理ボード上に分散配置され、各論
理ボードに配置された前記再構成可能な論理チップは、直接的かつ完全に相互に
連結されている。前記同一の論理ボードの論理チップ間の論理チップ間エミュレ
ーション信号ルーティングはそれらの直接的な連結に制限されている。
【０００９】 ［発明の実施の形態］ 下記の説明では、本発明を様々な面から説明している。しかし、当業者にとっ
ては本発明のいくつか、またはすべての面が実施できることが明白であろう。説
明のため、本発明をよく理解してもらうために、特定の数字、材料、そして構成
を説明する。しかし、当業者にとってはその特定な詳細が無くとも本発明を実施
できることは明らかであろう。その他の場合でも、本発明が不明瞭にならないよ
う分かりきった特徴については省略または簡単化した。
【００１０】 説明のある部分は、当業者がその分野の当業者に仕事の内容を伝えるために共
通に用いる方法で、データ、フラグ、ビット、値、文字、文字列、数字等の言葉
を使って、コンピュータシステムの動作の点から表現されている。当業者なら容
易に分かるように、これらの量はコンピュータシステムの機械的および電気的部
品により、格納し、変換し、結合し、さもなければ操作できる電気的、磁気的、
または光学的信号の形で表される。そしてコンピュータシステムという用語は特
定目的のみならず、一般用途の、独立の、付属の、または内蔵のデータ処理機械
やシステム等を含む。
【００１１】 本発明の理解を最大限助けるような仕方で、様々な動作を複数のステップに分
けて順番に説明するが、説明の順番は必ずしもこれらの動作がその順序通りにさ
れなければならないというように解釈してはならない。特に、これらの動作は説
明に登場した順番で実行しなければならない訳ではない。
【００１２】 図１には、本発明の教えを具現化する典型的なエミュレーションシステムを描
いたブロック図が示されている。図のように、エミュレーションシステム１０は
ホストシステム１２とエミュレータ１４を含む。ホストシステム１２は、特に、
本発明の教えを具現化した回路設計マッピングソフトウェア２２を含み、一方、
エミュレータ１４は構成部１８、ホストインターフェース２０、および本発明の
教えを具現化するエミュレーションアレイ及び相互連結部１６と示されているエ
ミュレーション資源を含む。上記要素は図示したように相互に連結されており、
従来技術のエミュレーションシステムより効率的な仕方でエミュレーション信号
をルーティングできるよう本発明に従ってお互いに協力する。
【００１３】 回路設計マッピングソフトウェア２２を除き、ホストシステム１２は、プロセ
ッサ、メモリ、記憶媒体等（図示はされていない）の要素を含む、従来のエミュ
レーションシステムに見られる、広範なホストシステムのカテゴリーを表してい
る。それゆえ、マッピングソフトウェア２２を除き、ホストシステム１２につい
てこれ以上説明はしない。回路設計マッピングソフトウェア２２の実施形態につ
いて、図２を参照して詳しく説明する。
【００１４】 同様に、エミュレーションアレイ及び相互連結部１６のエミュレーション資源
が効率的なエミュレーション信号のルーティングを容易にするよう組織されてい
る仕方を除くと、エミュレータ１４はすでに知られたエミュレータの広範なカテ
ゴリーを代表するものと意図している。言い換えると、構成部１８とホストイン
ターフェース２０は従来の機能を実行し、従来の通り構成されている。従って、
エミュレーションアレイ及び相互連結部１６を除き、エミュレータ１４はこれ以
上説明しない。エミュレーションアレイ及び相互連結部１６の様々な実施形態は
図３〜４および６を参照して、以下に詳細に説明される。
【００１５】 図２はマッピングソフトウェア２２の一つの実施形態を示す。図示された実施
形態によると、回路設計マッピングソフトウェア２２は設計読取部３０、プリミ
ティブ変換部３２、分割部３４、ネットリスト及び相互連結生成部３６、論理及
び相互連結構成生成部３８を有する。設計読取部３０、プリミティブ変換部３２
、分割部３４、および論理及び相互連結構成生成部３８はすでに知られているこ
れらの要素の広範なカテゴリーを代表するよう意図している。ネットリスト及び
相互連結生成部３６の場合、具現化された本発明の教えを除き、すでに知られて
いるその様な生成部の広範なカテゴリーを代表することを意図している。
【００１６】 換言すると、設計読取部３０は形式的に表されている回路設計４０を処理する
のに使われ、一方、プリミティブ変換部３２は従来技術のエミュレーションシス
テムと同じように、回路設計４０に描かれた様々な回路プリミティブを変換する
のに使われる。同様に、分割部３４は、エミュレータ１４の様々なエミュレーシ
ョン資源にマッピングするため、変換された回路設計を分割するために用いられ
る。ネットリスト及び相互連結生成部３６は回路設計を「実現」するため、エミ
ュレータ１４のエミュレーション資源の論理及び相互連結ネットリスト４２を生
成するために使われる。ただし、本発明の一つの実施形態に従って、ネットリス
ト及び相互連結生成部３６はすべてのエミュレーション信号ファンアウトをエミ
ュレータ１４の再構成可能な論理チップ内に制限し、エミュレータ１４の再構成
可能な論理チップのＩ／Ｏピンを通したエミュレーション信号の入出力を時間多
重する。他の実施形態によると、ネットリスト及び相互連結生成部３６は、同じ
論理ボードに配置されている論理チップ間の論理チップ間エミュレーション信号
ルーティングは、少なくとも直接接続に制限されている。本発明のこれらの、及
び他の、面は以下でさらに説明される。論理及び相互連結構成生成部３８は、回
路設計の論理及び相互連結ネットリスト４２に含まれる再構成可能なエミュレー
ション資源のために構成情報４４を生成する従来からある機能を実行する。
【００１７】 一つの実施形態において、回路設計マッピングソフトウェア２２は前もって読
み込まれホストシステム１２のディスクなど好適な記録媒体に格納され、動作中
はずっと、ホストシステム１２の処理装置による実行のため、ホストシステム１
２のメモリにロードされる。別の実施形態では、回路設計マッピングソフトウェ
ア２２は、ＣＤやサーバー経由の遠隔配布などの多数の配布媒体のいずれかを使
って配布されてもよく、顧客の所在地でホストシステム１２にロードすることも
できる。さらに、別の実施形態では、回路設計マッピングソフトウェア２２の全
部または一部をハードウェアとして提供することもできる。
【００１８】 図３はエミュレーションアレイ及び相互連結部１６の一つの実施例をしめす。
エミュレーションアレイ及び相互連結部１６は、再構成可能な相互連結器５８で
相互連結された再構成可能な論理資源５２、Ｉ／Ｏ資源５４、及びサービス資源
５６を含む。一つの実施形態では、再構成可能な論理資源５２は、多数の論理ボ
ードに分散して配置される。同様にＩ／Ｏ資源５４とサービス資源５６は、Ｉ／
Ｏ及びサービスボードにそれぞれ分散して配置される。論理ボード、Ｉ／Ｏボー
ド、及びサービスボードは、以下により詳しく説明する通り、相互に連結され、
多数の相互に連結されたクレートに分散して配置されている。
【００１９】 図４は、エミュレーション信号のルーティングが改善された本発明のエミュレ
ーションシステムで再構成可能な論理資源として使用するのに好適な、再構成可
能な論理チップを示す。図示した当該図面において、論理チップ１００はカスタ
ムまたは特殊用途論理チップである。論理チップ１００は、マッピングソフトウ
ェア２２（さらに特定すれば、マッピングソフトウェア２２のネットリスト及び
相互連結生成部３６）にエミュレーション信号ファンアウトを論理チップ１００
内に制限できるようにすることができる。図示した通り、論理チップ１００は、
再構成可能な論理エレメント（ＬＥ）アレイ１０２、オンチップ相互連結ネット
ワーク１０４及び、図の通り互いに連結された付属する多重化回路１１５と１１
６を持つバッファされたＩ／Ｏピン１１３を含む。ＬＥアレイ１０２はユーザク
ロック１１８を供給された複数の再構成可能なＬＥを含む。再構成可能なＬＥは
回路設計の様々な論理エレメントを「実現」するために使用される。オンチップ
相互連結ネットワーク１０４は、例えばＬＥ間、あるいはＬＥとバッファされた
Ｉ／Ｏピン１１３の間のオンチップエミュレーション信号ルーティングを容易に
するために使用される。バッファされたＩ／Ｏピン１１３は、論理チップ１００
への、または論理チップ１００からのエミュレーション信号の時間多重された入
出力を供給するために使用される。本発明に従えば、マッピングソフトウェア２
２のネットリスト及び相互連結生成部３６は、エミュレーションシステム１０の
割り当てられた論理資源を相互連結する時、後により詳しく説明するように、論
理チップ１００の時間多重された入出力の能力を拡大(レバレッジ)し、すべての
エミュレーション信号ファンアウトを論理チップ１００の中に制限する。
【００２０】 図５ａ〜ｂは従来技術とエミュレーション信号への本発明のアプローチを対比
して示している。図５ａに描かれているように、従来技術のエミュレーションシ
ステムでは、エミュレーション信号は、例えばエミュレーション信号Ａ及びＢは
、多数の貴重なＩ／Ｏピンを使って、一つまたはそれ以上の相互連結チップを通
して複数のデスティネーション論理チップにファンアウトされることが許されて
いる。対照的に、本発明の下では、図５ｂに描かれているように、エミュレーシ
ョン信号は外部にファンアウトされない。マッピングソフトウェア２２のネット
リスト及び相互連結生成部３６は、後により詳細に説明するが、論理チップ１０
０の内部で異なったバッファされたＩ／Ｏピン１１３にエミュレーション信号が
ファンアウトされるようにし、バッファされたＩ／Ｏピン１１３にルーティング
される複数のエミュレーション信号を出力するため、時間多重されるようにする
。従って、回路設計をエミュレートするのに要するＩ／Ｏピン資源の数量は、本
発明の下では著しく削減される。
【００２１】 図４を再び参照して、描かれた実施形態では、それぞれのバッファされたＩ／
Ｏピン１１３は、入力または出力ピンのどちらかに静的に構成され得る。この静
的な構成は、構成レジスターによるものなど、従来からある幅広い方法のいずれ
によっても実現できる。加えるに、そしてより重要なのは、それぞれのバッファ
されたＩ／Ｏピン１１３は、複数のエミュレーション信号を入出力するのに使用
できる。図示された実施形態において、説明を容易にするために、それぞれのバ
ッファされたＩ／Ｏピン１１３は、２つの相異なるエミュレーション信号の入出
力を時間多重するために使用される。しかし、別の実施形態においては、それぞ
れのバッファされたＩ／Ｏピン１１３は、２つまたはそれ以上のエミュレーショ
ン信号の入出力を時間多重するために使用される。明らかに、Ｉ／Ｏピン１１３
にバッファされたより多くのエミュレーション信号が多重化できるほど、Ｉ／Ｏ
ピン１１３はより多くの用途に使用できる。Ｉ／Ｏピン１１３が多重化できるエ
ミュレーション信号の数が幾何級数的に増加することが、サブミクロンの集積技
術の絶え間ない発展により期待されている。エミュレーション信号は、信号ルー
ティングクロック１１７を使って、ｎ対１のマルチプレクサを含むＩ／Ｏ回路１
１５、及び１対ｎのデマルチプレクサを含むＩ／Ｏ回路１１６によって、バッフ
ァされたＩ／Ｏピン１１３に時間多重される。それ故、図示された実施形態にお
いては、ｍ／ｎ個のバッファされたＩ／Ｏピン１１３だけが、Ｉ／Ｏ回路１１５
と１１６によりｎ対１多重化がなされるので、エミュレーション信号の入出力を
サポートするのに必要である。
【００２２】 図示したように、Ｉ／Ｏ回路１１５と１１６は、信号ルーティングクロック１
１７によりクロックされ、一方、ＬＥはユーザークロック１１８という異なるク
ロックによりクロックされている。一つの実施形態においては、それぞれのバッ
ファされたＩ／Ｏピン１１３のＩ／Ｏ回路１１５と１１６は、同じ信号ルーティ
ングクロック１１７によりクロックされている。別の実施形態では、異なるバッ
ファされたＩ／Ｏピン１１３のＩ／Ｏ回路１１５と１１６は、単一の信号ルーテ
ィングクロックでなくても、相異なる(複数の)信号ルーティングクロックにより
クロックすることができる。各信号ルーティングクロック１１７が、「付随する
」ユーザークロック１１８よりも高い周波数を持つという関係を除いて、信号ル
ーティングクロック１１７はユーザークロック１１８からは独立である。この応
用を目的として、信号ルーティングクロックの「付随する」ユーザークロックは
、信号ルーティングクロックによりクロックされたＩ／ＯピンのＩ／Ｏ信号が発
せられる、または向けられる論理エレメントをクロックするために使われるユー
ザークロックである。典型的には、信号ルーティング時間領域のクロック信号の
周波数は、ユーザー時間領域のクロック信号の周波数より１０倍から１００倍高
い。しかし、別の実施形態では異なる周波数比を使うこともできる。信号ルーテ
ィングクロック１１７の（ユーザークロック１１８より）高い周波数の結果、エ
ミュレーション信号は、エミュレーション信号が論理チップ１００の内部で変わ
るよりも頻繁に論理チップ１００へ入力または論理チップ１００から出力される
。それ故、信号は、論理チップ１００内部の信号の変化とは非同期に、論理チッ
プ１００へ、または論理チップ１００から転送される。言い換えると、論理チッ
プ間のエミュレーション信号のルーティングは、ユーザー時間領域と同様に複数
信号ルーティングを使って、領域時間多重方式で時間多重してもよい。エミュレ
ーション信号の領域時間多重は、本発明と共通のインバータを少なくとも持つ、
１９９９年９月２４日に出願された、「領域時間多重エミュレーションシステム
」という名称の、米国特許出願第０８／XXX，XXX（出願番号待ち）の主題である
。当該出願はすべて文献援用されている。
【００２３】 一つの実施形態として、Ｉ／Ｏ回路１１５と１１６の多重化回路は従来からあ
るマルチプレクサとデマルチプレクサである。別の実施形態として、一本の物理
的信号ラインを複数の論理信号で共用するための他の従来からあるメカニズムを
使っても良い。そのような従来からあるメカニズムの一つの実施形態は、文献援
用した米国特許出願第０８／ＸＸＸ，ＸＸＸ（出願番号待ち）に詳細に説明され
ている。
【００２４】 また、図４を参照して、図示した実施形態において、論理チップ１００は、メ
モリ１１２、コンテクストバス１０６、スキャンレジスタ１０８、トリガー回路
１１０をさらに含む。メモリ１１２は、メモリエレメントで回路設計をエミュレ
ートして、論理チップ１００の使用を促進する。コンテクストバス１０６、スキ
ャンレジスタ１０８、及びトリガー回路１１０は、オンチップに集積され論理チ
ップ１００のデバッグを容易にする。これらのエレメントは、現在は米国特許第
５，７７７，４８９号である、「デバッグ機能が集積されたフィールドプログラ
マブルゲートアレイ」という名称の米国特許出願第０８／５４２，８３８号に説
明されており、ここにすべて文献援用する。
【００２５】 本発明のエミュレーションシステムの論理チップを分散的にパッケージするた
めに使う論理ボードの一つの実施形態を描いたブロック図を示した図６をここで
参照する。図のように、各論理ボード２００は、すでに説明した論理チップを多
数含む。本発明によって、同じ論理ボード２００の論理チップ１００は、同じ論
理ボード２００の論理チップ１００間のエミュレーション信号のルーティングに
かかる論理ボード内の時間遅れが決定可能となるように、すべて直接的に相互連
結されている。各「直接的な連結」は、２つの論理チップ１００のＩ／Ｏピン間
での複数の直接的な連結を含む。任意の２つの論理チップ間の直接的な連結の数
は、アプリケーションに依存し、論理チップごとのＩ／Ｏチップの数と、各論理
ボードに含まれる論理チップの数に依存する。本発明によって、割り当てられた
論理資源を相互連結する時、マッピングソフトウェア２２のネットリスト及び相
互連結生成部３６は、論理ボード２００の完全に相互連結されたアーキテクチャ
をさらに利用し、論理ボード２００の論理チップ１００間のすべての論理チップ
間エミュレーション信号ルーティングをそれらの直接的な連結に制限する。
【００２６】 図７〜８は、一つの実施形態による、論理資源を相互連結する本発明の様々な
関連する面の方法ステップを図示している。図７は一つの論理チップ内に１：ｎ
ファンアウトを制限するステップを描き、図８は二つの論理チップの二つのＩ／
Ｏピンを相互連結するステップを示している。
【００２７】 図７に示す通り、１：ｎファンアウトの状況が発生すると、ネットリスト及び
相互連結生成部３６は、ソース論理チップ内にファンアウトを繰り返し制限する
。ステップ７０２において、ファンアウトの行き先が選択される。次に、生成部
３６は、ステップ７０４で、ソース論理チップのＩ／Ｏピンが、デスティネーシ
ョン論理チップへの出力信号にすでに割り当てられているかどうか決定し、もし
ソース論理チップのＩ／Ｏピンがすでに割り当てられていたら、ステップ７０６
で、Ｉ／Ｏピンのすべての時間スロットが使われているかを決定する。もしソー
ス論理チップのＩ／Ｏピンが割り当てられていないか、または割り当てられたＩ
／Ｏピンの時間スロットがすべて使用されていたら、ステップ７０８で、生成部
３６はデスティネーション論理チップへ信号を出力するため、新しいＩ／Ｏピン
を割り当てる。新しいＩ／Ｏピンが割り当てられると、または割り当てられたＩ
／Ｏピンに時間スロットがあると、生成部３６は、ステップ７１０で、信号を出
力するＩ／Ｏピンの時間スロット（及び対応するバッファ）をデスティネーショ
ン論理チップに割り当てる。ステップ７０２〜７１０は、ステップ７１２で、す
べてのファンアウトの行き先が特定のファンアウト状況において処理されるまで
繰り返される。説明したプロセスはすべての論理チップについて繰り返される。
この時点で、ファンアウト信号のソース論理エレメントへ割り当てられた時間ス
ロットのバッファの相互連結を継続する前に、プロセスは論理チップ間で信号を
ルーティングする段階へ進む。
【００２８】 図８は、同じ論理ボードの論理チップ間のエミュレーション信号ルーティング
を処理する本発明の方法ステップの一つの実施形態を示している。すべてのファ
ンアウトは論理チップ内に制限されており、各出力信号は特定された時間スロッ
トを含め、Ｉ／Ｏピンに割り当てられていることを想起して欲しい。ステップ８
０２で、ネットリスト及び相互連結生成部３６は、論理ボードのソース論理チッ
プを選択する。次に、生成部３６は、ステップ８０４で、ソース論理チップの出
力ピンの割り当てられた時間スロットバッファを選択する。次に、ステップ８０
６〜８０８で、生成部３６は、デスティネーション論理チップの入力ピンの対応
する時間スロットバッファ、及びデスティネーション論理チップの選択された入
力ピンとソース論理チップの出力ピンを連結する直接連結の対応する時間スロッ
トバッファを選択する。もし選択された入力ピンのすべての直接連結の対応する
時間スロットバッファが使用されていたら、生成部３６は別の入力ピンを選択す
るよう試みる。もしすべての直接的に連結された入力ピンのすべての直接連結の
すべての対応する時間スロットバッファが使用されていたら、生成部３６は、論
理チップの他のＩ／Ｏピンの他の時間スロットバッファに出力信号を再割り当て
し、プロセスを終了し、分割部３４に回路設計を再分割させてもよく、または他
の回復または調整プロセスを採用してもよい。とにかく、一旦対応する時間スロ
ットと直接連結を持つ入力ピンが見つかったら、その入力ピンは、対応する時間
スロットと直接連結とともに割り当てられる。ステップ８０２〜８０８は、ステ
ップ８１０で、ソース論理チップのすべての出力ピンの割り当てられた時間スロ
ットバッファが処理されるまで、繰り返される。ステップ８０２〜８１０は、そ
の後、論理ボードのすべての論理チップが処理されるまで繰り返される。上記プ
ロセスは各論理ボードに対して繰り返される。論理ボードのＩ／Ｏピンは同様な
方法で相互連結される。
【００２９】 図７に戻って、特にステップ７２０において、生成部３６は、（すべての論理
チップのすべてのＩ／Ｏピンのすべての時間スロットバッファを成功裏に相互連
結した後）対応する論理チップ内の対応する信号ソース論理エレメントに、すべ
ての論理チップのすべてのＩ／Ｏピンのすべての時間スロットバッファを相互連
結するため、その論理チップ内の相互連結組織を反復して割り当てる段階に進む
。割り当てはすでに知られている多数の技術のいずれかで実行できる。もしソー
ス信号論理エレメントへの相互連結の道筋が割り当てられた時間スロットバッフ
ァに無ければ、生成部３６は、「同等な」時間スロットバッファ（行き先とタイ
ミング両方が同等）を交換することによって、そのような相互連結の道筋を見つ
けるよう試みる。あるいは、生成部３６は、プロセスを終了し、分割部３４に回
路設計を再分割させてもよい。
【００３０】 本発明のエミュレーションシステムの完全に相互連結された論理ボードを分散
的にパッケージするクレートの二つの実施形態を示す二つのブロック図が描かれ
ている図９ａ〜９ｂを参照する。図９ａと９ｂ両方に示されているように、各ク
レート３００ａまたは３００ｂは、多数の（前述の論理ボード２００の変形であ
る）論理ボード２００ａまたは２００ｂ、及び多数のＩ／Ｏ及びサービスボード
２２０ａまたは２２０ｂ、及び２４０ａまたは２４０ｂを含む。図９ｂに図示し
た実施形態において、クレート３００ｂは多数の相互連結ボード２６０ｂをさら
に含む。
【００３１】 各クレート３００ａ（図９ａ）の論理、Ｉ／Ｏ、及びサービスボード２００ａ
、２２０ａ、及び２４０ａは、同じクレート３００ａのボード２００ａ、２２０
ａ、及び２４０ａ間のエミュレーション信号ルーティングのため、クレート内の
時間遅れを決定できるようにするため、直接的にかつ完全に相互連結されている
。ボード２００ａ、２２０ａ、及び２４０ａのＩ／Ｏピンは同じようにバッファ
され、論理チップ１００に関連して前述したように、付随する多重化回路（図示
していない）を有している。本発明によれば、割り当てられた論理資源を相互連
結する時、マッピングソフトウェア２２のネットリスト及び相互連結生成部３６
は、クレート３００ａの完全に相互連結され、かつ時間多重されたアーキテクチ
ャを有効活用し、クレート３００ａのボード２００ａ、２２０ａ、及び２４０ａ
間のボード間エミュレーション信号ルーティングをそのボード間の直接連結に制
限する。マッピングソフトウェア２２のネットリスト及び相互連結生成部３６は
、論理チップ１００に対して前述したのと同様の方法ステップを使用する。
【００３２】 対照的に、同じクレート３００ｂ（図９ｂ）の論理、Ｉ／Ｏ、サービス、及び
相互連結ボード２００ｂ、２２０ｂ、２４０ｂ及び２６０ｂは、従来の部分相互
連結アーキテクチャを採用している。ボード２００ｂ、２２０ｂ、２４０ｂ及び
２６０ｂのＩ／Ｏピンは従来通り構成されている。相互連結ボード２６０ｂは、
論理チップ１００と同様、ルーティングチップ１４０は、複数の信号ルーティン
グ時間領域を利用して時間多重を行う付随する多重化回路を有するバッファされ
たＩ／Ｏピンを持つことを除いて、部分的に相互連結されている（図１０）多数
のルーティングチップ１４０を含んでいる。各ルーティングチップ１４０は、静
的ルーティングコアを含む。ルーティングチップ１４０の一つの実施形態が、文
献援用されている米国特許出願第０８／ＸＸＸ，ＸＸＸ号に詳細に説明されてい
る。割り当てられた論理資源を相互連結する時、マッピングソフトウェア２２の
ネットリスト及び相互連結生成部３６は、文献援用されている米国特許出願第０
８／ＸＸＸ，ＸＸＸ号に説明されているように、相互連結ボード２６０ｂのルー
ティングチップ１４０の時間多重能力を有効利用し、複数のルーティング時間領
域を使って、ボード２００ｂ、２２０ｂ、２４０ｂ間のエミュレーション信号の
ルーティングを領域時間多重する。
【００３３】 図１１ａ〜１１ｂはエミュレータ１４を形成する相互連結するクレート３００
ａまたは３００ｂそれぞれの一つの実施形態である。図１１ａで、クレート３０
０ａは、Ｉ／Ｏボード２２０ａのバッファされた時間多重可能なＩ／Ｏピンを用
いて、直接的にかつ完全に相互連結されているが、一方、図１１ｂで、クレート
３００ｂは、相互連結ボード２６０ｂを相互連結することによって、部分的に相
互連結されている。図１１ａの実施形態において、割り当てられた論理資源を相
互連結する場合、マッピングソフトウェア２２のネットリスト及び相互連結生成
部３６は、完全に相互連結され時間多重されたアーキテクチャを有効利用し、ク
レート３００ａ間のクレート間エミュレーション信号ルーティングをすべてクレ
ート３００ａ間の直接的な連結に制限する。マッピングソフトウェア２２のネッ
トリスト及び相互連結生成部３６は、論理チップ１００について前述した同様の
方法ステップを用いる。図１１ｂの実施形態では、文献援用した米国特許出願第
０８／ＸＸＸ，ＸＸＸ号で説明されている通り、相互連結されたボード２６０ｂ
のルーティングチップ１４０の時間多重能力を有効利用して、複数の信号ルーテ
ィング時間領域を使用して、クレート３００ｂ間のエミュレーション信号のルー
ティングを領域時間多重する。
【００３４】 理解を容易にするため、上記の図示した実施形態について本発明を説明してき
たが、当業者は本発明が説明した実施形態だけに限定されないということが分か
るだろう。本発明は、添付した請求の範囲の精神と範囲内で変更して実施するこ
とができる。上記の説明は従って、本発明を制限するものではなく例示するもの
であると解釈されなければならない。
【００３５】 よって、効率的なＩ／Ｏピン使用アーキテクチャを持つエミュレーションシス
テムを説明した。
【図面の簡単な説明】
本発明は添付した図面の図の中に、例として、そして制限としてではなく、描
かれており、同じ参照番号は同種の要素を表す。
【図１】 本発明による典型的なエミュレーションシステムを示すブロック図である。
【図２】 図１の回路設計マッピングソフトウェアの実施形態を示すブロック図である。
【図３】 図１のエミュレータのエミュレーション資源をさらに詳細に示すブロック図で
ある。
【図４】 本発明のエミュレーションシステムでの使用に適する論理チップの実施形態を
示すブロック図である。
【図５ａ】 エミュレーションファンアウトの従来発明による処理方法を示しているブロッ
ク図である。
【図５ｂ】 エミュレーションファンアウトの本発明による処理方法を示しているブロック
図である。
【図６】 本発明の論理ボードの実施例を示すブロック図である。
【図７】 エミュレーション信号ファンアウトを処理するための本発明の方法ステップの
実施形態を示す流れ図である。
【図８】 論理ボード内の論理チップ相互間のエミュレーション信号のルーティングを処
理するための本発明の方法ステップの実施形態を示す流れ図である。
【図９ａ】 論理ボードを分散パッケージするための実施形態を示すブロック図である。
【図９ｂ】 論理ボードを分散パッケージするための他の実施形態を示すブロック図である
。
【図１０】 図９ｂの相互連結ボードの実施形態を示すブロック図である。
【図１１ａ】 クレート間を結合する実施形態を示すブロック図である。
【図１１ｂ】 クレート間を結合する他の実施形態を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 エミュレーションシステムであって、 回路設計の論理エレメントをエミュレートするように再構成可能な複数の再構
    成可能な論理チップを有するエミュレータが設けられ、各論理チップはバッファ
    されたＩ／Ｏピンを通るエミュレーション信号の入出力を時間多重する付随した
    多重化回路を有する複数の前記バッファされたＩ／Ｏピンを含み、 前記回路設計をエミュレートする前記再構成可能な論理チップを構成する前記
    回路設計のための構成情報を生成するように動作するプログラミング命令でプロ
    グラムされたホストシステムが設けられ、すべてのエミュレーション信号のファ
    ンアウトは前記再構成可能な論理チップ内に制限され、ファンアウトされた前記
    エミュレーション信号は時間多重されて前記バッファされたＩ／Ｏピンを通して
    出力される、 エミュレーションシステム。
  2. 【請求項２】 請求項１記載のエミュレーションシステムであって、 ファンアウトされたエミュレーション信号を含め、エミュレーション信号が前
    記バッファされたＩ／Ｏピンを通して、複数の信号ルーティングの時間領域を使
    って領域時間多重されて出力されるエミュレーションシステム。
  3. 【請求項３】 請求項１記載のエミュレーションシステムであって、 前記再構成可能な論理チップは複数の論理ボード上に分散して配置され、同一
    の論理ボード上に配置されている前記再構成可能な論理チップは、前記同一の論
    理ボードの論理チップ間のすべての論理チップ間エミュレーション信号ルーティ
    ングで時間遅れを決定可能とするため直接かつ完全に相互に連結されており、及
    び 前記ホストシステムは前記同一の論理ボードの論理チップ間のすべての時間多
    重化されたエミュレーション信号のルーティングを直接連結されている論理チッ
    プに制限し、前記論理チップ間の前記時間多重されたエミュレーション信号をル
    ーティングするように動作する、 エミュレーションシステム。
  4. 【請求項４】 エミュレーションシステムであって、 回路設計の論理エレメントをエミュレートするように再構成可能な複数の再構
    成可能な論理チップを有するエミュレータが設けられ、前記論理チップは複数の
    論理ボード上に分散して配置されており、同一論理ボード上に配置された前記再
    構成可能な論理チップは前記同一論理ボードの論理チップ間のすべての論理チッ
    プ間エミュレーション信号ルーティングに対し時間遅れを決定可能とするため、
    相互に直接かつ完全に連結されており、及び 前記回路設計をエミュレートするように前記再構成可能な論理チップを構成す
    る前記回路設計のための構成情報を生成するように動作するプログラミング命令
    でプログラムされたホストシステムが設けられ、前記同一の論理ボードの前記論
    理チップ間のエミュレーション信号のルーティングが直接連結されている前記論
    理チップに制限されている、 エミュレーションシステム。
  5. 【請求項５】 請求項４記載のエミュレーションシステムであって、前記エ
    ミュレーション信号の前記ルーティングは複数の信号ルーティング時間領域を使
    用した領域時間多重化方式により時間多重されるエミュレーションシステム。
  6. 【請求項６】 エミュレーションシステムであって、 回路設計の論理エレメントをエミュレートするように再構成可能な複数の再構
    成可能な論理チップを有するエミュレータが設けられ、 各論理チップは前記バッファされたＩ／Ｏピンを通したエミュレーション信号
    の入出力を時間多重する付随する多重化回路を有する複数のバッファされたＩ／
    Ｏピンを含み、及び 前記論理チップは複数の論理ボード上に分散して配置され、前記同一の論理ボ
    ード上に配置された前記再構成可能な論理チップは前記同一の論理ボードの論理
    チップ間のすべての論理チップ間エミュレーション信号のルーティングに対し時
    間遅れが決定可能となるように相互に直接かつ完全に連結されている、 エミュレーションシステム。
  7. 【請求項７】 装置であって、 実行時、回路設計のエミュレーションのために再構成可能な論理チップを構成
    するための前記回路設計の構成情報を生成するように動作するプログラミング命
    令を記憶する記憶媒体が設けられ、 前記プログラミング命令は、すべてのエミュレーション信号のファンアウトを
    前記再構成可能な論理チップ内に制限し、前記再構成可能な論理チップのバッフ
    ァされたＩ／Ｏピンを通して前記ファンアウトされたエミュレーション信号を時
    間多重して出力し、 前記プログラミング命令は、同一の論理ボードの再構成可能な論理チップ間の
    前記時間多重されたエミュレーション信号のルーティングを直接連結した再構成
    可能な前記論理チップ間に制限し、及び 前記プログラミング命令を実行するように動作する前記記憶媒体に結合した実
    行ユニットが設けられている、 装置。
  8. 【請求項８】 方法であって： 回路設計を複数の再構成可能な論理チップにマッピングするため前記回路設計
    を分割するステップが設けられ、前記論理チップのそれぞれはエミュレーション
    信号の入出力を時間多重する付随する多重化回路を有する複数のバッファされた
    Ｉ／Ｏピンを有し、 すべてのエミュレーション信号のファンアウトを前記再構成可能な論理チップ
    内に制限し、前記エミュレーション信号を時間多重して入出力することによって
    、前記再構成可能な論理チップ間でエミュレーション信号をルーティングするス
    テップが設けられ、及び 前記回路設計をエミュレートするため前記分割すること及びルーティングする
    ことに従って前記再構成可能な論理チップを構成するステップが設けられている
    、 方法。
  9. 【請求項９】 請求項８記載の方法であって、ルーティングするステップは
    、複数の信号ルーティング時間領域を使用して、領域時間多重方式で前記再構成
    可能な論理チップ間のエミュレーション信号をルーティングするステップが設け
    られている方法。
  10. 【請求項１０】 請求項８記載の方法であって、前記再構成可能な論理チッ
    プは複数の論理ボード上に分散して配置されており、同一の論理ボードの再構成
    可能な論理チップは、前記同一の論理ボードの論理チップ間の論理チップ間エミ
    ュレーション信号ルーティングの時間遅れを決定可能とするように直接かつ完全
    にお互いに相互連結されており、ルーティングするステップの前記ルーティング
    は、直接連結されている論理チップに制限されている前記同一の論理ボードの論
    理チップ間のすべての論理チップ間エミュレーション信号のルーティングで実行
    される方法。
  11. 【請求項１１】 方法であって、 回路設計を複数の論理ボード上に分散して配置された複数の再構成可能な論理
    チップに分散するため前記回路設計を分割するステップが設けられ、同一の論理
    ボード上に配置された前記再構成可能な論理チップは、前記同一の論理ボードの
    論理チップ間のすべての論理チップ間エミュレーション信号ルーティングによる
    時間遅れを決定可能にするため、直接かつ完全にお互いに連結されており、 すべての論理チップ間エミュレーション信号ルーティングを直接連結されてい
    る前記再構成可能な論理チップに制限して、前記再構成可能な論理チップ間のエ
    ミュレーション信号をルーティングするステップが設けられ、及び 前記回路設計をエミュレートするため前記分割すること及びルーティングする
    ことに従って前記再構成可能な論理チップを構成するステップが設けられている
    、 方法。
  12. 【請求項１２】 実行ユニットにより実行されるプログラミング命令を記憶
    した記憶媒体であって、 前記プログラミング命令はすべてのエミュレーション信号ファンアウトを前記
    再構成可能な論理チップ内に制限し、前記ファンアウトされたエミュレーション
    信号を前記再構成可能な論理チップのバッファされたＩ／Ｏピンを通して時間多
    重して出力するようにして、 実行時、前記プログラミング命令は回路設計をエミュレートするため前期再構
    成可能な論理チップを構成するための前記回路設計の構成情報を生成するプログ
    ラミング命令を記憶している記憶媒体。
  13. 【請求項１３】 実行ユニットにより実行されるプログラミング命令を記憶
    した記憶媒体であって、 前記プログラミング命令は同一の論理ボードの再構成可能な論理チップ間の時
    間多重されたエミュレーション信号のルーティングを直接連結された前記論理チ
    ップに制限し、 実行時、前記プログラミング命令は回路設計をエミュレートするため前記再構
    成可能な論理チップを構成するための前記回路設計の構成情報を生成する記憶媒
    体。
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