DE60126906T2 - Herstellungsverfahren für ein halbleiterbauelement - Google Patents

Herstellungsverfahren für ein halbleiterbauelement Download PDF

Info

Publication number
DE60126906T2
DE60126906T2 DE60126906T DE60126906T DE60126906T2 DE 60126906 T2 DE60126906 T2 DE 60126906T2 DE 60126906 T DE60126906 T DE 60126906T DE 60126906 T DE60126906 T DE 60126906T DE 60126906 T2 DE60126906 T2 DE 60126906T2
Authority
DE
Germany
Prior art keywords
film
insulating film
opening
spin
organic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60126906T
Other languages
English (en)
Other versions
DE60126906D1 (de
Inventor
Kaoru Maekawa
Satohiko Hoshino
Masahito Sugiura
Federica Tokyo Electron Europe Limit Crawley ALLEGRETTI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of DE60126906D1 publication Critical patent/DE60126906D1/de
Application granted granted Critical
Publication of DE60126906T2 publication Critical patent/DE60126906T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

  • STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft allgemein Halbleitereinrichtungen und insbesondere einen Herstellungsprozeß einer Halbleitereinrichtung mit einer Vielschicht-Verbindungsstruktur, die einen organischen Spin-on-Isolationsfilm mit niedriger Dielektrizitätskonstante als Zwischenschicht-Isolationsfilm benutzt.
  • Bedingt durch den technischen Fortschritt auf dem Gebiet der hochauflösenden Lithographie weisen fortschrittliche integrierte Halbleiterschaltungseinrichtungen heutzutage eine enorme Anzahl von Halbleitereinrichtungen auf einem Substrat auf. Bei solchen fortgeschrittenen integrierten Halbleiterschaltungseinrichtungen reicht eine einzelne Verbindungsschicht zur Verbindung der Halbleitereinrichtungen auf dem Substrat nicht aus, und es ist gängige Praxis, eine Vielschicht-Verbindungsstruktur auf dem Substrat bereitzustellen, wobei eine Vielschicht-Verbindungsstruktur eine Mehrzahl von übereinandergestapelten Verbindungsschichten mit dazwischenliegenden Zwischenschicht-Isolationsfilmen aufweist.
  • Insbesondere werden auf dem Fachgebiet der Vielschicht-Verbindungsstrukturen intensive Anstrengungen hinsichtlich des sogenannten Doppel-Damaszen-Prozesses unternommen, wobei ein typischer Doppel-Damaszen-Prozeß die folgenden Schritte umfaßt: Ausbilden von Vertiefungen und Kontaktlöchern in einem Zwischenschicht-Isolierfilm in Übereinstimmung mit den auszubildenden Verbindungsmustern und Füllen der Vertiefungen und der Kontaktlöcher mit einem leitenden Material, um das gewünschte Verbindungsmuster auszubilden.
  • Es existieren zwar diverse Abwandlungen des Doppel-Damaszen-Prozesses, doch die in 1A bis 1F gezeigten Prozesse stellen einen typischen herkömmlichen Doppel-Damaszen-Prozeß dar, wie er zum Ausbilden einer Vielschicht-Verbindungsstruktur benutzt wird.
  • Es wird auf 1A Bezug genommen. Ein Si-Substrat 10, das diverse Halbleitereinrichtungselemente, wie etwa Metalloxid-Silizium-Transistoren (MOS-Transistoren), die nicht dargestellt sind, auf sicht trägt, wird von einem Zwischenschicht-Isolierfilm 11 wie etwa einem CVD-SiO2-Film (CVD = engl. „chemical vapour deposition", dt. „chemische Abscheidung aus der Gasphase") bedeckt, und der Zwischenschicht-Isolierfilm 11 trägt auf sich ein Verbindungsmuster 12A. Es sei angemerkt, daß das Verbindungsmuster 12A in einen nächsten Zwischenschicht-Isolierfilm 12B eingebettet ist, der auf dem Zwischenschicht-Isolierfilm 11 ausgebildet ist, und ein Ätzstopfilm 13 aus SiN u. dgl. dergestalt bereitgestellt ist, daß er das Verbindungsmuster 12A und den Zwischenschicht-Isolierfilm 12B bedeckt, die eine Verbindungsschicht 12 ausbilden. Der Ätzstopfilm 13 wiederum ist mit einem weiteren Zwischenschicht-Isolierfilm 14 bedeckt, und der Zwischenschicht-Isolierfilm 14 ist von einem weiteren Ätzstopfilm 15 bedeckt.
  • Bei dem dargestellten Beispiel ist auf dem Ätzstopfilm 15 ein weiterer Zwischenschicht-Isolierfilm 16 ausgebildet, und der Zwischenschicht-Isolierfilm 16 ist von einem nächsten Ätzstopfilm 17 bedeckt. Die Ätzstopfilme 15 und 17 werden auch als „Hartmaske" bezeichnet.
  • In dem Schritt aus 1A wird auf dem Ätzstopfilm 17 durch einen photolithographischen Strukturiervorgang ein Resistmuster 18 mit einer in Übereinstimmung mit einem gewünschten Kontaktloch geformten Resistöffnung 18A ausgebildet, und der Ätzstopfilm 17 wird durch einen Trockenätzvorgang entfernt, wobei das Resistmuster 18 als Maske benutzt wird. Infolgedessen wird in dem Ätzstopfilm 17 eine mit dem gewünschten Kontaktloch übereinstimmende Öffnung ausgebildet.
  • Als nächstes wird in dem Schritt aus 1B der unter dem Ätzstopfilm 17 liegende Zwischenschicht-Isolierfilm 16 einem Reaktivionenätzprozeß (RIE, engl. „reactive ion etching") unterzogen, und in dem Zwischenschicht-Isolierfilm 16 wird in Übereinstimmung mit dem gewünschten Kontaktloch eine Öffnung 16A ausgebildet. Außerdem wird das Resistmuster entfernt. Falls es sich bei dem Zwischenschicht-Isolationsfilm 16 um einen organischen Film handelt, wird das Resistmuster gleichzeitig mit dem Schritt des Ätzens des Zwischenschicht-Isolationsfilms 16 entfernt, um das Kontaktloch 16A auszubilden.
  • Als nächstes wird in dem Schritt aus 1C auf der Struktur aus 1B ein Resistfilm 19 ausgebildet, und anschließend wird in dem Schritt aus 1D der Resistfilm 19 durch einen photolithographischen Strukturierprozeß derart strukturiert, daß in Übereinstimmung mit ei nem gewünschten Verbindungsmuster eine Resistöffnung 19A ausgebildet wird. Infolge der Ausbildung der Resistöffnung 19A wird die Öffnung 16A in dem Zwischenschicht-Isolierfilm 16 freigelegt.
  • In dem Schritt aus 1D werden der durch die Resistöffnung 19A freigelegte Ätzstopfilm 17 und der an der Unterseite der Öffnung 16A freigelegte Ätzstopfilm 15 durch einen Trockenätzprozeß abgetragen, wobei der Resistfilm 19 als Maske benutzt wird, und in dem Schritt aus 1E werden der Zwischenschicht-Isolierfilm 16 und der Zwischenschicht-Isolierfilm 14 gleichzeitig strukturiert. Infolge der Strukturierung wird in dem Zwischenschicht-Isolierfilm 16 in Übereinstimmung mit der gewünschten Verbindungsvertiefung eine Öffnung 14A ausgebildet. Die Öffnung 16B wird derart ausgebildet, daß sie die Öffnung 16A einschließt.
  • Als nächstes wird in dem Schritt aus 1F der bei dem Kontaktloch 14A freigelegte Ätzstopfilm 13 durch einem RIE-Prozeß abgetragen, was zur Freilegung des Verbindungsmusters 12A führt. Danach werden die Verbindungsvertiefung 16A und die Öffnung 14A mit einer Leiterschicht wie etwa einer Al-Schicht oder einer Cu-Schicht gefüllt, wobei die Leiterschicht anschließend einem chemisch-mechanischen Polierprozeß (CMP, engl. „chemical mechanical polishing") unterzogen wird, um ein Verbindungsmuster 20 auszubilden, das über das Kontaktloch 14A mit dem darunterliegenden Verbindungsmuster 12A in elektrischem Kontakt steht. Durch Wiederholen der vorstehenden Prozeßschritte können auf gleiche Weise Verbindungsmuster einer dritten und einer vierten Schicht ausgebildet werden.
  • Herkömmliche Halbleitereinrichtungen haben inzwischen durch Miniaturisierung des Entwurfsmaßes eine hohe Integrationsdichte und eine hohe Leistungsfähigkeit erlangt. Die Verwendung eines Entwurfsmaßes ruft das Problem eines erhöhten Verbindungswiderstands und einer erhöhten Kapazität zwischen den Leitungen hervor, und die Situation ist absehbar, in der eine weitere Verbesserung der Leistungsfähigkeit schwierig wird, solange herkömmliches Verbindungsmaterial benutzt wird. Es werden daher derzeit Untersuchungen angestellt, die auf die Verwendung von Cu mit niedrigem Widerstand als Verbindungsmaterial und ferner auf die Verwendung eines Materials mit niedriger Dielektrizitätskonstante für den Zwischenschicht-Isolationsfilm zur Absenkung der Verbindungskapazität abzielen.
  • Insbesondere besteht bei aktuellen fortgeschrittenen integrierten Halbleiterschaltungen eine Tendenz dazu, bei der Konstruktion der Vielschicht-Verbindungsstruktur als Material des Verbindungsmusters Kupfer mit seinem charakteristisch niedrigen Widerstand statt des herkömmlich verwendeten Aluminiums zu benutzen, und zwar in Kombination mit einem Zwischenschicht-Isolationsfilm mit niedriger Dielektrizitätskonstante, mittels eines Damaszen-Prozesses.
  • Angesichts der Tatsache, daß der zuvor erläuterte Doppel-Damaszen-Prozeß einen CMP-Prozeß umfaßt, muß das für einen solchen Doppel-Damaszen-Prozeß benutzte Material mit niedriger Dielektrizitätskonstante über die erforderliche geringe Kapazität zwischen den Leitungen hinaus auch exzellente mechanische Eigenschaften hinsichtlich Scher- und Druckspannungen aufweisen. Diese mechanische Festigkeit ist einer der wichtigsten erforderlichen Faktoren bei einem Isolationsfilm mit niedriger Dielektrizitätskonstante, der in einem Doppel-Damaszen-Prozeß benutzt wird.
  • Falls für den Zwischenschicht-Isolierfilm SiO2 oder BPSG benutzt wird, wie das bei herkömmlichen Vielschicht-Verbindungsstrukturen der Fall ist, so ist zu beachten, daß die spezifische Dielektrizitätskonstante des Zwischenschicht-Isolierfilms im Allgemeinen einen Wert von 4 bis 5 annimmt. Dieser Wert der spezifischen Dielektrizitätskonstante kann durch Verwendung eines mit Fluor (F) dotierten SiO2-Films, FSG genannt, auf 3,3 bis 3,6 reduziert werden. Darüber hinaus kann der Wert der spezifischen Dielektrizitätskonstante durch Verwendung eines SiO2-Films mit einer Si-H-Gruppe in seiner Struktur, wie etwa eines HSQ-Films (Wasserstoff-Silsesquioxan, engl. „hydrogen silsesquioxane"), auf 2,9 bis 3,1 reduziert werden. Ferner wird die Verwendung eines organischen SOG-Films (engl. „sein on glass", dt. „aufgeschleuderte Glasschicht") oder eines organischen isolierenden Films vorgeschlagen. Falls ein organischer SOG-Film verwendet wird, so wird es möglich, die spezifische Dielektrizitätskonstante auf unter 3,0 abzusenken. Ferner kann unter Verwendung eines organischen isolierenden Films eine noch niedrigere spezifische Dielektrizitätskonstante von ca. 2,7 realisiert werden.
  • Diese organischen Zwischenschicht-Isolationsfilme mit niedriger Dielektrizitätskonstante können entweder durch einen pyrolytischen CVD-Prozeß oder einen Plasma-CVD-Prozeß oder einen Spin-On-Prozeß (Aufschleuderprozeß) ausgebildet werden, wobei der Spin-On-Prozeß sich zusätzlich zu dem Vorteil eines höheren Durchsatzes durch den Vorteil aus zeichnet, daß bei der Auswahl der das Isoliermaterial während des CVD-Prozesses bildenden Lösung ein hoher Freiheitsgrad besteht.
  • Normalerweise startet ein Schleuderbeschichtungsprozeß mit einem Schritt, bei dem ein Siliziumsubstrat auf einen Schleuderbeschichter gesetzt und veranlaßt wird, daß eine Lösung einen Film aus dem organischen Zwischenschicht-Isolationsmaterial mit niedriger Dielektrizitätskonstante ausbildet, während des Substrat geschleudert wird. Das Siliziumsubstrat wird dann zum Ausdampfen des Lösungsmittels aus dem Film einem Trockenvorgang ausgesetzt, und in einer Wärmebehandlungsvorrichtung, die je nach Bedarf aus einer heißen Platte, einem Ofen oder einer Lampe ausgewählt werden kann, wird ein Aushärtungsvorgang angewendet. Aus dem abschließenden thermischen Aushärtungsvorgang geht ein in Lösungsmitteln nicht löslicher, hochgradig vernetzter Isolationsfilm hervor.
  • Die EP-0 917 184 offenbart ein Verfahren zum Herstellen einer Halbleitereinrichtung, bei dem ein Isolationsfilm auf einem Substrat durch einen Spin-On-Prozeß ausgebildet und während einer Dauer von zwei Minuten bei einer Temperatur von 450°C ausgehärtet wird. Diese Referenz bezieht sich nicht auf Vielschicht-Halbleitereinrichtungen. Ein ähnlicher Stand der Technik wird auch in der EP-0 899 780 offenbart.
  • Falls eine Vielschicht-Verbindungsstruktur durch einen Doppel-Damaszen-Prozeß ausgebildet und dabei Cu mit niedrigem Widerstand benutzt wird, ist es angesichts der Schwierigkeiten beim Anwenden eines Trockenätzprozesses auf Cu wichtig, einen CMP-Prozeß zu benutzen. Im Zusammenhang mit der Verwendung des CMP-Prozesses kommt es, insbesondere wenn ein organischer Isolationsfilm benutzt wird, zu einem Problem, das darin besteht, daß der organische Isolationsfilm über schlechte Adhäsionseigenschaften verfügt.
  • OFFENBARUNG DER ERFINDUNG
  • Demgemäß liegt der vorliegenden Erfindung als allgemeine Aufgabe zugrunde, einen neuartigen und nützlichen Herstellungsprozeß für eine Halbleitereinrichtung zu schaffen, bei dem die vorstehend genannten Probleme eliminiert sind.
  • Eine weitere und spezifischere Aufgabe der vorliegenden Erfindung besteht in der Verbesserung der Adhäsion eines Spin-On-Zwischenschicht-Isolationsfilms aus einem organischen Isoliermaterial, der in einer Vielschicht-Verbindungsstruktur benutzt wird.
  • Die vorliegende Erfindung schafft ein Verfahren zum Herstellen einer Halbleitereinrichtung gemäß Anspruch 1.
  • Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen definiert.
  • Gemäß der vorliegenden Erfindung wird die Adhäsion des Isolationsfilms mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe verbessert, indem die Aushärtungsbedingungen optimiert werden. Durch Verwendung eines solchen organischen Isolationsfilms in einer Vielschicht-Verbindungsstruktur wird somit die Ausbeute bei der Halbleitereinrichtungsproduktion verbessert, obwohl die Ausbildung der Vielschicht-Verbindungsstruktur in einem Damaszen-Prozeß erfolgt, der einen CMP-Prozeß benutzt. Durch die Verwendung des organischen Isolationsfilms der vorliegenden Erfindung wird es möglich, die insgesamte Dielektrizitätskonstante der Vielschicht-Verbindungsstruktur zu reduzieren, und die Arbeitsgeschwindigkeit der Halbleitereinrichtung wird verbessert.
  • Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, die im Zusammenspiel mit den beigefügten Zeichnungen zu lesen ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1F sind Diagramme, die einen herkömmlichen Prozeß zum Ausbilden einer Vielschicht-Verbindungsstruktur zeigen,
  • 2 ist ein Diagramm, das die Beziehung zwischen der anfänglichen Temperbedingung und der Zugfestigkeit eines organischen Isolationsfilms mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe zeigt,
  • 3A bis 3F sind Diagramme, die herkömmliche Prozeßschritte zeigen,
  • 4A bis 4G sind Diagramme, die das Prinzip der vorliegenden Erfindung zeigen,
  • 5A bis 5F sind Diagramme, die den Herstellungsprozeß einer Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen, und
  • 6A bis 6E sind Diagramme, die den Herstellungsprozeß einer Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
  • BESTE ART DER IMPLEMENTIERUNG DER ERFINDUNG
  • [Prinzip]
  • Nachstehend werden die Experimente erläutert, die der Erfinder der vorliegenden Erfindung ausgeführt hat und die die Grundlage der vorliegenden Erfindung bilden.
  • Bei den Experimenten wurde an einer gestapelten Filmstruktur, die organische Spin-On-Isolationsfilme mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe umfaßte, ein Adhäsionstest ausgeführt. Im Allgemeinen sind „SiLK" (Handelsname von Dow Corning, Inc.) oder „FLARE" (Handelsname von Honeywell, Inc.) als organische Isolationsfilme mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe bekannt. Herkömmlich wird ein Spin-On-Film zum Verdampfen von Lösungsmitteln einem Tempervorgang unterzogen, an den sich ein voller Aushärtungsvorgang in einer Wärmebehandlungsvorrichtung wie etwa einer heißen Platte, einem Ofen oder einer Lampe anschließt, bis der Film vollständig ausgehärtet ist.
  • Als „anfängliches Tempern" wird nachstehend der Tempervorgang („baking process") bezeichnet, der nach der Ausbildung eines ersten Spin-On-Isolationsfilms durch einen Spin-On-Prozeß ausgeführt wird, und als „anfängliches Aushärten" wird der Aushärtungsvorgang („curing process") bezeichnet, der nach dem anfänglichen Tempervorgang angewendet wird. Ferner wird als „anschließendes Tempern" der Tempervorgang bezeichnet, der nach der Ausbildung eines zweiten Spin-On-Isolationsfilms durch einen Spin-On-Prozeß ausgeführt wird, und als „anschließendes Aushärten" wird der Aushärtungsvorgang bezeichnet, der nach dem anschließenden Tempervorgang ausgeführt wird.
  • Test 1 (herkömmlich)
  • Mit Hilfe eines Schleuderbeschichters wird eine Lösung eines organischen Isolationsfilms aus einer aromatischen Gruppe als erster Isolationsfilm auf ein Si-Substrat aufgetragen, und auf diesen wird ein anfänglicher Tempervorgang angewendet. Ferner wird in einer Wärmebehandlungsvorrichtung 30 min lang ein anfänglicher Aushärtungsvorgang bei 400°C angewendet. Infolgedessen wird auf dem Si-Substrat als erster Isolationsfilm ein organischer Isolationsfilm aus einer aromatischen Gruppe mit einer spezifischen Dielektrizitätskonstante von 2,65 ausgebildet.
  • Als nächstes wird auf den derart ausgebildeten ersten Isolationsfilm eine Lösung eines im Handel erhältlichen Spin-On-Isolierfilms (organischer SOG-Film) aufgetragen und ein anschließender Tempervorgang ausgeführt. Ferner wird in einer Wärmebehandlungsvorrichtung 30 Minuten lang bei 400°C ein anschließender Aushärtungsvorgang ausgeführt. Infolgedessen wird auf dem ersten Isolationsfilm ein SiNCH-Film als zweiter Isolationsfilm ausgebildet.
  • Test 2
  • Es wurde ein Prozeß ausgeführt, der dem Prozeß aus Test 1 glich, außer daß die Dauer des auf den ersten Isolationsfilm angewendeten anfänglichen Aushärtungsvorgangs verändert wurde. Genauer wurde der anfängliche Aushärtungsvorgang des ersten Isolationsfilms 90 Sekunden lang in einer Wärmebehandlungsvorrichtung bei 400°C ausgeführt.
  • Abzugstest
  • Die solchermaßen durch Test 1 oder Test 2 erhaltene Vielschicht-Filmstruktur wurde zur Ermittlung der Adhäsionsfestigkeit zwischen dem ersten Isolationsfilm und dem zweiten Isolationsfilm einem Zugversuch unterzogen. Der Zugversuch wurde durchgeführt, indem die Spitze einer Aluminiumnadel mit einem Epoxydharz an dem zweiten Isolationsfilm angebracht und nach Aushärten des Epoxydharzes an der Nadel gezogen wurde. 2 zeigt das Ergebnis des Adhäsionstests.
  • Wie sich aus 2 ersehen läßt, ist die Adhäsionsfestigkeit höher, wenn der anfängliche Aushärtungsvorgang des ersten Isolationsfilms unter Bedingungen ausgeführt wird, in denen nur eine unzureichende Aushärtung erfolgt. 2 stellt das Ergebnis dar, das für den Fall erhalten wurde, in dem der erste Isolationsfilm aus einem organischen Isolationsfilm aus einer aromatischen Gruppe ausgebildet wird und der zweite Isolationsfilm aus SiNCH ausgebildet wird, aber ein ähnliches Ergebnis wurde auch in dem Fall erhalten, in dem der erste Isolationsfilm aus einem organischen Isolationsfilm einer aromatischen Gruppe und der zweite Isolationsfilm aus einem von einem allgemein verfügbaren organischen Silanmaterial abgeleiteten SiOCH-Film ausgebildet wurde. Ferner wurde ein gleichartiges Ergebnis in dem Fall erhalten, in dem der erste Isolationsfilm aus einem organischen Isolationsfilm aus einer aromatischen Gruppe und der zweite Isolationsfilm aus einem HSQ-Film (Wasserstoff-Silsesquioxan) oder einem organischen Isolationsfilm einer aromatischen Gruppe ausgebildet wurde.
  • 3A bis 3F zeigen den herkömmlichen Prozeß des Stapelns von Spin-On-Isolationsfilmen.
  • Gemäß dem herkömmlichen Prozeß wird eine Lösung, die ein organisches Isolier-Targetmaterial enthält, in dem Schritt aus 3A durch einen Schleuderbeschichtungsprozeß auf ein Si-Substrat 20 aufgetragen, und in dem Schritt aus 3B wird ein anfänglicher Tempervorgang ausgeführt, um das Lösungsmittel auszudampfen.
  • Als nächstes wird in dem Schritt aus 3C ein anfänglicher Aushärtungsvorgang angewendet, um das Targetmaterial vollständig auszuhärten, und auf dem Si-Substrat 20 wird ein vollständig ausgehärteter Film 21 des Targetmaterials ausgebildet. Die meisten organischen Filme, die zum Ausbilden einer Vielschicht-Verbindungsstruktur benutzt werden, verhalten sich wie hitzehärtbare („thermosetting") Harze, und der Tempervorgang zum Austreiben des Lösungsmittels und der Aushärtungsvorgang danach reichen aus, um ein vollständiges Aushärten im ersten Isolationsfilm zu bewirken.
  • Als nächstes wird in dem Schritt aus 3D der zweite Isolationsfilm 22 aufgetragen, und nach Ausführen eines anschließenden Tempervorgangs in dem Schritt aus 3E wird in dem Schritt aus 3F ein anschließender Aushärtungsvorgang ausgeführt, und man erhält eine vollständig ausgehärtete Schichtstruktur aus den Schichten 21 und 22.
  • 4A bis 4F zeigen den Prozeß der vorliegenden Erfindung, der auf der Entdeckung aus 2 basiert.
  • Das Ergebnis aus 2 für Test 2 zeigt deutlich, daß zwischen den Isolationsfilmen 21 und 22 eine weitaus bessere Adhäsion erzielt wird, wenn der anfängliche Aushärtungsvorgang des ersten Isolationsfilms 21 mit einer thermischen Energie ausgeführt wird, die niedriger liegt als die thermische Energie, die bei dem entsprechenden anfänglichen Aushärtungsvorgang in dem Experiment von Test 1 benutzt wurde. Dies bedeutet, daß der Aushärtungsgrad des ersten Isolationsfilms 21 nach dem anfänglichen Aushärtungsvorgang in Test 2 kleiner wäre als der Aushärtungsgrad, der in Test 1 während des anfänglichen Aushärtungsvorgangs 1 erzielt wurde, in dem auf dem ersten Isolationsfilm 21 kein zweiter Isolationsfilm 22 ausgebildet wurde. Es sei darauf hingewiesen, daß in dem Experiment aus Test 1 der anfängliche Aushärtungsvorgang 30 Minuten lang bei 400°C ausgeführt wurde, während bei dem Experiment aus Test 2 der anfängliche Aushärtungsvorgang bei derselben Temperatur lediglich 90 Sekunden lang ausgeführt wurde.
  • Somit wurde nach dem Schritt aus 4A, der dem Schritt aus 3A entspricht, der erste Isolationsfilm 21 aus dem organischen Isolationsfilm aus einer aromatischen Gruppe in dem Schritt aus 4B einem anfänglichen Aushärtungsvorgang mit niedrigerer thermischer Energie unterzogen. Somit wird der erste Isolationsfilm 21 nur teilweise ausgehärtet, und bei Abschluß des anfänglichen Aushärtungsvorgangs aus 4B verbleiben in dem ersten Isolationsfilm 21 eine Anzahl von Stellen, an denen keine Reaktion stattgefunden hat.
  • Nach dem Schritt aus 4B wird in dem Schritt aus 4C der zweite Isolationsfilm 22 auf den ersten Isolationsfilm 21 aufgetragen, und in dem Schritt aus 4D wird ein anschließender Tempervorgang ausgeführt. Ferner wird dadurch, daß in dem Schritt aus 4E ein anschließender Aushärtungsvorgang durchgeführt wird, zwischen den Stellen in dem oberen Teil des ersten Isolationsfilms 21, an denen keine Reaktion stattgefunden hat, und den Stellen an dem unteren Teil des zweiten Isolationsfilms 22, an denen eine Reaktion stattgefunden hat, eine Reaktion ausgelöst, und an der Grenzfläche zwischen dem ersten und dem zweiten Isolationsfilm 21 bzw. 22 wird, wie in 4F oder 4G dargestellt ist – 4G zeigt eine vergrößerte Ansicht von 4F – eine Vermischungsschicht 28 ausgebildet. Durch Ausführen des anschließenden Aushärtungsvorgangs mit gesteigerter thermischer Energie erhält man eine gestapelte Struktur, die aus vollständig ausgehärteten Filmen 21 und 22 gebildet ist.
  • Gemäß dem Prozeß aus 4A bis 4E wird die Adhäsion zwischen den Filmen 21 und 22 verbessert.
  • Somit schafft die vorliegende Erfindung die gewünschte Verbesserung der Adhäsion zwischen organischen Isolationsfilmen, die eine gestapelte Isolationsstruktur bilden, indem sie durch Kontrolle der Bedingungen des anfänglichen Aushärtungsvorgangs des ersten Isolationsfilms 21 veranlaßt, daß die Vermischungsschicht 28 ausgebildet wird. Dabei ist anzumerken, daß die vorliegende Erfindung nicht auf den Fall beschränkt ist, in dem der erste Isolationsfilm 21 aus einem organischen Isolationsfilm aus einer aromatischen Gruppe und der zweite Isolationsfilm aus einem SiNCH-Film ausgebildet wird, sondern auch auf den Fall anwendbar ist, in dem der erste Isolationsfilm 21 aus einem SiNCH-Film oder einem SiOCH-Film oder einem organischen SOG-Film oder einem HSQ-Film ausgebildet wird. Ferner kann der zweite Isolationsfilm 22 aus einem SiNCH-Film, einem organischen Isolationsfilm aus einer aromatischen Gruppe, einem SiOCH-Film, einem organischen SOG-Film oder einem HSQ-Film ausgebildet werden.
  • Ferner erhält man ein gleichartiges Ergebnis auch in dem Fall, in dem auf einem Substrat bereits ein Verbindungsmuster ausgebildet ist.
  • Aus dem Ergebnis des vorstehenden Abzugstests läßt sich schlußfolgern, daß der anfängliche Aushärtungsvorgang des ersten Isolationsfilms 21 bevorzugt 5 bis 180 Sekunden lang bei einer Temperatur zwischen 380 und 500°C, besonders bevorzugt 10 bis 150 Sekunden lang bei einer Temperatur zwischen 380 und 500°C und ganz besonders bevorzugt 10 bis 150 Sekunden lang bei einer Temperatur zwischen 400 und 470°C durchgeführt werden sollte. Die obere Grenztemperatur für den anfänglichen Aushärtungsvorgang des ersten Isolationsfilms 21 wird somit über die Anforderung festgelegt, daß beim Ausbilden des zweiten Isolationsfilms 22 abgesehen von der Reaktion, die die Vermischungsschicht 28 ausbildet, keine chemische Reaktion zwischen der ersten und der zweiten Schicht stattfinden soll. Was die Dauer des Aushärtungsvorgangs angeht, so eignet sich eine Dauer von weniger 5 Sekunden nicht für einen Aushärtungsvorgang, wohingegen eine Dauer von mehr als 180 Sekunden nicht die gewünschte Verbesserung der Adhäsion herstellen kann. Natürlich hängt diese Dauer von der Temperatur ab, die für den Trockenvorgang benutzt wird.
  • [Erste Ausführungsformel]
  • 5A bis 5F zeigen den Herstellungsprozeß einer Halbleitereinrichtung mit einer Vielschicht-Verbindungsstruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei Teile, die den zuvor beschriebenen Teilen entsprechen, dieselben Bezugszeichen tragen und nicht erneut beschrieben werden.
  • Es wird auf 5A Bezug genommen. Die Vielschicht-Verbindungsstruktur wird auf dem Si-Substrat 10 aufgebaut, das über den zwischenliegenden Isolationsfilm 11 das Cu-Verbindungsmuster 12A trägt, welches in den Zwischenschicht-Isolationsfilm 12B eingebettet ist.
  • Auf dem Zwischenschicht-Isolationsfilm 12 wird durch einen Schleuderbeschichtungsprozeß eines im Handel erhältlichen Polysilanfilms ein Ätzstopfilm 23 aus SiOCH anstelle des herkömmlichen Ätzstopfilms 13 aus SiN bereitgestellt, und auf dem Ätzstopfilm 23 wird durch einen Schleuderbeschichtungsprozeß ein Zwischenschicht-Isolationsfilm 24 aus einem organischen Isolationsmaterial mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe ausgebildet. Ferner wird auf dem Zwischenschicht-Isolationsfilm 24 durch einen Schleuderbeschichtungsprozeß eines organischen SOG-Films ein Ätzstopfilm 25 aus SiOCH ausgebildet, und auf dem Ätzstopfilm 25 wird ferner durch einen Schleuderbeschichtungsprozeß ein Zwischenschicht-Isolationsfilm 26 aus einem organischen Isolationsmaterial mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe ausgebildet. Auf dem Zwischenschicht-Isolationsfilm 26 wird durch einen Schleuderbeschichtungsprozeß ein Ätzstopfilm 27 aus SiNCH ausgebildet.
  • Jedes Mal, wenn in dem Schritt aus 5A durch einen Schleuderbeschichtungsprozeß eine der Schichten 23 bis 27 ausgebildet wird, werden nacheinander ein anfänglicher Tempervorgang und ein anfänglicher Aushärtungsvorgang angewendet, wobei angesichts der Entdeckung aus 2 der anfängliche Aushärtungsvorgang 90 Sekunden lang bei 400°C ausgeführt wird. Ferner wird, nachdem die die Schichten 23 bis 27 enthaltende Schichtstruktur derart ausgebildet worden ist, der anschließende Aushärtungsvorgang 30 Minuten lang bei 400°C ausgeführt, so daß jeder der Filme 23 bis 27 einer vollständigen Aushärtung unterzogen wird.
  • Als nächstes wird in dem Schritt aus 5B der SiN-Film 27 einem Trockenätzprozeß unterzogen, wobei das Resistmuster 18 als Maske benutzt wird, und in dem SiNCH-Film 27 wird in Übereinstimmung mit der Resistöffnung 18A eine Öffnung ausgebildet. Es sei angemerkt, daß die Resistöffnung 18A dem in der Vielschicht-Verbindungsstruktur auszubildenden Kontaktloch entspricht. Dann wird das Resistmuster 18 abgetragen, und der unter dem SiNCH-Film 27 liegende organische Isolationsfilm 26 mit niedriger Dielektrizitätskonstante wird einem Trockenätzprozeß unterzogen, wodurch in Übereinstimmung mit der Resistöffnung 18A eine Öffnung 26A ausgebildet wird.
  • Als nächstes wird in dem Schritt aus 5C auf der Struktur aus 5B der Resistfilm 19 neu ausgebildet und in dem Schritt aus 5D einem photolithographischen Strukturierprozeß unterzogen, wodurch in Übereinstimmung mit der in der Vielschicht-Verbindungsstruktur auszubildenden Verbindungsvertiefung eine Resistöffnung 19A ausgebildet wird. Nach Ausbildung der Resistöffnung 19A werden der SiNCH-Film 27 und die Öffnung 26A in dem Isolationsfilm 26 mit niedriger Dielektrizitätskonstante freigelegt. Ferner wird an der Unterseite der Öffnung 26A der SiOCH-Film 25 freigelegt.
  • Als nächstes wird in dem Schritt aus 5E der bei der Resistöffnung 19A freigelegte SiNCH-Film 27 durch einen Trockenätzprozeß abgetragen, wobei der Resist 19 als Maske benutzt wird. Beim Durchführen des Trockenätzprozesses wird gleichzeitig der an der Unterseite der Öffnung 26A freigelegte SiOCH-Film 25 abgetragen, und der Zwischenschicht-Isolationsfilm 24 wird freigelegt.
  • Ferner wird in dem Schritt aus 5E ein Trockenätzprozeß auf die solchermaßen erhaltene Struktur angewendet, und in dem Zwischenschicht-Isolationsfilm 26 wird in Übereinstimmung mit der Resistöffnung 19A und daher der auszubildenden Verbindungsvertiefung eine Öffnung 26B ausgebildet. Es sei dabei angemerkt, daß die Öffnung 26B derart ausgebildet wird, daß sie die Öffnung 26A umfaßt. Gleichzeitig zur Ausbildung der Öffnung 26B wird in dem Zwischenschicht-Isolationsfilm 24 in Übereinstimmung mit der Öffnung 26A und daher dem auszubildenden Kontaktloch eine Öffnung 24A ausgebildet.
  • Ferner werden in dem Schritt aus 5F der SiNCH-Film 27 auf dem Zwischenschicht-Isolationsfilm 26, der bei der Öffnung 26B freigelegte SiOCH-Film 25 und der bei der Öffnung 24A freigelegte SiOCH-Film 23 durch Ausführen eines Trockenätzprozesses abgetragen, und durch Füllen der durch die Öffnung 26B bereitgestellten Verbindungsvertiefung und des von der Öffnung 24A bereitgestellten Kontaktlochs mit einer leitenden Schicht aus Cu erhält man die gewünschte Vielschicht-Verbindungsstruktur.
  • Für die Zwischenschicht-Isolationsfilme 24 und 26 kann ein SiNCH-Film, ein SiOCH-Film, ein HSQ-Film wie etwa ein SiOH-Film oder ein organischer SOG-Film benutzt werden. Ferner können die Ätzstopfilme 23, 25 und 27 aus einem organischen Isolationsfilm mit niedriger Dielektrizitätskonstante, einem HSQ-Film wie etwa einem SiOH-Film oder einem organischen SOG-Film ausgebildet werden. Die Vielschicht-Verbindungsstruktur der vorliegenden Erfindung kann die insgesamte Dielektrizitätskonstante reduzieren, und sie trägt zur Verbesserung der Arbeitsgeschwindigkeit der Halbleitereinrichtung bei.
  • [Erstes Vergleichsexperiment]
  • In dem ersten Vergleichsexperiment wurde gemäß einem Prozeß, der bis darauf, daß der anfängliche Aushärtungsvorgang bei der Temperatur von 400°C für eine Dauer von 30 Minuten ausgeführt wurde, dem Prozeß aus 5A bis 5F glich, eine der Struktur der ersten Ausführungsform ähnliche Vielschicht-Verbindungsstruktur ausgebildet.
  • Die Bewertung der Vielschicht-Verbindungsstruktur dieses Vergleichexperiments erfolgt später.
  • [Zweite Ausführungsform]
  • 6A bis 6E sind Diagramme, die den Herstellungsprozeß einer Halbleitereinrichtung mit einer Vielschicht-Verbindungsstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen, wobei Teile, die den zuvor beschriebenen Teilen entsprechen, dieselben Bezugszeichen tragen und nicht erneut beschrieben werden. Die Vielschicht-Verbindungsstruktur der vorliegenden Ausführungsform benutzt einen sogenannten „doppelt harten" Maskenaufbau.
  • Es wird auf 6A Bezug genommen. Die Vielschicht-Verbindungsstruktur wird auf dem Si-Substrat 10 aufgebaut, das über den zwischenliegenden Isolationsfilm 11 das Cu-Verbindungsmuster 12A trägt, welches in den Zwischenschicht-Isolationsfilm 12 eingebettet ist.
  • Auf dem Zwischenschicht-Isolationsfilm 12 wird durch einen Schleuderbeschichtungsprozeß der Ätzstopfilm 23 aus SiOCH ausgebildet, und auf dem Ätzstopfilm 12 wird durch einen Schleuderbeschichtungsprozeß der Zwischenschicht-Isolationsfilm 24 aus einem organischen Isolationsmaterial mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe ausgebildet. Ferner wird auf dem Zwischenschicht-Isolationsfilm 24 durch einen Schleuderbeschichtungsprozeß ein Ätzstopfilm 30 aus SiOCH ausgebildet, und auf dem Ätzstopfilm 30 wird ferner durch einen Schleuderbeschichtungsprozeß der Zwischenschicht-Isolationsfilm 26 aus einem organischen Isolationsmaterial mit niedriger Dielektrizitätskonstante aus einer aromatischen Gruppe ausgebildet. Auf dem Zwischenschicht-Isolationsfilm 26 werden durch einen Schleuderbeschichtungsprozeß nacheinander ein Ätzstopfilm 31 aus SiOCH und ein SiO2-Film 32 ausgebildet. Die Ätzstopfilme 31 und 32 stellen eine sogenannte „doppelt harte" Maskenstruktur dar.
  • Jedes Mal, wenn in dem Schritt aus 5A durch einen Schleuderbeschichtungsprozeß eine der Schichten 23, 24, 26, 30 und 31 ausgebildet wird, werden nacheinander ein anfänglicher Tempervorgang und ein anfänglicher Aushärtungsvorgang angewendet, wobei angesichts der Entdeckung aus 2 der anfängliche Aushärtungsvorgang 90 Sekunden lang bei 400°C ausgeführt wird. Ferner wird, nachdem die die Schichten 23, 24, 26, 30 und 31 enthaltende Schichtstruktur derart ausgebildet worden ist, 30 Minuten lang bei 400°C der anschließende Aushärtungsvorgang ausgeführt, so daß jeder der Filme einer vollständigen Aushärtung unterzogen wird.
  • In dem Schritt aus 6A wird auf dem SiO2-Film 32 der Resistfilm 18 bereitgestellt, wobei der Resistfilm 18 die Resistöffnung 18A aufweist, welche den SiO2-Film 32 freilegt, und in Übereinstimmung mit der Resistöffnung 18A wird eine Öffnung durch die SiO2-Schicht 32 ausgebildet, um die SiOCH-Schicht 31 freizulegen.
  • Als nächstes wird in dem Schritt aus 6B der SiOCH-Film 31 strukturiert, und in Übereinstimmung mit dem Resistöffnungsfilm 18A wird eine Öffnung 31A dergestalt ausgebildet, daß sie den Zwischenschicht-Isolationsfilm 26 freilegt. Dann wird der Resistfilm 18 abgetragen, und ein weiterer Resistfilm 19 mit einer Resistöffnung 19A in Übereinstimmung mit der gewünschten Verbindungsvertiefung wird bereitgestellt, und in dem Schritt aus 6C wird der SiO2-Film 32 strukturiert, wobei der Resistfilm 19 als Maske benutzt wird. Infolgedessen wird in dem SiO2-Film 32 in Übereinstimmung mit der Resistöffnung 19A und daher in Übereinstimmung mit der gewünschten Verbindungsvertiefung eine Öffnung 32A dergestalt ausgebildet, daß sie den SiOCH-Film 31 freilegt.
  • Während des Schrittes des Strukturierens des SiO2-Films 32 in dem Schritt aus 6C wird gleichzeitig der freigelegte Teil des Zwischenschicht-Isolationsfilms 26 strukturiert, und in dem Zwischenschicht-Isolationsfilm 26 wird in Übereinstimmung mit der Öffnung 31A dergestalt eine Öffnung 26A ausgebildet, daß diese den SiOCH-Film 30 freilegt. Es ist anzumerken, daß bei diesem Prozeß der SiOCH-Film 31 als Hartmaske fungiert.
  • Als nächstes werden in dem Schritt aus 6D der bei der Öffnung 32A freigelegte SiOCH-Film 32 und der bei der Öffnung 26A freigelegte SiOCH-Film 30 gleichzeitig dergestalt strukturiert, daß bei der Öffnung 32A der Zwischenschicht-Isolationsfilm 26 freigelegt wird und bei der Öffnung 26A der Zwischenschicht-Isolationsfilm 24 freigelegt wird.
  • Als nächstes wird bei dem Schritt aus 6E der auf dem SiOCH-Film 31 verbleibende SiO2-Film 32 abgetragen, und der bei der Öffnung 32A freigelegte Zwischenschicht-Isolationsfilm 26 wird zusammen mit dem bei der Öffnung 26A freigelegten Zwischenschicht-Isolationsfilm 24 abgetragen. Infolgedessen wird in dem Zwischenschicht-Isolationsfilm 26 in Übereinstimmung mit der Öffnung 32A und daher in Übereinstimmung mit dem gewünschten Verbindungsmuster eine Öffnung 26B ausgebildet, und gleichzeitig wird in dem Zwischenschicht-Isolationsfilm 24 in Übereinstimmung mit der Öffnung 26A eine Öffnung 24A ausgebildet.
  • Durch Abtragen des verbleibenden SiOCH-Films 23 und Füllen der Öffnungen 24A und 26B mit Cu wird auf dem Si-Substrat 10 das gewünschte Vielschicht-Verbindungsmuster ausgebildet.
  • Bei der vorliegenden Ausführungsform ist es möglich, für die Zwischenschicht-Isolationsfilme 24 und 26 einen SiNCH-Film, einen SiOCH-Film, einen HSQ-Film wie etwa einen SiOH-Film oder einen organischen SOG-Film zu benutzen. Ferner ist es möglich, für die Ätzstopfilme 23, 30 und 31 einen organischen Isolationsfilm mit niedriger Dielektrizitätskonstante, einen SiNCH-Film, einen HSQ-Film wie etwa einen SiOH-Film oder einen organischen SOG-Film zu benutzen.
  • Die Vielschicht-Verbindungsstruktur der vorliegenden Ausführungsform ist durch eine geringe insgesamte Dielektrizitätskonstante gekennzeichnet, und sie trägt zur Verbesserung der Arbeitsgeschwindigkeit der Halbleitereinrichtung bei.
  • Zweites Vergleichsexperiment
  • In einem zweiten Vergleichsexperiment wurde eine Vielschicht-Verbindungsstruktur ähnlich der Vielschicht-Verbindungsstruktur der zweiten Ausführungsform hergestellt, wobei jedes Mal, wenn eine der Spin-On-Schichten 23 bis 31 ausgebildet wurde, der anfängliche Aushärtungsvorgang nach dem anfänglichen Tempervorgang 30 Minuten lang bei 400°C ausgeführt wurde.
  • Die Bewertung des zweiten Vergleichexperiments erfolgt unten.
  • [CMP-Test]
  • Der Erfinder der vorliegenden Erfindung hat Experimente zum Abtragen einer auf den Vielschicht-Verbindungsstrukturen der ersten und zweiten Ausführungsform abgeschiedenen Cu-Schicht mit einem CMP-Prozeß durchgeführt. Ferner hat der Erfinder Experimente zum Abtragen – ebenfalls mittels Durchführen eines CMP-Prozesses – einer Cu-Schicht von den Vielschicht-Verbindungsstrukturen des ersten und zweiten Vergleichsexperiments durchgeführt.
  • Die Experimente haben bestätigt, daß bei den Vielschicht-Verbindungsstrukturen der ersten und zweiten Ausführungsform der vorliegenden Erfindung keine Rißbildung und kein Abschälen des Zwischenschicht-Isolationsfilm auftritt, wohingegen bei den Vielschicht-Verbindungsstrukturen des ersten und des zweiten Vergleichsexperiments ein Abschälen des Zwischenschicht-Isolationsfilms beobachtet wurde.
  • Zusammengefaßt verbessert die vorliegende Erfindung durch Optimieren der Bedingungen des anfänglichen Aushärtungsvorgangs die Adhäsion von Spin-On-Zwischenschicht-Isolationsfilmen mit niedriger Dielektrizitätskonstante, die eine Vielschicht-Verbindungsstruktur bilden.
  • GEWERBLICHE ANWENDBARKEIT
  • Gemäß der vorliegendem Erfindung wird durch Optimieren des anfänglichen Aushärtungsvorgangs die Adhäsion von Spin-On-Zwischenschicht-Isolationsfilmen mit niedriger Dielektrizitätskonstante, die eine Vielschicht-Verbindungsstruktur bilden, verbessert. Dadurch wird es möglich, Hochgeschwindigkeits-Halbleitereinrichtungen und integrierte Schaltungen mit höherer Produktionsausbeute herzustellen.

Claims (11)

  1. Verfahren zum Herstellen einer Halbleitereinrichtung mit folgenden Verfahrensschritten: Ausbilden eines ersten Isolationsfilms auf einem Substrat durch einen Spin-On-Prozeß; teilweises Aushärten des ersten Isolationsfilms durch Anwenden einer ersten thermischen Energie, die einer Temperatur von 380 bis 500°C während einer Dauer von 5 bis 180 Sekunden entspricht; Ausbilden eines zweiten Isolationsfilms auf dem ersten Isolationsfilm durch einen Spin-on-Prozeß; und vollständiges Aushärten des ersten Isolationsfilms und des zweiten Isolationsfilms durch Anwenden einer zweiten thermischen Energie, die größer ist als die erste thermische Energie.
  2. Verfahren nach Anspruch 1, mit den zusätzlichen Verfahrensschritten: Strukturieren des zweiten Isolationsfilms, um eine Öffnung darin auszubilden; und Ätzen des ersten Isolationsfilms unter Verwendung des zweiten Isolationsfilms als eine Maske.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Isolationsfilm ein organisches Material mit einer spezifischen Dielektrizitätskonstante von 3,0 oder weniger umfaßt.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Isolationsfilm ein organisches Material einer aromatischen Gruppe umfaßt.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Isolationsfilm aus einem Spin-On-Film gebildet ist, der ausgewählt ist aus der Gruppe, welche besteht aus: ein SiNCH-Film, ein SiOCH-Film, ein organischer SOG-Film und ein HSQ-Film.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Isolationsfilm ein organisches Material mit einer spezifischen Dielektrizitätskonstante von 3,0 oder weniger umfaßt.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Isolationsfilm ein organisches Material einer aromatischen Gruppe umfaßt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Isolationsfilm aus einem Spin-On-Film gebildet ist, der ausgewählt ist aus der Gruppe, welche besteht aus: ein SiNCH-Film, ein SiOCH-Film, ein organischer SOG-Film und ein HSQ-Film.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Aushärtungsvorgang bei einer Temperatur zwischen 380 und 500°C während einer Dauer von 10 bis 150 Sekunden ausgeführt wird.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Aushärtungsvorgang bei einer Temperatur zwischen 400 und 470°C während einer Dauer von 10 bis 150 Sekunden ausgeführt wird.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei der Aushärtungsprozeß derart durchgeführt wird, daß eine Vermischungsschicht zwischen dem ersten und dem zweiten Isolationsfilm gebildet wird.
DE60126906T 2000-06-30 2001-06-28 Herstellungsverfahren für ein halbleiterbauelement Expired - Lifetime DE60126906T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000199736 2000-06-30
JP2000199736 2000-06-30
PCT/JP2001/005578 WO2002003442A1 (en) 2000-06-30 2001-06-28 Fabrication process of a semiconductor device

Publications (2)

Publication Number Publication Date
DE60126906D1 DE60126906D1 (de) 2007-04-12
DE60126906T2 true DE60126906T2 (de) 2007-11-08

Family

ID=18697707

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60126906T Expired - Lifetime DE60126906T2 (de) 2000-06-30 2001-06-28 Herstellungsverfahren für ein halbleiterbauelement

Country Status (9)

Country Link
US (1) US6890848B2 (de)
EP (1) EP1226604B1 (de)
JP (1) JP5202784B2 (de)
KR (1) KR100739955B1 (de)
CN (1) CN1194393C (de)
AU (1) AU2001267861A1 (de)
DE (1) DE60126906T2 (de)
TW (1) TW582064B (de)
WO (1) WO2002003442A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100738A (ja) * 2001-09-25 2003-04-04 Jsr Corp 積層体、積層体の形成方法、絶縁膜ならびに半導体用基板
DE60217247T2 (de) 2001-09-28 2007-10-04 Jsr Corp. Gestapelte Schicht, isolierender Film und Substrate für Halbleiter
US7442675B2 (en) * 2003-06-18 2008-10-28 Tokyo Ohka Kogyo Co., Ltd. Cleaning composition and method of cleaning semiconductor substrate

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6464995A (en) * 1987-09-07 1989-03-10 Toyo Kanetsu Kk Simple crane for shifting case
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
JPH0820692A (ja) * 1994-07-07 1996-01-23 Nippon Zeon Co Ltd 環状オレフィン樹脂組成物およびその架橋物
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
JPH1064995A (ja) * 1996-08-23 1998-03-06 Sony Corp 半導体装置の製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
SG71147A1 (en) * 1997-08-29 2000-03-21 Dow Corning Toray Silicone Method for forming insulating thin films
JP3226021B2 (ja) * 1997-09-02 2001-11-05 日本電気株式会社 半導体装置の製造方法
TW439197B (en) * 1997-10-31 2001-06-07 Dow Corning Electronic coating having low dielectric constant
US6083850A (en) * 1997-12-18 2000-07-04 Advanced Micro Devices, Inc. HSQ dielectric interlayer
US6114766A (en) * 1997-12-18 2000-09-05 Advanced Micro Devices, Inc. Integrated circuit with metal features presenting a larger landing area for vias
JP3690565B2 (ja) * 1998-06-26 2005-08-31 富士通株式会社 積層構造、配線構造、その製造方法、及び半導体装置
JP3657788B2 (ja) * 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
JP3436221B2 (ja) * 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP4207303B2 (ja) * 1999-04-07 2009-01-14 ソニー株式会社 半導体装置およびその製造方法
JP2001044191A (ja) * 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
JP3769426B2 (ja) * 1999-09-22 2006-04-26 東京エレクトロン株式会社 絶縁膜形成装置
US6521548B2 (en) * 2001-06-12 2003-02-18 Macronix International Co. Ltd. Method of forming a spin-on-passivation layer

Also Published As

Publication number Publication date
US20020164869A1 (en) 2002-11-07
AU2001267861A1 (en) 2002-01-14
EP1226604A4 (de) 2004-11-24
DE60126906D1 (de) 2007-04-12
EP1226604B1 (de) 2007-02-28
WO2002003442A1 (en) 2002-01-10
TW582064B (en) 2004-04-01
US6890848B2 (en) 2005-05-10
EP1226604A1 (de) 2002-07-31
KR100739955B1 (ko) 2007-07-16
CN1194393C (zh) 2005-03-23
KR20020027599A (ko) 2002-04-13
CN1388985A (zh) 2003-01-01
JP5202784B2 (ja) 2013-06-05
JP2004503083A (ja) 2004-01-29

Similar Documents

Publication Publication Date Title
DE69730580T2 (de) Verfahren zur Herstellung eines Halbleiterelements mit zwei Isolatoren unterschiedlicher Dielektrizitätskonstante
DE69930839T2 (de) Herstellungsmethode für eine elekttronische anordnung mit organischen schichten
DE60221649T2 (de) Verfahren zur hochtemperatur- kurzzeithärtung von materialen mit niedrieger dielektrizitätskonstante unter verwendung eines schnellen thermischen prozesses
DE10036725C2 (de) Verfahren zur Herstellung einer porösen Isolierschicht mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
DE102008016425B4 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
DE102008059650B4 (de) Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE102005063092B3 (de) Halbleiterbauelement mit einer Kontaktstruktur mit erhöhter Ätzselektivität
DE19826031C2 (de) Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils
DE102015108695B4 (de) Ausbilden von Vias um eine Metallleitung herum
DE102012207116A1 (de) Mehrschichtverbindungsstrukturen und Verfahren für integrierte Schaltungen
DE10244570B4 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE10238024B4 (de) Verfahren zur Integration von Luft als Dielektrikum in Halbleitervorrichtungen
DE69212853T2 (de) Verfahren zur Planarizierung einer Oberfläche von Bauelementen mit integrierter Schaltung
DE10223482A1 (de) Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes
DE102006029334A1 (de) Material zum Ausbilden eines Belichtungslicht blockierenden Films, mehrschichtige Verbindungsstruktur und Herstellungsverfahren dafür, und Halbleitervorrichtung
DE60037599T2 (de) Herstellungsverfahren für halbleiteranordnung mit reduzierter signalwegverzögerungszeit
DE60126837T2 (de) Metall-zu-metall-antihaftstruktur und herstellungsverfahren
EP1118122B1 (de) Integrierte schaltungsanordnung und verfahren zu deren herstellung
DE60126906T2 (de) Herstellungsverfahren für ein halbleiterbauelement
DE102010030759B4 (de) Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse
DE4408564C2 (de) Verfahren zur Herstellung einer Mehrschicht-Leitungsstruktur in einer Halbleitereinrichtung
EP0177845A1 (de) Integrierter Schaltkreis mit Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
DE102007057688A1 (de) Verspanntes Zwischenschichtdielektrikum mit einer geringeren Wahrscheinlichkeit für eine Hohlraumbildung in einem Halbleiterbauelement unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke
DE69935401T2 (de) Herstellungsverfahren für ein Zwischenmetalldielektrikum aus Luft in einer integrierten Schaltung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition