CN1194393C - 半导体器件制造工艺 - Google Patents

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Abstract

一种半导体器件的制造方法，包含的步骤有：用旋涂工艺在基板上形成第一层绝缘薄膜；对该第一层绝缘薄膜在380～500℃温度下进行硬化工艺，持续时间为5～180秒；用旋涂工艺在该第一层绝缘薄膜上形成第二层绝缘薄膜。

Description

半导体器件制造工艺
技术领域
本发明一般来说涉及半导体器件，更具体而言，则涉及具有多层内联结构的半导体器件的制造工艺。这种半导体器件采用低介电有机旋涂绝缘薄膜作为层间绝缘薄膜。
背景技术
随着高分辨率光刻技术的发展，目前的前沿半导体集成电路包含了极大量设置在一个基板上的半导体器件。在这种先进的半导体集成电路器件中，采用单层内部连接层已经不足以满足基板上半导体器件内部连接的需要，因而实际上在基板上设置多层内联结构，包括多个互相堆叠的内联层，各层之间插入绝缘薄膜。
特别是，在多层内联结构技术方面有了一项特别成果，即所谓的双重镶嵌(dual-damascene)工艺。典型的双重镶嵌工艺步骤包括，在层间绝缘薄膜上形成对应于预定内联图形的凹槽和接触孔，用导电材料填充凹槽和接触孔，形成预定的内联图形。
双重镶嵌工艺现有多种修正方案。图1A～1F所示是用于形成多层内联结构的一种典型的常规双重镶嵌工艺。
参照图1A，Si基板10，其上装有各种半导体器件，例如MOS(金属-氧化物-硅)晶体管，图中未表示。Si基板10上覆盖一层层间绝缘薄膜11，例如CVD(化学汽相沉积)-SiO2薄膜。层间绝缘薄膜11之上装有内联图形12A。应该注意到，内联图形12A是嵌在绝缘薄膜12B之间的，这是形成于层间绝缘薄膜11之上的下一个层间绝缘薄膜。SiN及类似物质构成的刻蚀阻挡薄膜13用来覆盖内联图形12A及层间绝缘薄膜12B所形成的内联层12。而刻蚀阻挡薄膜13被另一个层间绝缘薄膜14所覆盖，层间绝缘薄膜14又被另一个刻蚀阻挡薄膜15所覆盖。
在所示的实例中，刻蚀阻挡薄膜15之上又形成一个层间绝缘薄膜16，层间绝缘薄膜16又被下一个刻蚀阻挡薄膜17所覆盖。刻蚀阻挡薄膜15和17也被称为“硬掩模”。
在图1A的步骤中，在刻蚀阻挡薄膜17上形成了保护图形18，并通过光刻图形工艺，形成和预定接触孔相对应的保护开口18A。将保护图形18用作掩模，通过干法刻蚀工艺，除去刻蚀阻挡薄膜17。从而在刻蚀阻挡薄膜17中形成了一个和预定接触孔相对应的开口。
其次，在图1B的步骤中，刻蚀阻挡薄膜17下面的层间绝缘薄膜16须经反应离子刻蚀(RIE)工艺，在层间绝缘薄膜16上形成和预定接触孔相对应的开口。进一步再除去保护图形。如果层间绝缘薄膜16是有机薄膜，除去保护图形与刻蚀层间绝缘薄膜16形成接触孔16A的步骤同时进行。
其次，在图1C的步骤中，在图1B的结构上形成保护薄膜19。在其后的图1D的步骤中，通过光刻图形形成工艺，在保护薄膜19上形成图形，从而形成和预定内联图形相对应的保护开口19A。形成保护开口19A的结果是露出了层间绝缘薄膜16上的开口16A。
在图1D的步骤中，用保护薄膜19作为掩模，通过干法刻蚀工艺，除去由保护开口19A露出的刻蚀阻挡薄膜17，以及露出在开口16A底部的刻蚀阻挡薄膜15。在图1E的步骤中，层间绝缘薄膜16和层间绝缘薄膜14同时形成图形。形成图形的结果是在层间绝缘薄膜16上形成了和预定内联凹槽相对应的开口14A。因此形成了包含开口16A的开口16B。
其次，在图1F的步骤中，用RIE工艺方法除去暴露于接触孔14A处的刻蚀阻挡薄膜13，从而露出内联图形12A。此后，采用诸如Al层或Cu层之类的导体层，填满内联凹槽16A及开口14A，然后导体层须经化学机械抛光(CMP)工艺，形成内联图形20，内联图形20通过接触孔14A与下面的内联图形12A保持电气接触。重复上述工艺步骤可同样形成第三层及第四层内联图形。
一方面，通过设计规则小型化，常规的半导体器件可实现大集成密度及高性能。然而，采用精密的设计规则引起的问题是内联电阻值及内部布线电容量增大，而且已经出现一种状况，只要采用常规内联材料，就很难进一步改进性能。因此，最近正在进行采用低电阻Cu作为内联材料的研究，以及进一步研究用低介电系数材料制作层间绝缘薄膜，以降低内联电容量。
特别是，近来先进的半导体集成电路趋向于构造采用具有低电阻特性的Cu替代常规使用的Al作为内联图形材料，来制造多层内联结构，与此相结合采用低介电层间绝缘薄膜，并使用镶嵌工艺。
由于前面说明的双重镶嵌工艺包括CMP工艺，用于这种双重镶嵌工艺的低介电材料除要求内部布线电容量小以外，还要求在剪切力、压应力、并因此在附着力方面具有优良的机械特性。这一机械强度是用于双重镶嵌工艺的低介电绝缘薄膜所要求的最重要的参数之一。
如果象常规多层内联结构那样，采用SiO2或BPSG作为层间绝缘薄膜，应该注意到，层间绝缘薄膜的比介电系数的取值范围通常是4～5。如果采用被称为FSG的F(氟)掺杂SiO2薄膜，可使比介电系数的值降低到3.3～3.6。另外，如果采用在其结构中含有Si-H团的SiO2薄膜，例如HSQ(氢硅倍半烷：hydrogen silsesquioxane)薄膜，可使比介电系数的值降低2.9～3.1。此外并建议使用有机旋涂玻璃(SOG：spin-on glass)或有机绝缘薄膜。采用有机SOG时，比介电系数可能降低到3.0以下，而采用有机绝缘薄膜可能得到更低的比介电系数，约为2.7。
这些低介电有机层间绝缘薄膜可通过热解CVD工艺或等离子体CVD工艺或旋涂工艺形成。其中旋涂工艺除具有生产能力大的优点外，还具有一个超过CVD工艺的特殊优点，即形成绝缘薄膜时，在很大程度上具有选择溶液的自由。
一般来说，旋涂工艺开始的第一步是在旋涂机上放置硅基板，当基板旋涂时，使溶液在硅基板上形成有机低介电层间绝缘材料的薄膜。然后硅基板经烘干工艺，除去薄膜中溶剂的水分；并在热处理设备中进行硬化，热处理设备可根据需要选用热板、窑炉或者灯。最后热硬化的结果是制成了不溶解于溶剂的、高度交联的绝缘薄膜。
当采用低电阻Cu时，在用双重镶嵌工艺形成多层内联结构的情况下，由于难以对Cu进行干法刻蚀，所以采用CMP工艺很重要。而采用CMP工艺，特别是使用有机绝缘薄膜时，又会出现一个问题，即有机绝缘薄膜的附着力很差。
发明内容
因此，本发明的总的目的是提供有关半导体器件的一种新颖实用的制造方法，这种方法解决了上述各种问题。
本发明另一个更专门的目的是改进用于多层内联结构中有机绝缘材料的旋涂层间绝缘薄膜的附着力。
本发明的另一个目的是提供半导体器件的一种制造方法，这一方法包括如下步骤：
通过旋涂工艺在基板上形成第一层绝缘薄膜；
对第一层薄膜进行硬化，温度：380～500℃，时间：5～180秒；和
通过旋涂工艺在所述第一层绝缘薄膜上形成第二层绝缘薄膜。
本发明的另一个目的是提供半导体器件的一种制造方法，这一方法包括如下步骤：
通过旋涂工艺在基板上形成第一层绝缘薄膜；
对第一层薄膜进行硬化，温度：380～500℃，时间：5～180秒；
通过旋涂工艺在所述第一层绝缘薄膜上形成第二层绝缘薄膜；
在所述第二层绝缘薄膜上制作图形，形成开口；和
刻蚀所述第一层薄膜，用第二层薄膜作为掩模。
按照本发明，芳香族低介电有机绝缘薄膜的附着力，可以通过选择最优硬化条件来加以改进。因此，在多层内联结构中采用这种有机绝缘薄膜，尽管多层内联结构是通过采用了CMP工艺的双重镶嵌工艺形成的，半导体器件的产量也能够提高。采用本发明的有机绝缘薄膜，可降低多层内联结构的总的介电系数，还可改进半导体器件的工作速度。
本发明的其他目的以及更进一步的特性在下面结合附图的详细描述中会明显地展示出来。
附图简述
图1A～1F表示形成多层内联结构的常规工艺；
图2表示芳香族低介电有机绝缘薄膜预烘干条件和抗张强度间的关系；
图3A～3F表示常规工艺步骤；
图4A～4G表示本发明的原理；
图5A～5F表示本发明第一实施方案的半导体器件制造工艺；
图6A～6F表示本发明第二实施方案的半导体器件制造工艺。
实现本发明的最佳模式  [原理]
下文说明由本发明的发明人所进行的实验，这些实验构成本发明的基础。
在实验中，对包括芳香族旋涂低介电有机绝缘薄膜的叠层薄膜做了附着力试验。通常，“SiLK”(Dow Corning，Inc.的商品名)和“FLARE”(Honeywell，Inc.的商品名)是大家熟知的芳香族低介电有机绝缘薄膜。按照常规，旋涂薄膜要经历蒸发溶剂的烘干工艺，然后在热处理装置中进行充分硬化工艺，热处理装置可以是热板或窑炉或灯，直到薄膜完全硬化。
在下文中，词组“预烘干”用来表示通过旋涂工艺形成第一层旋涂绝缘薄膜后进行的烘干工艺，而词组“预硬化”用来表示预烘干工艺之后施加的硬化工艺。此外，词组“后续烘干”用来表示通过旋涂工艺形成第二层旋涂绝缘薄膜后进行的烘干工艺，而词组“后续硬化”用来表示后续烘干工艺之后施加的硬化工艺。
试验-1(常规)
采用旋涂机，将芳香族有机绝缘薄膜的溶液施加于Si基板上，作为第一层绝缘薄膜，并对其施加预烘干工艺。接着，在400℃热处理装置中施加预硬化工艺30分钟。其结果在Si基板上形成比介电系数为2.65的芳香族有机绝缘薄膜，此为第一层绝缘薄膜。
其次，将市场上可以得到的旋涂绝缘薄膜(有机SOG)的溶液施加于已形成的第一层绝缘薄膜上，并施加后续烘干工艺。接着，在400℃热处理装置中施加后续硬化工艺30分钟。其结果在第一层绝缘薄膜之上，形成一层SiNCH薄膜，此为第二层绝缘薄膜。
试验-2
此次进行的工艺与试验-1所进行的工艺相似，只是改变了第一层绝缘薄膜预硬化工艺所用的持续时间。更具体地说，对第一层绝缘薄膜所进行的预硬化工艺是在400℃热处理装置中持续90秒钟。
剥离试验
曾就试验-1和试验-2所获得的多层薄膜进行抗张试验，以测定第一层绝缘薄膜和第二层绝缘薄膜之间的附着强度。抗张试验进行如下：把一根铝引线的顶端用环氧树脂附着在第二层绝缘薄膜上，待环氧树脂硬化后再拉动铝引线。图2表示附着力试验的结果。
由图2可以看到，如果第一层绝缘薄膜的预硬化工艺是在不够充分的硬化条件下进行的，则附着力的强度增加。图2表示在下列情况中获得的结果：第一层绝缘薄膜由芳香族有机绝缘薄膜制成，第二层绝缘薄膜由SiNCH制成。而在下列情况中也曾得到类似的结果：第一层绝缘薄膜由芳香族有机绝缘薄膜制成，第二层绝缘薄膜由来源于一般可以得到的有机硅烷材料的SiOCH薄膜制成。另外，类似结果也曾在以下情况中获得：第一层绝缘薄膜由芳香族有机绝缘薄膜制成，第二层绝缘薄膜由HSQ薄膜或芳香族有机绝缘薄膜制成。
图3A～3F表示叠层旋涂绝缘薄膜的常规工艺。
在图3A的步骤中，按照常规工艺，将包含所加工的有机绝缘材料的溶液，通过旋涂工艺，施加于Si基板20上。在图3B的步骤中，进行预烘干工艺，使溶剂蒸发。
其次，在图3C的步骤中，施加预硬化工艺使加工材料完全硬化，在Si基板20上形成加工材料完全硬化的薄膜21。大多数用于形成多层内联结构的有机薄膜都具有热固性树脂的性质，用于除去溶剂的烘干工艺，以及其后的硬化工艺足以使第一层绝缘薄膜充分硬化。
接着，在图3D的步骤中，施加了第二层绝缘薄膜。进行图3E步骤中的烘干工艺后，在图3F的步骤中进行硬化工艺，得到层21和22的充分硬化的层状结构。
图4A～4F表示本发明的工艺过程，它是建立在图2的发现的基础上的。
图2中试验-2的结果清楚地表明，当第一层绝缘薄膜21所经历的预硬化工艺的热能低于试验-1中相对应的预硬化工艺的热能时，绝缘薄膜21和22之间的附着力要好得多。这表明试验-2中预硬化工艺之后第一层绝缘薄膜21的硬化程度小于试验-1中预硬化工艺期间所得到的硬化程度，此时，在第一层绝缘薄膜21之上没有形成第二层绝缘薄膜。应该注意到，在试验-1的实验中，预硬化工艺在400℃下进行30分钟，而在试验-2的实验中，预硬化工艺在相同温度下只进行90秒钟。
因此，图4A中在进行了和图3A相对应的步骤后，芳香族有机绝缘薄膜的第一层绝缘薄膜21以较低的热能进行图4B步骤中的预硬化工艺。因此，第一层绝缘薄膜21仅仅部分硬化，当图4B的预硬化工艺完成后，第一层绝缘薄膜21中还留下多处未经反应。
在图4B的步骤之后，在图4C的步骤中，将第二层绝缘薄膜22施加于第一层绝缘薄膜21之上，然后进行图4D中的后续烘干工艺。接着，通过图4E步骤中的后续硬化工艺，第一层绝缘薄膜顶部的未反应处和存在于第二层绝缘薄膜底部的已反应处产生反应，在第一层绝缘薄膜21和第二层绝缘薄膜22之间的界面形成混合层28，如图4F和图4G所示，其中图4G为图4F的放大图。通过增加热能、进行后续硬化工艺，得到由充分硬化的薄膜21和22所形成的叠层结构。
按照图4A～4E的工艺过程，薄膜21和22之间的附着力得到改善。
于是，本发明通过控制第一层绝缘薄膜21的预硬化工艺的条件，使之形成混合层28，达到了对叠层绝缘结构中有机绝缘薄膜间附着力预期的改进。由此应该注意到，本发明并不局限于第一层薄膜21由芳香族有机绝缘薄膜制成，第二层薄膜由SiNCH薄膜制成的情况。本发明也能应用于第一层绝缘薄膜21由SiNCH薄膜、SiOCH薄膜、有机SOG薄膜或HSQ薄膜中任何一种制成的情况。并且第二层绝缘薄膜22可由SiNCH薄膜、芳香族有机绝缘薄膜、SiOCH薄膜、有机SOG薄膜或HSQ薄膜中任何一种制成。
另外，在基板上已经形成内联图形的情况下也能得到类似的结果。
从上述剥离试验的结果可以得出结论，第一层绝缘薄膜的预硬化工艺优选在380～500℃温度下进行，持续时间为5～180秒钟；更优选地在380～500℃温度下进行，持续时间为10～150秒钟；最优选地在400～470℃温度下进行，持续时间为10～150秒钟。由此，第一层绝缘薄膜21预硬化工艺的温度上限，应根据形成第二层绝缘薄膜22时，第一、二层之间不发生化学反应的要求来决定，形成混合层28的反应除外。硬化工艺的持续时间不宜少于5秒钟，而持续时间超过180秒钟则不能实现对于附着力的预期的改善。当然，这一持续时间取决于干燥工艺的温度。
[第一实施方案]
图5A～图5F表示具有本发明第一实施方案的多层内联结构半导体器件的制造工艺。其中与前面描述中相对应的部分用相同数字标示，并省略对这些部分的描述。
参照图5A，多层内联结构位于Si基板10之上。Si基板10经过中间插入的一层绝缘薄膜11，上面覆盖着Cu内联图形12A。Cu内联图形12A嵌在层间绝缘薄膜12B之中。
在层间绝缘薄膜12上，不用常规的SiN刻蚀阻挡薄膜13，而通过旋涂工艺，采用市售多硅烷薄膜，形成一层SiOCH刻蚀阻挡薄膜23；再通过旋涂工艺在刻蚀阻挡薄膜23上，形成芳香族低介电有机绝缘材料的层间绝缘薄膜24。另外，通过旋涂工艺，采用有机SOG薄膜，在层间绝缘薄膜24上，形成SiOCH刻蚀阻挡薄膜25；通过旋涂工艺，在刻蚀阻挡薄膜25之上，再形成芳香族低介电有机绝缘材料的层间绝缘薄膜26。在层间绝缘薄膜26上，通过旋涂工艺，形成SiNCH刻蚀阻挡薄膜27。
在图5A的步骤中，通过旋涂工艺形成23～27的每一层时，都要依次进行预烘干工艺和预硬化工艺。鉴于图2所发现的情况，预硬化工艺在400℃温度下持续90秒钟。另外，当包括23～27在内的多层结构如上形成后，在400℃温度下进行后续硬化工艺30分钟，使薄膜23～27中的每一层都充分硬化。
其次，在图5B的步骤中，对SiN薄膜27进行干法刻蚀，此时用保护图形18作为掩模，在SiNCH薄膜27中与保护开口18A对应处形成一个开口。应该注意到，保护开口18A应与多层内联结构中将形成的接触孔相对应。此后，除去保护图形18A，对SiNCH薄膜27下面的低介电有机绝缘薄膜26进行干法刻蚀，形成与保护开口18A相对应的开口26A。
其次，在图5C的步骤中，在图5B的结构上再形成保护薄膜19，在图5D的步骤中，对保护薄膜19进行光刻图形形成工艺，以形成与多层内联结构中将形成的内联凹槽相对应的保护开口19A。保护开口19A形成后，SiNCH薄膜27以及低介电绝缘薄膜26中的开口26A露出。另外，SiOCH薄膜25也在开口26A的底部露出。
其次，在图5E的步骤中，通过干法刻蚀工艺，除去在保护开口19A处露出的SiNCH薄膜27，同时使用保护膜作为掩膜。通过进行干法刻蚀工艺，同时除去露出在开口26A底部的SiOCH薄膜25，并使层间绝缘薄膜24露出。
另外，在图5E的步骤中，对由此获得的结构进行干法刻蚀工艺，在层间绝缘薄膜26中与保护开口19A相对应处形成开口26B，从而形成了内联凹槽。应该注意到，在此处形成的开口26B包括了开口26A。与形成开口26B的同时，在层间绝缘薄膜24中与开口26A相对应处形成开口24A，由此形成了接触孔。
此外，在图5F的步骤中，进行干法刻蚀工艺除去层间绝缘薄膜26上的SiNCH薄膜27，除去露出在开口26B的SiOCH薄膜25和露出在开口24A的SiOCH薄膜23。用Cu导体层填充由开口26B提供的内联凹槽以及由开口24A提供的接触孔，得到预定的多层内联结构。
内联绝缘薄膜24和26，可采用SiNCH薄膜、SiOCH薄膜、诸如SiOH薄膜之类的HSQ薄膜、有机SOG薄膜。另外，刻蚀阻挡薄膜23、25、27可由低介电有机绝缘薄膜、诸如SiOH薄膜之类的HSQ薄膜或有机SOG薄膜制成。本发明的多层内联结构可降低总介电系数，并改善半导体器件的运行速度。
[第一比较试验]
在第一比较试验中，按照和图5A～5F相同的工艺，制作了与第一实施方案的结构相似的多层内联结构，只是预硬化工艺是在400℃温度下进行的，持续30分钟。
对这一比较试验的多层内联结构的测定将在下文作出。
[第二实施方案]
图6A～图6E表示具有本发明第二实施方案的多层内联结构的半导体器件的制造工艺。其中与前面所描述的相对应的部分用相同数字标示，并省略对这些部分的描述。本实施方案的多层内联结构采用所谓双重硬掩模的构造。
参照图6A，多层内联结构位于Si基板10之上。Si基板10经过中间插入的一层绝缘薄膜11，上面覆盖着Cu内联图形12A。Cu内联图形12A嵌在层间绝缘薄膜12之中。
在层间绝缘薄膜12上，通过旋涂工艺，形成SiOCH刻蚀阻挡薄膜23，并且通过旋涂工艺，在刻蚀阻挡薄膜12之上，形成芳香族低介电有机绝缘材料的层间绝缘薄膜24。另外，通过旋涂工艺，在层间绝缘薄膜24之上，形成SiOCH刻蚀阻挡薄膜30；通过旋涂工艺，在刻蚀阻挡薄膜30之上，再形成芳香族低介电有机绝缘材料的层间绝缘薄膜26。通过旋涂工艺，在层间绝缘薄膜26之上，依次形成SiOCH刻蚀阻挡薄膜31及SiO2薄膜32。刻蚀阻挡薄膜31和32构成所谓的双重硬掩模结构。
在图5A的步骤中，通过旋涂工艺形成23、24、26、30、32的每一层时，都要依次进行预烘干工艺和预硬化工艺。鉴于图2中发现的情况，预硬化工艺在400℃温度下持续90秒钟。另外，当包括23、24、26、30、32的多层结构如上形成后，在400℃温度下进行后续硬化工艺30分钟，使薄膜中的每一层都充分硬化。
在图6A的步骤中，保护薄膜18设置在SiO2薄膜32上，其中，保护薄膜18包括露出SiO2薄膜32的开口18A。穿过SiO2薄膜32与保护开口18A相对应处形成一个开口，使SiOCH层31露出。
其次，在图6B的步骤中，对SiOCH薄膜31制作图形，在与保护开口18A相对应处形成开口31A，使层间绝缘薄膜26露出。另外，除去保护薄膜18，制作另一层保护薄膜19，保护薄膜19在与预定内联凹槽相对应处开有保护开口19A。在图6C的步骤中，对SiO2薄膜32制作图形，此时用保护薄膜19作为掩模。因此，在SiO2薄膜32上形成了和保护开口19A相对应、从而也和预定内联凹槽相对应的开口32A，该开口32A使SiOCH薄膜31露出。
在图6C制作SiO2薄膜32的图形的步骤中，层间绝缘薄膜26露出的部分被同时制作图形，在层间绝缘薄膜26上形成与开口31A相对应的开口26A，该开口26a使SiOCH薄膜30露出。应该注意到，在此工艺中SiOCH薄膜31起硬掩模的作用。
然后，在图6D的步骤中，在开口32A处露出的SiOCH薄膜32和在开口26A处露出的SiOCH薄膜30被同时制作图形；因此，层间绝缘薄膜26在开口32A处露出，层间绝缘薄膜24在开口26A处露出。
其次，在图6E的步骤中，存留在SiOCH薄膜31上的SiO2薄膜32被除去，在开口32A处露出的层间绝缘薄膜26和在开口26A处露出的层间绝缘薄膜24一起被除去。因此，在层间绝缘薄膜26上和开口32A相对应处、从而也和预定内联图形相对应处，形成了开口26B；与此同时，在层间绝缘薄膜24上和开口26a相对应处形成了开口24A。
除去剩余的SiOCH薄膜23，并用Cu填充开口24A和26B，在Si基板10上形成预定的多层内联图形。
在本实施方案中，可采用SiNCH薄膜、SiOCH薄膜、诸如SIOH薄膜之类的HSQ薄膜或有机SOG薄膜中任何一种，作为层间绝缘薄膜24和26。另外，可采用低介电绝缘薄膜、SiNCH薄膜、诸如SIOH薄膜之类的HSQ薄膜或有机SOG薄膜作为刻蚀阻挡薄膜23、30、31。
本实施方案中多层内联结构的特点在于总介电系数小，并且改善了半导体器件的运行速度。
[第二比较试验]
在第二比较试验中，制作与第二实施方案中多层内联结构相似的多层内联结构，在预烘干工艺后每次形成旋涂薄膜23～31时，都在400℃温度下进行3 0分钟预硬化工艺。
对第二比较试验中多层内联结构的测定将在下文作出。
[CMP试验]
本发明的发明人进行了用CMP工艺除去沉积在第一和第二实施方案中多层内联结构上的Cu层的试验。另外，本发明的发明人还进行了用CMP工艺除去沉积在第一和第二比较试验中多层内联结构上的Cu层的试验。
根据试验证实，本发明第一和第二实施方案的多层内联结构中没有出现层间绝缘薄膜的开裂及剥离；但是，在第一和第二比较试验的多层内联结构中观测到层间绝缘薄膜的剥离。
综上所述，本发明通过优化预硬化工艺的条件，改善了形成于多层内联结构上的旋涂低介电层间绝缘薄膜的附着力。
另外，本发明并不局限于上述实施方案，在不脱离本发明的范围内，可以做出各种变化及修改。
工业适用性
根据本发明，通过优化预硬化工艺的条件，改善了形成于多层内联结构上的旋涂低介电层间绝缘薄膜的附着力。因此，可以提高生产效率，制造高速半导体器件及集成电路。

Claims (9)

1.一种半导体器件的制造方法，该方法包含步骤：
用旋涂工艺在基板上形成第一层绝缘薄膜；
对该第一层绝缘薄膜在380～500℃温度下进行硬化工艺，持续时间为5～180秒钟；和
用旋涂工艺在该第一层绝缘薄膜上形成第二层绝缘薄膜。
2.权利要求1中所要求的方法，其中所述第一层绝缘薄膜包含芳香族有机材料。
3.权利要求1中所要求的方法，其中所述第一层绝缘薄膜由旋涂薄膜形成，旋涂薄膜在SiNCH薄膜、SiOCH薄膜、有机SOG薄膜、HSQ薄膜中选择。
4.权利要求1中所要求的方法，其中所述第二层绝缘薄膜包含芳香族有机材料。
5.权利要求1中所要求的方法，其中所述第二层绝缘薄膜由旋涂薄膜形成，旋涂薄膜在SiNCH薄膜、SiOCH薄膜、有机SOG薄膜、HSQ薄膜中选择。
6.权利要求1中所要求的方法，其中所述硬化工艺在380～500℃温度下进行，持续时间为10～150秒。
7.权利要求1中所要求的方法，其中所述硬化工艺在400～470℃温度下进行，持续时间为10～150秒。
8.权利要求1中所要求的方法，其中所进行的硬化工艺，使第一层和第二层绝缘薄膜之间形成混合层。
9.一种如权利要求1中所要求的半导体器件的制造方法，该方法还包括步骤：
对所述第二层绝缘薄膜制作图形，在其上形成开口；和
刻蚀所述第一层绝缘薄膜，而且用所述第二层绝缘薄膜作为掩模。
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