DE60126837T2 - Metall-zu-metall-antihaftstruktur und herstellungsverfahren - Google Patents
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Description
- Hintergrund der Erfindung
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft Antifuse-Technologie. Im Einzelnen betrifft die vorliegende Erfindung Metall/Metall-Antifuse-Strukturen und Herstellungsverfahren.
- 2. Stand der Technik
- Auf dem Gebiet sind Antifuse-Vorrichtungen bekannt. Antifuse-Vorrichtungen umfassen ein Paar leitender Elektroden, die durch mindestens eine Schicht aus Antifuse-Material getrennt sind, und können ein oder mehrere Diffusionsgrenzschichten umfassen. Vor dem Programmieren weisen Antifuses einen sehr hohen Widerstand zwischen den zwei Elektroden auf und können als unterbrochene Schaltungen betrachtet werden. Ein Programmierungsvorgang brennt das Antifuse-Material durch und erzeugt zwischen den zwei leitenden Elektroden eine Verbindung niedriger Impedanz.
- Antifuses lassen sich allgemein in zwei Kategorien unterteilen. Eine erste Art von Antifuse weist einen dotierten Bereich in einem Halbleitersubstrat als seine untere Elektrode und eine Schicht aus Metall oder dotiertem Polysilizium als seine obere Elektrode auf. Das Antifuse-Material umfasst typischerweise eine oder mehrere Schichten aus Siliziumnitrid oder Siliziumdioxid. Diese Art von Antifuse wird als Substrat-Antifuse bezeichnet.
- Eine zweite Art von Antifuse weist eine über einem Halbleitersubstrat angeordnete und von diesem isolierte erste Metalllage als seine untere Elektrode und eine zweite Metalllage als seine obere Elektrode auf. Das Antifuse-Material umfasst typischerweise eine Schicht aus Material wie amorphem Silizium und kann von einer oder mehreren Grenzmetallschichten begleitet sein, die es von den unteren und oberen Metallzwischenlagen trennen. Diese Art von Antifuse wird als Metall/Metall-Antifuse bezeichnet.
- Es wurden zahlreiche Strukturen für Metall/Metall-Antifuses vorgeschlagen und sind auf dem Gebiet bekannt. Veranschaulichende und nicht einschränkende Beispiele für Metall/Metall-Antifuses werden in dem U.S.-Patent Nr. 5,272,101 für Forouhi et al. und in dem U.S.-Patent Nr. 6,124,194 für Shao et al. gezeigt.
- Die vorliegende Erfindung wird durch eine Vorrichtung nach Anspruch 1 und durch ein Verfahren nach Anspruch 6 dargelegt.
- Kurzbeschreibung der Zeichnungsfiguren
-
1 ist eine Querschnittansicht einer erfindungsgemäßen Metall/Metall-Antifuse. -
2A bis2D sind Querschnittansichten der Metall/Metall-Antifuse von1 nach Fertigstellung der ausgewählten Schritte des Fertigungsprozesses, um das erfindungsgemäße Verfahren zu veranschaulichen. - Eingehende Beschreibung der Erfindung
- Unter Bezug zunächst auf
1 zeigt eine Querschnittansicht eine erfindungsgemäße Metall/Metall-Antifuse. Die erfindungsgemäße Metall/Metall-Antifuse ist mit einem Cu-Dual-Damascene-Prozess kompatibel und wird hierin im Umfeld einer integrierten Schaltung offenbart, die einen solchen Prozess für die Metallisierung einsetzt. Um zu veranschaulichen, wie der erfindungsgemäße Antifuse in einen integrierten Schaltungsprozess passt, der einen Cu-Dual-Damascene-Metallisierungsprozess verwendet, wird der Metall/Metall-Antifuse10 neben einer Kontaktstruktur12 angeordnet gezeigt, die in der integrierten Schaltung zwischen zwei Cu-Metallschichten angeordnet ist. - Zwei verschiedene Abschnitte
14 und16 der unteren Cu-Metallschicht werden in der unteren Isolierschicht18 angeordnet gezeigt. Dem Abschnitt14 der unteren Cu-Metallschicht ist ein Antifuse10 zugeordnet und Abschnitt16 der unteren Cu- Metallschicht ist Verbindungsmetall. Die die Abschnitte14 und16 der unteren Cu-Metallschicht enthaltenden Durchkontaktierungen werden die Auskleidungsschichten20 aufweisend gezeigt, wie auf dem Gebiet der Cu-Metallisierung bekannt ist. Ferner werden die beiden Abschnitte14 und16 der unteren Cu-Metallschicht gezeigt, die Kontakte (Bezugszeichen22 bzw.24 ) zum Herstellen elektrischer Verbindungen mit Schaltungselementen oder (nicht dargestellten) Metallschichten, die unter der unteren Isolierschicht18 angeordnet sind, aufweisen. Die dünne SiN-Schicht26 , die die Abschnitte14 und16 der unteren Cu-Metallschicht umgebend gezeigt wird, ist ein Produkt des Damascene-Prozesses, wie auf dem Gebiet bekannt ist. - Eine Deckschicht
28 , die SiN oder ein ähnliches Deckmaterial umfassen kann, ist über den Abschnitten14 und16 der unteren Cu-Metallschicht und der dünnen SiN-Schicht26 angeordnet. Bereiche30 und32 , die eine Schicht aus TaN umfassen, sind in Durchkontaktierungen in der Deckschicht28 angeordnet. Der Bereich30 ist eine untere Grenzmetallschicht für den Antifuse10 . Eine Schicht aus Antifuse-Material34 , die zum Beispiel eine Schicht aus amorphem Silizium umfassen kann, ist über der unteren Grenzmetallschicht30 und einer oberen Grenzmetallschicht angeordnet. Eine obere Grenzmetallschicht36 ist über der Schicht aus Antifuse-Material34 angeordnet. Eine Deckschicht38 ist über der oberen Grenzmetallschicht angeordnet. - Eine obere Isolierschicht
40 ist über der Deckschicht38 angeordnet. Wie derzeit bevorzugt wird, kann die Isolierschicht40 einen aus Fluorosilicatglas (FSG) gebildeten unteren Abschnitt und einen aus TEOS gebildeten oberen Abschnitt umfassen. Zwei unterschiedliche Kontaktabschnitte42 und44 einer oberen Cu-Metallschicht werden in der oberen Isolierschicht40 angeordnet gezeigt. Der Kontakt42 der unteren Cu-Metallschicht ist einem Antifuse10 zugeordnet, und der Kontakt44 der unteren Cu-Metallschicht ist dem Verbindungsmetall zugeordnet. Die die Kontaktabschnitte42 und44 der oberen Cu-Metallschicht aufweisenden Durchkontaktierungen werden die Auskleidungsschichten20 aufweisend gezeigt, wie auf dem Gebiet der Cu-Metallisierung bekannt ist. - Unter Bezug nun auf
2A bis2D wird ein Verfahren zum Herstellen eines Metall/Metall-Antifuse gemäß der vorliegenden Erfindung gezeigt. Da die in2A bis2D gezeigten Elemente in vielen Fällen den in1 dargestellten Elementen entsprechen, werden die den Elementen in1 entsprechenden Elemente in2A bis2D mit Hilfe der gleichen in1 verwendeten Bezugszeichen bezeichnet. - Unter Bezug zunächst auf
2A wird ein Abschnitt der Metallverbindungsstruktur der integrierten Schaltung nach Fortschreiten der Verarbeitung bis zu dem Punkt, da eine untere Isolierschicht18 mit Hilfe herkömmlicher Halbleiterbearbeitungsverfahren aufgebracht und die die Abschnitte14 und16 aufweisende untere Cu-Metallverbindungsschicht darin zusammen mit den Kontakten22 und24 zum Herstellen elektrischer Verbindungen zu den Schaltungselementen oder Metallschichten (nicht gezeigt), die unter der unteren Isolierschicht18 angeordnet sind, ausgebildet ist, gezeigt. Die die Abschnitte14 und16 der unteren Cu-Metallschicht enthaltenden Durchkontaktierungen werden die Auskleidungsschichten20 aufweisend gezeigt, wie in dem Gebiet der Cu-Metallisierung bekannt ist. Die oberen Flächen der unteren Cu-Metallzwischenlage und der unteren Isolierschicht18 wurden wie auf dem Gebiet der Cu-Damascene-Metallisierung bekannt eingeebnet. Eine dünne SiN-Schicht26 umgibt die Abschnitte14 und16 der unteren Cu-Metallschicht und ist ein Produkt des Damascene-Prozesses, wie dem Durchschnittsfachmann bekannt ist. - Wie in
1 gezeigt, wurde eine erste Deckschicht28 , die aus einem Material wie SiN, SiC oder einer anderen Ätz-Stopp-Schicht mit einer niedrigen Dielektrizitätskonstante gebildet ist und eine Dicke in dem Bereich von etwa 10 nm bis etwa 200 nm aufweist, über den Abschnitten14 und16 der unteren Cu-Metallzwischenlage und der unteren Isolierschicht18 mit Hilfe herkömmlicher Abscheideverfahren aufgebracht. Es werden herkömmliche (nicht gezeigte) Maskier- und Ätzschritte zum Bilden von Durchkontaktierungen in der ersten Deckschicht28 verwendet, um die oberen Flächen der Abschnitte14 und16 der unteren Cu-Metall-Zwischenlage freizulegen, woraufhin die Maskierschicht mit Hilfe herkömmlicher Maskenablöseschritte entfernt wird. - Eine untere Grenzmetallschicht mit zum Beispiel einer Schicht aus TaN oder TiN, die eine Dicke in dem Bereich von etwa 10 nm bis etwa 200 nm aufweist, wurde über die bestehenden Oberfläche als Decke aufgebracht. Dann werden bekannte CMP- Verfahren zum Entfernen des unteren Grenzschichtmetalls in anderen Bereichen als in den Durchkontaktierungen in der ersten Deckschicht verwendet.
2A zeigt die nach Durchführung des CMP-Schritts bei dem unteren Grenzschichtmetall vorhandene Struktur. - Unter Bezug nun auf
2B wird eine Schicht aus Antifuse-Material34 , die zum Beispiel eine Schicht aus amorphem Silizium mit einer Dicke in dem Bereich von etwa 10 nm bis etwa 70 nm umfassen kann, als Decke über der unteren Grenzmetallschicht30 aufgebracht. Eine nicht einschränkende Liste anderer Antifuse-Materialien, die zur Verwendung in der vorliegenden Erfindung geeignet sind, umfasst SiN/α-Si, SiN/α-Si/Oxid, SiC und α-C. Der Durchschnittsfachmann wird verstehen, dass die bei erfindungsgemäß gefertigten Antifuses gezeigte Antifuse-Programmierungsspannung von der Zusammensetzung und Dichte des verwendeten Antifuse-Materials sowie seiner Dicke abhängt. - Eine obere Grenzmetallschicht
36 mit zum Beispiel einer Schicht aus TiN oder TaN, die eine Dicke in dem Bereich von etwa 10 nm bis etwa 200 nm aufweist, wurde mit Hilfe herkömmlicher Abscheideverfahren über der Schicht aus Antifuse-Material34 aufgebracht. Als Nächstes wird eine Maskierschicht50 aufgebracht und der die Antifuse-Materialschicht34 und die obere Grenzschicht36 umfassende Stapel wird mit Hilfe herkömmlicher Ätztechnologie ausgebildet.2B zeigt die nach dem ausbildenden Ätzschritt, aber vor dem Entfernen der Maskierschicht50 verbleibende Struktur. - Unter Bezug nun auf
2C wird nach der Ausbildung der Antifuse-Materialschicht34 und der oberen Grenzschicht36 eine zweite Abdeckschicht38 , die aus einem Material wie SiN, SiC oder einer anderen Ätz-Stopp-Schicht mit einer niedrigen Dielektrizitätskonstante gebildet ist und eine Dicke in dem Bereich von etwa 10 nm bis etwa 200 nm aufweist, mit Hilfe herkömmlicher Abscheidverfahren als Decke über der freigelegten Oberfläche aufgebracht. - Als Nächstes wird über der zweiten Abdeckschicht
38 eine obere Isolierschicht40 aufgebracht. Wie derzeit bevorzugt wird, kann die Isolierschicht40 eine aus HDP-Fluorosilicatglas (FSG) gebildete untere Schicht54 und eine aus TEOS gebildete obere Schicht56 umfassen. Zunächst wird die FSG-Schicht mit Hilfe herkömmlicher hochdichter Plasmaverfahren auf eine Dicke von etwa 300 nm bis etwa 400 nm ausgebildet. Als Nächstes wird die TEOS-Schicht mit Hilfe herkömmlicher TEOS-Abscheidverfahren gebildet. Dann wird die TEOS-Schicht56 mit Hilfe von CMP-Verfahren eingeebnet.2C zeigt die nach dem CMP-Einebnungsprozessschritt verbleibende Struktur. - Unter Bezug nun auf
2D wird eine Maskierschicht57 oben auf der TEOS-Schicht56 aufgebracht, und es werden zur Vorbereitung auf das Aufbringen der die Kontaktbereiche42 und44 aufweisenden oberen Cu-Metallschicht58 und zum Freilegen der oberen Flächen der oberen Grenzmetallschicht36 und des TaN-Bereichs32 über dem Bereich16 der unteren Cu-Metallschicht Durchkontaktierungen in der zweiten Deckschicht38 ausgebildet.2D zeigt die nach der Bildung der oberen Cu-Metallschicht (einschließlich Auskleidungen20 ) aber vor der Ausbildung von Kontaktbereichen42 und44 darin als Teil des Damascene-Prozesses verbleibende Struktur.
Claims (10)
- Über eine eingeebnete Oberfläche gebildeter, aus einer Cu-Metallschicht (
14 ) und der oberen Lage einer unteren Isolierschicht (18 ) bestehender Metall/Metall-Antifuse (10 ) mit: – einer die eingeebnete Oberfläche abdeckenden ersten Deckschicht (28 ), – einer ersten metallischen Grenzschicht (30 ), die eine Antifuse-Elektrode bildet, in einer Durchkontaktierung in der ersten Deckschicht (28 ) angeordnet ist, die über der Cu-Metallschicht (14 ) liegt und in elektrischer Verbindung damit steht, wobei die erste metallische Grenzschicht (30 ) eine mit einer oberen Lage der ersten Deckschicht (28 ) eingeebnete obere Schicht aufweist, – einer über der ersten metallischen Grenzschicht (30 ) angeordneten Schicht aus Antifuse-Material (34 ), – einer über der Antifuse-Materialschicht (34 ) angeordneten zweiten metallischen Grenzschicht (36 ), die mit Kanten der Antifuse-Materialschicht (34 ) ausgerichtete Kanten aufweist, – einer über der ersten Deckschicht (28 ) angeordneten, das Antifuse-Material (34 ) und die zweite metallische Grenzschicht (36 ) umgebenden zweiten Deckschicht (38 ), – einer über der zweiten Deckschicht (38 ) ausgebildeten intermetallischen dielektrischen Schicht (40 ), und – einem in einer Durchkontaktierung in der intermetallischen dielektrischen Schicht (40 ) und in der zweiten Deckschicht (40 ) ausgebildeten Cu-Metallkontakt (42 ), wobei der Cu-Metallkontakt (42 ) in elektrischer Verbindung mit der zweiten Grenzschicht (36 ) steht. - Metall/Metall-Antifuse (
10 ) nach Anspruch 1, wobei die Antifuse-Materialschicht (34 ) aus einer Schicht amorphen Siliziums besteht. - Metall/Metall-Antifuse (
10 ) nach Anspruch 1, wobei die erste Grenzschicht (30 ) aus einer TaN-Schicht besteht. - Metall/Metall-Antifuse (
10 ) nach Anspruch 1, wobei die zweite Grenzschicht (36 ) aus einer TiN-Schicht besteht. - Metall/Metall-Antifuse (
10 ) nach Anspruch 1, wobei die erste (28 ) und die zweite (38 ) Deckschicht aus SiN besteht. - Verfahren zum Ausbilden einer über eine eingeebnete Oberfläche gebildeten, aus einer Cu-Metallschicht (
14 ) und der oberen Lage einer unteren Isolierschicht (18 ) bestehenden Metall/Metall-Antifuse (10 ), welches umfasst: – Ausbilden einer die eingeebnete Oberfläche abdeckenden ersten Deckschicht (28 ), – Ausbilden einer Durchkontaktierung in der über der Cu-Metallschicht (14 ) liegenden ersten Deckschicht (28 ), – Ausbilden einer ersten metallischen Grenzschicht (30 ) zum Ausbilden einer Antifuse-Elektrode in der Durchkontaktierung, wobei die erste metallische Grenzschicht (30 ) in elektrischer Verbindung mit der Cu-Metallschicht (14 ) steht, – Einebnen der ersten metallischen Grenzschicht (30 ) zum Erhalten einer mit einer oberen Lage der ersten Deckschicht (28 ) eingeebneten oberen Schicht, – Ausbilden einer Schicht aus Antifuse-Material (34 ) über der ersten metallischen Grenzschicht (30 ), – Ausbilden einer über der Antifuse-Materialschicht (34 ) angeordneten zweiten metallischen Grenzschicht (36 ), die mit Kanten der Antifuse-Materialschicht (34 ) ausgerichtete Kanten aufweist, – Ausbilden einer über der ersten Deckschicht (28 ) angeordneten, das Antifuse-Material (34 ) und die zweite metallische Grenzschicht (36 ) umgebenden zweiten Deckschicht (38 ), – Ausbilden einer über c er zweiten Deckschicht (38 ) ausgebildeten intermetallische dielektrische Schicht (40 ), und – Ausbilden eines Cu-Metallkontakts (42 ) in einer Durchkontaktierung in der intermetallischen dielektrischen Schicht (40 ) und in der zweiten Deckschicht (40 ), wobei der Cu-Metallkontakt (42 ) in elektrischer Verbindung mit der zweiten Grenzschicht (36 ) steht. - Verfahren nach Anspruch 6, wobei die Antifuse-Materialschicht (
34 ) aus einer Schicht amorphen Siliziums besteht. - Verfahren nach Anspruch 6, wobei die erste Grenzschicht (
30 ) aus einer TaN-Schicht besteht. - Verfahren nach Anspruch 6, wobei die zweite Grenzschicht (
36 ) aus einer TiN-Schicht besteht. - Verfahren nach Anspruch 6, wobei die erste (
28 ) und die zweite (38 ) Deckschicht aus SiN besteht.
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Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6991970B2 (en) * | 2001-08-30 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device |
US7459763B1 (en) * | 2001-10-02 | 2008-12-02 | Actel Corporation | Reprogrammable metal-to-metal antifuse employing carbon-containing antifuse material |
US20030062596A1 (en) * | 2001-10-02 | 2003-04-03 | Actel Corporation | Metal-to-metal antifuse employing carbon-containing antifuse material |
US6965156B1 (en) | 2002-12-27 | 2005-11-15 | Actel Corporation | Amorphous carbon metal-to-metal antifuse with adhesion promoting layers |
US7390726B1 (en) | 2001-10-02 | 2008-06-24 | Actel Corporation | Switching ratio and on-state resistance of an antifuse programmed below 5 mA and having a Ta or TaN barrier metal layer |
US6728126B1 (en) | 2002-12-20 | 2004-04-27 | Actel Corporation | Programming methods for an amorphous carbon metal-to-metal antifuse |
US20030134499A1 (en) * | 2002-01-15 | 2003-07-17 | International Business Machines Corporation | Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof |
FR2842351A1 (fr) * | 2002-07-12 | 2004-01-16 | St Microelectronics Sa | Adaptation d'un circuit integre a des besoins specifiques |
CN1577832A (zh) * | 2003-07-07 | 2005-02-09 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
JP4989037B2 (ja) * | 2004-04-05 | 2012-08-01 | セイコーインスツル株式会社 | 容量型力学量センサおよび半導体装置 |
KR100579863B1 (ko) * | 2004-12-29 | 2006-05-12 | 동부일렉트로닉스 주식회사 | 반도체 소자상 퓨주부 형성 방법 및 퓨주부를 포함하는반도체 소자 |
US20070145594A1 (en) * | 2005-12-28 | 2007-06-28 | Dongbu Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
US11145591B2 (en) | 2019-11-18 | 2021-10-12 | International Business Machines Corporation | Integrated circuit (IC) device integral capacitor and anti-fuse |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4748490A (en) | 1985-08-01 | 1988-05-31 | Texas Instruments Incorporated | Deep polysilicon emitter antifuse memory cell |
US5010039A (en) | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
US5021849A (en) | 1989-10-30 | 1991-06-04 | Motorola, Inc. | Compact SRAM cell with polycrystalline silicon diode load |
US5272101A (en) | 1990-04-12 | 1993-12-21 | Actel Corporation | Electrically programmable antifuse and fabrication processes |
US5541441A (en) * | 1994-10-06 | 1996-07-30 | Actel Corporation | Metal to metal antifuse |
US5070384A (en) | 1990-04-12 | 1991-12-03 | Actel Corporation | Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer |
US5059555A (en) | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
JP3256603B2 (ja) * | 1993-07-05 | 2002-02-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
WO1996038861A1 (en) * | 1995-06-02 | 1996-12-05 | Actel Corporation | Raised tungsten plug antifuse and fabrication process |
US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
US6515343B1 (en) * | 1998-11-19 | 2003-02-04 | Quicklogic Corporation | Metal-to-metal antifuse with non-conductive diffusion barrier |
US6124194A (en) * | 1999-11-15 | 2000-09-26 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of anti-fuse integrated with dual damascene process |
-
2000
- 2000-12-14 US US09/737,642 patent/US6809398B2/en not_active Expired - Lifetime
-
2001
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- 2001-12-13 WO PCT/US2001/049300 patent/WO2002061802A2/en active IP Right Grant
- 2001-12-13 JP JP2002561258A patent/JP2005502999A/ja active Pending
- 2001-12-13 AU AU2002237727A patent/AU2002237727A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
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EP1384264B1 (de) | 2007-02-21 |
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US20020100907A1 (en) | 2002-08-01 |
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Legal Events
Date | Code | Title | Description |
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8381 | Inventor (new situation) |
Inventor name: WANG, DANIEL, C., SAN JOSE, CA 95130, US |
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8364 | No opposition during term of opposition |