DE102007057688A1

DE102007057688A1 - Verspanntes Zwischenschichtdielektrikum mit einer geringeren Wahrscheinlichkeit für eine Hohlraumbildung in einem Halbleiterbauelement unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke

Info

Publication number: DE102007057688A1
Application number: DE102007057688A
Authority: DE
Inventors: Ralf Richter; Thorsten Kammler; Heike Salz; Volker Grimm
Original assignee: AMD Fab 36 LLC and Co KG; Advanced Micro Devices Inc
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Priority date: 2007-11-30
Filing date: 2007-11-30
Publication date: 2009-06-10
Anticipated expiration: 2027-12-01
Also published as: DE102007057688B4; US7763507B2; US20090140396A1

Abstract

Durch Bilden eines Ätzsteuermaterials mit größerer Dicke auf einer ersten dielektrischen Schicht in einer dualen Verspannungsschichttechnik kann die Oberflächentopographie vor dem Abscheiden des zweiten verspannten dielektrischen Materials eingeebnet werden, wodurch das Abscheiden einer größeren Menge an verspanntem Material möglich ist, ohne dass durch mit der Abscheidung in Beziehung stehende Defekte Ausbeuteverluste hervorgerufen werden.

Description

Gebiet der vorliegenden Offenbarung
Im Allgemeinen betrifft die vorliegende Offenbarung das Gebiet der integrierten Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungstechniken auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren ausgebildet sind und zur Erzeugung unterschiedlicher Arten an Verformung in den Kanalgebieten unterschiedlicher Transistortypen angewendet werden.
Beschreibung des Stands der Technik
Integrierte Schaltungen enthalten typischerweise eine große Anzahl an Schaltungselementen, die auf einer gegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung vorgesehen sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wichtiges Schaltungselement repräsentiert. Generell werden eine Vielzahl von Prozesstechnologie aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips und dergleichen die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Betriebsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
Die Reduzierung der Transistorabmessungen geht jedoch mit einer Reihe damit verknüpfter Probleme einher, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreich werden. Ein Problem, das mit einer geringeren Gatelänge verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der Kanalleitfähigkeit führen. Kurzkanaleffekte können durch gewisse Entwurfstechniken kontrolliert werden, wovon jedoch einige mit einer Abnahme der Kanalleitfähigkeit einhergehen, wodurch die durch das Reduzieren der kritischen Abmessungen erreichten Vorteile teilweise wieder aufgehoben werden.
Angesichts dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente nicht nur durch die Reduzierung der Transistorabmessungen zu verbessern, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegeben Kanallänge, wodurch der Durchlassstrom und damit das Transistorleistungsverhalten verbessert werden. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem beispielsweise eine Zugverformung oder eine Druckverformung darin hervorgerufen wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumsicht in einer standardmäßigen Kristallkonfiguration die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren ausdrückt. Andererseits erhöhte eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Ein effizienter Ansatz in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der grundlegenden Transistorstruktur gebildet ist. Der dielektrische Schichtstapel enthält typischerweise eine oder mehrere dielektrische Schichten, die nahe an dem Transistor angeordnet sind und die auch beim Steuern eines entsprechenden Ätzprozesses verwendet werden, um Kontaktöffnungen zum Gateanschluss und den Drain- und Sourceanschlüssen herzustellen. Daher kann eine wirksame Steuerung der mechanischen Verspannung in den Kanalgebieten, d. h. eine effektive Verspannungstechnologie erreicht werden, indem individuell die interne Verspannung dieser Schichten eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet werden, und indem eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer internen Zugverformung über einem n-Kanaltransistor positioniert wird, wodurch in den jeweiligen Kanalgebieten eine kompressive Verformung oder eine Zugverformung erzeugt wird.
Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid, das ein gut etabliertes dielektrisches Zwischenschichtmaterial verwendet wird. Des weiteren kann PECVD-Siliziumnitrid mit hoher innerer Verspannung von beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an kompressiver Verspannung und bis zu 1 GPa und deutlich höher an Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung effizient eingestellt werden kann, indem geeignete Abscheideparameter gewählt werden. Beispielsweise sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gasdurchflussraten und dergleichen entsprechende Parameter, die zum Erhalten der gewünschten inneren Verspannung verwendet werden können.
Während der Herstellung zweier Arten an verspannten Schichten zeigen konventionelle Techniken jedoch eine geringere Effizienz, wenn Bauteilabmessungen zunehmend verringert werden unter Anwendung der 45 nm-Technologie und in fortschrittlicheren Lösungen, auf Grund der begrenzten konformen Abscheidefähigkeiten des beteiligten Abscheideprozesses, was zu entsprechenden Prozessungleichmäßigkeiten während nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht und zum Bilden der Kontaktöffnungen führen kann, wie dies detaillierter mit Bezug zu den 1a bis 1c erläutert ist.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden Schichten über einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b. Der erste und der zweite Bauteilbereich 120a, 120b, die typischerweise entsprechende Transistorelemente repräsentieren, können über einem Substrat 101 ausgebildet sein, das eine Halbleiterschicht 102, etwa eine Schicht auf Siliziumbasis, aufweist, die von dem Substrat 101 durch eine geeignete vergrabene isolierende Schicht getrennt ist, wenn eine SOI (Silizium-auf-Isolator) Konfiguration betrachtet wird. In dem gezeigten Beispiel weisen der erste und der zweite Bauteilbereich 120a, 120b mehrere Transistorelemente mit einem lateralen Abstand gemäß den Entwurfsregeln der betrachteten Technologie auf. Die Transistoren in dem ersten und dem zweiten Bauteilbereich 120a, 120b besitzen eine Gateelektrode 121, die auf einer entsprechenden Gateisolationsschicht 123 gebildet ist, die die Gateelektrode 121 von einem entsprechenden Kanalgebiet 124 trennt, das lateral zwischen jeweiligen Drain/Sourcegebieten 125 angeordnet ist. Ferner ist eine Seitenwandabstandshalterstruktur 122 an Seitenwänden der Gateelektrode 121 ausgebildet. Typischerweise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten 125 und den Gateelektroden 121 vorgesehen, um die Leitfähigkeit dieser Gebiete zu erhöhen. Das Halbleiterbauelement 100 repräsentiert ein modernes Bauelement, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in 1a die horizontale Abmessung der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger beträgt. Folglich ist ein Abstand zwischen jeweiligen Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 dichtliegender Transistorelemente, ungefähr 100 nm oder weniger, wobei abhängig von der Bauteilkonfiguration in dicht gepackten Bauteilbereichen mehrere dichtliegende Schaltungselemente vorgesehen sind.
Es sollte beachtet werden, dass der erste und der zweite Bauteilbereich 120a, 120b durch eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt sind. Des weiteren ist in der 1a gezeigten Fertigungsphase eine Siliziumnitridschicht 130 mit beispielsweise einer hohen inneren Zugverspannung über dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet, woran sich eine Ätzindikatorschicht 131 aus Siliziumdioxid anschließt. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht 130 und den jeweiligen Transistorelementen in dem ersten und dem zweiten Bauteilbereich 120a, 120b vorgesehen sein kann. Die Ätzindikatorschicht 131 wird typischerweise mit einer Dicke vorgesehen, die ausreichend ist, um einen Ätzprozess in einer späteren Phase beim Strukturieren der Schicht 130 zu stoppen, oder um ein ausgeprägtes Endpunkterkennungssignal zu liefern. D. h., eine Siliziumnitridätzchemie, die mit Siliziumdioxid reagiert, führt zu einer speziellen Plasmaatmosphäre, die durch standardmäßige Detektionsverfahren erkannt werden kann. Für gewöhnlich wird eine Dicke der Ätzindikatorschicht 131 auf ungefähr 10 bis 20 nm festgelegt, wodurch eine ausreichende Ätzstoppfähigkeit über das Substrat hinweg erreicht wird, um damit in zuverlässiger Weise den entsprechenden Ätzprozess zu steuern. In einigen Vorgehensweisen dient die Ätzindikatorschicht 131 als eine Hartmaske während des Strukturierens der Siliziumnitridschicht 130.
Wie aus 1a hervorgeht, muss auf Grund des geringeren Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 mit einer moderat geringen Dicke abgeschieden werden, um die Spaltfülleigenschaften des Abscheideprozesses zu berücksichtigen, da, wenn der Abstand zwischen den Transistorelementen in der Größenordnung der zweifachen Schichtdicke der Siliziumnitridschicht 130 liegt, das begrenzte konforme Füllverhalten zu entsprechenden Defekten, etwa Hohlräumen, führen kann.
In dieser Fertigungsphase umfasst das Halbleiterbauelement 100 ferner eine Lackmaske 103, die den ersten Bauteilbereich 120a freilegt, während der zweite Bauteilbereiche 120b abgedeckt ist. In diesem Falle sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 in geeigneter Weise so gewählt ist, dass das Transistorverhalten in dem zweiten Bauteilbereich 120b verbessert wird.
Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, umfasst die folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 werden gebildet und strukturiert auf der Grundlage gut etablierter Prozesstechniken, wozu moderne Photolithographie-, Abscheide-, Oxidations- und Ätztechniken gehören. Danach werden die Drain- und Sourcegebiete 125 in Verbindung mit den Seitenwandabstandshalterstrukturen 121 auf Grund gut etablierter Abscheideprozesse, anisotroper Ätzprozesse und Implantationssequenzen hergestellt, um damit das gewünschte vertikale und laterale Dotierstoffprofil zu bilden. Anschließend werden entsprechende Silizidgebiete bei Bedarf auf Grundlage gut bekannter Techniken hergestellt. Als nächstes wird bei Bedarf eine entsprechende Siliziumdioxidätzstoppschicht gebildet, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des Abscheidens des Siliziumnitridmaterials beeinflussen entsprechende Prozessparameter, etwa die Zusammensetzung von Trägergasen und reaktiven Gasen, die Substrattemperatur, der Abscheidedruck und insbesondere der Ionenbeschuss während des Abscheidens deutlich die endgültig erreichte innere Verspannung des abgeschiedenen Materials in Bezug auf die darunter liegenden Materialien. Somit kann durch Auswählen geeigneter Parameterwerte ein hohes Maß an innerer Verspannung, etwa bis zu 2 Gigapascal (GPa) und mehr an kompressiver Verspannung oder bis zu 1 GPa oder deutlich höher an Zugverspannung erreicht werden, um damit das Leistungsverhalten des Transistors in dem ersten Bauteilbereich 120a zu verbessern. Auf Grund des weniger ausgeprägten konformen Verhaltens des Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke und bei größeren Aspektverhältnissen, wie sie stark größenreduzierten Bauelementen auf Grund des geringen Abstands zwischen benachbarten Transistorelementen bei moderat dimensionierten Gatehöhen in dicht gepackten Bauteilbereichen auftreten, wie dies gezeigt ist, wird die Dicke des Siliziumnitridmaterials so gewählt, dass Unregelmäßigkeiten, etwa Hohlräume, vermieden werden, wodurch jedoch ein zusätzlicher Zuwachs im Leistungsverhalten des Bauteilgebiets 120b „geopfert" wird. D. h., auf Grund der geringeren Schichtdicke, die auf den Abstand zwischen den Transistoren angepasst ist, wird die Menge des hoch verspannten Materials beschränkt und damit wird auch die schließlich erreichte Verspannung beschränkt, die durch die Siliziumnitridschicht 130 in dem Gebiet 120b hervorgerufen wird. Somit findet man bei dem Abscheideprozess für die Siliziumdioxidschicht 132 ein noch ausgeprägtere Oberflächentopographie vor, wobei jedoch sehr konforme Abscheideprozesse für Siliziumdioxidmaterial verfügbar sind, um damit ein hohlraumfreies Abscheiden zu erreichen.
Nach dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf Grundlage gut etablierter Photolithographieverfahren hergestellt. Als nächstes wird ein geeignet gestalteter Ätzprozess ausgeführt, um einen Bereich der Schichten 130 und 131 von dem Bauteilbereich 120 zu entfernen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht 131 zuerst entfernt, woran sich ein selektiver Ätzprozess zum Entfernen des Materials der Siliziumnitridschich 130 anschließt, wobei der entsprechende Ätzprozess bei Bedarf auf Grundlage einer Ätzstoppschicht gesteuert wird.
1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt ist eine zweite dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilbereich 120a, 120b gebildet, wobei ein Hohlraum 132 in dem zweiten Bauteilbereich 120b auf Grund der begrenzten Spaltfülleigenschaften des Abscheideprozesses zur Herstellung eines stark verspannten Siliziumnitridmaterials und auf Grund der ausgeprägten Oberflächentopographie, die zuvor während des Abscheidens der Schicht 130, 131 geschaffen wurde, vorhanden sein kann. Der Hohlraum 132 in dem zweiten Bauteilgebiet 120b kann zu einem reduzierten Verspannungsübertragungsmechanismus sowie zu einer beeinträchtigten Ätzgleichmäßigkeit während der nachfolgenden Bearbeitung führen. Ferner ist in der in 1b gezeigten Fertigungsphase eine entsprechende Lackmaske 104 vorgesehen, um die dielektrische Schicht 140 während eines entsprechenden Ätzprozesses 105 zum Entfernen des freigelegten Teils der Schicht 140 in dem zweiten Bauteilgebiet 120b zu schützen.
Im Hinblick auf die Herstellung der zweiten dielektrischen Schicht 140 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu der Schicht 130 erläutert sind. Somit werden während des Abscheidens der Schicht 140 entsprechende Prozessparameter in einer geeigneten Weise so eingestellt, dass eine gewünschte hohe innere Verspannung erreicht wird. In anspruchsvollen Anwendungen, d. h. in Halbleiteranwendungen mit Strukturgrößen von ungefähr 50 nm und weniger, bilden die Spaltfülleigenschaften des Abscheideprozesses für die Herstellung der Schicht 140 ebenfalls eine wichtige Rolle während des Ätzprozesses 105, da in Verbindung mit der während des Abscheidens der Schichten 130 und 131 geschaffenen Oberflächentopographie ein im Wesentlichen vollständiges Entfernen des freigelegten Bereichs der Schicht 140 von den Abscheideeigenschaften des nachfolgenden Abscheidens für eine vorgegebene Bauteilgeometrie abhängt. Auf Grund des Erzeugens des Hohlraumes 132 wird die Dicke der Schicht 140 in der Nähe des Hohlraumes erhöht, was zu einem nicht ausreichenden Entfernen des Materials der Schicht 140 während des Prozesses 105 führen kann. Somit bleibt der Hohlraum 132 unter Umständen nach dem Prozess 105 erhalten, wodurch ein Ausbeuteverlust während der weiteren Bearbeitung auf Grund von Kontaktfehlern hervorgerufen wird.
1c zeigt schematisch das Bauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein entsprechendes dielektrisches Zwischenschichtmaterial 150 beispielsweise aus Siliziumdioxid über der ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist. Das dielektrische Material 150 kann auf der Grundlage gut etablierter Techniken hergestellt werden, etwa subatmosphärische Abscheideprozesse auf Grundlage von TEOS und dergleichen, woran bei Bedarf entsprechende Einebnungsprozesse anschließen können. Danach werden Kontaktöffnungen 151 gebildet, die in einigen Fällen beispielsweise in dichten RAM-Gebieten eine Verbindung zur Bauteilebene in Bereichen herstellen, die zwischen entsprechenden dichtliegenden Transistoren angeordnet sind. Auf Grund des entsprechenden Hohlraumes 132 kann der entsprechende Prozess ebenfalls beeinflusst werden, woraus sich weniger zuverlässige Kontakte oder ein vollständiger Kontaktausfall ergibt.
Somit erfordert bei der weiteren Bauteilgrößenreduzierung die jeweilige Beschränkung de Abscheiderprozesse für dielektrische Materialien mit hoher innerer Verspannung eine deutliche Verringerung der Schichtdicke der verspannungsinduzierenden Schichten, um dem größeren Aspektverhältnis Rechnung zu tragen, das in anspruchsvollen Bauteilgeometrien angetroffen wird. Jedoch wird in diesem Falle auch die entsprechende Verformung, die durch die verspannten dielektrischen Materialien hervorgerufen wird, deutlich verringert, wodurch auch das Transistorleistungsverhalten beeinträchtigt wird.
Die vorliegende Offenbarung betrifft somit diverse Verfahren und Bauelemente, die einige oder alle der vorgenannten Probleme lösen oder zumindest reduzieren können.
Überblick über die Offenbarung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand das Problem einer geringeren Effizienz von verformungsinduzierenden Mechanismen in stark größenreduzierten Transistorelementen und/oder entsprechende Ungleichmäßigkeiten während des Strukturierens von Kontaktöffnungen durch Bereitstellen einer Technik, in der die Oberflächentopographie nach dem Abscheiden einer ersten verspannungsinduzierenden Schicht geglättet wird, indem eine Materialschicht mit einer geeigneten Dicke gebildet wird, so dass in Verbindung mit dem zuvor abgeschiedenen verspannungsinduzierenden Material Raumbereiche zwischen dicht gepackten Gateelektrodenstrukturen zuverlässig bis zu einem gewissen Höhenniveau gefüllt werden können, das wenige kritische Abscheidebedingungen für ein nachfolgendes stark verspanntes Material sicherstellt.
Somit kann das Erzeugen von Hohlräumen in dem nachfolgend abgeschiedenen verspannten Material und mögliche Materialreste, die mit den hervorgerufenen Unregelmäßigkeiten verknüpft sind, verringert werden, wodurch geringere Ausbeuteverluste erreicht werden. Das Material kann mittels einer geeigneten Abscheidetechnik aufgebracht werden, das für bessere Spaltfülleigenschaften im Vergleich zu plamsaunterstützten CVD-Techniken sorgt, die typischerweise für das Abscheiden der verspannungsinduzierenden Schichten eingesetzt werden. Somit kann die verspannungsinduzierende Schicht gemäß Erfordernissen aufgebracht werden, wie sie durch die Oberflächengeometrie und das Abscheideverhalten der verwendeten Abscheidetechnik vorgegeben sind, wodurch das Abscheiden einer größeren Menge an verspanntem Material möglich ist, da das weitere Material mit dem verbesserten Spaltfüllverhalten zuverlässig eine verbesserte, d. h. eine weniger ausgeprägte Oberflächentopographie für das Abscheiden der nachfolgenden verspannungsinduzierenden Schicht mit anderer innerer Verspannung verschafft. Auf diese Weise lässt sich die Anwendungsmöglichkeit von dualen Verspannungsschichtansätzen auf Bauteilgenerationen erweitern, die Transistorelemente mit einer Gatelänge von 50 nm und weniger aufweisen.
Eine anschauliche hierin offenbarte Ausführungsform umfasst das konforme Abscheiden einer ersten verspannten dielektrischen Schicht über mehreren Gateelektrodenstrukturen und mehreren zweiten Gateelektrodenstrukturen eines Halbleiterbauelements, wobei die ersten und zweiten Gateelektrodenstrukturen zumindest teilweise über einer Halbleiterschicht ausgebildet sind. Das Verfahren umfasst Bilden einer Ätzsteuerschicht auf der ersten verspannungsinduzierenden Schicht, um eine spezifizierte Füllhöhe der ersten verspannungsinduzierenden Schicht und der Ätzsteuerschicht in einem Raumbereich zwischen zwei benachbarten Gateelektrodenstrukturen zu erhalten, wobei die spezifizierte Füllhöhe der mehreren ersten und zweiten Gateelektrodenstrukturen entspricht. Ferner werden die Ätzsteuerschicht und die erste verspannungsinduzierende Schicht selektiv von den mehreren zweiten Gateelektrodenstrukturen entfernt. Anschließend wird eine zweite verspannungsinduzierende dielektrische Schicht über der Ätzsteuerschicht und der ersten verspannungsinduzierenden Schicht und den mehreren zweiten Gateelektrodenstrukturen abgeschieden. Schließlich umfasst das Verfahren das selektive Entfernen der zweiten verspannungsinduzierenden Schicht von der ersten verspannungsinduzierenden Schicht durch Ausführen eines Ätzprozesses unter Anwendung der Ätzsteuerschicht als einen Ätzstopp.
Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Abscheiden einer ersten verspannungsinduzierenden dielektrischen Schicht über mehreren Gateelektrodenstrukturen, wobei die mehreren Gateelektrodenstrukturen zumindest teilweise über einer Halbleiterschicht ausgebildet sind. Das Verfahren umfasst ferner das Abscheiden einer oder mehrerer Materialschichten, um Raumbereiche zwischen benachbarten Gateelektrodenstrukturen bis zu einem Höhenniveau zu füllen, das zumindest der Hälfte oder mehr einer Höhe der mehreren Gateelektrodenstrukturen entspricht. Die einen oder die mehreren Materialschichten und die erste verspannungsinduzierende Schicht werden selektiv von einer zweiten Teilmenge der mehreren Gateelektrodenstrukturen entfernt, während die eine oder die mehreren Materialschichten und die erste verspannungsinduzierende Schicht über einer Teilmenge der mehreren Gateelektrodenstrukturen beibehalten werden. Weiterhin wird ein zweite verspannungsinduzierende Schicht über der ersten und der zweiten Teilmenge der Gateelektrodenstrukturen gebildet. Schließlich umfasst das Verfahren das selektive Entfernen der zweiten verspannungsinduzierenden Schicht von der ersten Teilmenge durch Ausführen eines Abtragungsprozesses und Anwenden der einen oder mehreren Materialschichten zum Steuern des Abtragungsprozesses.
Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine erste Gateelektrodenstruktur eines ersten Transistors und eine zweite Gateelektrodenstruktur eines zweiten Transistors. Das Halbleiterbauelement enthält ferner eine erste dielektrische Schicht, die über dem ersten Transistor und dem zweiten Transistor ausgebildet ist, wobei die erste dielektrische Schicht eine erste Art an Verformung in dem ersten und dem zweiten Transistor hervorruft. Eine Ätzstoppschicht ist auf der ersten verspannungsinduzierenden Schicht gebildet, wobei die Ätzstoppschicht und die erste verspannungsinduzierende Schicht einen Raumbereich zwischen der ersten und dem zweiten Gateelektrodenstruktur bis zu einem spezifizierten Höhenniveau auffüllen, das in etwa die Hälfte oder mehr einer Höhe der ersten und der zweiten Gateelektrodenstruktur entspricht. Des weiteren umfasst das Halbleiterbauelement ein dielektrisches Zwischenschichtmaterial, das auf der Ätzstoppschicht gebildet ist.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definieren und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung unterschiedlich verspannter Kontaktätzstoppschichten zeigen, wobei das Halbleiterbauelement dicht gepackte Transistorelemente gemäß konventioneller Techniken aufweisen;
2a bis 2e schematisch Querschnittsansichten eines Halbleiterbauelement mit unterschiedlichen Bauteilgebieten zeigen, in denen Transistorelemente unterschiedlich verspannte dielektrische Material erhalten, wovon eines auf der Grundlage einer weniger ausgeprägten Oberflächentopographie auf Grund der vorhergehenden Abscheidung eines Ätzsteuermaterials mit erhöhter Dicke gemäß anschaulicher Ausführungsformen abgeschieden wird;
3a bis 3d schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, das unterschiedlich verspannte Materialien erhält, wobei das zweite verspannte Material auf der Grundlage einer wenig ausgeprägten Oberflächentopographie abgeschieden wird, wobei auch ein selektives Entfernen unerwünschter Bereiche von weniger verspannten Material mit einer geringeren Anzahl an Lithographieschritten gemäß weiterer anschaulicher Ausführungsformen erreicht wird.
Detaillierte Beschreibung
Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulich offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Verfahren und Halbleiterbauelemente auf der Grundlage von dualen Verspannungsschichttechniken, in denen nach dem Abscheiden und dem Strukturieren eines ersten verspannungsinduzierenden Materials das zweite unterschiedlich verspannte dielektrische Material auf Grundlage einer geringeren Oberflächentopographie abgeschieden wird, zumindest in dem Bauteilgebiet, in dem zuvor abgeschiedenen verspanntes Material vorhanden ist, wodurch die Wahrscheinlichkeit des Erzeugens von Hohlräumen und anderen Oberflächenunregelmäßigkeiten verringert wird, die in konventionellen Strategien zu einer geringeren Ausbeute und/oder zu einem beeinträchtigten Leistungsverhalten führen können, wenn eine Dicke des anfänglich abgeschiedenen verspannten dielektrischen Materials reduziert wird. Das Glätten der Oberflächentopographie, die durch das Abscheiden des ersten verspannungsinduzierenden Materials geschaffen wird, kann in einigen anschaulichen Ausführungsformen erreicht werden, indem in geeigneter Weise eine Dicke eines Ätzsteuermaterials ausgewählt wird, das typischerweise zum Steuern eines Ätzprozesses zum selektiven Entfernen des zweiten verspannungsinduzierenden Materials von dem anfänglich abgeschiedenen verspannungsinduzierenden Material verwendet wird. Somit kann das erste verspannungsinduzierende Material in einer sehr konformen Weise aufgebracht werden, wie dies mit den Abscheideeigenschaften des betrachteten Abscheideprozesses und der Bauteilgeometrie verträglich ist, wobei das Erzeugen von Hohlräumen vermieden wird. Danach wird das Ätzsteuermaterial mit einer Abscheidetechnik aufgebracht, die eine deutlich bessere Spaltenfülleigenschaft aufweist, etwa ein thermisch aktivierter CVC-Prozess und dergleichen, wodurch in zuverlässiger Weise Spalten, die während des vorhergehenden im Wesentlichen konformen Abscheideprozesses gebildet wurden, zuverlässig gefüllt werden, wobei der Spalt bis zu einem Höhenniveau aufgefüllt wird, das ungefähr der Hälfte oder deutlich mehr des Höhenniveaus der jeweiligen Gateelektrodenstrukturen entspricht. Somit können die Raumbereiche benachbarter Gateelektrodenstrukturen zuverlässig mit Material bis zu dem gewünschten Höhenniveau aufgefüllt werden, ohne dass im Wesentlichen Hohlräume in diesen Bereichen erzeugt werden, so dass der nachfolgende Abscheideprozess eine ausreichend glatte Oberflächengeometrie antrifft, wodurch ein zuverlässiges und hohlraumfreies Abscheiden des zweiten verspannungsinduzierenden Materials ohne Erzeugung deutlicher Dickenschwankungen möglich ist.
In anderen anschaulichen hierin offenbarten Aspekten wird die Einebnung der Oberflächentopographie, die durch das erste verspannungsinduzierende Material erzeugt wird, auf der Grundlage sehr nicht-konformer Abscheidetechniken, etwa Aufschleudern, erreicht, wobei das entsprechende Material auch effizient für das selektive Entfernen unerwünschter Bereiche der zweiten verspannungsinduzierenden Schicht verwendet werden kann, was beispielsweise bewerkstelligt werden kann, indem ein weiteres Füllmaterial auf der Grundlage einer Aufschleudertechnik bereitgestellt wird, wovon ein Teil nachfolgend gemeinsam mit den unerwünschten Bereichen des zweiten verspannungsinduzierenden Materials entfernt wird. In diesem Falle kann zusätzlich zu einer besseren Oberflächentopographie während des Abscheidens des zweiten verspannungsinduzierenden Materials die Anzahl der Lithographieschritte, die zur Bereitstellung der unterschiedlich verspannten dielektrischen Materialien erforderlich sind, verringert werden.
Folglich kann auf der Grundlage der hierin offenbarten Prinzipien die Menge an verspanntem Material im Vergleich zu konventionellen dualen Verspannungstechniken vergrößert werden, ohne dass im Wesentlichen Ausbeuteverluste ansteigen auf Grund der verbesserten Oberflächentopographie während des Abscheidens der zweiten verspannungsinduzierenden Schicht. Somit kann der hierin offenbarte Gegenstand vorteilhaft auf stark größenreduzierte Halbleiterbauelemente mit Transistorelementen mit einer Gatelänge von 30 nm oder weniger angewendet werden.
Mit Bezug zu den 2a bis 2f und 3a bis 3d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 202 ausgebildet ist. In der Halbleiterschicht 202 sind ein erstes Bauteilgebiet 220a und ein zweites Bauteilgebiet 220b vorgesehen, in denen mehrere Transistorelemente hergestellt sind, wobei der Einfachheit halber die mehreren Transistorelemente ebenfalls durch die Bezugszeichnen 220a, 220b bei Bedarf bezeichnet sind. Jeder der Transistoren in dem ersten und dem zweiten Bauteilgebiet 220a, 220b umfasst eine Gateelektrodenstruktur 221 mit einer Gateisolationsschicht 226 und einer Seitenwandabstandshalterstruktur 222, die in einigen anschaulichen Ausführungsformen auch teilweise oder vollständig in dieser Fertigungsphase entfernt sein kann, wobei dies von der Gesamtprozessstrategie abhängt. Des weiteren umfasst jeder der Transistoren in dem ersten und dem zweiten Bauteilgebiet 220a, 220b ein Kanalgebiet und entsprechende Drain- und Sourcegebiete 225. Im Hinblick auf die Komponenten des Halbleiterbauelements 200, die bislang beschrieben sind, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind.
Ferner ist in der gezeigten Fertigungsphase eine erste dielektrische verspannungsinduzierende Schicht 230 über dem ersten und dem zweiten Bauteilgebiet 220a, 220b mit einer Dicke 220t vorgesehen, die geeignet ausgebildet ist im Hinblick auf die Gesamtbauteilgeometrie des Halbleiterbauelements 200. D. h., in einigen anschaulichen Ausführungsformen wird die verspannungsinduzierende Schicht 230 in einem sehr konformen Zustand vorgesehen, so dass die Dicke 230t ungefähr den gleichen Wert auf horizontalen und vertikalen Bereich das Halbleiterbauelements 200 besitzt. Beispielsweise liegt die Dicke 230t im Bereich von ungefähr 20 bis 80 nm abhängig von der Konfiguration des Bauelements 200. In der gezeigten Ausführungsform repräsentieren das erste und das zweite Bauteilgebiet 220a, 220b dicht gepackte Bauteilbereiche, in denen die Gateelektrodenstrukturen 221 eine Gatelänge von ungefähr 50 nm und deutlich weniger, etwa 30 nm und weniger aufweisen, so dass ein entsprechender Abstand zwischen benachbarten Gateelektrodenstrukturen 221, der als 221d bezeichnet ist, im Bereich von 100 nm und weniger liegt, wodurch sehr einschränkende Auflagen für das Abscheideverhalten des entsprechenden Abscheideprozesses zur Bildung der verspannungsinduzierenden Schicht 230 bestehen, wie dies zuvor erläutert ist. In einigen anschaulichen Ausführungsformen wird die Dicke 230t so ausgewählt, dass ein Spalt 235 durch die Schicht 230 in dem Raumbereich 231d derart definiert ist, dass die Dicke 230t höchstens die Hälfte des Abstands 221d beträgt, um damit ein Verbinden der entsprechenden Schichtbereiche zu vermeiden, was ansonsten mit einer hohen Wahrscheinlichkeit zur Erzeugung von Hohlräumen zwischen benachbarten Gatelektrodenstrukturen 221 beitragen würde. Somit wird in einigen anschaulichen Aspekten der Spalt 235 so gebildet, dass ein im Wesentlichen horizontal orientierter Unterseitenbereich 235b durch die Schicht 230 gebildet ist, so dass bessere Abscheidebedingungen für den nachfolgenden Abscheideprozess einer Ätzsteuerschicht 231 geschaffen werden, die aus Siliziumdioxid und dergleichen aufgebaut sein kann.
Die Ätzsteuerschicht 231 wird im Gegensatz zu konventionellen Strategien mit einer größeren Dicke im Bereich von ungefähr 20 nm oder mehr vorgesehen, um zuverlässig den Spalt 235 bis zu einem spezifizierten Höheniveau 235h zu füllen, das mindestens der Hälfte einer Höhe 221h der Gateelektrodenstrukturen 221 entspricht, wobei in anschaulichen Ausführungsformen das Höhenniveau 235h vergleichbar ist mit der Höhe 221h, während in anderen Fällen das Höhenniveau 235h über die Höhe 221h hinausragt, wie dies nachfolgend detaillierter beschrieben ist. Folglich kann durch Vorsehen der Ätzsteuerschicht 231 mit einer geeigneten Dicke oder durch Anwenden einer nicht konformen Abscheidetechnik der Spalt 235 bis zu dem Höhenniveau 235h gefüllt werden, wodurch die resultierende Oberflächentopographie für den nachfolgenden Abscheideprozess geglättet wird.
Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2a gezeigt ist, kann im Wesentlichen die gleichen Prozessschritte aufweisen, wie sie zuvor mit Bezug zu dem Bauelement 100 zur Herstellung der entsprechenden Transistorelemente in den Bauteilgebieten 220a, 220b beschrieben sind. Danach wird eine optionale Ätzstoppschicht (nicht gezeigt) abgeschieden, beispielsweise in Form einer Siliziumdioxidschicht, und dergleichen, woran sich das Abscheiden der verspannungsinduzierenden Schicht 230 auf der Grundlage geeignet ausgewählter Abscheideparameter anschließt, um die Dicke 230t und das gewünschte konforme Abscheideverhalten zu erreichen, während andererseits eine gewünschte Menge an stark verspanntem Material in der Nähe der Transistorelemente in den Gebieten 220a, 220b gesorgt wird. Es sollte beachtet werden, dass auf Grund der Tatsache, dass eine Topographie einebnende Wirkung durch die größere Dicke der Ätzsteuerschicht 231 erreicht wird, typischerweise ein größerer Wert für die Schichtdicke 230t gewählt werden kann, im Vergleich zu konventionellen Strategien für die gleiche Technologie, ohne dass die Wahrscheinlichkeit des Erzeugens von Defekten vergrößert wird, wie dies beispielsweise mit Bezug zu dem Bauelement 100 beschrieben ist.
Danach wird die Ätzsteuerschicht 231 beispielsweise durch thermisch aktivierte CVD-Techniken, etwa subatmosphärische CVD (SACVD) abgeschieden, die ein sehr konformes Abscheideverhalten bei Bedarf ermöglichen, während gleichzeitig für bessere Spaltfülleigenschaften im Vergleich zu beispielsweise plasmaunterstützten CVD-Techniken zur Herstellung der stark verspannten Schicht 230 gesorgt wird. In anderen anschaulichen Ausführungsformen wird eine andere Abscheidetechnik, etwa plasmaunterstütztes CVD für das Abscheiden von siliziumdioxidbasierten Materialien eingesetzt, wobei jedoch eine Dicke so eingestellt ist, dass in Verbindung mit der Dicke 230t das Höhenniveau 235h erhalten wird. In der in 2a gezeigten Ausführungsform ist beispielsweise das Abscheideverhalten der entsprechenden Prozesstechnik im Wesentlichen ein konformes Abscheideverhalten für die Schicht 231, wodurch eine Dicke erforderlich ist, die zumindest die Hälfte des Abstands 235d beträgt, um damit in zuverlässiger Weise den Spalt 235 ohne Zurücklassen von Spalten und dergleichen zu füllen. Ferner können in dem jeweiligen Abscheideprozess die Überhänge und damit Hohlräume während der Herstellung der Schicht 231 im Wesentlichen vermieden werden.
2b zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die Ätzsteuerschicht 231 auf Grundlage eines Abscheideprozesses aufgebracht wird, der für ein nicht-konformes Abscheideverhalten sorgt. Beispielsweise wird, wie zuvor erläutert ist, ein thermisch aktivierter CVD-Prozess auf Grundlage von beispielsweise TEOS (Tetraethylorthosilikat) bei moderat hohem Prozessdruck von ungefähr 200 bis 700 Torr eingesetzt, wodurch ein im Wesentlichen fließartiges Abscheideverhalten erreicht wird. In anderen Ausführungsformen wird die Ätezsteuerschicht 231 durch Aufschleuderverfahren auf Grundlage eines geeigneten Materials, etwa Polymermaterialien vorgesehen, das in einem Zustand geringer Viskosität aufgebracht und nachfolgend behandelt wird, beispielsweise durch Wärme, Strahlung, und dergleichen, um damit das Material auszuhärten, so dass dieses die gewünschten Eigenschaften im Hinblick auf das mechanische und chemische Verhalten zeigt. Wie gezeigt wird auch in diesem Falle der Spalt 235 zuverlässig bis zu der gewünschten Höhe 235h aufgefüllt, die über dem Höhenniveau der Gateelektrodenstrukturen 221 abhängig von den Abscheideeigenschaften, d. h. der Viskosität und dem gewünschten Betrag der Schichtdicke, der Oberhalb der Gateelektrodenstruktur 221 vorzusehen ist, angeordnet ist. Somit kann auf Grund der verbesserten Spaltfülleigenschaft des dargestellten Abscheideprozesses die Dicke 230t der verspannungsinduzierenden Schicht 230 so eingestellt werden, dass die Breite 235d des Spalts 235 verringert wird, solange ein im Wesentlichen konformes Abscheideverhalten der Schicht 230 in dem Raumbereich 221 erreich wird. Somit kann auch in diesem Falle eine deutliche Geltung der zuvor geschaffenen Oberflächentopographie erreicht werden, wodurch die Anforderungen im Hinblick auf das Spaltenfüllvermögen eines nachfolgenden Abscheideprozesses deutlich verringert werden.
2c schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein Teil der Schichten 230, 231 über dem Bauteilgebiet 220b entfernt ist. Ferner ist eine zweite verspannungsinduzierende Schicht 240 über dem Bauteilgebiet 220b und über den verbleibenden Bereichen der Schichten 230, 231 in dem Bauteilgebiet 220a gebildet. In der gezeigten Fertigungsphase ist ferner eine Ätzmaske, etwa eine Lackmaske 204 vorgesehen, um das Bauteilgebiet 220b abzudecken, während das Bauteilgebiet 220a frei liegt. Das in 2c gezeigte Bauelement 200 kann auf der Grundlage von im Wesentlichen den gleichen Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind, wobei jedoch die Dicke der Schicht 240 auf der Grundlage der Abscheidefähigkeiten des betrachteten Abscheideprozesses und im Hinblick auf die Bauteilgeometrie, wie sie in dem Gebiet 220b vorgesehen ist, ausgewählt wird, da die Oberflächentopographie des Gebiets 220a auf Grund des Vorsehens der Ätzsteuerschicht 231 mit der erhöhten Dicke weniger ausgeprägt ist. Somit kann im Gegensatz zu konventionellen Strategien die Dicke der Schicht 240 und auch die Schicht 230 auf der Grundlage der anfänglichen Bauteilgeometrie und der Abscheideeigenschaften anstatt im Hinblick auf eine ausgeprägte Oberflächentopographie ausgewählt werden, die sich in konventionellen Techniken nach dem Abscheiden der ersten verspannungsinduzierenden Schicht und gefolgt von dem Abscheiden einer moderat dünnen Steuerschicht gibt, wie dies zuvor erläutert ist. Folglich kann ein verbessertes Leistungsverhalten für die Transistorelemente in den Gebieten 220a, 220b erreich werden, ohne dass zusätzlich zu Abscheidunregelmäßigkeiten beigetragen wird, die konventioneller Weise zu erhöhten Ausbeuteverlusten führen.
Danach wird ein Ätzprozess auf der Grundlage gut etablierter Rezepte ausgeführt, wobei die größere Dicke der Ätzsteuerschicht 231 für verbesserte Ätzstoppeigenschaften und/oder Ätzindikatoreigenschaften sorgt, wie dies zuvor erläutert ist. Folglich wird der freigelegte Bereich der Schicht 240 über dem Bauteilgebiet 220a zuverlässig entfernt, ohne dass im Wesentlichen ein unerwünschtes Material Entfernen der Schicht 230 auf Grund der größeren Dicke der Ätzsteuerschicht 231 erfolgt. Anschließend wird die Ätzmaske 204 entfernt und die weitere Bearbeitung wird durch das Abscheiden eines geeigneten dielektrischen Zwischenschichtmaterials, etwa in Form von Siliziumdioxid und dergleichen fortgesetzt.
2d zeigt schematisch das Halbleiterbauelement 200 nach der zuvor beschriebenen Prozesssequenz. D. h., das Bauelement 200 umfasst ein dielektrisches Zwischenschichtmaterial 250, beispielsweise in Form von Siliziumdioxid oder einer anderen geeigneten Materialzusammensetzung. Die Schicht 250 kann auf der Grundlage von plasmaunterstützter CVD, thermisch aktivierter CVD und dergleichen hergestellt werden. Anschließend wird die weitere Bearbeitung fortgesetzt, indem beispielsweise die Oberflächentopographie eingeebnet und entsprechende Kontaktöffnungen gebildet werden, wie dies auch mit Bezug zu dem Bauelement 100 beschrieben ist.
2e zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, kann nach dem Entfernen der Schichten 230, 231 von dem Bauteilgebiet 222b abgeschieden sein, wie dies zuvor beschrieben ist. Im Anschluss daran wird ein weiteres Füllmaterial 241 abgeschieden, beispielsweise auf der Grundlage entsprechender Abscheidetechniken, wie sie zuvor mit Bezug zu der Ätzsteuerschicht 231 beschrieben sind. Somit kann die Oberflächentopographie in dem Gebiet 220b ebenfalls durch das Vorsehen des Materials 241 geglättet werden, was zu einem gleichmäßigeren Prozessverhalten während des nachfolgenden Bearbeitens des Bauelements 200 führen kann, beispielsweise in Bezug auf das Abscheiden eines dielektrischen Zwischenschichtmaterials oder im Hinblick auf das Strukturieren des dielektrischen Zwischenschichtmaterials zur Herstellung von Kontaktöffnungen. Somit wird nach dem Abscheiden des zusätzlichen Füllmaterials 241, das in einer anschaulichen Ausführungsform auf der Grundlage von im Wesentlichen den gleichen Prozessparametern bewerkstelligt werden kann, wie sie für das Abscheiden der Schicht 231 angewendet werden, die Ätzmaske 204 gebildet und nachfolgend wird ein geeignet gestalteter Ätzprozess 205 ausgeführt, um zuerst den freigelegten Bereich des Füllmaterials 241 und nachfolgend den Bereich 240 zu entfernen, wobei die Schicht 231 als ein effizienter Ätzstopp verwendet wird. Nach dem Ätzprozess 205 wird folglich eine ähnliche Bauteilkonfiguration in den Bauteilgebieten 220a, 220b erreicht, mit Ausnahme von Unterschieden, die durch einen Ätzschaden während des Prozesses 205 in der Schicht 231 hervorgerufen werden und von Unterschieden, die durch die unterschiedlichen inneren Verspannungspegel der Schichten 230, 240 hervorgerufen werden. Somit kann die weitere Bearbeitung auf der Grundlage von sehr „symmetrischen" Bedingungen erfolgen. Auf Grund der weniger ausgeprägten Oberflächentopographie in dem Gebiet 220b wird eine größere Flexibilität für die Auswahl von Prozessparametern für das Abscheiden einer nachfolgenden Materialschicht erreicht, da nun beide Bauteilgebiete 220a, 220b im Wesentlichen die gleiche Oberflächentopographie besitzen.
Durch Vorsehen der Ätzsteuerschicht 231 mit der größeren Dicke wird somit eine erhöhte Effizienz der entsprechenden verformungsinduzierenden Mechanismen, die durch die Schichten 230, 240 bereitgestellt werden, erreicht, da eine größere Menge an verspannten Material nahe an den jeweiligen Kanalgebieten 224 angeordnet werden kann, ohne dass zu größeren Fehlerereignissen beigetragen wird, etwa das Erzeugen von Hohlräumen in dem zweiten verspannten dielektrischen Material, wie dies zuvor erläutert ist.
Mit Bezug zu den 3a bis 3d werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen ein Füllmaterial vor dem Abscheiden einer zweiten verspannungsinduzierenden Schicht vorgesehen wird, um damit die Abscheideeigenschaften zu verbessern und auch die Möglichkeit zu schaffen, die Anzahl der erforderlichen Lithographieschritte zu verringern.
3a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 300, das Bauteilgebiete 320a, 320b aufweist, die über einer Halbleiterschicht 202 gebildet sind, die wiederum über einem Substrat 301 angeordnet ist. Die Bauteilgebiete 320a, 320b enthalten mehrere Schaltungselemente, etwa Transistoren, mit Gateelektrodenstrukturen 321, die die gleiche Struktur aufweisen können, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 beschrieben ist. Somit werden die entsprechenden Komponenten mit den gleichen Bezugszeichen gelegt, mit Ausnahme einer ersten „3" anstelle einer „2" oder einer „1" und eine detaillierte Beschreibung dieser Komponenten wird weggelassen.
Das Bauelement 300 umfasst ferner eine erste verspannungsinduzierende Schicht 330 in dem ersten Bauteilgebiet 320a, wobei die verspannungsinduzierende Schicht 330 den gleichen Aufbau aufweisen kann, wie dies zuvor mit Bezug zu der Schicht 230 beschrieben ist. Des weiteren ist ein Füllmaterial 331 vorgesehen, so dass ein Spalter 335, der durch die Schicht 330 zwischen benachbarten Gateelektrodenstrukturen 321 gebildet ist, bis zu einer Höhe gefüllt ist, die sich über die Höhe der Gateelektrodenstrukturen 321 hinaus erstreckt, wie dies durch 335h angegeben ist. In einigen anschaulichen Ausführungsformen ist zusätzlich eine Ätzstoppschicht 332 in sehr konformer Weise mit einer Dicke vorgesehen, die eine ausreichende Unversehrtheit der Schicht 330 während eines Ätzprozesses ermöglicht, wenn das Füllmaterial 331 bei Bedarf entfernt werden soll. Des weiteren umfasst das Bauelement 300 eine zweite verspannungsinduzierende Schicht 340 in dem Bauteilgebiete 320b und auch in dem Gebiet 320a, d. h. auf dem Füllmaterial 331. Das Bauelement 300, wie es in 3a gezeigt ist, kann auf der Grundlage von im Wesentlichen den gleichen Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben sind, mit Ausnahme der Herstellung der Schichten 332 und 331. Zu diesem Zweck wird nach dem Abscheiden der Schicht 330 die Schicht 332 gebildet, falls diese vorgesehen ist, beispielsweise auf der Grundlage einer geeigneten konformen Abscheidetechnik. In anderen Fällen wird eine mehr oder weniger nicht-konforme Abscheidetechnik eingesetzt, solange das Erzeugen von Hohlräumen in dem Spalt 335 im Wesentlichen vermieden wird. Danach wird das Füllmaterial 331 gebildet, beispielsweise durch Aufschleuderverfahren oder eine andere geeignete nicht-konforme Abscheidetechnik, wobei ein gewisses Maß an Überschusshöhe vorgesehen wird, wie dies gezeigt ist, um in zuverlässiger Weise die Gateelektrodenstrukturen 321 zu umschließen. Beispielsweise werden geeignete Polymermaterialien verwendet und mit einer ausreichenden Überschusshöhe aufgebracht, wobei in einigen Fällen ein Einebnungsschritt angewendet werden kann, wenn dies als geeignet erachtet wird. Anschließend wir der entsprechende Ätzprozess so durchgeführt, dass die Schicht 33, 332, falls diese vorgesehen ist, und die Schicht 331 von dem Bauteilgebiet 320 entfernt werden. Als nächstes wird die verspannungsinduzierende Schicht 340 auf Grundlage von Prozessparametern abgeschieden, die auf Basis der gleichen Kriterien ausgewählt werden, wie dies zuvor erläutert ist. In dieser Hinsicht sei erwähnt, dass das Material 331 so gewählt ist, dass den Prozessbedingungen während des Abscheidens der Schicht 340 wiedersteht. Somit wird das Material 341 auf dem Material 331 abgeschieden, wodurch eine wenig ausgeprägte Oberflächentopographie geschaffen wird.
3b zeigt schematisch das Bauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein weiteres Füllmaterial 333 beispielsweise in Form eines geeigneten Polymermaterials vorgesehen ist, das durch Aufschleudern und dergleichen aufgebracht wird. In der gezeigten Ausführungsform wird das Füllmaterial 333 mit einem gewissen Betrag an Überschusshöhe im Hinblick auf das Bauteilgebiet 320a vorgesehen, während in anderen Ausführungsformen eine ähnliche Höhe im Vergleich zur Schicht 340 in dem Gebiet 320 vorgesehen wird. Nach dem Aufbringen des Füllmaterials 333 wird ein räumlich nicht selektiver Abtragungsprozess 334 ausgeführt, beispielsweise in Form von CMP, Ätzen und dergleichen. Beispielsweise umfasst der Prozess 334 einen CMP-Prozess, in welchem überschüssiges Material entfernt wird bis die Schicht 340 freigelegt ist. In einigen Fällen wird ein sehr nicht-selektiver CMP-Prozess ausgeführt, wodurch das freigelegte Material 340 zusammen mit dem Material 333 abgetragen wird, wobei das Entfernen der Schicht 340 und damit das Freilegen des Materials 331 als ein Endpunkterkennungssignal für den CMP-Prozess 334 verwendet wird. Auf Grund der Überschusshöhe, die durch das Füllmaterial 331 gegeben ist, kann die mechanische Integrität der Schichten 340 und 330 beibehalten werden. Somit kann ein unerwünschtes Freilegen dieser Materialschichten im Wesentlichen vermieden werden.
3c zeigt schematisch das Halbleiterbauelement 300 nach dem Ende des Abtragungsprozesses 334. Somit wird eine im Wesentlichen ebene Oberflächentopographie erhalten, wobei in einigen anschaulichen Ausführungsformen die Materialien 333, 331 ähnlich oder das gleiche Material sind, wodurch eine verbesserte Prozessgleichmäßigkeit während der weiteren Bearbeitung des Bauelements 300 erreicht wird. In einigen anschaulichen Ausführungsformen wird die weitere Bearbeitung fortgesetzt, indem ein geeignetes dielektrisches Zwischenschichtmaterial direkt auf den Materialien 331, 333 aufgebracht wird, während in anderen Fällen die Materialien 331, 333 durch einen selektiven Ätzprozess entfernt werden, wobei die Schichten 330 und 340 als Ätzstoppmaterialien dienen.
3d zeigt schematisch das Bauelement 300 gemäß weiterer anschaulicher Ausführungsformen, in denen zusätzliche Ätzstoppschichten 332 und 342 auf den jeweiligen verspannungsinduzierenden Schichten 330 bzw. 340 vorgesehen sind. Ferner sind die Füllmaterialien 331 und 333 vorgesehen, wie die zuvor erläutert ist.
Das Bauelement 300 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind, wobei zusätzlich nach dem Abscheiden der verspannungsinduzierenden Schicht 330 die Äztstoppschicht 332 auf Grundlage einer geeigneten Technik hergestellt wird, wobei eine Dicke moderat gering ausgewählt wird, solange die Integrität der Schicht 330 in einem späteren Ätzprozess beibehalten wird. In ähnlicher Weise wird nach dem Abscheiden der Schicht 340 die Ätzstoppschicht 342 abgeschieden, die beispielsweise aus dem gleichen Material wie die Schicht 332 aufgebaut ist. Danach wird das Füllmaterial 333 vorgesehen und es wird ein räumlich nicht-selektiver Abtragungsprozess ausgeführt, wie dies zuvor beschrieben ist, beispielsweise in Form von CMP und/oder Ätzverfahren.
Ferner kann in 3d eine Isolationsstruktur 307 vorgesehen sein, die die Bauteilgebiete 320a, 320b trennt. Somit können die Materialschichten 340 und 342 auch auf vertikalen Seitenwandbereichen des Materials 331 ausgebildet sein, möglicherweise mit einer geringeren Dicke, was von den gesamten Abscheideeigenschaften abhängt. In einer anschaulichen Ausführungsform wird ein CMP-Prozess so ausgeführt, dass zunächst die Schicht 342 freigelegt und dann entfernt wird und nachfolgend beispielsweise Bereiche der Schicht 340 abgetragen werden. In anderen Fällen wird nach dem Freilegen der Schicht 340 ein Ätzprozess ausgeführt, der selektiv in Bezug auf die Schicht 342 ist, während Material der Schicht 340 und der Schichten 331, 333 entfernt wird. Somit wird die Schicht 340 auch über der Isolationsgrabenstruktur 307 entfernt, wodurch auch der vertikale Teil der Ätzstoppschicht 342 abgetragen wird. Schließlich können die Ätzstoppschichten 342, 332 zuverlässig den Ätzprozess ohne unerwünschtes Materialentfernen der Schichten 330, 340 anhalten.
Danach wird die weitere Bearbeitung fortgesetzt, indem ein dielektrisches Zwischenschichtmaterial abgeschieden wird, wie dies zuvor erläutert ist. Wie im Falle der Bezug zu den 3a bis 3d beschriebenen Ausführungsformen wird eine ausreichende Gateoberflächentopographie vor dem Abscheiden der zweiten verspannungsinduzierenden Schicht erreicht, während ebenfalls ein Lithographieschritt zum Strukturieren der zweiten verspannungsinduzierenden Schicht vermieden wird.
Es gilt also: Der hierin offenbarte Gegenstand stellt Techniken und Halbleiterbauelemente bereit, in denen die Oberflächentopographie während einer dualen Verspannungsschichttechnik für moderne Halbleiterbauelemente geglättet wird, indem ein geeignetes Material mit größerer Dicke nach dem Abscheiden der ersten verspannungsinduzierenden Schicht auf Grundlage einer Abscheidetechnik mit verbessertem Spaltfüllverhalten vorgesehen wird. Folglich kann das Abscheiden eines nachfolgenden verspannungsinduzierenden Materials auf Grundlage einer deutlich weniger ausgeprägten Oberflächentopographie aufgeführt werden, wodurch die Wahrscheinlichkeit des Erzeugens von Hohlräumen oder anderen Unregelmäßigkeiten verringert wird. Somit werden die verspannungsinduzierenden Schichten mit einer größeren Dicke bereitgestellt, wodurch das Transistorverhalten verbessert wird, während keine zusätzlichen durch Abscheidung hervorgerufenen Unregelmäßigkeiten geschaffen werden. Des weiteren kann das Material zum Glätten der Oberflächentopographie effizient zum Steuern des selektiven Entfernens von unerwünschten Bereichen der zweiten verspannungsinduzierenden Schicht verwendet werden. Beispielsweise kann ein Ätzsteuermaterial auf Siliziumdioxidbasis mit einer größeren Dicke vorgesehen werden, beispielsweise mit einer Dicke von 20 nm und mehr für anspruchsvolle Bauelemente mit Transistoren mit einer Gatelänge von ungefähr 30 nm oder weniger, wodurch die glättende Wirkung in Verbindung mit verbesserten Ätzstoppeigenschaften erhalten wird.
Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens des hierin offenbarten Gegenstands zu vermitteln.
Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

Verfahren mit: konformes Abscheiden einer ersten verspannungsinduzierenden dielektrischen Schicht über mehreren ersten Gateelektrodenstrukturen und mehreren zweiten Gateelektrodenstrukturen eines Halbleiterbauelements, wobei die ersten und zweiten Gateelektrodenstrukturen zumindest teilweise über einer Halbleiterschicht ausgebildet sind; Bilden einer Ätzsteuerschicht auf der ersten verspannungsinduzierenden Schicht derart, dass eine spezifizierte Füllhöhe der ersten verspannungsinduzierenden Schicht und der Ätzsteuerschicht in einem Raumbereich zwischen zwei benachbarten Gateelektrodenstrukturen erreicht wird, wobei die spezifizierte Füllhöhe mindestens der Hälfte einer Höhe der mehreren ersten und zweiten Gateelektrodenstrukturen entspricht; selektives Entfernen der Ätzsteuerschicht und der ersten verspannungsinduzierenden von den mehreren zweiten Gateelektrodenstrukturen; Abscheiden einer zweiten verspannungsinduzierenden dielektrischen Schicht über der Ätzsteuerschicht und der ersten verspannungsinduzierenden Schicht und den mehreren zweiten Gateelektrodenstrukturen; und selektives Entfernen der zweiten verspannungsinduzierenden Schicht von der ersten verspannungsinduzierenden Schicht durch Ausführen eines Ätzprozesses und Verwenden der Ätzsteuerschicht als einen Ätzstopp.
Verfahren nach Anspruch 1, wobei konformes Abscheiden der ersten verspannungsinduzierenden Schicht umfasst: Auswählen einer Schichtdicke derart, dass ein Spalt in dem Raumbereich gebildet wird, der einen sich im Wesentlichen horizontal erstreckenden Unterseitenbereich aufweist.
Verfahren nach Anspruch 2, wobei Bilden der Ätzsteuerschicht umfasst: Auswählen einer Schichtdicke der Ätzsteuerschicht, die ungefähr mindestens der Hälfte einer lateralen Größe des Spalts an dem Unterseitenbereich entspricht, und konformes Abscheiden der Ätzsteuerschicht.
Verfahren nach Anspruch 1, wobei die Ätzsteuerschicht durch eine nicht-konforme Abscheidetechnik abgeschieden wird.
Verfahren nach Anspruch 1, wobei eine Gatelänge der mehreren ersten und zweiten Gateelektrodenstrukturen ungefähr 50 nm oder weniger beträgt.
Verfahren mit: Abscheiden einer ersten verspannungsinduzierenden dielektrischen Schicht über mehreren Gateelektrodenstrukturen, wobei die mehreren Gateelektrodenstrukturen zumindest teilweise über einer Halbleiterschicht ausgebildet sind; Abscheiden einer oder mehrerer Materialschichten, um Raumbereiche zwischen benachbarten Gateelektrodenstrukturen bis zu einem Höhenniveau aufzufüllen, das ungefähr der Hälfte oder mehr einer Höhe der mehreren Gateelektrodenstrukturen entspricht; und selektives Entfernen der einen oder mehreren Materialschichten und der ersten verspannungsinduzierenden Schicht von einer zweiten Teilmenge der mehreren Gateelektrodenstrukturen, während die eine oder die mehreren Materialschichten und die erste verspannungsinduzierende Schicht über einer ersten Teilmenge der mehreren Gateelektrodenstrukturen beibehalten werden; Bilden einer zweiten verspannungsinduzierenden Schicht über der ersten und der zweiten Teilmenge der Gateelektrodenstrukturen; und selektives Entfernen der zweiten verspannungsinduzierenden Schicht von der ersten Teilmenge durch Ausführen eines Abtragungsprozesses und Anwenden der einen oder mehreren Materialschichten zum Steuern des Abtragungsprozesses.
Verfahren nach Anspruch 6, wobei die erste verspannungsinduzierende Schicht konform abgeschieden wird.
Verfahren nach Anspruch 6, wobei Abscheiden der einen oder mehreren Materialschichten umfasst: Abscheiden einer Siliziumdioxidschicht, um den Raumbereich zu füllen.
Verfahren nach Anspruch 6, wobei Abscheiden der einen und mehreren Materialschichten umfasst: Abscheiden mindestens einer Schicht durch Aufschleudern.
Verfahren nach Anspruch 6, wobei die eine und die mehreren Materialschichten so gebildet sind, dass der Raumbereich bis zu einem Höhenniveau aufgefüllt wird, der im Wesentlichen einem Höhenniveau der mehreren Gateelektroden entspricht.
Verfahren nach Anspruch 10, wobei das Höhenniveau höher als das Höhenniveau der mehreren Gateelektroden ist.
Verfahren nach Anspruch 11, das ferner umfasst: nicht-konformes Abscheiden eines Füllmaterials nach dem Bilden der zweiten verspannungsinduzierenden Schicht und gemeinsames Entfernen eines Bereichs des Füllmaterials und der zweiten verspannungsinduzierenden Schicht von der ersten Teilmenge der Gateelektrodenstrukturen.
Verfahren nach Anspruch 12, wobei Entfernen eines Bereichs des Füllmaterials und der zweiten verspannungsinduzierenden Schicht Ausführen eines nicht-maskierten Abtragungsprozesses umfasst.
Verfahren nach Anspruch 11, wobei eine erste der einen oder mehreren Materialschichten durch einen konformen Abscheiderprozess abgeschieden wird und eine zweite der einen oder mehreren Materialschichten durch einen nicht-konformen Abscheideprozess abgeschieden wird.
Halbleiterbauelement mit: einer ersten Gateelektrodenstruktur eines ersten Transistors; einer zweiten Gateelektrodenstruktur eines zweiten Transistors; einer ersten dielektrischen Schicht, die über dem ersten Transistor und dem zweiten Transistor gebildet ist, wobei die erste dielektrische Schicht eine erste Art an Verformung in dem ersten und dem zweiten Transistor hervorruft; einer Ätzstoppschicht, die auf der ersten verspannungsinduzierenden Schicht ausgebildet ist, wobei die Ätzstoppschicht und die erste verspannungsinduzierende Schicht einen Raumbereich zwischen der ersten und der zweiten Gateelektrodenstruktur ungefähr bis zu einem spezifizierten Höhenniveau auffüllt, das der Hälfte oder mehr einer Höhe der ersten und der zweiten Gateelektrodenstruktur entspricht; und einem dielektrischen Zwischenschichtmaterial, das auf der Ätzstoppschicht gebildet ist.
Halbleiterbauelement nach Anspruch 15, wobei eine Gatelänge des ersten und des zweiten Transistors ungefähr 50 nm oder weniger beträgt.
Halbleiterbauelement nach Anspruch 15, das ferner mindestens einen weiteren Transistor und eine zweite verspannungsinduzierende Schicht aufweist, die über dem mindestens einen weiteren Transistor gebildet ist, wobei die zweite verspannungsinduzierende Schicht eine zweite Art an Verformung hervorruft, die sich von der ersten Art an Verformung unterscheidet.
Halbleiterbauelement nach Anspruch 15, wobei das spezifizierte Höhenniveau im Wesentlichen der Höhe der ersten und der zweiten Gateelektrodenstruktur entspricht oder darüber hinaus ragt.
Halbleiterbauelement nach Anspruch 15, wobei die Ätzstoppschicht eine Dicke von ungefähr 20 nm oder mehr aufweist.
Halbleiterbauelement nach Anspruch 19, wobei die Ätzstoppschicht Siliziumdioxid aufweist.