DE4339721C1 - Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren - Google Patents
Verfahren zur Herstellung einer Matrix aus DünnschichttransistorenInfo
- Publication number
- DE4339721C1 DE4339721C1 DE4339721A DE4339721A DE4339721C1 DE 4339721 C1 DE4339721 C1 DE 4339721C1 DE 4339721 A DE4339721 A DE 4339721A DE 4339721 A DE4339721 A DE 4339721A DE 4339721 C1 DE4339721 C1 DE 4339721C1
- Authority
- DE
- Germany
- Prior art keywords
- application
- conductive layer
- film transistors
- semiconductor layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000011159 matrix material Substances 0.000 title claims abstract description 17
- 238000003860 storage Methods 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 66
- 239000004065 semiconductor Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 230000003287 optical effect Effects 0.000 claims description 10
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 8
- 238000001465 metallisation Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 238000012544 monitoring process Methods 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 239000011733 molybdenum Substances 0.000 claims 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 10
- 239000011651 chromium Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000003631 wet chemical etching Methods 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133357—Planarisation layers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/105—Masks, metal
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Matrix aus Dünnschichttransistoren mit Speicherkapazitäten,
insbesondere für Flüssigkristallbildschirme, nach dem Oberbegriff
des Anspruchs 1. Ein derartiges Verfahren ist aus der US-PS
5153690 bekannt.
Zur Herstellung einer Matrix aus a-Si:H-Dünnschichttransistoren
mit Speicherkapazitäten wird in der nachveröffentlichten deutschen Patentanmeldung
43 10 640.4 ein Verfahren beschrieben, das mit nur
drei photolithographischen Masken auskommt und mit dem Transistoren
mit hoher Beweglichkeit der Ladungsträger erzielbar sind. In dem
Herstellungsverfahren wird eine Schichtfolge bestehend aus
einem Isolator, a-Si:H als undotiertem Halbleiter, einem dotierten
Halbleiter sowie eine leitfähige Schicht nacheinander
ohne zwischenzeitliches Strukturieren der einzelnen Schichten
aufgebracht und anschließend in zwei Maskenschritten strukturiert.
Hierbei wird zunächst die leitfähige Schicht strukturiert,
die anschließend als Maske für das Ätzen der dotierten
und der undotierten Halbleiterschicht dient. Das Ende der
Ätzprozesse der Halbleiterschichten läßt sich durch eine Kontrolle
der optischen Emission des Ätzplasmas kontrollieren.
Hierbei wird jedoch der dotierte Halbleiter nur im Bereich des
späteren Halbleiterkanals, also auf einer Fläche, die weniger
als 0,5% der gesamten, dem Ätzplasma ausgesetzten Substratfläche
beträgt, geätzt. Das optische Signal, das von dieser
geringen Fläche im Ätzplasma erzeugt wird, ist in seiner Intensität
so gering, daß eine Auswertung zur Überwachung des
Endpunkts des Ätzprozesses der dotierten Halbleiterschicht auf
große Schwierigkeiten stößt. Dies führt zu häufigen Überätzungen,
zumal die unter der dotierten Halbleiterschicht liegende
intrinsische Halbleiterschicht schneller geätzt wird als die
dotierte Schicht.
Der Erfindung liegt daher die Aufgabe zugrunde, ein zuverlässiges
Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
mit Speicherkondensatoren, insbesondere für Flüssigkristallbildschirme
zu schaffen.
Die Aufgabe wird durch ein Verfahren der eingangs genannten
Art gelöst, das erfindungsgemäß durch folgende Schritte gekennzeichnet
ist:
- F. Plasmaätzen der dotierten Halbleiterschicht mit der zweiten leitfähigen Schicht als Maske, wobei das Ende des Ätzprozesses durch Beobachtung der optischen Emission des Ätzplasmas festgestellt wird,
- G. Strukturieren der undotierten Halbleiterschicht in einem dritten Maskenschritt,
- H. Aufbringen und Strukturieren einer transparenten leitfähigen Schicht als Bildpunktelektrode und zweite Metallisierung der Spalten sowie zur leitenden Verbindung der Drain- Kontakte der Dünnschichttransistoren mit den Gegenelektroden der Speicherkondensatoren in einem vierten Maskenschritt,
- I. Aufbringen einer transparenten Passivierung.
Dieses erfindungsgemäße Verfahren benötigt vier konventionelle
photolithographische Maskenschritte. Im Gegensatz zum Drei-
Masken-Prozeß der deutschen Patentanmeldung 43 10 640.4 wird
zunächst nur die dotierte Halbleiterschicht mit der strukturierten
zweiten leitfähigen Schicht als Maske geätzt. Hierbei
liegt die dotierte Halbleiterschicht ganzflächig auf dem Substrat
vor, da die undotierte Halbleiterschicht erst in einem
nachfolgenden Schritt strukturiert wird. Durch diese große
Fläche ist jetzt auch die Intensitätsänderung der optischen
Plasmaemission so groß, daß eine Auswertung zur Endpunktkontrolle
des Ätzprozesses problemlos möglich ist. Überätzungen
können dadurch zuverlässig vermieden und die Ausbeute des
Prozesses merklich erhöht werden. Dieser Vorteil gleicht die
Mehrkosten für den zusätzlichen Maskenschritt gegenüber einem
Drei-Masken-Prozeß mehr als aus.
Auch ein dem Anspruch 1 entsprechendes Verfahren, bei dem anstelle des Aufbringens und Strukturierens
einer transparenten leitfähigen Schicht als Bildpunktelektrode
und anschließendes Aufbringen einer transparenten
Passivierung zunächst ein transparenter Isolator in einem
vierten Maskenschritt aufgebracht und strukturiert wird, wobei
der Isolator an den Anschlußstellen der Matrix, dem Drain-
Kontakt der Dünnschichttransistoren und an der Gegenelektrode
der Speicherkapazitäten entfernt wird, und anschließend die
transparente leitfähige Schicht in einem fünften Maskenprozeß
aufgebracht und strukturiert wird, löst die oben angegebene
Aufgabe. Bei Verwendung von Indium-Zinn-Oxid als transparente
leitfähige Schicht für die Bildpunktelektrode vermeidet dieses
Verfahren den bei den oben beschriebenen Drei- und Vier-Masken-
Prozessen notwendigen Lift-Off-Schritt zur Strukturierung
der Bildpunktelektrode und ermöglicht auch hierfür einen Ätzprozeß.
Beim Drei- und Vier-Masken-Prozeß liegt das Indium-
Zinn-Oxid teilweise auf der zweiten leitfähigen Schicht auf,
die beispielsweise aus Aluminium bestehen kann. Sämtliche
Ätzmittel für Indium-Zinn-Oxid würden auch die zweite leitfähige
Schicht angreifen, so daß hier ein isoliertes Ätzen von
Indium-Zinn-Oxid unmöglich ist. Beim oben beschriebenen Fünf-
Masken-Prozeß wird vor Aufbringen der Indium-Zinn-Oxid-Schicht
zunächst ein transparentes Oxid aufgetragen, das unempfindlich
gegen die Ätzstoffe für Indium-Zinn-Oxid ist. Somit können
beim Fünf-Masken-Prozeß sämtliche Strukturierungen mit Hilfe
von Ätzverfahren durchgeführt werden. Zusätzliche Anlagen für
die Lift-Off-Technik sind für dieses Verfahren also nicht
nötig. Dieser Prozeß läßt sich somit insbesondere in bereits
bestehenden Fertigungslinien mit reinen Ätzprozessen trotz des
zusätzlich benötigten Maskenschrittes mit Vorteil einsetzen.
Der Vorteil einer gut auswertbaren optischen Emission des
Ätzplasmas beim Strukturieren der dotierten Halbleiterschicht,
wobei die Intensität der Emission vorteilhafterweise bei einer
Wellenlänge von 240,4 nm gemessen werden kann, bleibt bei
diesem Verfahren ebenfalls erhalten. Der transparente Isolator
kann im vierten Maskenschritt auch im Bereich der Bildpunktelektroden
eines Flüssigkristallbildschirms entfernt werden,
um die Transmission des Flüssigkristallbildschirms zu verbessern.
Außerdem kann beim Fünf-Masken-Prozeß die transparente
leitfähige Schicht dergestalt strukturiert werden, daß eine
direkte leitfähige Verbindung zu den Drain-Kontakten der Dünnschichttransistoren,
den Spalten und den Gegenelektroden der
Speicherkondensatoren entsteht, was die Kontaktierung der Matrix
erleichtert. Darüber hinaus kann die transparente leitfähige
Schicht der Anschlußstellen der Spalten und Zeilen bedecken,
wodurch eine zuverlässige elektrische Verbindung bei der Kontaktierung
des Bildschirms mit zugehörigen externen Treibern
gewährleistet ist, und sie kann eine zweite Metallisierung der
Spalten darstellen. Die zweite Metallisierung der Spaltenleitungen
stellt eine Redundanz dar und kann zur Reparatur unterbrochener
Spaltenleitungen genutzt werden.
Bei beiden erfindungsgemäßen Prozessen kann die Isolation der
Überkreuzungen von Zeilen- und Spaltenleitungen durch die
zweite leitfähige Schicht maskiert und somit bei allen Ätzschritten
geschützt sein. Damit wird eine hohe Zuverlässigkeit
und Defektarmut bezüglich Kurzschlüssen an den Leitungsüberkreuzungen
erreicht. Außerdem kann dadurch gemeinsam mit dem
undotierten Halbleiter auch der Gate-Isolator strukturiert
werden.
Als Gate-Isolator können beispielsweise SiN, SiO₂, Ta₂O₅ oder
Kombinationen dieser Stoffe eingesetzt werden. Für die erste
Metallisierung der Spaltenleitungen und der Drain- und Source-
Kontakte können Chrom, Titan, Tantal oder Chrom und Aluminium
sowie verwandte Materialien aufgesputtert oder aufgedampft
werden. Die Schicht für die zweite Metallisierung der Spalten
läßt sich beispielsweise aufsputtern oder aufdampfen und anschließend
in einem Ätz- oder Lift-Off-Verfahren strukturieren.
Auch die Passivierung kann entweder in einem CVD (Chemical
Vapor Deposition)- oder Sputterverfahren aufgebracht und
anschließend naß- oder trockengeätzt werden. Als vorteilhafte
Schichtfolge können nacheinander 400 nm SiNx als Gate-Isolator,
130 nm a-Si:H als Halbleiter und 50 nm n⁺-a-Si:H als Drain-
und Source-Kontakte auf das Substrat mit 200 nm Chrom-Schicht
für die Zeilen der Matrix, die Gate-Kontakte der Transistoren
und die Grundelektroden der Speicherkapazitäten abgeschieden
werden. Durch das Aufbringen des Gate-Isolators, des intrinsischen
und des dotierten Halbleiters ohne eine Unterbrechung
des Vakuums lassen sich Dünnschichttransistoren mit einer
hohen Beweglichkeit der Ladungsträger und hoher elektrischer und thermischer
Stabilität erzielen. Dabei kann die Abschaltung des Gate-Isolators,
des Halbleiters und der Drain- und Source-Elektroden
in einem Vakuum in einem PECVD (Plasma Enhanced Chemical Vapor
Deposition)-System erfolgen.
Nachfolgend werden die erfindungsgemäßen Verfahren anhand der
Zeichnung näher erläutert.
Im einzelnen zeigt
Fig. 1 eine Draufsicht auf einen Bildpunkt eines
Flüssigkristallbildschirms mit einem
Dünnschichttransistor und einer Speicherkapazität
in einem ersten Herstellungsstadium
des Vier-Masken-Prozesses,
Fig. 2 einen Querschnitt durch den Bildpunkt
nach Fig. 1 entlang der Linie II-II,
Fig. 3 eine Draufsicht auf den Bildpunkt nach
Fig. 1 in einem zweiten Herstellungsstadium,
Fig. 4 einen Querschnitt durch den Bildpunkt
nach Fig. 3 entlang der Linie IV-IV,
Fig. 5 eine Draufsicht auf den Bildpunkt nach
Fig. 1 in einem dritten Herstellungsstadium,
Fig. 6 einen Querschnitt durch den Bildpunkt
nach Fig. 5 entlang der Linie VI-VI,
Fig. 7 eine Draufsicht auf den Bildpunkt nach
Fig. 1 am Ende des Herstellungsverfahrens,
Fig. 8 einen Querschnitt durch den Bildpunkt
nach Fig. 7 entlang der Linie VIII-VIII,
Fig. 9 Intensitätsverlauf einer Spektrallinie
des Ätzplasmas während des Ätzens des
Halbleiters,
Fig. 10 eine Draufsicht auf einen Bildpunkt eines
Flüssigkristallbildschirms mit einem
Dünnschichttransistor und einer Speicherkapazität
in einem ersten Herstellungsstadium
des Fünf-Masken-Prozesses,
Fig. 11 einen Querschnitt durch den Bildpunkt
nach Fig. 10 entlang der Linie XI-XI,
Fig. 12 eine Draufsicht auf den Bildpunkt nach
Fig. 10 in einem zweiten Herstellungsstadium,
Fig. 13 einen Querschnitt durch den Bildpunkt
nach Fig. 12 entlang der Linie XIII-XIII,
Fig. 14 eine Draufsicht auf den Bildpunkt nach
Fig. 10 in einem dritten Herstellungsstadium,
Fig. 15 einen Querschnitt durch den Bildpunkt
nach Fig. 14 entlang der Linie XV-XV,
Fig. 16 eine Draufsicht auf den Bildpunkt nach
Fig. 10 in einem vierten Herstellungsstadium,
Fig. 17 einen Querschnitt durch den Bildpunkt
nach Fig. 16 entlang der Linie XVII-XVII,
Fig. 18 eine Draufsicht auf den Bildpunkt nach
Fig. 10 am Ende des Herstellungsverfahrens,
Fig. 19 einen Querschnitt durch den Bildpunkt
nach Fig. 18 entlang der Linie XIX-XIX.
Fig. 1 zeigt zwei aufgesputterte und strukturierte Chrom-Flächen
11 und 12 auf einem Substrat 10. Die obere Fläche 11
bildet eine Zeilenleitung sowie den Gate-Kontakt G für einen
Dünnschichttransistor 19 (Fig. 8) des Bildpunktes. Die untere
Fläche 12 bildet die Grundelektrode einer Speicherkapazität 21
(Fig. 8). Anstelle von Chrom könnte auch Al, Mo, Ta oder Kombinationen
dieser Stoffe verwendet werden. Zur Strukturierung
der Chrom-Flächen 11 und 12 wird auf konventionelle Photolithographie
sowie Ätztechnik zurückgegriffen. Anschließend wird
das Substrat 10, wie auch aus dem Schnittbild in Fig. 2 ersichtlich
ist, unter Zuhilfenahme eines PEVCD-Verfahrens
(PEVCD = Plasma Enhanced Chemical Vapor Deposition = plasmaunterstütztes
chemisches Abscheiden aus der Gasphase) mit
einer Dreifachschicht bestehend aus Siliziumnitrid 13 als
Gate-Isolator, undotiertem amorphem Silizium 14 als Halbleiter
und phosphordotiertem amorphem oder mikrokristallinem Silizium
15 als Drain/Source-Kontaktierung versehen. Auf diese Dreifachschicht
13 bis 15 erfolgt ein Aufsputtern oder Aufdampfen
eines leitfähigen Materials, hier von Cr/Al/Cr 16. Anschließend
wird die zweite leitfähige Schicht 16 in einem zweiten
Maskenschritt strukturiert (Fig. 3 und 4). Auch hierzu wird
konventionelle Photolithographie sowie Ätztechnik eingesetzt.
Diese zweite leitfähige Schicht stellt die Spaltenzuleitungen
23, die Drain- und Source-Metallisierung sowie die Deckelektrode
des Speicherkondensators 21 der (Fig. 7 und 8). Anschließend
findet eine Trockenätzung der phosphordotierten
amorphen oder mikrokristallinen Siliziumschicht 15 mittels
eines Plasmaätzverfahrens statt. Als Ätzmaske dient hier die
Struktur der zweiten leitfähigen Schicht 16, wie insbesondere
aus Fig. 4 ersichtlich ist. Da während des Plasmaätzens keine
Selektivität zwischen dotiertem und undotiertem Silizium vorhanden
ist, der Ätzprozeß also nicht vor der Schicht 14 aus
undotiertem Silizium 14 nicht weggeätzt werden darf, muß der
Ätzprozeß mit einem Endpunktkontrollgerät überwacht werden.
Das Endpunktkontrollgerät detektiert die optische Emission des
Ätzplasmas. Zur Prozeßüberwachung wird die zeitliche Änderung
der in Fig. 9 dargestellten Intensität der optischen Emission
des Ätzplasmas bei 240,4 nm gemessen. Diese Intensität ändert
sich signifikant nach Abschluß der Ätzung des dotierten Siziliums,
wie in Fig. 9 deutlich an dem Einbruch bei der Linie 30
zu sehen ist. Dieser Einbruch markiert also zuverlässig das
Ende des Ätzvorgangs der dotierten Halbleiterschicht. Wie in
den Fig. 5 und 6 dargestellt ist, wird anschließend die
undotierte amorphe Siliziumschicht 14 mit einem photolithographischen
Verfahren und Plasmaätztechnik in einem dritten Maskenschritt
strukturiert. In Fig. 5 sind die Stellen 17, an
denen die Halbleiterschicht 14 erhalten bleibt, eingezeichnet.
Dieser Schritt dient dazu, die Dünnschichttransistoren der
einzelnen Bildpunktelemente voneinander zu isolieren. In den
Fig. 7 und 8 ist der Bildpunkt nach Aufsputtern oder Aufdampfen
eines transparenten, leitfähigen Oxids wie Indium-
Zinn-Oxid 18 und Strukturieren nach konventionellen photolithographischen
Methoden und einem Lift-Off-Schritt dargestellt.
Das Indium-Zinn-Oxid bildet hierbei die eigentliche
Elektrode des Bildpunktes 20 sowie eine Redundanz der Spaltenleitungen
23 zur gleichzeitigen Reparatur unterbrochener Spalten
und stellt eine elektrisch leitfähige Verbindung zwischen
dem Drain-Anschluß D des Dünnschichttransistors 19 mit der
Deckelektrode 25 des Speicherkondensators 21 dar. In einem
weiteren Schritt wird eine Schicht 22 aus Siliziumnitrid,
Siliziumoxinitrid als Passivierung abgeschieden,
zum Schutz gegen Umwelteinflüsse.
Die Fig. 10 bis 19 zeigen den Herstellungsprozeß eines
Bildpunktes eines Flüssigkristallbildschirms nach dem Fünf-
Masken-Prozeß. Die in den Fig. 10 bis 15 dargestellten
Verfahrensschritte entsprechen den Verfahrensschritten der
Fig. 1 bis 6 des Vier-Masken-Prozesses. Für die Beschreibung
wird daher auf die Erläuterungen zu den Fig. 1 bis 6
verwiesen. Ab dem in den Fig. 16 und 17 beschriebenen Verfahrensstadium
verlaufen der Vier-Masken-Prozeß und der Fünf-
Masken-Prozeß jedoch unterschiedlich. Wie in den Fig. 16
und 17 gezeigt ist, werden beim Fünf-Masken-Prozeß nach Strukturieren
der undotierten Halbleiterschicht 14′ (Fig. 14, 15)
ein Isolator 40 wie Siliziumnitrid, Siliziumoxid oder Siliziumoxinitrid
mittels eines CVD- oder PECVD-Verfahrens aufgebracht.
Anschließend wird der Isolator 40 nach konventionellen
photolithographischen Methoden und einem plasma- oder naßchemischen
Ätzschritt strukturiert. Hierbei wird der Isolator 40
in den in Fig. 16 eingezeichneten Bereichen 41 sowie der Anschlußstellen
der Spalten- und Zeilenleitungen im Außenbereich
der Matrix, in Kontaktlöchern 42 auf den Spaltenleitungen 23′
und im Bereich des Drain-Anschlusses D und der Deckelektrode
43 des Speicherkondensators 21′ entfernt. Außerdem kann der
Isolator im Bereich der späteren Bildpunktelektrode 44 weggeätzt
werden, um die Transmission zu erhöhen. In den Fig. 18 und
19 ist der abschließende Schritt des Fünf-Masken-Prozesses,
nämlich das Aufsputtern oder Aufdampfen einer transparenten,
leitfähigen Schicht 45 wie Indium-Zinn-Oxid und Strukturieren
nach konventionellen photolithographischen Methoden mit einem
plasma- oder naßchemischen Ätzprozeß dargestellt. Die transparente
leitfähige Schicht 45 bildet die eigentliche Bildpunktelektrode
44, eine Redundanz der Spaltenleitungen 23′ zur
gleichzeitigen Reparatur unterbrochener Spalten und stellt
eine elektrisch leitfähige Verbindung zwischen Drain-Anschluß
D des Dünnschichttransistors 19′ mit der Deckelektrode 43 des
Speicherkondensators 21′ her. Außerdem bedeckt die zweite
leitfähige Schicht 45 die Anschlußstellen der Spaltenleitungen
23′ und Zeilenleitungen und gewährleistet somit eine zuverlässige
elektrische Verbindung bei der Kontaktierung des Bildschirms
mit zugehörigen externen Treibern.
Claims (11)
1. Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
mit Speicherkondensatoren, insbesondere für
Flüssigkristallbildschirme, mit folgenden
Schritten:
- A. Aufbringen einer ersten leitfähigen Schicht auf ein Substrat (10) und Strukturieren als Zeilen (11) der Dünnschichttransistormatrix, als Gate-Elektrode (G) der Transistoren (19) und als Elektroden (12) der Speicherkondensatoren (21) in einem ersten Maskenschritt,
- B. Aufbringen eines Gate-Isolators (13) für die Dünnschichttransistoren (19),
- C. Aufbringen einer undotierten Halbleiterschicht (14),
- D. Aufbringen einer p- oder n-dotierten Halbleiterschicht (15) als Drain- und Source-Kontakte (D, S) der Dünnschichttransistoren (19),
- E. Aufbringen und Strukturieren einer zweiten elektrisch
leitfähigen Schicht (16) für die Spalten (23) der Dünnschichttransistormatrix,
für die Drain- und Source-
Kontakte (D, S) der Dünnschichttransistoren (19) und
die Gegenelektroden (25) der Speicherkondensatoren (21)
in einem zweiten Maskenschritt,
gekennzeichnet durch die weiteren Schritte: - F. Plasmaätzen der dotierten Halbleiterschicht (15) mit der zweiten leitfähigen Schicht (16) als Maske, wobei das Ende des Ätzprozesses durch Beobachtung der optischen Emission des Ätzplasmas festgestellt wird,
- G. Strukturieren der undotierten Halbleiterschicht (14) in einem dritten Maskenschritt,
- H. Aufbringen und Strukturieren einer transparenten leitfähigen Schicht (18) als Bildpunktelektrode (20) und zweite Metallisierung der Spalten (23) sowie zur leitenden Verbindung der Drain-Kontakte (D) der Dünnschichttransistoren (19) mit den Gegenelektroden der Speicherkondensatoren (21) in einem vierten Maskenschritt,
- I. Aufbringen einer transparenten Passivierung.
2. Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
mit Speicherkondensatoren, insbesondere für
Flüssigkristallbildschirme, mit folgenden
Schritten:
- A. Aufbringen einer ersten leitfähigen Schicht auf ein Substrat (10′) und Strukturieren als Zeilen (11′) der Dünnschichttransistormatrix, als Gate-Elektrode (G) der Transistoren (19′) und als Elektroden (12′) der Speicherkondensatoren (21′) in einem ersten Maskenschritt,
- B. Aufbringen eines Gate-Isolators (13′) für die Dünnschichttransistoren (19′),
- C. Aufbringen einer undotierten Halbleiterschicht (14),
- D. Aufbringen einer p- oder n-dotierten Halbleiterschicht (15′) als Drain- und Source-Kontakte (D, S) der Dünnschichttransistoren (19′),
- E. Aufbringen und Strukturieren einer zweiten elektrisch
leitfähigen Schicht (16′) für die Spalten (23′) der
Dünnschichttransistormatrix, für die Drain- und Source-
Kontakte (D, S) der Dünnschichttransistoren (19′) und
die Gegenelektroden der Speicherkondensatoren (21′) in
einem zweiten Maskenschritt,
gekennzeichnet durch die weiteren Schritte: - F. Plasmaätzen der dotierten Halbleiterschicht (15′) mit der zweiten leitfähigen Schicht (16′) als Maske, wobei das Ende des Ätzprozesses durch Beobachtung der optischen Emission des Ätzplasmas festgestellt wird,
- G. Strukturieren der undotierten Halbleiterschicht (14′) in einem dritten Maskenschritt,
- H. Aufbringen und Strukturieren eines transparenten Isolators (40) in einem vierten Maskenschritt, wobei der Isolator (40) an den Anschlußstellen der Matrix, den Drain-Kontakten (D) der Dünnschichttransistoren (19′) und an der Gegenelektrode (25′) der Speicherkondensatoren (21′) entfernt wird,
- I. Aufbringen und Strukturieren einer transparenten leitfähigen Schicht (45) in einem fünften Maskenschritt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Intensität der optischen Emission des Ätzplasmas
bei 240,4 nm zur Überwachung des Endes des Ätzens der
dotierten Halbleiterschicht (15, 15′) gemessen wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet,
daß der transparente Isolator (40) im vierten Maskenschritt
auch im Bereich der Bildpunktelektroden (44) eines
Flüssigkristallbildschirms entfernt wird.
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,
daß die transparente leitfähige Schicht (45)
dergestalt strukturiert wird, daß eine direkte leitfähige
Verbindung zu den Drain-Kontakten (D) der Dünnschichttransistoren
(19′), den Spalten (23′) und der Gegenelektrode
(25′) des Speicherkondensators (21′) entsteht.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,
daß die transparente leitfähige Schicht (45)
die Anschlußstellen der Spalten (23′) und Zeilen (11′)
bedeckt und eine zweite Metallisierung der Spalten (23′)
darstellt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß gemeinsam mit der undotierten Halbleiterschicht
(14, 14′) auch der Gate-Isolator (13, 13′) strukturiert
wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,
daß die erste leitfähige Schicht aus Chrom,
Aluminium, Molybdän, Tantal oder Kombinationen dieser
Metalle besteht.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,
daß nacheinander 400 nm SiN, als Gate-Isolator
(13, 13′), 130 nm a-Si:H als undotierte Halbleiterschicht (14, 14′) und
50 nm n⁺-a-Si:H als Drain- und Source-Kontakte (D, S) auf
das Substrat (10, 10′) mit 200 nm Chrom-Schicht für die
Zeilen (11, 11′) der Matrix, die Gate-Kontakte (G) der
Transistoren (19, 19′) und für die Grundelektroden (12,
12′) der Speicherkondensatoren (21, 21′) abgeschieden werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet,
daß die Abscheidung des Gate-Isolators (13,
13′), des Halbleiters (14, 14′) und des dotierten Halbleiters
(15, 15′) für die Drain- und Source-Kontakte (D, S)
ohne Unterbrechung des Vakuums in einem PECVD-System erfolgt.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet,
daß die Isolatorschicht (13, 13′) an den
Überkreuzungsstellen der Zeilen (11, 11′) und Spalten (23,
23′) bei allen Ätzschritten durch die zweite leitfähige
Schicht (16, 16′) geschützt ist.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4339721A DE4339721C1 (de) | 1993-11-22 | 1993-11-22 | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
EP94117311A EP0654817B1 (de) | 1993-11-22 | 1994-11-03 | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
CA002134995A CA2134995A1 (en) | 1993-11-22 | 1994-11-03 | Method for manufacturing a matrix of thin-film transistors with storage capacitances |
JP31003294A JP3541856B2 (ja) | 1993-11-22 | 1994-11-09 | 薄膜トランジスタからなるマトリクスを製造するための方法 |
KR1019940030819A KR100348943B1 (ko) | 1993-11-22 | 1994-11-21 | 메모리커패시터를가진박막트랜지스터매트릭스의제조공정 |
US08/343,108 US5462887A (en) | 1993-11-22 | 1994-11-22 | Process for making a matrix of thin layer transistors with memory capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4339721A DE4339721C1 (de) | 1993-11-22 | 1993-11-22 | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4339721C1 true DE4339721C1 (de) | 1995-02-02 |
Family
ID=6503123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4339721A Expired - Lifetime DE4339721C1 (de) | 1993-11-22 | 1993-11-22 | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
Country Status (6)
Country | Link |
---|---|
US (1) | US5462887A (de) |
EP (1) | EP0654817B1 (de) |
JP (1) | JP3541856B2 (de) |
KR (1) | KR100348943B1 (de) |
CA (1) | CA2134995A1 (de) |
DE (1) | DE4339721C1 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
US6163356A (en) * | 1997-04-03 | 2000-12-19 | Lg Electronics | Liquid crystal display with enhanced gate pad protection and method of manufacturing the same |
DE19758065C2 (de) * | 1996-12-30 | 2002-04-18 | Lg Philips Lcd Co | Verfahren zur Herstellung eines aktiven Paneels für eine Flüssigkristallanzeigevorrichtung |
DE19809084C2 (de) * | 1997-03-03 | 2003-04-10 | Lg Philips Lcd Co | Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür |
DE19610283B4 (de) * | 1995-05-09 | 2006-11-23 | Lg. Philips Lcd Co., Ltd. | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
US6563192B1 (en) | 1995-12-22 | 2003-05-13 | Micron Technology, Inc. | Semiconductor die with integral decoupling capacitor |
KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
US5658808A (en) * | 1996-08-14 | 1997-08-19 | Industrial Technology Research Institute | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors |
JP3883641B2 (ja) | 1997-03-27 | 2007-02-21 | 株式会社半導体エネルギー研究所 | コンタクト構造およびアクティブマトリクス型表示装置 |
KR100653466B1 (ko) * | 1997-12-08 | 2007-02-05 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의제조방법 |
US6140162A (en) * | 1998-06-19 | 2000-10-31 | Lg Electronics Inc. | Reduction of masking and doping steps in a method of fabricating a liquid crystal display |
US7256766B2 (en) * | 1998-08-27 | 2007-08-14 | E Ink Corporation | Electrophoretic display comprising optical biasing element |
KR20000037842A (ko) * | 1998-12-02 | 2000-07-05 | 윤종용 | 박막트랜지스터 제조방법 |
US7030412B1 (en) * | 1999-05-05 | 2006-04-18 | E Ink Corporation | Minimally-patterned semiconductor devices for display applications |
KR100348995B1 (ko) | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
KR100654158B1 (ko) * | 1999-10-25 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
JP5408829B2 (ja) | 1999-12-28 | 2014-02-05 | ゲットナー・ファンデーション・エルエルシー | アクティブマトリックス基板の製造方法 |
KR100697370B1 (ko) * | 2000-12-12 | 2007-03-20 | 비오이 하이디스 테크놀로지 주식회사 | 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법 |
KR100705616B1 (ko) * | 2000-12-30 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
KR100482471B1 (ko) * | 2001-05-07 | 2005-04-14 | 비오이 하이디스 테크놀로지 주식회사 | 액티브 매트릭스형 액정표시소자의 제조방법 |
US7300617B2 (en) * | 2004-05-13 | 2007-11-27 | David Gerling | Method of making fusion cast articles |
KR101086478B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
KR101086477B1 (ko) | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 제조 방법 |
KR101024651B1 (ko) * | 2004-06-05 | 2011-03-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 모기판 및 그 제조 방법 |
KR101116816B1 (ko) | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101057779B1 (ko) * | 2004-06-05 | 2011-08-19 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101121620B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
KR101076426B1 (ko) * | 2004-06-05 | 2011-10-25 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101043675B1 (ko) * | 2004-06-05 | 2011-06-22 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101002347B1 (ko) * | 2004-06-24 | 2010-12-21 | 엘지디스플레이 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101116817B1 (ko) | 2004-06-30 | 2012-02-28 | 엘지디스플레이 주식회사 | 유기 절연막을 포함하는 액정 패널 및 그 제조 방법 |
US7399668B2 (en) * | 2004-09-30 | 2008-07-15 | 3M Innovative Properties Company | Method for making electronic devices having a dielectric layer surface treatment |
KR100651656B1 (ko) * | 2004-11-29 | 2006-12-01 | 한국과학기술연구원 | 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀 |
KR101147261B1 (ko) | 2004-12-04 | 2012-05-18 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101139522B1 (ko) * | 2004-12-04 | 2012-05-07 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107239B1 (ko) * | 2004-12-23 | 2012-01-25 | 엘지디스플레이 주식회사 | 액정 표시 패널 및 그 제조방법 |
KR101085137B1 (ko) * | 2004-12-23 | 2011-11-21 | 엘지디스플레이 주식회사 | 액정 표시 패널 및 그 제조방법 |
KR101125248B1 (ko) | 2004-12-23 | 2012-03-21 | 엘지디스플레이 주식회사 | 반투과형 컬러필터 기판 및 그 제조방법 |
KR101085132B1 (ko) * | 2004-12-24 | 2011-11-18 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
KR101085138B1 (ko) * | 2004-12-24 | 2011-11-21 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판의 제조 방법 |
KR101066492B1 (ko) * | 2004-12-24 | 2011-09-21 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107245B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107682B1 (ko) * | 2004-12-31 | 2012-01-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
KR101107269B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
KR101107265B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
KR101107267B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
KR101107270B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
KR101125254B1 (ko) * | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법 |
KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
KR101167312B1 (ko) * | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법 |
KR101225440B1 (ko) * | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
KR101182570B1 (ko) * | 2005-06-30 | 2012-09-12 | 엘지디스플레이 주식회사 | 쇼트 불량 리페어 방법 및 그를 이용한 액정 표시 장치의제조 방법 |
JP2007178808A (ja) * | 2005-12-28 | 2007-07-12 | Lg Philips Lcd Co Ltd | 液晶表示装置 |
JP5095941B2 (ja) * | 2005-12-28 | 2012-12-12 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
JP5044120B2 (ja) * | 2005-12-28 | 2012-10-10 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
US8233124B2 (en) * | 2005-12-28 | 2012-07-31 | Lg Display Co., Ltd. | Liquid crystal display device |
JP5452834B2 (ja) * | 2005-12-28 | 2014-03-26 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置 |
US7667808B2 (en) * | 2005-12-28 | 2010-02-23 | Lg Display Co., Ltd. | Liquid crystal display device and method of driving the same |
US7667809B2 (en) | 2005-12-28 | 2010-02-23 | Lg. Display Co., Ltd. | FFS mode liquid crystal display device and method of fabricating the same |
US7696096B2 (en) * | 2006-10-10 | 2010-04-13 | Palo Alto Research Center Incorporated | Self-aligned masks using multi-temperature phase-change materials |
KR101446226B1 (ko) * | 2006-11-27 | 2014-10-01 | 엘지디스플레이 주식회사 | 플렉서블 표시장치 및 그 제조 방법 |
TWM317990U (en) * | 2007-03-13 | 2007-09-01 | Dosun Solar Technology Co Ltd | Structure of bicycle pedal having function of illumination |
US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
TWI757857B (zh) * | 2020-09-01 | 2022-03-11 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5153690A (en) * | 1989-10-18 | 1992-10-06 | Hitachi, Ltd. | Thin-film device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
JPH01217325A (ja) * | 1988-02-25 | 1989-08-30 | Sharp Corp | 液晶表示装置 |
JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
JPH0456168A (ja) * | 1990-06-21 | 1992-02-24 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
JPH05188396A (ja) * | 1992-01-14 | 1993-07-30 | Oki Electric Ind Co Ltd | アモルファスシリコン薄膜トランジスタアレイの製造方法 |
DE4310640C1 (de) * | 1993-03-31 | 1994-05-11 | Lueder Ernst | Verfahren zur Herstellung einer Matrix aus a-Si:H-Dünnschichttransistoren |
US5346833A (en) * | 1993-04-05 | 1994-09-13 | Industrial Technology Research Institute | Simplified method of making active matrix liquid crystal display |
-
1993
- 1993-11-22 DE DE4339721A patent/DE4339721C1/de not_active Expired - Lifetime
-
1994
- 1994-11-03 EP EP94117311A patent/EP0654817B1/de not_active Expired - Lifetime
- 1994-11-03 CA CA002134995A patent/CA2134995A1/en not_active Abandoned
- 1994-11-09 JP JP31003294A patent/JP3541856B2/ja not_active Expired - Lifetime
- 1994-11-21 KR KR1019940030819A patent/KR100348943B1/ko not_active IP Right Cessation
- 1994-11-22 US US08/343,108 patent/US5462887A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5153690A (en) * | 1989-10-18 | 1992-10-06 | Hitachi, Ltd. | Thin-film device |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19610283B4 (de) * | 1995-05-09 | 2006-11-23 | Lg. Philips Lcd Co., Ltd. | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung |
WO1996036998A1 (fr) * | 1995-05-16 | 1996-11-21 | Thomson-Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
FR2734404A1 (fr) * | 1995-05-16 | 1996-11-22 | Thomson Lcd | Procede de fabrication de tft etages directs avec interconnexion grille-source ou drain |
DE19758065C2 (de) * | 1996-12-30 | 2002-04-18 | Lg Philips Lcd Co | Verfahren zur Herstellung eines aktiven Paneels für eine Flüssigkristallanzeigevorrichtung |
DE19809084C2 (de) * | 1997-03-03 | 2003-04-10 | Lg Philips Lcd Co | Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür |
US6163356A (en) * | 1997-04-03 | 2000-12-19 | Lg Electronics | Liquid crystal display with enhanced gate pad protection and method of manufacturing the same |
DE19814676C2 (de) * | 1997-04-03 | 2002-03-14 | Lg Philips Lcd Co | Flüssigkristallanzeige und Herstellungsverfahren dafür |
Also Published As
Publication number | Publication date |
---|---|
EP0654817A1 (de) | 1995-05-24 |
CA2134995A1 (en) | 1995-05-23 |
KR950015790A (ko) | 1995-06-17 |
JP3541856B2 (ja) | 2004-07-14 |
JPH07199227A (ja) | 1995-08-04 |
US5462887A (en) | 1995-10-31 |
KR100348943B1 (ko) | 2003-02-26 |
EP0654817B1 (de) | 1997-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4339721C1 (de) | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren | |
DE19610283B4 (de) | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung | |
DE19727212C2 (de) | Herstellungsverfahren für einen Dünnschichttransistor, Dünnschichttransistor und daraus aufgebautes Flüssigkristallanzeigepaneel | |
DE68923727T2 (de) | Verfahren zur Herstellung eines aktiven Matrixsubstrats. | |
DE3782683T2 (de) | Verfahren zur herstellung eines duennfilmtransistors. | |
DE19809084C2 (de) | Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür | |
DE3640174C2 (de) | ||
DE102005058680B4 (de) | Herstellungsverfahren eines TFT-Array-Substrats | |
DE69833717T2 (de) | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix mit querelektrischem Feld und Verfahren zu ihrer Herstellung | |
DE69630255T2 (de) | Anzeigevorrichtung mit aktiver Matrix | |
DE19811624B4 (de) | Aktives Paneel für eine LCD und Herstellungsverfahren für ein aktives Paneel einer LCD | |
DE10355666B4 (de) | Dünnschichttransistor-Matrixsubstrat sowie Verfahren zu dessen Herstellung | |
DE68920130T2 (de) | Flüssigkristallanzeige mit aktiver Matrix. | |
DE69110563T2 (de) | Flüssigkristall-Anzeigevorrichtung. | |
DE102004053587B4 (de) | Flüssigkristalldisplay-Tafel und Verfahren zu deren Herstellung | |
DE3587740T2 (de) | Anzeigevorrichtungen und Unteranordnungen mit Pixelelektroden. | |
DE3884891T2 (de) | Aktive Matrixzelle und deren Herstellungsverfahren. | |
DE19808989B4 (de) | Dünnschichttransistor und Herstellungsverfahren dafür | |
DE60037707T2 (de) | Herstellungsverfahren für dünnfilmtransistoren | |
DE19623292C2 (de) | Flüssigkristallanzeigevorrichtung und Verfahren zu ihrer Herstellung | |
DE10150432A1 (de) | Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung | |
DE4318028A1 (de) | Flüssigkristallanzeigeeinrichtung und Verfahren zu deren Herstellung | |
DE102009044337A1 (de) | Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben | |
DE69219073T2 (de) | Dünnfilm-Transistor mit einer Schutzschicht und Verfahren zur Herstellung | |
DE3502911A1 (de) | Duennfilm-transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of patent without earlier publication of application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8381 | Inventor (new situation) |
Free format text: GLUECK, JOACHIM, 70374 STUTTGART, DE LUEDER, ERNST, PROF. DR.-ING. HABIL., 70192 STUTTGART, DE |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: UNIVERSITAET STUTTGART, 70174 STUTTGART, DE |
|
R071 | Expiry of right | ||
R071 | Expiry of right |