DE4309186A1 - Halbleitereinrichtung - Google Patents
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Description
Die vorliegende Erfindung betrifft eine Halbleitereinrich
tung. Insbesondere betrifft die vorliegende Erfindung eine
Hochfrequenzbaugruppe für die Verwendung in Mikrowellenbän
dern.
Fig. 16 ist eine Draufsicht, in der ein Filmsubstrat einer
Halbleitereinrichtung gemäß dem Stand der Technik vor dem
Verpressen dargestellt ist. In der Figur bezeichnet das
Bezugszeichen 1 ein isolierendes Filmsubstrat, welches bei
spielsweise aus Polyimid bestehen kann, das eine Dicke von
ungefähr 100 Mikrometer aufweist, sowie Abmessungen von
6 mm×8 mm, und das Bezugszeichen 2 bezeichnet einen Halbleiter
chip, der beispielsweise bei hohen Frequenzen verwendet und
der z. B. ein Verstärker sein kann, der entlang jeder seiner
Kanten einige Millimeter lang ist. Die Bezugszeichen 3a bis
3e bezeichnen obere Muster von Metallverdrahtungen, welche
eine Dicke von ungefähr 10 Mikrometer aufweisen und welche
auf dem isolierenden Filmsubstrat 1 ausgebildet sind, wobei
sie im allgemeinen ein Metall als Bedeckung auf der gleichen
Oberfläche aufweisen. Im einzelnen bezeichnet das Bezugszei
chen 3a eine Masseleitung des Hochfrequenzhalbleiterchips 2,
das Bezugszeichen 3b bezeichnet eine externe Leitung zum
Austausch von Signalen mit dem Hochfrequenzhalbleiterchip 2,
das Bezugszeichen 3c bezeichnet einen Induktor vom Mäander
typ (meandering type inductor) zum Justieren der Induktivi
tät, wenn eine Vorspannung an den Halbleiterchip 2 für hohe
Frequenzen angelegt wird, das Bezugszeichen 3d bezeichnet
einen Induktor vom Spiraltyp, welcher gleichfalls zur
Justage der Induktivität dient, wenn eine Vorspannung an den
Halbleiterchip 2 für hohe Frequenzen angelegt wird, und das
Bezugszeichen 3e bezeichnet eine Hilfsverdrahtung, die mit
dem Induktor 3g über eine Durchkontaktierung verbunden ist,
welche im folgenden beschrieben werden wird. Die oberen
Metallverdrahtungsmuster 3b bis 3d sind jeweils mit dem
Halbleiterchip 2 für hohe Frequenzen über Drähte 6 verbun
den, die aus Gold oder einem ähnlichen Material bestehen
können. Das Bezugszeichen 4 bezeichnet eine Durchkontaktie
rung, die in dem isolierenden Filmsubstrat 1 ausgebildet
ist, um ein unteres Metallverdrahtungsmuster 5, welches auf
der hinteren Oberfläche des Filmsubstrates 1 ausgebildet
ist, mit den oberen Metallverdrahtungsmustern 3 mittels ei
nes leitenden Materiales zu verbinden, das in die Durchkon
taktierung 4 eingefüllt wird, und zwar dort, wo ein Endteil
des Induktors 3d vom Spiraltyp mit der Hilfsverdrahtung 3e
über die Durchkontaktierungen 4 und das untere
Metallverdrahtungsmuster 5 verbunden ist.
Fig. 17 ist eine Querschnittsansicht, welche der Fig. 16
entlang der Linie A-A′ entnommen worden ist. Dargestellt ist
eine Halbleitereinrichtung nach der Verpressung. In der Fi
gur bezeichnet das Bezugszeichen 8 ein Verpressungsmaterial,
für das im allgemeinen ein Harz verwendet wird. Im allgemei
nen wird der Halbleiterchip 2 für hohe Frequenzen und das
obere Metallverdrahtungsmuster 3a (der Masse- oder Erdan
schluß) mittels eines Preßwerkzeuges unter Verwendung eines
Lotes oder ähnlichem elektrisch verbunden. Eine erdende lei
tende Schicht (welche in der Figur nicht dargestellt ist),
welche auf der hinteren Oberfläche des Halbleiterchips 2 für
hohe Frequenzen angeordnet ist, wird elektrisch mit dem obe
ren Metallverdrahtungsmuster 3a (dem Erdanschluß) verbunden.
Schließlich bezeichnet das Bezugszeichen 4a ein leitendes
Material, das in die Durchkontaktierung 4 eingefüllt wird.
Im folgenden wird die Funktionsweise der oben beschriebenen
Vorrichtung beschrieben.
In einer Halbleitereinrichtung, welche bei hohen Frequenzen
arbeitet, so wie beispielsweise im Mikrowellenband, wirken
im allgemeinen, da die Verdrahtungen als verteilte Konstant
leiter (distributed constant line) wirken, die Verdrahtungen
selbst als ein passiver Schaltkreis. Darüberhinaus wird, da
die Einrichtung bei hohen Frequenzen arbeitet, ein Induktor
mit winziger Induktivität (ungefähr einige nH) oft einge
setzt. In anderen Worten dienen die oberen Metallverdrah
tungsmuster 3c und 3d auf dem Filmsubstrat 1 in Fig. 16 je
weils als Induktor vom Mäandertyp und als Induktor vom Spi
raltyp, nämlich dann, wenn eine Vorspannung an den Halblei
terchip 2 für hohe Frequenzen angelegt wird, der als Ver
stärker dient. Da ein passiver Schaltkreis durch die Ver
drahtungen im allgemeinen grob dimensioniert ist, wie in
Fig. 16 gezeigt, ist eine Baugruppe, die durch das Verpres
sen dieses passiven Schaltkreises entsteht, auch grob dimen
sioniert.
Wenn die Einrichtung gemäß dem Stand der Technik, wie sie
oben beschrieben ist, hergestellt wird, dann wird die Bau
gruppe unerwünschterweise grob dimensioniert ausfallen, was
ein Hindernis für die Miniaturisierung eines Systems dar
stellt, das diese Baugruppe enthält.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine
Halbleitereinrichtung bereitzustellen, in der die Größe der
Baugruppe verkleinert wird, wobei die gleichen Funktionen
erzielt werden, wie sie auch von der Einrichtung gemäß dem
Stand der Technik bereitgestellt werden, ohne dabei die
Hochfrequenzcharakteristiken zu verschlechtern.
Erfindungsgemäß wird dies durch eine Halbleitereinrichtung
gemäß dem Anspruch 1 bzw. 4 bzw. 7 bzw. 10 gelöst.
Im einzelnen geschieht dies erfindungsgemäß durch die
vorliegende Erfindung dadurch, daß bei der Halbleiterein
richtung das Verpressen in einem Zustand durchgeführt wird,
in dem ein isolierendes Filmsubstrat nach oben gebogen und
aufgestapelt wird, wobei das isolierende Filmsubstrat einige
Male gebogen und laminiert wird, oder ein isolierendes Film
substrat wird in der Form eines Wasserstrudels aufgerollt.
Dies sorgt für eine miniaturisierte Baugruppe. Indem man
eine elektromagnetische Abschirmschicht zwischen den lami
nierten Oberflächen des Filmsubstrates anordnet, wird eine
Kopplung von Hochfrequenzsignalen zwischen benachbarten
Oberflächen des Filmsubstrates verhindert, wodurch eine Bau
gruppe mit nur minimaler Verschlechterung ihrer Hochfre
quenzcharakteristiken erreicht wird.
Da eine Mehrzahl von isolierenden Filmsubstraten eingesetzt
wird, haftet das zweite Filmsubstrat an der Oberfläche des
ersten Filmsubstrates, und zwar gegenüberliegend zu der
Oberfläche, auf der ein Halbleiterchip ausgebildet ist, und
der Halbleiterchip auf dem ersten Filmsubstrat wird elek
trisch mit den Schaltkreiselementen auf dem zweiten Film
substrat verbunden, oder da das Verpressen in einem Zustand
durchgeführt wird, in dem das zweite Filmsubstrat auf lami
niert und an dem ersten Filmsubstrat angehaftet wird, das
den Halbleiterchip aufweist, der mit einem isolierenden Ab
standshaltermaterial bedeckt ist, wobei der Halbleiterchip
auf dem ersten Filmsubstrat mit den Schaltkreiselementen auf
dem zweiten Filmsubstrat verbunden wird, wird der Schalt
kreis in drei Dimensionen angeordnet, was für eine minia
turisierte Baugruppe sorgt.
Wenn das zweite Filmsubstrat auf dem ersten Filmsubstrat
auf laminiert wird, wird, da eine elektromagnetische Ab
schirmschicht auf dem zweiten Filmsubstrat angeordnet ist,
um den Halbleiterchip auf dem ersten Filmsubstrat zu bedec
ken, eine Strahlung einer elektromagnetischen Welle aus den
Schaltkreiselementen auf dem ersten Filmsubstrat oder eine
Kopplung von Hochfrequenzsignalen mit den Schaltkreiselemen
ten außerhalb der Baugruppe verhindert, was zu einer Bau
gruppe führt, die eine hohe Zuverlässigkeit aufweist.
Indem man zur Befestigung des Halbleiterchips ein Material
für das Filmsubstrat verwendet, das eine hohe Steifigkeit
aufweist, und zwar unter der Vielzahl der Filmsubstrate,
wird eine Baugruppe bereitgestellt, die leicht herzustellen
und zu bearbeiten ist, wobei die Baugruppe das Entstehen von
Biegespannungen auf den Halbleiterchip verhindert, was eine
Zerstörung des Chips nahezu unmöglich macht.
Indem man den Halbleiterchip oder die Schaltkreiselemente
mit einem Material bedeckt, das eine dielektrische Konstante
hat, die kleiner ist als ein Verpressungsmaterial, werden
parasitäre Kapazitäten über die Schaltkreiselemente so wie
den Halbleiterchip oder die Metallverdrahtungsmuster mini
miert, wodurch eine Baugruppe bereitgestellt wird, die nur
eine geringe Verschlechterung der Hochfrequenzcharakteristi
ken aufweist.
Weitere Merkmale und Vorteile der vorliegenden Erfindung
werden aus der Beschreibung der nachfolgenden bevorzugten
Ausführungsform deutlich, wobei auf die Figuren Bezug genom
men wird. Es wird indessen darauf hingewiesen, daß die de
taillierte Beschreibung und die spezifischen Ausführungsfor
men nur der Illustrierung dienen, da verschiedene Änderungen
und Modifikationen dem Fachmann deutlich sind, die innerhalb
der Lehre der vorliegenden Erfindung liegen.
Die Unteransprüche haben vorteilhafte Weiterbildungen der
Erfindung zum Inhalt.
In den Figuren zeigt:
Fig. 1 eine ebene Draufsicht, in der ein isolierendes Film
substrat einer Halbleitereinrichtung vor der
Verpressung dargestellt ist, und zwar gemäß einer
ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine Querschnittsansicht, in der das isolierende
Filmsubstrat von Fig. 1 dargestellt ist, nachdem ein
Halbleiterchip mit einem Abstandshaltermaterial be
deckt worden ist;
Fig. 3 eine Querschnittsansicht, in der die
Halbleitereinrichtung dargestellt ist, wobei der
Halbleiterchip mit dem Abstandshaltermaterial be
deckt ist und das gesamte isolierende Filmsubstrat
verpreßt ist;
Fig. 4 eine ebene Draufsicht, in der ein isolierendes Film
substrat einer Halbleitereinrichtung vor der
Verpressung dargestellt ist, und zwar gemäß einer
zweiten bevorzugten Ausführungsform der vorliegenden
Erfindung;
Fig. 5 eine Querschnittsansicht, in der die
Halbleitereinrichtung dargestellt ist, wobei ein
isolierendes Filmsubstrat gemäß der Fig. 4 gepreßt
ist;
Fig. 6 eine ebene Draufsicht, in der ein isolierendes Film
substrat vor der Verpressung dargestellt ist, und
zwar gemäß einer Variante der zweiten Ausführungs
form der vorliegenden Erfindung;
Fig. 7 eine Querschnittsansicht, in der das isolierende
Filmsubstrat aus Fig. 6 verpreßt ist;
Fig. 8 eine Querschnittsansicht, in der eine Halbleiterein
richtung gemäß einer dritten bevorzugten
Ausführungsform der vorliegenden Erfindung darge
stellt ist;
Fig. 9 eine ebene Draufsicht, in der ein erstes Filmsub
strat vor dem Verpressen gemäß einer vierten Ausfüh
rungsform der vorliegenden Erfindung dargestellt
ist;
Fig. 10 eine ebene Draufsicht, in der ein zweites Film
substrat vor der Verpressung gemäß der vierten be
vorzugten Ausführungsform der vorliegenden Erfindung
dargestellt ist;
Fig. 11 eine Querschnittsansicht, in der eine
Halbleitereinrichtung dargestellt ist, wobei das er
ste und das zweite Filmsubstrat der vierten Ausfüh
rungsform miteinander verpreßt sind;
Fig. 12 eine ebene Draufsicht, in der ein erstes Filmsub
strat vor dem Verpressen gemäß einer fünften bevor
zugte Ausführungsform der vorliegenden Erfindung
dargestellt ist;
Fig. 13 eine ebene Draufsicht, in der ein zweites Filmsub
strat vor der Verpressung gemäß der fünften bevor
zugten Ausführungsform der vorliegenden Erfindung
dargestellt ist;
Fig. 14 eine Querschnittsansicht, in der eine
Halbleitereinrichtung dargestellt ist, wobei das er
ste und das zweite Filmsubstrat gemäß der fünften
Ausführungsform miteinander verpreßt sind;
Fig. 15 eine Querschnittsansicht, in der ein Halbleiter
dargestellt ist, wobei drei Filmsubstrate gemäß der
vierten bevorzugten Ausführungsform der vorliegenden
Erfindung übereinander laminiert sind;
Fig. 16 eine ebene Draufsicht, in der ein Filmsubstrat ei
ner Halbleitereinrichtung vor der Verpressung gemäß
dem Stand der Technik dargestellt ist; und
Fig. 17 eine Querschnittsansicht, in der die
Halbleitereinrichtung gemäß dem Stand der Technik
dargestellt ist.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung
werden im folgenden detailliert unter Bezugnahme auf die
Zeichnung beschrieben.
Fig. 1 ist eine ebene Draufsicht, in der eine Halbleiterein
richtung vor der Verpressung bzw. Ausformung gemäß einer er
sten Ausführungsform der vorliegenden Erfindung dargestellt
ist. In der Figur bezeichnen die gleichen Bezugszeichen wie
die aus Fig. 16 die gleichen oder entsprechende Teile. Auf
dem isolierenden Filmsubstrat 1 sind Durchkontaktierungen 41
ausgebildet, wobei das Substrat eine Dicke von beispiels
weise 100 Mikrometern und Abmessungen von beispielsweise
6mm×8 mm aufweisen kann, um den Erdanschluß 3a, auf dem der
Hochfrequenzhalbleiterchip 2 befestigt ist, mit einem unte
ren Metallverdrahtungsmuster 5b zu verbinden, wobei in ihnen
ein leitendes Material 41a eingefüllt wird. Die Linie B-B′
zeigt eine Biegeposition, und zwar für den Fall, wenn das
Filmsubstrat 1 gebogen wird, so daß ein unteres Metallver
drahtungsmuster 5a dem unteren Metallverdrahtungsmuster 5b
gegenüberliegt.
Fig. 2 ist eine Querschnittsansicht, die der Fig. 1 entlang
der Linie A-A′ entnommen worden ist, und sie zeigt eine
Halbleitereinrichtung, wobei die Umgebung des Halbleiter
chips 2 vor dem Verpressen mit einem Abstandshaltermaterial
7 bedeckt worden ist, welches eine niedrige dielektrische
Konstante und gute isolierende Eigenschaften aufweist, so
wie z. B. Glas.
Fig. 3 ist eine Querschnittsansicht, in der eine
Halbleitereinrichtung dargestellt ist, wobei das in Fig. 2
gezeigte Filmsubstrat 1 entlang einer Linie B-B′ gebogen und
verpreßt worden ist. Das Bezugszeichen 8 bezeichnet ein Ver
pressungsmaterial, wie beispielsweise Harz. Ein isolierendes
Haftmittel 9 wird in den Raum eingeschichtet, der von beiden
Seiten von den hinteren Oberflächen des verbogenen Film
substrates 1 begrenzt wird.
Im nachfolgenden wird eine Beschreibung für ein geeignetes
Herstellungsverfahren gegeben.
Im einzelnen werden zwei Verfahren beschrieben werden, um
eine Halbleitereinrichtung gemäß der Fig. 3 herzustellen.
- 1) Nach der Verpressung des Halbleiterchips 2 mittels ei nes Preßwerkzeuges auf dem Filmsubstrat 1 und Verbinden des Chips 2 mit Verdrahtungen 6 wird das Filmsubstrat 1 entlang der Linie B-B′ gebogen und verpreßt.
- 2) Zunächst wird das Filmsubstrat 1 entlang einer Linie B- B′ gebogen, und nachfolgend wird der Halbleiterchip 2 mittels eines Preßwerkzeuges verpreßt und mittels den Verdrahtungen 6 verbunden.
Das Abstandshaltermaterial 7 kann zu jedem beliebigen Zeit
punkt nach der Verpressung aufgebracht werden. Selbst bei
dem oben beschriebenen Verfahren (1) ist es möglich, Biege
spannungen daran zu hindern, auf das Abstandshaltermaterial
7 einzuwirken, und zwar bei dem Biegen des Filmsubstrates 1,
wobei man derartig vorgeht, daß die Länge des Filmsubstrates
1 in der longitudinalen Richtung in der Nähe der Biegeposi
tion B-B′ mehrfach so lang ausgelegt wird, wie die Dicke des
Filmsubstrates 1.
Eine Beschreibung der Funktionen und der Effekte wird im
folgenden gegeben.
In dieser Baugruppe ist es möglich, und zwar indem man das
Filmsubstrat 1 bei der Biegeposition entlang einer Linie B-
B′ aus Fig. 1 biegt und indem man den Induktor 3c vom Mäan
dertyp oder den Induktor 3d vom Spiraltyp auf der rechten
Seite der Biegeposition, nämlich rechts von der Linie B-B′
in der Figur anordnet, und diese unterhalb des Halbleiter
chips 2 biegt, einen Schaltkreis in drei Dimensionen anzu
ordnen, was zu einer Miniaturisierung der Baugruppe führt.
Indem man das obere Metallverdrahtungsmuster 3a (den Erdan
schluß), das mit einer erdenden leitenden Schicht auf der
hinteren Oberfläche des Halbleiterchips 2 mit einem Lot oder
ähnlichem verbunden ist, mit dem unteren
Metallverdrahtungsmuster 5b durch die Durchkontaktierung 41
hindurch kombiniert, dient das untere Metallverdrahtungs
muster 5b als eine elektromagnetische Abschirmschicht. Als
ein Ergebnis hiervon ist es möglich, ein elektromagnetisches
Feld, welches nicht ausreichend durch den Erdanschluß 3a ab
geschirmt werden kann, abzuschirmen, um so Signale daran zu
hindern, sich gegenseitig zwischen benachbarten Signallei
tungen zu beeinflussen, nämlich insbesondere zu koppeln, und
es ist weiterhin möglich, den Halbleiterchip 2 von den In
duktoren 3c und 3d elektrisch zu isolieren, was zu einer
Verbesserung der Hochfrequenzcharakteristik führt.
Darüberhinaus können, und zwar indem man den Halbleiterchip
2 mit dem Abstandshaltermaterial 7 bedeckt, das eine
dielektrische Konstante hat, die geringer ist als die des
Verpressungsmateriales 8, parasitäre Kapazitäten des Ver
pressungsmateriales 8 vermindert werden, was zu einer Ver
besserung der Hochfrequenzcharakteristiken im Hinblick auf
parasitäre Kapazitäten führt.
Zusätzlich wird, da das isolierende Haftmittel 9 in Berei
chen aufgebracht ist, die von beiden Seiten von dem geboge
nen Filmsubstrat 1 gemäß der ersten Ausführungsform begrenzt
sind, und da das Haftmittel 9 eher deshalb vorgesehen ist,
um die Metallverdrahtung 5a von der Metallverdrahtung 5b zu
isolieren, als die Materialien zusammenzuheften, das isolie
rende Haftmittel dann nicht benötigt, wenn die Metallver
drahtungen 5a und 5b einen vorherbestimmten Abstand auf
rechterhalten können, um keinen Kurzschluß zu erzeugen.
Fig. 4 ist eine ebene Draufsicht, in der eine Halbleiterein
richtung vor der Verpressung dargestellt ist, und zwar gemäß
einer zweiten bevorzugten Ausführungsform der vorliegenden
Erfindung. Wie in der Figur dargestellt, wird ein ver
gleichsweise grob ausgelegter Induktor 3f vom Mäandertyp auf
einem isolierenden Filmsubstrat 11 ausgebildet, das eine
Größe aufweist, die dem Induktor 3f entspricht, und ein un
teres Metallverdrahtungsmuster 5c wird auf der gesamten
rückwärtigen Oberfläche ausgebildet, wobei es mit dem Erdan
schluß 3a über die Durchkontaktierung 41 verbunden ist.
Fig. 5 zeigt eine Querschnittsansicht, die der Fig. 4 ent
lang der Linie A-A′ entnommen worden ist, wobei eine
Halbleitereinrichtung dargestellt ist, in der das isolie
rende Filmsubstrat 11 entlang den entsprechenden Teilen B-
B′, C-C′, D-D′, E-E′ sowie F-F′ gebogen worden und an
schließend verpreßt worden ist, und zwar im Querschnitt in
der Form eines Faltenbalges . Daher wird, und zwar indem man
das Filmsubstrat 11 mehrmals verbiegt, ein Schaltkreis mit
einer Vielzahl von Schichten in drei Dimensionen angeordnet.
Als ein Ergebnis hiervon wird durch die Verwendung eines
langen Filmsubstrates es möglich, die Baugruppe stärker zu
miniaturisieren als in einem Fall, in dem das Filmsubstrat
nur in zwei Teile gefaltet wird, wie im Zusammenhang mit der
ersten Ausführungsform beschrieben worden ist. Darüberhinaus
ist es mit dieser Struktur möglich, und zwar indem man das
Filmsubstrat 1 mehrmals wendet, eine Kopplung zwischen be
nachbarten Einheiten zu verhindern, die durch das in U-Form
angeordnete Filmsubstrat erzeugt worden sind, wobei jede
Einheit durch das untere Metallverdrahtungsmuster 5c sepa
riert wird, da die Kopplungen zwischen den sich gegenüber
liegenden Filmoberflächen auftreten, wobei auf eine von ih
nen der Halbleiterchip 2 ausgebildet ist. Darüberhinaus kann
gleichfalls, und zwar indem man den Induktor 3f vom Mäander
typ verschiebt, so daß er dem Halbleitertyp 2 nicht unmit
telbar gegenüberliegt, nämlich so wie in Fig. 6 illustriert,
und indem man die Halbleitereinrichtung herstellt, indem man
den Film mehrfach wendet, wie in Fig. 7 illustriert, eine
Kopplung zwischen den sich gegenüberliegenden oberen und un
teren Oberflächen verhindert werden. Hier wird, obgleich das
isolierende Haftmittel 9 gleichfalls in den Bereichen
angeordnet ist, die durch das gebogene Filmsubstrat gemäß
dieser Ausführungsform begrenzt sind, das isolierende Haft
mittel 9 dann nicht benötigt, wenn keine Probleme mit Kurz
schlüssen auftreten.
Fig. 8 ist eine Querschnittsansicht, in der eine
Halbleitereinrichtung gemäß einer dritten bevorzugten Aus
führungsform der vorliegenden Erfindung dargestellt ist. Wie
der Figur entnehmbar ist, wird gemäß dieser Ausführungsform
durch Aufrollen des Filmsubstrates 11, das den vergleichs
weise groß dimensionierten Induktor 3f enthält, so wie er in
Fig. 4 dargestellt ist, in Form eines Wasserstrudels ein
Schaltkreis in drei Dimensionen angeordnet. Um eine derar
tige Struktur zu erhalten, kann das isolierende Haftmittel 9
über die gesamte Oberfläche des Bereiches des Filmsubstrates
11 von Fig. 4 aufgeschichtet werden, auf dem der Induktor 3f
ausgebildet ist, und das Filmsubstrat 11 kann linksherum von
dem Ende beginnend aufgerollt werden, das dem Ende gegen
überliegt, auf dem der Halbleiterchip 2 befestigt ist. Als
ein Ergebnis hiervon wird die Baugruppe miniaturisiert. Dar
überhinaus wird es infolge des unteren Metall
verdrahtungsmusters 5c, das zwischen benachbarten Teilen des
Filmsubstrates liegt möglich, die Kopplung von Hochfre
quenzsignalen zu reduzieren, die in dem Schaltkreis auftre
ten können, der in drei Dimensionen aufgebaut ist, was zu
einer Verbesserung der Hochfrequenzcharakteristiken führt.
Fig. 9 ist eine ebene Draufsicht, in der ein erstes Film
substrat 12 dargestellt ist, auf dem der Halbleiterchip vor
der Verpressung befestigt ist, und zwar gemäß einer vierten
bevorzugten Ausführungsform der vorliegenden Erfindung. Fig.
10 hingegen ist eine ebene Draufsicht, in der ein zweites
Filmsubstrat 10 dargestellt ist, auf dem ein Induktor vom
Spiraltyp ausgebildet ist. Gemäß dieser Ausführungsform, wie
sie in Fig. 11 illustriert ist, wird eine Verpressung durch
geführt, wobei diese Filmsubstrate aufeinander auflaminiert
werden, und zwar indem man zwei Filmsubstrate verwendet und
indem man auf jedem Filmsubstrat einen Schaltkreis ausbil
det.
Genauer gesagt wird in den Figuren der Halbleiterchip 2 mit
dem Erdanschluß 3a, welcher auf der oberen Oberfläche des
ersten Filmsubstrates 12 ausgebildet ist, mittels eines
Preßwerkzeuges verbunden, und der Chip 2 wird mit der exter
nen Leitung 3b durch Verdrahtungen 6 verbunden, sowie mit
dem unteren Metallverdrahtungsmuster 5c über eine Durchkon
taktierung 42. Ein oberes Metallverdrahtungsmuster 3g zur
Anlegung einer Vorspannung an den Induktor wird auf der obe
ren Oberfläche des ersten Filmsubstrates 12 ausgebildet, und
es wird mit einem unteren Metallverdrahtungsmuster 5d über
eine Durchkontaktierung 43 verbunden. Hier dienen die unte
ren Metallverdrahtungsmuster 5c und 5d als Verbindungsan
schlüsse. Auf der hinteren Oberfläche des zweiten Filmsub
strates 10 wird ein Induktor vom Spiraltyp ausgebildet, und
zwar mittels eines unteren Verdrahtungsmusters 15, dessen
beide Enden jeweils mit einem oberen Metallverdrah
tungsmuster 13a und 13b über Durchkontaktierungen 44 und 45
verbunden sind. Hier dient das obere Metallverdrahtungsmu
ster 13a als ein Verbindungsanschluß mit dem unteren
Metallverdrahtungsmuster 5d, das auf der hinteren Oberfläche
des ersten Filmsubstrates 12 bereitgestellt worden ist. Das
obere Metallverdrahtungsmuster 13b dient als eine Hilfsver
drahtung, um mit dem unteren Metallverdrahtungsmuster 5c
verbunden zu werden, das auf der hinteren Oberfläche des er
sten Filmsubstrates 12 bereitgestellt ist.
Wenn das erste Filmsubstrat 12 hergestellt wird, wie zuvor
beschrieben, dann wird der Halbleiterchip 2 mit
Abstandshaltermaterial 7 nach dem Herstellen der Drahtver
bindungen bedeckt. Darüberhinaus liegt, wie in Fig. 11 illu
striert, die hintere Oberfläche des ersten Filmsubstrates 12
der oberen Oberfläche des zweiten Filmsubstrates 10 gegen
über, wobei das isolierende Haftmittel 9 zwischen diesen
Filmsubstraten eingebracht wird, und die unteren Metall
verdrahtungsmuster 5c und 5d auf der hinteren Oberfläche des
ersten Filmsubstrates 12 werden jeweils mit den oberen
Metallverdrahtungsmustern 13b und 13a auf der oberen Ober
fläche des zweiten Filmsubstrates 10 verbunden. Daran an
schließend wird in diesem Zustand unter Zuhilfenahme des
Verpressungsmateriales 8 eine Verpressung durchgeführt. Hier
bezeichnen die Bezugszeichen 43a, 44a und 45a leitende Mate
rialien, die jeweils in die Durchkontaktierungen 43, 44 und
45 eingefüllt worden sind.
Gemäß der obigen Konstruktion wird, da der Induktor 15 vom
Spiraltyp in drei Dimensionen unterhalb des Halbleiterchips
2 angeordnet ist, die Baugruppe im Hinblick auf ihre Größe
weiter vermindert. Darüberhinaus ist es in dieser Ausfüh
rungsform möglich, da nur der Halbleiterchip 2 auf dem er
sten Filmsubstrat 12 ausgebildet wird, das Koppeln von Hoch
frequenzsignalen in dem Halbleiterchip 2 und dem Induktor
vom Spiraltyp zu verhindern, und zwar durch den Erdanschluß
3a, der mit der Erdelektrode auf der hinteren Oberfläche des
Halbleiterchips 2 verbunden ist, was zu einer Verbesserung
der Hochfrequenzcharakteristik führt. Darüberhinaus ist es
in dieser Ausführungsform möglich, da der Halbleiterchip 2
mit dem Abstandshaltermaterial 7 bedeckt ist, das eine klei
nere dielektrische Konstante hat als das Verpressungsmate
rial 8, unnötige parasitäre Kapazitäten zu unterdrücken, was
zu einer Baugruppe führt, die verbesserte Charakteristiken
für hohe Frequenzen aufweist. Darüberhinaus ist es durch den
Einsatz eines Materiales wie Keramik für das erste Filmsub
strat 12, welches härter ist als das zweite Filmsubstrat 10,
möglich, das zweite Filmsubstrat 10 zu verbiegen und die er
sten und zweiten Filmsubstrate 11 und 12 aufeinander aufzu
laminieren, wodurch man Schäden infolge der Verbiegung des
Halbleiterchips 2 verhindert, wie sie infolge von thermi
schen Deformationen des Harzes 7 bei der Verpressung auftre
ten können. Darüberhinaus wird, selbst wenn Unterschiede in
den Abständen zwischen den Filmsubstraten auftreten können,
die von dem Beschichtungszustand des isolierenden Haftmit
tels 9 abhängen, das darunterliegende Filmsubstrat 10 defor
miert, da das Filmsubstrat 12 eine höhere Festigkeit auf
weist als das Filmsubstrat 10, wodurch die unteren Metall
verdrahtungsmuster 5c und 5d mit den oberen Me
tallverdrahtungsmustern 13b und 13a in Kontakt gehalten wer
den, was die Bearbeitung und die Herstellung einer Baugruppe
vereinfacht.
Fig. 12 ist eine obere Draufsicht, in der das erste Film
substrat 12 vor der Verpressung gemäß einer fünften bevor
zugten Ausführungsform der vorliegenden Erfindung darge
stellt ist. Fig. 13 ist eine ebene Draufsicht, in der das
zweite Filmsubstrat 10 dargestellt ist, auf dem ein Induktor
vom Spiraltyp ausgebildet ist. In dieser Ausführungsform
wird das Filmsubstrat, auf dem der Induktor ausgebildet ist,
auf dem Filmsubstrat auflaminiert, auf dem der Halbleiter
chip befestigt ist. In den Figuren wird der Halbleiterchip 2
mittels eines Preßwerkzeuges mit der oberen Oberfläche des
ersten Filmsubstrates 12 über den Erdanschluß 3a verbunden,
und der Halbleiterchip 2 wird mit den externen Anschlüssen
3b mittels den Verdrahtungen 6 verbunden. Obere Metallver
drahtungsmuster 3h und 3i werden ausgebildet, um mit oberen
Metallverdrahtungsmustern auf dem zweiten Filmsubstrat ver
bunden zu werden, und das obere Metallverdrahtungsmuster 3i
wird mit dem Halbleiterchip 2 mittels der Verdrahtung 6 ver
bunden. Darüberhinaus werden, um leichter einen Kontakt mit
den oberen Metallverdrahtungsmustern auf dem zweiten Film
substrat herzustellen, zusätzliche Teile 30a, 30h und 30i an
den oberen Metallverdrahtungsmustern 3a, 3h und 3i angefügt.
Auf der hinteren Oberfläche des zweiten Filmsubstrates 10
wird ein Induktor vom Mäandertyp durch ein unteres Me
tallverdrahtungsmuster 23 gebildet, und beide Endteile von
ihm sind jeweils mit oberen Metallverdrahtungsmustern 25a
und 25b über Durchkontaktierungen 46 und 47 verbunden. Zu
sätzlich wird ein oberes Metallverdrahtungsmuster 25c auf
der Oberfläche des zweiten Filmsubstrates 10 ausgebildet,
und zwar in einem vergleichsweise groben Bereich mit Aus
nahme des Bereiches, in dem die unteren Metallverdrahtungs
muster 25a und 25b bereitgestellt sind, um so eine elektro
magnetische Abschirmschicht zu bilden. Darüberhinaus wird
ein zusätzlicher Teil 250c an dieses obere Metallverdrah
tungsmuster 25c angefügt, um so eine leichte Verbindung mit
dem zusätzlichen Teil 30a auf dem Erdanschluß 3a auf dem er
sten Filmsubstrat 12 zu erlauben. Hier dienen die oberen Me
tallverdrahtungsmuster 25a und 25b auf dem zweiten Filmsub
strat 10 als Verbindungsanschlüsse mit den zusätzlichen Tei
len 30h und 30i der oberen Metallverdrahtungsmuster 3h und
3i auf dem ersten Filmsubstrat 12.
Gemäß dieser Ausführungsform wird in dem ersten Filmsubstrat
12, das wie zuvor beschrieben hergestellt ist, der
Halbleiterchip 2 mit dem Abstandshaltermaterial 7 nach der
Drahtverbindung bedeckt. Darüberhinaus wird, wie in Fig. 14
illustriert, die obere Oberfläche des ersten Filmsubstrates
12 der oberen Oberfläche des zweiten Filmsubstrates 10 ge
genüberliegen, wobei das Abstandshaltermaterial 7 zwischen
diesen Filmsubstraten liegt, und die oberen Metallverdrah
tungsmuster 25a und 25b und das zusätzliche Teil 250c auf
der Oberfläche des zweiten Filmsubstrates 10 werden jeweils
mit den oberen Metallverdrahtungsmustern 3h und 3i und dem
zusätzlichen Teil 30a auf der Oberfläche des ersten Filmsub
strates 12 verbunden. Zusätzlich wird die hintere Oberfläche
des zweiten Filmsubstrates 10 mit dem Abstandshaltermaterial
7 bedeckt. Daran anschließend wird in diesem Zustand eine
Verpressung mit dem Verpressungsmaterial 8 durchgeführt. In
dieser Ausführungsform bezeichnet das Bezugszeichen 46a ein
leitendes Material, das in die Durchkontaktierung 46 einge
fügt ist.
Wenn die Ausführungsform wie zuvor beschrieben aufgebaut
wird, wird, da der Induktor 23 in drei Dimensionen über dem
Halbleiterchip 2 angeordnet wird, die Baugruppe im Hinblick
auf ihre Größe weiter vermindert. Darüberhinaus wird gemäß
der obigen Beschreibung, da das obere Metallverdrahtungsmu
ster 25c eine elektromagnetische Abschirmschicht ist, die
zwischen dem Halbleiterchip 2 und dem Induktor 23 des Film
substrates 10 angeordnet ist, die Kopplung von Hochfrequenz
signalen zwischen den Filmsubstraten vermindert, was zu ei
ner Verbesserung der Hochfrequenzcharakteristiken führt.
Darüberhinaus ist es möglich, da das obere Metallverdrah
tungsmuster 25c angeordnet ist, den Halbleiterchip 2 zu be
decken, die Leckage von elektromagnetischen Hochfrequenzwel
len von dem Halbleiterchip 2 aus der Baugruppe heraus zu
vermindern, was zu der sog. Hochfrequenzabschirmung führt.
Darüberhinaus wird es in der fünften Ausführungsform durch
den Einsatz eines härteren Materiales für das erste Filmsub
strat 12 im Vergleich zu dem Material des zweiten Film
substrates 10 möglich, den Halbleiterchip 2 gleichmäßig be
lastet zu halten, wobei der Chip 2 keine Schäden erfährt,
und zwar selbst dann nicht, wenn Spannungen auftreten, die
dem ersten Filmsubstrat 12 durch das Verbiegen des zweiten
Filmsubstrates 10 bei der Verpressung hinzugefügt werden,
was zu verbesserten Aufbaueigenschaften und Bearbeitungsei
genschaften führt. Da ein Material eingesetzt wird, das eine
niedrigere dielektrische Konstante hat als das Verpressungs
material 8, und zwar als Abstandshaltermaterial 7 zwischen
dem ersten Filmsubstrat 12 und dem zweiten Filmsubstrat 10,
und als Abstandshaltermaterial 7 auf dem unteren Metallmu
ster 23 des zweiten Filmsubstrates 10, können unnötige para
sitäre Kapazitäten vermindert werden. Darüberhinaus kann in
der fünften Ausführungsform ein unteres Metallverdrahtungs
muster auf der hinteren Oberfläche des ersten Filmsubstrates
12 ausgebildet werden, und dieses Verdrahtungsmuster kann
mit den oberen Metallverdrahtungsmustern über Durchkontak
tierungen verbunden werden.
Während in den zuvor beschriebenen Ausführungsformen die
Induktoren vom Spiraltyp und/oder vom Mäandertyp für ein
Schaltkreiselement dargestellt sind, das mit oberen und/oder
unteren Metallverdrahtungsmustern auf dem isolierenden Sub
strat hergestellt ist, kann ein Stub zur Impedanzanpassung,
ein Resonanzschaltkreis oder ähnliches, zusammen mit den
Verdrahtungsmustern hergestellt werden.
Die Anzahl der Biegungen des Filmsubstrates in der zweiten
Ausführungsform, die Anzahl der Windungen des Filmsubstrates
in der dritten Ausführungsform, die Anzahl der Aufstapelun
gen des Substrates in der vierten und fünften Ausführungs
form sind nicht auf die gezeigten Beispiele begrenzt. Bei
spielsweise kann, wie in Fig. 15 illustriert, und zwar indem
man ein drittes Filmsubstrat 14 anordnet, das ein oberes Me
tallverdrahtungsmuster 17 und ein unteres Metallverdrah
tungsmuster 16 aufweist, welche untereinander mittels eines
leitenden Durchkontaktierungsmateriales 18 verbunden sind,
nämlich unter dem zweiten Filmsubstrat 10, und indem man das
Filmsubstrat 14 mit einem unteren Metallverdrahtungsmuster
15 auf dem zweiten Filmsubstrat 10 mittels dem oberen Me
tallverdrahtungsmuster 17 verbindet, eine Halblei
tereinrichtung erhalten werden, die eine Struktur mit drei
laminierten Filmsubstraten aufweist.
Nach wie vor wird, während in den zweiten bis fünften
Ausführungsformen das isolierende Haftmittel 9 zwischen den
Filmsubstraten aufgeschichtet wird, das Haftmittel 9 dann
nicht benötigt, wenn keine Möglichkeiten für Kurzschlüsse
auftreten, da das Haftmittel 9 in erster Linie zum Isolieren
verwendet wird, und nicht zum Verbinden der Materialien.
Wie zuvor beschrieben wird in einer Halbleitereinrichtung
gemäß der vorliegenden Erfindung das Verpressen in einem Zu
stand durchgeführt, in dem ein isolierendes Filmsubstrat
verbogen und aufgestapelt ist, oder ein isolierendes Film
substrat wird mehrfach verbogen und aufgestapelt, oder ein
isolierendes Filmsubstrat wird in Form eines Wasserstrudels
aufgerollt. Dies führt zu einer miniaturisierten Baugruppe.
Indem man eine elektromagnetische Abschirmschicht zwischen
den laminierten Oberflächen des Filmsubstrates anordnet,
wird eine Kopplung von Hochfrequenzsignalen zwischen benach
barten Oberflächen des Filmsubstrates verhindert, wodurch
eine Baugruppe bereitgestellt wird, die eine verbesserte
Frequenzcharakteristik aufweist.
Da eine Mehrzahl von isolierenden Filmsubstraten verwendet
wird, haftet das zweite Filmsubstrat an der Oberfläche des
ersten Filmsubstrates gegenüberliegend zu der Oberfläche,
auf dem ein Halbleiterchip ausgebildet ist, und der Chip auf
dem ersten Filmsubstrat wird mit den Schaltkreiselementen
auf dem zweiten Filmsubstrat elektrisch verbunden. Da das
Verpressen in einem Zustand durchgeführt wird, in dem das
zweite Filmsubstrat auf laminiert ist und an dem ersten Film
substrat haftet, das den Halbleiterchip mit einem isolieren
den Abstandshaltermaterial bedeckt aufweist, wobei der
Halbleiterchip auf dem ersten Filmsubstrat mit den Schalt
kreiselementen auf dem zweiten Filmsubstrat verbunden ist,
wird der Schaltkreis in drei Dimensionen angeordnet, was zu
einer miniaturisierten Baugruppe führt.
Wenn das zweite Filmsubstrat auf dem ersten Filmsubstrat
auflaminiert wird, wird, da eine elektromagnetische Ab
schirmschicht auf dem zweiten Filmsubstrat angeordnet wird,
um den Halbleiterchip auf dem ersten Filmsubstrat zu bedec
ken, die Strahlung einer elektromagnetischen Welle aus den
Schaltkreiselementen des ersten Filmsubstrates oder eine
Kopplung von Hochfrequenzsignalen mit den Schaltkreiselemen
ten außerhalb der Baugruppe verhindert, was zu einer Bau
gruppe führt, die eine grobe Zuverlässigkeit aufweist.
Indem ein Material verwendet wird, das eine hohe Festigkeit
aufweist, und zwar für das Filmsubstrat unter der Vielzahl
von Filmsubstraten, auf dem der Halbleiterchip befestigt
ist, wird eine Baugruppe bereitgestellt, die leicht herzu
stellen und leicht zu bearbeiten ist, wobei die Baugruppe
Biegespannungen daran hindert, den Halbleiterchip zu errei
chen, wodurch eine Zerstörung des Chips nur schwer möglich
wird.
Indem man den Halbleiterchip oder die Schaltkreiselemente
mit einem Material bedeckt, das eine dielektrische Konstante
aufweist, die niedriger ist als ein Verpressungsmaterial,
können parasitäre Kapazitäten über die Schaltkreiselemente
sowie den Halbleiterchip oder die Metallverdrahtungsmuster
verhindert werden, was zu einer Baugruppe führt, die verbes
serte Hochfrequenzcharakteristiken aufweist.
Zusammenfassend kann also festgehalten werden, daß eine
Halbleitervorrichtung gemäß der vorliegenden Erfindung ein
isolierendes Filmsubstrat umfaßt, welches eine Oberfläche
aufweist, einen Hochfrequenzhalbleiterchip, der auf der
Oberfläche angeordnet ist und Schaltkreiselemente, die
gleichfalls auf der Oberfläche angeordnet sind und die mit
dem Halbleiterchip verbunden sind, wobei das isolierende
Filmsubstrat gebogen und aufgeschichtet wird. Nachfolgend
wird es mit einem Harz verpreßt wird. Auf diese Art und
Weise wird eine Baugruppe miniaturisiert.
Claims (19)
1. Eine Halbleitereinrichtung, welche ein isolierendes
Filmsubstrat (1) umfaßt, das eine Oberfläche aufweist,
sowie einen Hochfrequenzhalbleiterchip (2), der auf der
Oberfläche angeordnet ist, und Schaltkreiselemente (3a
bis 3e), die auf der Oberfläche angeordnet und mit dem
Halbleiterchip (2) verbunden sind, wobei das isolierende
Filmsubstrat (1) gebogen und aufgeschichtet sowie mit
einem Harz (8) verpreßt wird.
2. Die Halbleitereinrichtung nach Anspruch 1, worin das
isolierende Filmsubstrat (1) derartig gebogen wird, daß
es mit seiner hinteren Oberfläche nach innen zeigend an
geordnet wird, wobei sich die oberen und unteren Ober
flächen gegenüberliegen.
3. Die Halbleitereinrichtung nach Anspruch 2, welche
desweiteren eine elektromagnetische Abschirmschicht (5b)
auf der oberen Oberfläche umfaßt, um die obere Oberflä
che von der unteren Oberfläche elektromagnetisch zu
trennen.
4. Eine Halbleitereinrichtung, welche ein isolierendes
Filmsubstrat (11) umfaßt, das eine Oberfläche aufweist,
sowie einen Hochfrequenzhalbleiterchip (2), der auf der
Oberfläche angeordnet ist und Schaltkreiselemente (3a,
3b, 3f), die auf der Oberfläche angeordnet und mit dem
Halbleiterchip (2) verbunden sind, wobei das isolierende
Filmsubstrat (11) mehrfach sich selbst überlappend ge
faltet ist, und zwar faltenbalgförmig im Querschnitt, so
daß mehrere Sätze von gegenüberliegenden Teilen der
Oberfläche gebildet werden, und wobei es mit einem Harz
(8) verpreßt wird.
5. Die Halbleitereinrichtung nach Anspruch 4, worin der
Halbleiterchip (2) und/oder die Schaltkreiselemente (3a,
3b, 3f) auf einem beliebigen der gegenüberliegenden
Teile der Oberfläche des Filmsubstrates (11) angeordnet
werden.
6. Die Halbleitereinrichtung nach Anspruch 4, welche
darüberhinaus eine elektromagnetische Abschirmschicht
(5c) umfaßt, die über die gesamte Oberfläche des isolie
renden Filmsubstrates (11) hinweg angeordnet ist.
7. Eine Halbleitereinrichtung, welche ein isolierendes
Filmsubstrat (11) umfaßt, das eine Oberfläche aufweist,
sowie einen Hochfrequenzhalbleiterchip (2), der auf der
Oberfläche angeordnet ist und Schaltkreiselemente (3a,
3b, 3f), die auf der Oberfläche angeordnet und mit dem
Halbleiterchip (2) verbunden sind, wobei das isolierende
Filmsubstrat (11) in der Form eines Wasserstrudels von
einem seiner Enden her aufgerollt und mit einem Harz (8)
verpreßt wird.
8. Die Halbleitereinrichtung nach Anspruch 7, worin das
eine Ende des isolierenden Filmsubstrates (11) einge
rollt wird, indem seine Oberfläche nach innen angeordnet
wird.
9. Die Halbleitereinrichtung nach Anspruch 7, welche
desweiteren eine elektromagnetische Abschirmschicht (5c)
umfaßt, die über die gesamte hintere Oberfläche des iso
lierenden Filmsubstrates (11) hinweg angeordnet ist, so
daß benachbarte Teile des Filmsubstrates (11), das auf
gerollt wird, um laminiert zu werden, elektromagnetisch
getrennt werden.
10. Eine Halbleitereinrichtung, welche ein erstes isolie
rendes Filmsubstrat (12) umfaßt, das einen
Hochfrequenzhalbleiterchip (2) aufweist, sowie Schalt
kreiselemente (3a, 3b, 3g), die mit dem Halbleiterchip
(2) verbunden sind, der auf einer Oberfläche angeordnet
ist, sowie ein zweites isolierendes Filmsubstrat (10),
das ein Schaltkreiselement (15) auf einer hinteren Ober
fläche aufweist, worin das erste Filmsubstrat (12) und
das zweite Filmsubstrat (10) aufeinander aufgeschichtet
und gemeinsam elektrisch verbunden, und mit einem Harz
(8) verpreßt werden.
11. Die Halbleitereinrichtung nach Anspruch 10, in der eine
hintere Oberfläche des ersten Filmsubstrates (12) einer
Oberfläche des zweiten Filmsubstrates (10) gegenüber
liegt und diese zwei Filmsubstrate mittels Durchkontak
tierungen (43 bis 45) elektrisch miteinander verbunden
sind.
12. Die Halbleitereinrichtung nach Anspruch 10, worin die
Oberfläche des ersten Filmsubstrates (12) einer Oberflä
che des zweiten Filmsubstrates (10) gegenüberliegt und
diese zwei Filmsubstrate mittels Durchkontaktierungen
(46, 47) gemeinsam miteinander verbunden sind.
13. Die Halbleitereinrichtung nach Anspruch 10, worin das
erste Filmsubstrat (12) härter ist als das zweite Film
substrat (10).
14. Die Halbleitereinrichtung nach Anspruch 12, welche
desweiteren eine elektromagnetische Abschirmschicht
(25c) aufweist, die auf der Oberfläche des zweiten Film
substrates (10) angeordnet ist, um das zweite Filmsub
strat (10) von dem ersten Filmsubstrat (12) elektroma
gnetisch zu trennen.
15. Die Halbleitereinrichtung nach Anspruch 12, welche
desweiteren ein Schaltkreiselement (23) umfaßt, das auf
der hinteren Oberfläche des zweiten Filmsubstrates (10)
ausgebildet und das mit einem Material (7) bedeckt ist,
das eine dielektrische Konstante aufweist, die niedriger
ist als die des Harzes (8).
16. Die Halbleitereinrichtung nach Anspruch 1, worin der
Halbleiterchip (2) mit einem Material (7) bedeckt ist,
das eine dielektrische Konstante hat, die niedriger ist
als die des Harzes (8).
17. Die Halbleitereinrichtung nach Anspruch 4, worin der
Halbleiterchip (2) mit einem Material (7) bedeckt ist,
das eine dielektrische Konstante aufweist, die niedriger
ist, als die des Harzes (8).
18. Die Halbleitereinrichtung nach Anspruch 7, worin der
Halbleiterchip (2) mit einem Material (7) bedeckt ist,
das eine dielektrische Kontante aufweist, die niedriger
ist als die des Harzes (8).
19. Die Halbleitereinrichtung nach Anspruch 10, worin der
Halbleiterchip (2) mit einem Material (7) bedeckt ist,
das eine dielektrische Konstante aufweist, die niedriger
ist als die des Harzes (8).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4217254A JP2721093B2 (ja) | 1992-07-21 | 1992-07-21 | 半導体装置 |
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DE4309186A1 true DE4309186A1 (de) | 1994-02-03 |
Family
ID=16701266
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DE4309186A Withdrawn DE4309186A1 (de) | 1992-07-21 | 1993-03-22 | Halbleitereinrichtung |
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Country | Link |
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US (2) | US5382829A (de) |
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DE (1) | DE4309186A1 (de) |
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Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: H01L 23/66 |
|
8139 | Disposal/non-payment of the annual fee |