DE2802048C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zur Erzeugung von Kon­ takt- bzw. Anschlußfenstern in einer mit mehreren Oxid­ schichten bedeckten Halbleiteranordnung nach dem Oberbe­ griff des Anspruches 1. Ein derartiges Verfahren ist aus der GB-PS 14 28 713 bekannt. Die Erzeugung der Kontakt- bzw. Anschlußfenster erfolgt mittels eines nicht näher beschriebenen Maskierungs- und Ätzschrittes.
Aus der DE-OS 26 26 191 ist bereits ein Verfahren zur Her­ stellung von elektrischen Verbindungen auf integrierten Halbleiteranordnungen bekannt, wobei dieses bekannte Ver­ fahren die folgenden Schritte umfaßt: Es wird eine erste Isolationsschicht (undotierte Siliciumoxidschicht) auf der Oberfläche eines Halbleitersub­ strats ausgebildet und es werden dann Öffnungen in dieser ersten Isolationsschicht zur Freilegung ausgewählter Berei­ che des Halbleitersubstrats erzeugt. Es wird daraufhin eine zweite Isolationsschicht (dotierte Oxidschicht) auf der ersten Isolationsschicht ausgebildet und es werden die genannten Öffnungen gefüllt, wobei die zweite Isolationsschicht eine geringere Ätzrate als die erste Isolationsschicht aufweist. Es wird dann unter Verwendung einer Maskierungsschicht aus lichtempfindlichem Material an den Bereichen der zweiten Isolationsschicht, welche die ge­ füllten Öffnungen der ersten Isolationsschicht überdeckt, ein Ätzmittel wirksam gemacht, wobei die ausgewählten Be­ reiche wieder freigelegt werden. Es werden dann elektrische Leitungen auf der zweiten Isolationsschicht ausgebildet, die sich in die genannten Öffnungen hinein erstrecken, so daß ein Kontakt mit den ausgewählten Bereichen entsteht.
Aus der DE-AS 16 21 468 ist ein Verfahren zum Herausätzen eines Fensters aus der Schutzschicht einer Halbleiteranordnung bekannt, die eine untere und eine obere, leichter anätzbare Schicht aufweist. Zum Herausätzen eines Fensters werden die das zu erzeugende Fenster umgebenden Oberflä­ chenteile der Halbleiteranordnung mit einer ätzresisten­ ten Abdeckschicht abgedeckt und es wird dann ein geeignetes Ätzmittel zur Anwendung gebracht. Das wesentliche dieses bekannten Verfahrens besteht darin, daß man zunächst nur die obere Schicht im Bereich des Fensters abträgt, und daß man dann, gegebenenfalls nach vorangehender Entfernung der zuerst aufgebrachten ätzresistenten Abdeckschicht, eine zweite ätzresistente Abdeckschicht aufbringt, die den durch die erste Ätzbehandlung freigelegten Seitenwandteil der oberen Schicht abdeckt bzw. mit abdeckt und darauffolgend die untere Schicht lokal wegätzt.
Ferner ist es aus der DE-AS 16 21 468 bekannt, nach dem Ätzen von Kontakt- bzw. Anschlußfenstern und nach Durchführen eines Diffusionsschrittes unter Verwendung einer Maskierungsschicht das Halbleitersubstrat in den Fenstern wieder freizuätzen.
Aus der US-PS 38 11 974 ist ebenfalls ein Verfahren zum Herausätzen eines Fensters aus der Schutzschicht einer Halbleitervorrichtung bekannt, wobei ebenfalls geeignete Masken bzw. zusätzliche Masken zum Schutz vor seitlichem Ätzangriff erzeugt werden und dann die Ätzbedingungen durch geeignete Wahl eines Ätzmittels geeignet eingestellt wer­ den.
Aus der Literaturstelle "RCA Review" Band 37, März 1976, Seiten 78-85, ist es bekannt, bei der Herstellung von inte­ grierten Halbleiteranordnung das bei niedrigen Tempera­ turen durch ein CVD-Verfahren aufgebrachte Siliziumoxid mit Hilfe einer Temperaturbehandlung zu verdichten, wodurch die Ätzrate herabgesetzt wird.
Aus der Literaturstelle "SCP and Solid State Technology" Band 10, Nr. 5, Mai 1967, Seiten 36-41, ist es in Verbin­ dung mit einem chemischen Niederschlagsverfahren zur Aus­ bildung von Dielektrikat bei Dünnfilmschaltungen und Kompo­ nenten bekannt, CVD-SiO2-Schichten bei höheren Temperaturen (bis 1220°C) herzustellen. Diese hergestellten Schichten enthalten aber zum Teil noch Verunreinigungen, wie Cl, Br, P, F und B.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren zur Erzeugung von Kontakt- bzw. Anschlußfen­ stern in einer mit mehreren Oxidschichten bedeckten Halb­ leiteranordnung der angegebenen Gattung zu schaffen, wel­ ches die Möglichkeit bietet, die Integrationsdichte einer Halbleiteranordnung noch weiter zu erhöhen.
Diese Aufgabe wird erfindungsgemäß durch die im Kennzeich­ nungsteil des Anspruches 1 aufgeführten Merkmale gelöst.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird die Erfindung anhand von Ausführungsbei­ spielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Schnittansicht einer inte­ grierten Halbleiteranordnung, bei der das Verfahren angewendet wird;
Fig. 2 eine schematische Schnittansicht, die einen nachfolgenden Schritt in dem Verfahren erläu­ tert;
Fig. 3 und 4 schematische Schnittansichten, die nach­ folgende Schritte in dem Verfahren erläutern;
Fig. 5 eine vergrößerte Ansicht eines stellvertretenden Abschnitts aus Fig. 4;
Fig. 6 eine schematische Schnittansicht, die einen nachfolgenden Schritt in dem Verfahren erläu­ tert;
Fig. 7 eine vergrößerte Ansicht eines stellvertretenden Abschnitts von Fig. 6;
Fig. 8 eine vergrößerte Ansicht ähnlich der Ansicht aus Fig. 7, die einen nachfolgenden Schritt in dem Verfahren erläutert; und
Fig. 9 eine schematische Schnittansicht, die wesentli­ che Merkmale der Einrichtung in einer letzten Stufe des Verfahrens erläutert.
Fig. 1 ist ein schematischer Schnitt eines Abschnitts einer integrierten Halbleiteranordnung, die als Ganzes mit 10 bezeichnet ist. Die Einrichtung 10 weist ein Substrat 12 auf, das in typischen Fällen einkristallines Silicium einer herkömmlichen Kristallorientierung, die bekannt ist, ist. Das Verfahren kann auch bei Einrichtungen angewandt werden, die andere Halbleitermaterialien als Silicium verwenden, wie dem Fachmann klar sein wird. Das Substrat 12 kann entweder von p-Typ oder n-Typ sein; für die Zwecke dieser erläuternden Ausführungsform wird jedoch p-Leitfä­ higkeit verwandt, wobei ein bevorzugter spezifischer Wi­ derstand ungefähr 5 bis 25 Ωcm im Substrat 12 beträgt.
Die Halbleiteranordnung weist p⁺-Bereiche 36 - vorzugswei­ se durch Implantation von Bor erzeugt - mit einem spezifi­ schen Widerstand von ungefähr 1 Ωcm in den Gebieten der höchsten Verunreinigungskonzentration in der endgültigen Anordnung auf. Ferner weist sie eine verhältnismäßig dicke "Isoplanar-Feld-Oxid"-Schicht 42, die vorzugsweise unge­ fähr 1400 nm dick ist, in dem Substrat 12 auf. Das Feld­ oxid 42 dringt in das Substrat 12 bis zu einer Tiefe von ungefähr 700 nm ein, wobei der Oxidationsvorgang die Be­ reiche 36 mit Bor-Implantat in eine darunterliegende größere Tiefe getrieben hat. Die p⁺-Bereiche 36 erlauben die Benutzung eines dünneren Feldoxids 42, indem sie den spezifischen Widerstand darunter erniedrigen.
Auf der Oberfläche 14 des Substrats 12 sind thermische Oxidschichten 50, 52 und 70 vorgesehen. Die thermischen Oxidabschnitte 50 und 52 haben eine Dicke von ungefähr 90 nm, der Abschnitt 70 eine Dicke von ungefähr 150-200 nm. Eine leichte Dosis Borionen-Implantation ist unter Be­ nutzung bekannter Techniken zum Zwecke der Einstellung der Schwellenspannung der Feldeffektelemente, die an den Stel­ len 24 und 26 gebildet sind, durchgeführt worden.
Wie gezeigt, ist eine Polysiliciumschicht 66, 68 mit einer Dicke von ungefähr 350 bis 480 nm vorgesehen. Damit die Schicht 66, 68 hochleitend ist, wurde sie stark n-dotiert, vorzugsweise durch Anwendung von Phosphordiffusion.
Die Polysiliciumschicht 66 liegt über einem Bereich der thermischen Oxidschicht 50 und erstreckt sich über einen angrenzenden Bereich der Feldoxidschicht 42, wie an der Elementstelle 24 gezeigt ist. Die Polysiliciumschicht 68 liegt über einem mittleren Abschnitt der thermischen Oxid­ schicht 52 an der Elementstelle 26.
Auf der Polysiliciumschicht 66, 68 ist eine Polyoxidschicht 62, 64 vorgesehen. Die Polyoxidschicht 62 hat eine Dicke von mindestens 300 nm.
Auf der Polyoxidschicht 62 ist eine zweite, dotierte Poly­ siliciumschicht 74 vorgesehen. Die Polysiliciumschicht 74 liegt im Bereich 80 auf dem thermischen Oxid 70, im Be­ reich 82 oberhalb der Polysiliciumschicht 66.
Es versteht sich, daß die Anordnung der Polysilicium­ schichten 66 und 74 es erlaubt, daß die Elemente derart wie sie an der Stelle 24 gezeigt sind, in dichter Weise auf der Einrichtung 10 angeordnet werden. Insbesondere werden durch die Überlappung des Feldoxids 42 durch die Schicht 66 und die ähnliche Überlappung der Schicht 66 durch die Schicht 74 Zwischenverbindungen zwischen benach­ barten Zellen (nicht gezeigt) erleichtert, und die Bildung von Kontakten bzw. Anschlüssen in den nachfolgenden Schritten bildet keinen begrenzenden Faktor bei der Wahl des Ausmaßes des aktiven Oberflächengebiets 14, das dem Element 24 zugeordnet ist. Das Bezugszeichen 84 bezieht sich auf unterhöhlte Gebiete unter den Polysiliciumschich­ ten, die durch Ätzung entstanden sind.
In den Gebieten der Stellen 24 und 26 sind bzw. ist unter Verwendung bekannter Techniken n-Dotierungsmittel, vor­ zugsweise Phosphor, eindiffundiert, worden, wodurch N⁺-Be­ reiche 86, 88 und 90 in dem Substrat 12, bis zu einer Tie­ fe von ungefähr 1500 nm unterhalb der Oberfläche 14 er­ zeugt wurden. In einer alternativen Ausführungsform unter Benutzung eines n-leitfähigen Substrats würde eine p-Typ- Diffusion, gewöhnlich unter Verwendung von Bor, durchge­ führt worden sein, um den Aufbau vom zum hier gezeigten komplementären Leitfähigkeitstyp zu erzeugen.
Im folgenden wird auf Fig. 2 Bezug genommen. Die Einrich­ tung 10 aus Fig. 1 wird in einen Ofen mit trockenem Sauer­ stoff oder Dampf bei ungefähr 900 bis 1000°C getan, so daß über den verschiedenen Polysiliciumschichten, wie mit den Bezugszeichen 94 angezeigt, und über den verschiedenen N⁺- Bereichen im Substrat 12, wie durch die Bezugszeichen 96 angezeigt, thermische Oxidschichten von ungefähr 200 nm gezüchtet werden. Das Wachsen der Polyoxidschicht 94 hat den Effekt, die äußere Kante 92 der Polysiliciumschicht 68 leicht nach, in der Fig. 2 gesehen, links zu rücken.
In Fig. 3 wurde eine Schicht 98 aus undotiertem "Hochtem­ peratur"-Oxid abgeschieden, vorzugsweise unter Benutzung von SiH4 und CO2 in bekannter Weise, bei einer Temperatur zwischen 600 und 1000°C bis zu einer Dicke von bevorzugt ungefähr 600 nm. Bei einer entsprechenden Stufe scheiden herkömmliche Verfahren typischerweise ein "Nieder- Temperatur"-Oxid in einem Bereich von 350 bis 450°C ab, das eine verhältnismäßig große Ätzgeschwindigkeit hat, was ausgedehnte Unterhöhlungsprobleme verursacht.
Es wird eine abgeschiedene, undotierte Oxid­ schicht 98 gebildet, die eine der der darunterliegenden gewachsenen Oxidschichten 94 und 96 vergleichbare Ätzgeschwindigkeit hat. In einem besonders bevorzugten Vorgehen wird die Oxid­ schicht 98 dadurch abgeschieden, daß die Einrichtung 10 in ein herkömmliches HF-Reaktionsgefäß getan und die Einrichtung bis ungefähr 900 oder 950°C erhitzt wird um die Reaktionen:
SiH₄ + 2 CO₂ → SiO₂ + 2 CO + 2 H₂
auszulösen.
Gemäß einem zusätzlichen Merkmal ist die Schicht 98 eine zusätzliche, redundante Oxidschicht, die mögliche Fehler, wie kleine Löcher oder Feinlunker in den darunterliegenden Oxidschichten 94 oder 96 bedeckt.
Dann wird eine erste Maskierungsschicht 100 aus lichtempfindlichem Material auf der abgeschiedenen Oxidschicht 98 gebildet. Als nächstes werden Kontakt- bzw. Anschlußfenster 102 geöffnet, indem durch die Bereiche der Oxidschicht 98, die nicht durch die erste Maskierungsschicht 100 aus lichtempfindlichem Material bedeckt sind, durchgeätzt wird, und indem das Ätzen durch die darunterliegen­ den Oxidschichten 94 und 96, wie in Fig. 4 gezeigt, fort­ gesetzt wird. Obwohl ein gewisses Maß an seitlichem Ätzen die Schicht 100 aus lichtempfindlichem Material in der typi­ schen Weise der Fig. 5 unterhöhlt, ist das Maß der Unter­ höhlung aufgrund der eng aneinander angepaßten Ätzgeschwindig­ keiten der undotierten "Hochtemperatur"-Oxidschicht 98 und der darunterliegenden thermischen Oxidschichten 94 und 96 äußerst gering. Dementsprechend können sehr kleine Anschlüsse durch die Erfin­ dung erzeugt werden, wie weiter unten ersichtlich ist.
Als nächstes wird die erste Maskierungsschicht aus lichtempfindlichem Material 100 entfernt, und ein Stabilisierungsschritt unter Verwendung von Phosphordiffusion, durchgeführt, wie durch die Punktierung entlang der offenliegenden Oxid­ oberflächen, gezeigt in Fig. 6 und der vergrößerten Ansicht der Fig. 7, angedeutet ist. Die Phosphorstabilisierung hat die Wirkung, sehr dünne Oxidschichten 104 auf freiliegenden Siliciumoberflächen (als Beispiel ausdrücklich in Fig. 7 gezeigt) zu erzeugen, die ungefähr 2 bis 10 nm dick sind.
Es ist bequem, die Einrichtung 10 gleichzeitig mit der Stabilisierung zu gettern, was dadurch erreicht werden kann, daß alles außer der Rückseite (das ist die Bodenfläche des Substrats 12 mit Oxid darauf, nicht gezeigt) nach dem Öffnen der Fenster 102 mit einer weiteren lichtempfindlichen Maskierungsschicht bedeckt wird, und dann die Rückseite bis zum sauberen Silicium freigelegt wird. Die Stabilisierung schreitet dann fort, wie im vorherigen Absatz beschrieben, durch Entfernung der lichtempfindlichen Schichten und dadurch, daß die Einrichtung 10 einer Phosphordiffusion ausgesetzt wird, was metallische Verunreinigungen zur Rückseite gettert, wodurch der Leckstrom in günstiger Weise vermindert wird.
Nach dem Phosphorstabilisierungsschritt ist es notwendig, die Anschlußfenster 102 durch die Oxidschichten 104 hin­ durch wieder zu öffnen. Eine zweite Maskierungsschicht aus lichtempfindli­ chem Material (nicht gezeigt) wird unter Benutzung der gleichen Maskendeckung, die die erste Maskierungsschicht 100 erzeugte, wieder aufgebracht. Dann werden die Oxidschichten 104 bis zum da­ runterliegenden Silicium durchgeätzt, um die Anschlußfenster 102 wieder zu öffnen, und die zweite lichtempfindliche Schicht wird entfernt um Fenster 102, die in einer typischen Form in Fig. 8 dargestellt sind, zu erzeugen.
Die Fensteröffnung 102 an der Oberfläche 14 aus Fig. 8 kann bis auf weniger als 5 µm im Durchmesser gesteuert werden, währenddessen bekannte Verfahren vorher auf unge­ fähr 8 µm begrenzt waren.
Demgemäß ist zu erkennen, daß das erläuterte Verfahren eine Methode zur Herstellung sehr kleiner Fenster dargestellt, so daß Kontakte bzw. Anschlüsse darin mit Exaktheit angeordnet werden können. Dieses wichtige Merkmal wird durch die oben angegebene Folge von Schritten, in denen die Fenster durch undotierte Oxidschichten vor der Stabili­ sierung geätzt werden, erreicht. Es wurde gefunden, daß das hier beschriebene Verfahren eine Verminderung des den Kontakten bzw. Anschlüssen zugeordneten Oberflächengebiets um ungefähr 40% gegenüber dem besten bekannten Stand der Technik erlaubt.
Abschließend wird ein Metallisierungsverfahren benutzt, um die Anschlüsse 106, 108, 110, 112, 114 und 116 in den Fen­ stern 102 zu bilden, was den Aufbau der Einrichtung aus Fig. 9 ergibt. Die Anschlüsse werden vorzugsweise durch Vakuumabscheidung von Aluminium, Fotomaskierung von Berei­ chen des Aluminiums und Ätzung der unmaskierten Bereiche mit Ätzmitteln, die selektiv das Aluminium, aber nicht die darunterliegende Oxidschicht 98 angreifen, gebildet.
Der Fachmann wird die Nützlichkeit der Elementstrukturen aus Fig. 9 erkennen, worin das Element an der Stelle 24 als Ladungsspeicherzelle oder Speicherzelle und das Element an der Stelle 26 als Feldeffekttransistor dient. Insbesondere ist das Element 26 ein n-Kanal-Anreicherungstyp-FET mit einem selbstausgerichteten Silicium-Gate ähnlich dem in der US 38 98 105 (Mai et al) beschriebenen, wo der Anschluß 114 als Gateanschluß an das Siliciumgate 68 und die Anschlüsse 112 und 160 als Quellen (source)- und Senken (drain)-Anschlüssen an die Bereiche 88 und 90 dienen. Die Erfindung kann auch dazu verwandt wer­ den, n-Kanal-Verarmungstyp-FETs ebenso wie beide Typen von p-Kanal-FETs durch Abwandlung der Verfahrensschritte, die hier im einzelnen genannt sind, in Übereinstimmung mit der US 38 98 105 (Mai et al), zu erzeugen.
Das Element 24 bildet eine Speicherzelle auf kleiner Fläche, mit einem einzelnen Transistor und einem einzelnen Kondensa­ tor. Eine komplementäre Speicherzelle mit Leitfähigkeits­ typen, die denen, die speziell an der Stelle 24 der Fig. 28 gezeigt sind, entgegengesetzt sind, kann erzeugt werden, wie dem Fachmann klar ist.
Die Arbeitsweise einer Speicherzelle, wie der Zelle 24 der Fig. 9, ist bekannt.
Das beschriebene Verfahren beweist eine große Nützlichkeit bei der Herstellung von Speichern mit wahlfreiem Zugriff (RAM) mit hoher Dichte, und hat die Herstellung eines "16K RAM" (d. h. eines Speichers mit wahlfreiem Zugriff, der 16 384 Speicherzellen hat) erleich­ tert.

Claims (4)

1. Verfahren zur Erzeugung von Kontakt- bzw. Anschlußfenstern in einer mit mehreren Oxidschichten bedeckten Halbleiteranordnung, bei dem auf der Oberfläche eines Halbleitersubstrats zunächst eine thermische Oxid­ schicht gezüchtet und darauf wenigstens eine weitere isolierende Schicht abgeschieden wird, in die in einem späteren Verfahrensschritt durch An­ wendung einer Maskierungs- und Ätztechnik die Kontakt- bzw. Anschluß­ fenster selektiv eingebracht werden, dadurch gekennzeichnet, daß
  • a) auf der thermischen Oxidschicht (94, 96) als weitere isolierende Schicht eine undotierte Hochtemperatur-Oxidschicht (98) bis zu einer Dicke von bevorzugt 600 nm abgeschieden wird, die eine der darunter liegenden thermischen Oxidschicht (94, 96) vergleichbare Ätzgeschwin­ digkeit hat,
  • b) auf der Hochtemperatur-Oxidschicht (98) dann eine erste Maskierungs­ schicht (100) aus lichtempfindlichem Material gebildet und mit Öff­ nungen versehen wird,
  • c) durch die in der Maskierungsschicht (100) freigelassenen Öffnungen hindurch Kontakt- bzw. Anschlußfenster (102) in die Hochtemperatur­ Oxidschicht (98) und die darunterliegende thermische Oxidschicht (94, 96) zu dem Halbleitersubstrat geätzt werden,
  • d) die erste Maskierungsschicht (100) dann entfernt wird und die so er­ haltene Halbleiteranordnung einem Stabilisierungsschritt durch Ein­ diffundieren von Phosphor unterzogen wird,
  • e) die Kontakt- bzw. Anschlußfenster (102) nach dem Stabilisierungs­ schritt wieder geöffnet werden, indem auf die Halbleiteranordnung eine zweite Maskierungsschicht aus lichtempfindlichem Material aufgetragen und unter Benutzung der gleichen Maskendeckung, die für die erste Maskierungsschicht verwendet wurde, mit Öffnungen versehen wird und anschließend-in den Kontakt- bzw. Anschlußfen­ stern (102) das Halbleitersubstrat wieder freigeätzt wird, und
  • f) die zweite Maskierungsschicht entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Halbleiteranordnung in Schritt (d) zugleich gegettert und stabilisiert wird, indem die Vor­ derseite der Halbleiteranordnung nach dem Ätzen der Kontakt- bzw. Anschlußfenster, mit einer weiteren lichtempfindlichen Maskierungsschicht be­ deckt wird, um die genannten Fenster zu schützen, dann Oxid von der Rückseite weggeätzt wird, um die untere Ober­ fläche des Substrats freizulegen, dann die weitere und die erste lichtempfindliche Maskierungsschicht entfernt werden, und dann die Einrich­ tung der Phosphordiffusion ausgesetzt wird.
3. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß zur Bildung der abge­ schiedenen thermischen Oxidschicht die Halb­ leiteranordnung in Gegenwart von SiH₄ und CO₂ auf eine Temperatur zwischen ca. 600°C und 1000°C ge­ bracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiteranordnung eine Halbleiterspeichereinrichtung, ins­ besondere ein Speicher mit wahlfreiem Zugriff (RAM) ist.
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IT (1) IT1089299B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1089299B (it) * 1977-01-26 1985-06-18 Mostek Corp Procedimento per fabbricare un dispositivo semiconduttore
JPS6055988B2 (ja) 1979-01-26 1985-12-07 株式会社日立製作所 半導体装置の製法
JPS5713772A (en) * 1980-06-30 1982-01-23 Hitachi Ltd Semiconductor device and manufacture thereof
DE3032632A1 (de) 1980-08-29 1982-04-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung integrierter dynamischer ram-eintransistor-speicherzellen
GB2290167B (en) * 1994-06-08 1999-01-20 Hyundai Electronics Ind Method for fabricating a semiconductor device
US9954176B1 (en) 2016-10-06 2018-04-24 International Business Machines Corporation Dielectric treatments for carbon nanotube devices

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1053069A (de) * 1963-06-28
GB1175392A (en) * 1966-09-14 1969-12-23 Hitachi Ltd Method of Treating Protective Coatings for Semiconductor Devices
US3590477A (en) 1968-12-19 1971-07-06 Ibm Method for fabricating insulated-gate field effect transistors having controlled operating characeristics
NL7005296A (de) * 1969-04-15 1970-10-19
US3825997A (en) * 1969-10-02 1974-07-30 Sony Corp Method for making semiconductor device
DE2040180B2 (de) 1970-01-22 1977-08-25 Intel Corp, Mountain View, Calif. (V.St.A.) Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht
NL7109327A (de) * 1970-07-10 1972-01-12
US3811974A (en) * 1971-07-19 1974-05-21 North American Rockwell Silicon nitride-silicon oxide etchant
JPS5112507B2 (de) 1971-10-22 1976-04-20
JPS5139835B2 (de) * 1971-12-27 1976-10-29
DE2218035A1 (de) * 1972-04-14 1973-10-31 Vepa Ag Verfahren und vorrichtung zum kontinuierlichen fixieren und schrumpfen von synthese-fasern
US3810795A (en) * 1972-06-30 1974-05-14 Ibm Method for making self-aligning structure for charge-coupled and bucket brigade devices
JPS5910073B2 (ja) * 1972-10-27 1984-03-06 株式会社日立製作所 シリコン・ゲ−トｍｏｓ型半導体装置の製造方法
US3898105A (en) * 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
JPS50123274A (de) * 1974-03-15 1975-09-27
JPS5912495B2 (ja) 1974-10-01 1984-03-23 カブシキガイシヤ ニツポンジドウシヤブヒンソウゴウケンキユウシヨ 衝突検知装置
US3984822A (en) * 1974-12-30 1976-10-05 Intel Corporation Double polycrystalline silicon gate memory device
JPS51114079A (en) * 1975-03-31 1976-10-07 Fujitsu Ltd Construction of semiconductor memory device
JPS51118392A (en) 1975-04-10 1976-10-18 Matsushita Electric Ind Co Ltd Manuforcturing process for semiconductor unit
JPS51118393A (en) * 1975-04-10 1976-10-18 Matsushita Electric Ind Co Ltd Semicondector unit
US4002511A (en) * 1975-04-16 1977-01-11 Ibm Corporation Method for forming masks comprising silicon nitride and novel mask structures produced thereby
JPS51142982A (en) * 1975-05-05 1976-12-08 Intel Corp Method of producing single crystal silicon ic
US4012757A (en) * 1975-05-05 1977-03-15 Intel Corporation Contactless random-access memory cell and cell pair
JPS51139263A (en) * 1975-05-28 1976-12-01 Hitachi Ltd Method of selective oxidation of silicon substrate
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
IT1061530B (it) * 1975-06-12 1983-04-30 Ncr Co Metodo per la formazione di connessioni elettriche in regioni selezionate di una superficie di un dispositivo semiconduttore a circuito integrato
DE2532594B2 (de) * 1975-07-21 1980-05-22 Siemens Ag, 1000 Berlin Und 8000 Muenchen Halbleiterspeicher
GB1540450A (en) 1975-10-29 1979-02-14 Intel Corp Self-aligning double polycrystalline silicon etching process
US4240092A (en) 1976-09-13 1980-12-16 Texas Instruments Incorporated Random access memory cell with different capacitor and transistor oxide thickness
JPS6034270B2 (ja) * 1976-01-12 1985-08-07 テキサス・インスツルメンツ・インコ−ポレイテツド 半導体メモリ装置およびその製造方法
US4112575A (en) * 1976-12-20 1978-09-12 Texas Instruments Incorporated Fabrication methods for the high capacity ram cell
IT1089299B (it) * 1977-01-26 1985-06-18 Mostek Corp Procedimento per fabbricare un dispositivo semiconduttore
FR2584786B1 (fr) * 1985-07-15 1989-10-27 Valeo Montage de butee de debrayage et butee de debrayage propre a un tel montage

Also Published As

Publication number Publication date
FR2382745A1 (fr) 1978-09-29
JPS5760852A (en) 1982-04-13
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JPS62290152A (ja) 1987-12-17
FR2382768B1 (de) 1983-06-10
JPS62290180A (ja) 1987-12-17
JPS62290181A (ja) 1987-12-17
FR2382768A1 (fr) 1978-09-29
JPS62290147A (ja) 1987-12-17
FR2382767B1 (de) 1983-06-03
DE2802048A1 (de) 1978-07-27
GB1595546A (en) 1981-08-12
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FR2382767A1 (fr) 1978-09-29
JPH04107840U (ja) 1992-09-17
FR2382769B1 (de) 1983-06-03
JPH0362300B2 (de) 1991-09-25
JPH0917799A (ja) 1997-01-17
IT1089299B (it) 1985-06-18
FR2382769A1 (fr) 1978-09-29
JPH098299A (ja) 1997-01-10
GB1595547A (en) 1981-08-12
FR2382770A1 (fr) 1978-09-29
GB1595543A (en) 1981-08-12
GB1595548A (en) 1981-08-12
FR2382745B1 (de) 1983-06-03
JPS5394190A (en) 1978-08-17
GB1595545A (en) 1981-08-12
JP2720911B2 (ja) 1998-03-04

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