DE202010018564U1 - Halbleitervorrichtung, Festkörper-Bildsensoren und Kamerasystem - Google Patents

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Abstract

Festkörper-Bildgebungsvorrichtung, umfassend:
eine Pixelarray-Einheit, die eine Vielzahl von Pixel enthält, die eine fotoelektrische Umwandlung durchführt;
eine Vielzahl von Pads, die außerhalb der Pixelarray-Einheit gelegen ist;
eine Vielzahl von Durchkontaktierungen, die zumindest zwischen der Pixelarray-Einheit und der Vielzahl von Pads gelegen ist, wobei die Vielzahl von Durchkontaktierungen eine erste Durchkontaktierung und eine zweite Durchkontaktierung umfasst;
ein erstes Substrat; und
ein zweites Substrat,
wobei
die Pixelarray-Einheit zwischen der ersten Durchkontaktierung und der zweiten Durchkontaktierung gelegen ist, das erste Substrat und das zweite Substrat so gebondet sind, dass sie eine gestapelte Struktur aufweisen, das erste Substrat und das zweite Substrat über die Vielzahl von Durchkontaktierungen elektrisch verbunden sind, das erste Substrat die Pixelarray-Einheit und die Vielzahl von Durchkontaktierungen enthält und das zweite Substrat eine Vielzahl von Zählern und eine Referenzspannungs-Erzeugungsschaltung enthält.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einer gestapelten Struktur aus zwei Chips, ein Festkörper-Bildsensor und ein Kamerasystem.
  • STAND DER TECHNIK
  • In der verwandten Technik wird eine bildgebende Vorrichtung als ein Modul zusammengesetzt, in welchem zwei Chips, die ein CMOS-Bildsensor-(CIS-)Chip und ein Bildprozessorchip sind, jeweils auf Packages montiert sind.
  • Alternativ dazu können die Chips als Chip-on-Board (COB) montiert sein.
  • Neuerdings besteht ein Bedarf an einer Reduzierung der Montageflächen und Größe zur Montage einer bildgebenden Vorrichtung auf einem Mobiltelefon oder dergleichen, und ein System-on-Chip (SOC), der die beiden Chips auf einem Chip integriert, wurde entwickelt (siehe 2(A)).
  • Ein Prozess, der einen CIS-Prozess und einen Hochgeschwindigkeits-Logikprozess zur Integration auf einem Chip kombiniert, hat jedoch eine Zunahme der Anzahl von Prozessen und hohe Kosten zur Folge, und außerdem ist es für solch einen Prozess diffizil, sowohl analoge Charakteristiken als auch logische Charakteristiken zu erzeugen, was eine Verschlechterung der Charakteristiken der bildgebenden Vorrichtung hervorrufen kann.
  • In dieser Hinsicht werden Verfahren zum Zusammensetzen der beiden Chips bei der Chipebene, während sowohl die Größe reduziert als auch die Charakteristiken verbessert werden, vorgeschlagen (siehe Patentliteratur 1 und 2).
  • ZITATLISTE
  • Patentliteratur
    • Patentliteratur 1: offengelegte japanische Patentanmeldung Nr. 2004-146816
    • Patentliteratur 2: offengelegte japanische Patentanmeldung Nr. 2008-85755
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDE PROBLEME
  • Um zwei Chips zu verbinden, ist jedoch wegen der Chipstrukturen der Anordnungsabstand gering, und die Ausbeute kann gesenkt werden.
  • Außerdem ist die Versorgung von Gleichspannungs- bzw. DC-Komponenten der Stromversorgung und Zuführung von Referenzsignalen vom unteren Chip zum oberen Chip für 1/f-Rauschen oder dergleichen anfällig. Folglich besteht ein Nachteil, dass eine spezielle Schaltung für eine Kommunikation zwischen dem oberen und unteren Chip benötigt wird, was eine Erhöhung der Kosten zur Folge hat.
  • Daher ist es wünschenswert, eine Halbleitervorrichtung, einen Festkörper-Bildsensor und ein Kamerasystem vorzusehen, die den Einfluss von Rauschen bei der Verbindung zwischen Chips ohne eine spezielle Schaltung für eine Kommunikation reduzieren und als Folge die Kosten reduzieren können.
  • LÖSUNG DER PROBLEME
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, welche umfasst: einen ersten Chip; und einen zweiten Chip, wobei der erste Chip und der zweite Chip so verbunden bzw. gebondet sind, dass sie eine gestapelte Struktur aufweisen, wobei der erste Chip eine darauf montierte Hochspannungs-Transistorschaltung aufweist, der zweite Chip darauf montiert eine Niederspannungs-Transistorschaltung mit einer niedrigeren Durchbruchspannung als die Hochspannungs-Transistorschaltung aufweist und eine Verdrahtung zwischen dem ersten Chip und dem zweiten Chip durch eine im ersten Chip ausgebildete Durchkontaktierung verbunden ist.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Festkörper-Bildsensor geschaffen, welcher umfasst: eine Pixeleinheit, in welcher eine Vielzahl von Pixel, die eine fotoelektrische Umwandlung durchführt, in einer Matrix angeordnet ist; und eine Pixelsignal-Ausleseschaltung, die Pixelsignale in Einheiten einer Vielzahl von Pixel aus der Pixeleinheit ausliest, wobei die Pixelsignal-Ausleseschaltung umfasst: eine Vielzahl von Komparatoren, die in Verbindung mit einer Spaltenanordnung der Pixel angeordnet ist, ein Auslesesignalpotential und eine Referenzspannung vergleicht, eine Bestimmung über den Vergleich durchführt und ein Bestimmungssignal abgibt; eine Vielzahl von Zählern, deren Operation durch Ausgaben von den Komparatoren gesteuert wird und welche eine Vergleichszeit jedes zugeordneten Komparators zählt; einen ersten Chip; und einen zweiten Chip, wobei der erste Chip und der zweite Chip so gebondet sind, dass sie eine gestapelte Struktur aufweisen, der erste Chip zumindest die Pixeleinheit und die Komparatoren der Pixelsignal-Ausleseschaltung darauf montiert aufweist, der zweite Chip zumindest die Zähler der Pixelsignal-Ausleseschaltung darauf montiert aufweist und eine Verdrahtung zwischen dem ersten Chip und dem zweiten Chip durch eine im ersten Chip ausgebildete Durchkontaktierung verbunden ist.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Kamerasystem geschaffen, welches umfasst: einen Festkörper-Bildsensor; und ein optisches System, das ein Motivbild auf einem Bildsensor erzeugt, wobei der Festkörper-Bildsensor enthält: eine Pixeleinheit, in welcher eine Vielzahl von Pixel, die eine fotoelektrische Umwandlung durchführt, in einer Matrix angeordnet ist; und eine Pixelsignal-Ausleseschaltung, die Pixelsignale in Einheiten einer Vielzahl von Pixel aus der Pixeleinheit ausliest, wobei die Pixelsignal-Ausleseschaltung enthält: eine Vielzahl von Komparatoren, die in Verbindung mit einer Spaltenanordnung der Pixel angeordnet ist, ein Auslesesignalpotential und eine Referenzspannung vergleicht, eine Bestimmung über den Vergleich durchführt und ein Bestimmungssignal abgibt; eine Vielzahl von Zählern, deren Operation durch Ausgaben von den Komparatoren gesteuert wird und welche eine Vergleichszeit jedes zugeordneten Komparators zählt; einen ersten Chip; und einen zweiten Chip; wobei der erste Chip und der zweite Chip so gebondet sind, dass sie eine gestapelte Struktur aufweisen, der erste Chip zumindest die Pixeleinheit und die Komparatoren der Pixelsignal-Ausleseschaltung darauf montiert aufweist, der zweite Chip zumindest die Zähler der Pixelsignal-Ausleseschaltung darauf montiert aufweist und eine Verdrahtung zwischen dem ersten Chip und dem zweiten Chip über eine im ersten Chip ausgebildete Durchkontaktierung verbunden ist.
  • EFFEKTE DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung kann der Einfluss von Rauschen bei der Verbindung zwischen Chips reduziert werden, wird keine spezielle Schaltung für eine Kommunikation benötigt und können als Ergebnis die Kosten reduziert werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Diagramm, das eine beispielhafte Ausgestaltung eines Festkörper-Bildsensors veranschaulicht, der eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ist.
  • 2 ist ein Diagramm, in welchem der Festkörper-Bildsensor gemäß der Ausführungsform und ein typischer SOC-Festkörper-Bildsensor, auf welchem ein Bildprozessor montiert ist, verglichen werden.
  • 3 ist ein Diagramm, das einen Prozessablauf für den Festkörper-Bildsensor mit einer gestapelten Struktur gemäß der Ausführungsform veranschaulicht.
  • 4 ist ein Blockdiagramm, das eine erste beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 5 ist ein Diagramm, das ein Beispiel von Grundrissen eines ersten Chips und eines zweiten Chips gemäß der Ausführungsform veranschaulicht.
  • 6 ist ein Diagramm, das ein beispielhaftes Layout einer Stromversorgungsverdrahtung in den Grundrissen des ersten Chips und des zweiten Chips gemäß der Ausführungsform veranschaulicht.
  • 7 ist eine vergrößerte Ansicht eines Teils, der durch einen Kreis A in 6 eingekreist ist, und veranschaulicht ein spezifisches Beispiel von TCVs, die nahe einem Schaltungsblock angeordnet sind.
  • 8 ist ein Diagramm, das eine Querschnittsstruktur veranschaulicht, die entlang einer Linie A-A' in 7 gelegt ist.
  • 9 ist ein Diagramm, das ein modifiziertes Beispiel einer Schaltungsblockverdrahtung von 8 veranschaulicht.
  • 10 ist ein Diagramm, das eine Querschnittstruktur veranschaulicht, die entlang einer Linie B-B' in 9 gelegt ist.
  • 11 ist ein Blockdiagramm, das eine zweite beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 12 ist ein Blockdiagramm, das eine dritte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 13 ist ein Diagramm, das ein Beispiel von Grundrissen des ersten Chips und des zweiten Chips in dem Festkörper-Bildsensor von 12 veranschaulicht.
  • 14 ist ein Blockdiagramm, das eine vierte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 15 ist ein Diagramm, das ein Beispiel von Grundrissen des ersten Chips und des zweiten Chips in dem Festkörper-Bildsensor von 14 veranschaulicht.
  • 16 ist ein Blockdiagramm, das eine grundlegende Ausgestaltung eines ΣΔ-AD-Wandlers veranschaulicht.
  • 17 ist ein Diagramm, das eine grundlegende Ausgestaltung eines peripheren Teils eines Pixelarrays des Festkörper-Bildsensors veranschaulicht, wenn der ΣΔ-AD-Wandler für eine Spaltenverarbeitungseinheit genutzt wird.
  • 18 ist ein Diagramm zum Erläutern von Überabtastungs- bzw. Oversampling-Verfahren.
  • 19 ist ein Diagramm, das eine erste beispielhafte Ausgestaltung eines peripheren Teils eines Pixelarrays veranschaulicht, wenn ein digitaler Filter für die einen ΣΔ-AD-Wandler enthaltende Spaltenverarbeitungseinheit verwendet wird.
  • 20 ist ein Diagramm, das eine zweite beispielhafte Ausgestaltung eines peripheren Teils eines Pixelarrays veranschaulicht, wenn ein digitaler Filter für die einen ΣΔ-AD-Wandler enthaltende Spaltenverarbeitungseinheit verwendet wird.
  • 21 ist ein Blockdiagramm, das eine fünfte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 22 ist ein Diagramm, das ein Beispiel einer Ausgestaltung eines Kamerasystems veranschaulicht, für das der Festkörper-Bildsensor gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wird.
  • MODUS ZUM AUSFÜHREN DER ERFINDUNG
  • Eine Ausführungsform der vorliegenden Erfindung wird im Folgenden unter Bezugnahme auf die Zeichnungen beschrieben.
  • Die Beschreibung wird in der folgenden Reihenfolge vorgenommen:
    • 1. Überblick über einen Festkörper-Bildsensor;
    • 2. Prozessablauf;
    • 3. Schaltungslayout; und
    • 4. TCV-(through-contact via-)Layout.
  • <1. Überblick über einen Festkörper-Bildsensor>
  • 1 ist ein Diagramm, das eine beispielhafte Ausgestaltung eines Festkörper-Bildsensors veranschaulicht, der eine Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist.
  • In der Ausführungsform wird eine Ausgestaltung eines CMOS-Bildsensors als ein Beispiel der Halbleitervorrichtung beschrieben.
  • Wie in 1 veranschaulicht ist, weist ein Festkörper-Bildsensor 10 eine gestapelte Struktur auf, die einen ersten Chip (oberen Chip) 11 und einen zweiten Chip (unteren Chip) 12 umfasst.
  • Der Festkörper-Bildsensor 10 wird als eine bildgebende Vorrichtung mit einer gestapelten Struktur durch Bonden bei der Wafer-Ebene und anschließendes Schneiden durch Vereinzeln, wie später beschrieben wird, geschaffen.
  • In der gestapelten Struktur, die den oberen und unteren Chip umfasst, ist der erste Chip 11 ein CMOS-Bildsensor-(CIS-)Chip, und der zweite Chip 12 ist ein Logik-Chip, der eine Steuerschaltung für den ersten Chip und eine Bildverarbeitungsschaltung enthält.
  • Der zweite Chip (untere Chip) 12 weist darauf ausgebildet ein Bonding-Pad BPD und eine Eingabe/Ausgabe-Schaltung auf, und Öffnungen OPN für ein Drahtbonden auf dem zweiten Chip 12 sind im ersten Chip (oberen Chip) ausgebildet.
  • Der Festkörper-Bildsensor 10 mit der zwei Chips gemäß der Ausführungsform umfassenden gestapelten Struktur weist die folgenden Merkmale auf.
  • Randteile, wo Videodatensignale zwischen dem oberen und unteren Chip 11 und 12 übermittelt werden, sind Ausgabeteile eines Komparators und eines ΣΔ-Modulators, die Randschaltungen zwischen analogen Schaltungen mit digitalen Schaltungen sind.
  • Die Verbindung zwischen dem oberen und unteren Chip 11 und 12 ist beispielsweise über Durchkontaktierungen geschaffen.
  • Der erste Chip (obere Chip) 11 nutzt einen CMOS-Bildsensor-(CIS-)Prozess. Man beachte, dass nur Hochspannungstransistoren (CMOS) für Transistoren (Tr.) genutzt werden und die minimale notwendige Anzahl von Verdrahtungsschichten für Ausgestaltungen eines Pixelarrays und dessen periphere Schaltungen verwendet wird, um die Kosten zu reduzieren.
  • Hierin bezieht sich ein Hochspannungstransistor auf einen Transistor mit einer Dicke eines Gate-Oxids, das ein Gate-Isolator ist, die größer als diejenige eines typischen MOS-Transistors und imstande ist, ohne jegliches Problem unter hohen Spannungen zu arbeiten.
  • Für einen typischen CIS-Prozess werden zusätzlich zu den Hochspannungstransistoren (HV-Tr.) für Hochgeschwindigkeits-Logikschaltungen wie etwa eine Steuerschaltung und eine Bildverarbeitungsschaltung auch Hochgeschwindigkeitstransistoren Tr. für niedrige Spannung LV benötigt. Überdies ist wegen der Hochgeschwindigkeits-Logikschaltungen mehr als die minimale notwendige Anzahl von Verdrahtungsschichten für das Pixelarray und dessen periphere Schaltungen wünschenswert.
  • Der zweite Chip (untere Chip) 12 nutzt einen allgemeinen Logikprozess, um eine Änderung und Entwicklung in FAB zu erleichtern.
  • Schaltungen, die für den Bildsensor 10 notwendig und für Charakteristiken besonders wichtig sind, wo analoge Charakteristiken und Rauschcharakteristiken (wie etwa 1/f-Rauschen) strikt gefordert sind, sind auf dem ersten Chip (oberen Chip) 11 montiert.
  • Wie später beschrieben wird, sind in der Ausführungsform ein Pixelarray, ein vertikaler Decodierer, ein Treiber, ein Komparator und ein Digital-Analog-Wandler (DAC) auf dem ersten Chip 11 montiert.
  • Schaltungen, die bei hohen Geschwindigkeiten und bei niedrigen Spannungen arbeiten, wie etwa Hochgeschwindigkeits-Logikschaltungen, ein Speicher und eine Schnittstellen-(IF-)Schaltung, sind auf dem zweiten Chip (unteren Chip) 12 montiert. Die Prozesstechnologie und die Anzahl von Verdrahtungsschichten werden unter Berücksichtigung der Charakteristiken und der Größe, die für die Schaltung erforderlich sind, bestimmt.
  • Produkte werden entwickelt, indem ein erster Chip (oberer Chip) 11 mit jedem von zweiten Chips (unteren Chips) 12 mit verschiedenen Funktionen, Charakteristiken oder Prozessen kombiniert wird.
  • Wie später mit Verweis auf 5 und 6 beschrieben wird, liegen die Positionen, wo Durchkontaktierungen angeordnet sind, an Chipenden oder zwischen dem Pad (PAD) und einem Schaltungsbereich.
  • Videosignaldrähte sind an einem Ende einer Komparatorschaltung in einem Verdrahtungsabstand vertikaler Signalleitungen angeordnet.
  • Steuersignale und Stromversorgungs-TCVs (through contact vias) konzentrieren sich hauptsächlich an vier Chipecken, um den Signalverdrahtungsbereich des ersten Chips (oberen Chips) 11 zu reduzieren.
  • Um mit dem Problem einer Zunahme des Widerstands der Stromleitung und einer Zunahme eines IR-Abfalls zurechtzukommen, die sich aus einem Reduzieren der Anzahl von Verdrahtungsschichten auf dem ersten Chip (oberen Chip) 11 ergeben, sind die TCVs effektiv angeordnet, um die Stromversorgung des ersten Chips (oberen Chips) 11 zu verbessern, indem die Verdrahtung des zweiten Chips (unteren Chips) 12 als Maßnahmen gegen Rauschen und für eine stabile Versorgung genutzt wird.
  • Solche Merkmale werden im Folgenden im Detail beschrieben.
  • 2(A) bis 2(C) sind Diagramme, um den Festkörper-Bildsensor gemäß der Ausführungsform und einen typischen SOC-Festkörper-Bildsensor zu vergleichen, auf welchem ein Bildprozessor montiert ist.
  • 2(A) veranschaulicht einen typischen SOC-(System-on-Chip-)Festkörper-Bildsensor, auf welchem ein Bildprozessor montiert ist und der aus einem kombinierten Prozess eines CIS-Prozesses und eines Logik-Prozesses hergestellt wird.
  • In der Ausführungsform sind auf dem in 2(B) veranschaulichten Chip 11 ein Pixelarray und Schaltungen (wie etwa ein Komparator und eine DAC-Schaltung) mit Schaltungscharakteristiken, die durch 1/f-Rauschen besonders beeinflusst werden, unter analogen Schaltungen aus SOC-Schaltungen in 2(A) montiert.
  • In der Ausführungsform ist ein Chip, auf welchem ein vertikaler Decodierer/Treiber, der durch Hochspannungstransistoren (HV-Tr.) gebildet wird, Pad-Öffnungen OPN und dergleichen zusätzlich zu dem obigem integriert sind, in 2(B) veranschaulicht und entspricht dem ersten Chip (oberen Chip) 11 in 1.
  • Man beachte, dass der vertikale Decodierer/Treiber und die Pad-Öffnungen OPN nicht notwendigerweise auf dem ersten Chip (oberen Chip) montiert sein müssen und auf dem zweiten Chip (unteren Chip) montiert sein können.
  • Der erste Chip (obere Chip) 11 wird durch Hochspannungstransistoren (CMOS) gebildet, und ein Prozess, in welchem analoge Charakteristiken und Rauschcharakteristiken einschließlich Pixelcharakteristiken ausreichend gesteuert werden, wird dafür verwendet, und dessen Rauschbetrag ist ausreichend klein.
  • Die Anzahl von Verdrahtungsschichten ist die minimale Anzahl, die für Schaltungen notwendig ist, die den ersten Chip (oberen Chip) 11 bilden, und kann im Allgemeinen geringer als diejenige für Logik-Schaltung ausgebildet werden.
  • Die Prozesskosten für den ersten Chip (oberen Chip) 11 können niedriger als diejenigen für SOC-CIS gestaltet werden, indem nur Hochspannungstransistoren genutzt werden und die Anzahl von Verdrahtungsschichten reduziert wird.
  • Andere Schaltungen als jene, die auf dem ersten Chip (oberen Chip) 11 montiert sind, sind auf einem in 2(C) veranschaulichten Logik-Chip montiert.
  • Schaltungen, die durch einen Hochgeschwindigkeits-Logikprozess bei niedriger Spannung und IO-Schaltungen geschaffen werden können, sind jene, die auf dem Logik-Chip montiert werden.
  • Niederspannungs-Hochgeschwindigkeitstransistoren Tr. für Logikschaltungen und Speicherschaltungen und Hochspannungstransistoren (HV-Tr.) für Eingabe/Ausgabeschaltungen werden für den Logik-Chip genutzt. Ein Niederspannungs-Hochgeschwindigkeitstransistor Tr. bezieht sich auf einen Transistor mit einer Dicke eines Gate-Isolators, die geringer oder gleich derjenigen eines typischen MOS-Transistors ist, und dafür eingerichtet, selbst bei niedrigen Spannungen mit hoher Geschwindigkeit zu arbeiten.
  • Es ist wünschenswert, dass die Schaltungskonfiguration entworfen wird, indem ein gemeinsamer ASIC-Entwurfsablauf genutzt wird, unter Berücksichtigung einer Änderung und Entwicklung in FAB, was eine Produktentwicklung erleichtert, indem ein oberer Chip mit jedem von unteren Chips mit verschiedenen Funktionen, Charakteristiken oder Prozessen kombiniert wird.
  • Im Allgemeinen ist der Betrag von verschiedenem Rauschen, RTS und Wärme wie etwa 1/f-Rauschen in einem Logik-Prozess größer als derjenige in einem analogen Prozess, wo der Rauschbetrag gesteuert wird.
  • Falls man versucht, das Problem eines Rauschens oder dergleichen zu lösen, werden die Kosten des Logik-Prozesses steigen und zusätzlich müssen die Charakteristiken der Logik-Schaltung und deren Zuverlässigkeit herabgesetzt werden. Unter Berücksichtigung einer Änderung und Entwicklung in einer Logik-FAB werden folglich analoge Schaltungen, insbesondere Schaltungen mit Charakteristiken, die durch 1/f-Rauschen beeinflusst werden, auf dem ersten Chip (oberen Chip) 11 montiert.
  • Falls eine kostengünstige Logik genutzt wird, wird 1/f-Rauschen nicht gesteuert. Umgekehrt ist ein Prozess teuer, bei dem 1/f-Rauschen gesteuert wird.
  • <2. Prozessablauf>
  • 3(A) bis 3(C) sind Diagramme, die einen Prozessablauf des Festkörper-Bildsensors mit der gestapelten Struktur gemäß der Ausführungsform veranschaulichen.
  • Wie in 3(A) veranschaulicht ist, wird nach einem Bonden von Wafern, auf welchen obere und untere Chips durch optimale Prozesse jeweils ausgebildet sind, eine hintere Oberfläche des oberen Chips poliert, um die Dicke des Wafers des oberen Chips zu reduzieren.
  • Der erste Chip (obere Chip 11) wird strukturiert, und dann werden Durchgangslöcher von dem ersten Chip 11 zu einer Verdrahtungsschicht des zweiten Chips (unteren Chips) 12 gebildet und mit Metall gefüllt, um Durchkontaktierungen auszubilden. In der Ausführungsform wird auf die Durchkontaktierungen als TCVs verwiesen.
  • Wie in 3(B) veranschaulicht ist, sind Signalleitungen und Stromleitungen zwischen den oberen und unteren Chips durch die TCVs elektrisch verbunden.
  • Danach werden, wie in 3(C) veranschaulicht ist, nachdem der erste Chip (obere Chip) 11 prozessiert ist, um Farbfilter und Mikrolinsen herzustellen, Chips durch Zerteilen ausgeschnitten.
  • <3. Schaltungslayout>
  • Als Nächstes wird ein Schaltungslayout, das heißt Klassifizierungen von Schaltungen, die auf dem ersten Chip (oberen Chip) 11 und dem zweiten Chip (unteren Chip) 12 montiert werden sollen, gemäß der Ausführungsform unter Bezugnahme auf 4 beschrieben.
  • 4 ist ein Blockdiagramm, das eine erste beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • Der Festkörper-Bildsensor 10A von 4 hat eine Pixelarray-Einheit 101, auf welcher mehrere (nicht veranschaulichte) Einheitspixel, die fotoelektrische Umwandlungselemente enthalten, in einer Matrix zweidimensional angeordnet sind.
  • Der Festkörper-Bildsensor 10A umfasst eine vertikale Treiberschaltung (Reihen-Scanschaltung) 102, einen vertikalen Decodierer 103, eine Spaltenverarbeitungseinheit 104, eine Referenzsignal-Zuführungseinheit 105, eine horizontale Scanschaltung (Spalten-Scanschaltung) 106, eine Zeitsteuerungsschaltung 107 und eine Bildsignal-Verarbeitungseinheit 108.
  • Der Festkörper-Bildsensor 10A enthält ferner I/F-Schaltungen 109.
  • Die Spaltenverarbeitungseinheit 104 enthält einen Komparator 1041 und eine Zählerschaltung 1042.
  • In dem Festkörper-Bildsensor 10A erzeugt die Zeitsteuerschaltung 107 Taktsignale, Steuersignale und dergleichen, die Referenzen für einen Betrieb der vertikalen Ansteuer- bzw. Treiberschaltung 102, der Spaltenverarbeitungseinheit 104, der Referenzsignal-Zuführungseinheit 105 und der horizontalen Scanschaltung 106 sind, auf der Basis eines Grundtaktes.
  • Außerdem sind die peripheren Treiberschaltungen, die die Einheitspixel der Pixelarray-Einheit 101 und analoge Schaltungen, welche die vertikale Treiberschaltung 102, der Komparator 1041 der Spaltenverarbeitungseinheit 104 und die Referenzsignal-Zuführungseinheit 105 sind, ansteuern bzw. treiben und steuern, auf dem gleichen ersten Chip 11 wie die Pixelarray-Einheit 101 integriert.
  • Auf der anderen Seite sind die Zeitsteuerschaltung 107, die Bildsignal-Verarbeitungseinheit 108, die Zählerschaltung 1042 der Spaltenverarbeitungseinheit 104 und die horizontale Scanschaltung 106 auf dem zweiten Chip (Halbleitersubstrat) 12 integriert, der von dem oben beschriebenen Chip verschieden ist.
  • In 4 ist ein durch eine gestrichelte Linie umgebener Teil auf dem ersten Chip (oberen Chip) 11 angeordnet, und der andere Teil ist auf dem zweiten Chip (unteren Chip) 12 angeordnet.
  • Die Einheitspixel, welche nicht veranschaulicht sind, weisen jeweils ein fotoelektrisches Umwandlungselement (wie etwa eine Fotodiode) auf. Die Einheitspixel weisen beispielsweise zusätzlich zum fotoelektrischen Umwandlungselement jeweils einen Transfertransistor auf, der eine elektrische Ladung, die sich aus einer fotoelektrischen Umwandlung bei dem fotoelektrischen Umwandlungselement ergibt, zu einer Floating-Diffusion-(FD-)Einheit transferiert.
  • Eine Ausgestaltung mit drei Transistoren kann für die Einheitspixel genutzt werden, wo die Einheitspixel zusätzlich zum Transfertransistor jeweils einen Reset-Transistor, der das Potential der FD-Einheit steuert, und einen Verstärkungstransistor aufweisen, der ein Signal basierend auf dem Potential der FD-Einheit abgibt. Alternativ dazu kann eine Ausgestaltung mit vier Transistoren oder dergleichen für die Einheitspixel genutzt werden, wobei die Einheitspixel jeweils ferner einen Auswahltransistor zum Auswählen von Pixel zusätzlich aufweisen.
  • Die Einheitspixel sind auf der Pixelarray-Einheit 101 in m Reihen und n Spalten zweidimensional angeordnet, eine Reihen-Steuerleitung ist für jede Reihe vorgesehen, und eine Spalten-Signalleitung ist für jede Spalte der Pixelanordnung aus m Reihen und n Spalten vorgesehen.
  • Ein Ende jeder Reihen-Steuerleitung ist mit einem Ausgangsende verbunden, das jeder Reihe der vertikalen Treiberschaltung 102 zugeordnet ist. Die vertikale Treiberschaltung 102 enthält ein Schieberegister oder dergleichen und steuert Reihenadressen und ein Reihen-Scannen der Pixelarray-Einheit 101 über die Reihen-Steuerleitungen.
  • Die Spaltenverarbeitungseinheit 104 enthält Analog-Digital-Wandler (ADCs), die jeweils für jede Pixelspalte der Pixelarray-Einheit 101, das heißt jede vertikale Signalleitung LSGN beispielsweise, vorgesehen sind, und wandelt analoge Signale, die von den Einheitspixeln jeder Spalte der Pixelarray-Einheit 101 abgegeben werden, in digitale Signale um und gibt die digitalen Signale ab.
  • Die Referenzsignal-Zuführungseinheit 105 enthält einen Digital-Analog-Wandler (DAC), beispielsweise als ein Mittel zum Erzeugen einer Referenzspannung Vref mit einer sogenannten Rampen-Wellenform, in der sich der Pegel mit der Zeit linear ändert.
  • Man beachte, dass das Mittel zum Erzeugen einer Referenzspannung Vref mit einer Rampen-Wellenform nicht auf den DAC beschränkt ist.
  • Der DAC erzeugt eine Referenzspannung Vref mit einer Rampen-Wellenform auf der Basis eines Taktes, der von der Zeitsteuerschaltung 107 geliefert wird, und stellt die Referenzspannung Vref den ADCs der Spaltenverarbeitungseinheit 104 unter der Steuerung durch ein von der Zeitsteuereinheit 107 geliefertes Steuersignal bereit.
  • Jeder der ADCs kann eine A/D-Umwandlungsoperation entsprechend einem Modus mit normaler Bildrate und einem Modus mit Hochgeschwindigkeits-Bildrate in einem progressiven Scan auswählen, bei dem Informationen aller Einheitspixel ausgelesen wird.
  • Der Modus mit Hochgeschwindigkeits-Bildrate ist ein Betriebsmodus, in welchem die Belichtungszeit der Einheitspixel auf 1/N eingestellt ist, um verglichen mit dem Modus mit normaler Bildrate die Bildrate um ein N-faches, wie etwa ein Zweifaches, zu erhöhen.
  • Das Umschalten zwischen den Betriebsmodi wird durch eine Steuerung mittels eines Steuersignals durchgeführt, das von der Zeitsteuerschaltung 107 geliefert wird. Die Zeitsteuerschaltung 107 wird durch einen (nicht veranschaulichten) externen System-Controller mit einer Anweisungsinformation zum Umschalten zwischen dem Modus mit normaler Bildrate und dem Modus mit Hochgeschwindigkeits-Bildrate versorgt.
  • Die ADCs weisen alle die gleiche Konfiguration auf, die den Komparator 1041 und die Zählerschaltung 1042 einschließt. Beispielsweise können die ADCs jeweils einen Aufwärts/Abwärts-Zähler, einen Transferschalter und einen Speicher enthalten.
  • Der Komparator 1041 vergleicht eine Signalspannung der vertikalen Signalleitung, die mit einem Signalausgabe von den Einheitspixeln auf einer n-ten Spalte der Pixelarray-Einheit 101 verbunden ist, mit der von der Referenzsignal-Zuführungseinheit 105 bereitgestellten Referenzspannung Vref mit einer Rampen-Wellenform.
  • Eine Ausgabe Vco vom Komparator 1041 hat beispielsweise einen ”H”-Pegel, wenn die Referenzspannung Vref höher als die Signalspannung ist, und einen ”L”-Pegel, wenn die Referenzspannung Vref kleiner oder gleich der Signalspannung Vx ist.
  • Die Zählerschaltung 1042, die ein Aufwärts/Abwärts-Zähler ist, ist ein asynchroner Zähler und wird mit dem Takt von der Zeitsteuerschaltung 107 zur gleichen Zeit wie der DAC unter der Steuerung mittels des Steuersignals, das von der Zeitsteuerschaltung 107 bereitgestellt wird, versorgt.
  • Die Zählerschaltung 1042 zählt synchron mit dem Takt aufwärts oder abwärts, um eine Vergleichsperiode vom Beginn bis zum Ende einer Vergleichsoperation beim Komparator zu messen.
  • Wie oben beschrieben wurde, werden durch die Operationen des Komparators 1041 und der Aufwärts/Abwärts-Zählerschaltung 1042 analoge Signale, die von jeder Spalte der Einheitspixel der Pixelarray-Einheit 101 über die Spaltensignalleitung bereitgestellt werden, in digitale N-Bit-Signale umgewandelt und in den Speicher gespeichert.
  • Die horizontale Scanschaltung 106 enthält ein Schieberegister oder dergleichen und steuert Spaltenadressen und ein Spalten-Scannen der ADCs in der Spaltenverarbeitungseinheit 104.
  • Unter der Steuerung mittels der horizontalen Scanschaltung 106 werden die digitalen N-Bit-Signale, die sich aus der A/D-Umwandlung durch die jeweiligen ADCs ergeben, sequentiell in eine horizontale Signalleitung LHR eingelesen und als Bildgebungsdaten über die horizontale Signalleitung LHR an die Bildsignal-Verarbeitungseinheit 108 abgegeben.
  • Die Bildsignal-Verarbeitungseinheit 108 ist eine Schaltung, die verschiedene Signalverarbeitungen an den Bildgebungsdaten durchführt, und enthält einen Bildsignalprozessor (ISP) 1081, einen Mikroprozessor 1082, eine Speicherschaltung 1083 und dergleichen.
  • In der Ausführungsform vergleicht der auf dem ersten Chip (oberen Chip) 11 montierte Komparator 1041 die Signalspannung einer vertikalen Signalleitung LSGN, die mit einem Signalausgang von den Einheitspixeln verbunden ist, mit der Referenzspannung Vref mit einer Rampen-Wellenform, die von der Referenzsignal-Zuführungseinheit 105 bereitgestellt wird.
  • Die Vergleichsperiode des Vergleichsergebnisses vom Beginn bis zum Ende der Vergleichsoperation wird dann durch die auf dem zweiten Chip (unteren Chip) 12 montierte Zählerschaltung 1042 gezählt.
  • Ein Merkmal der Ausführungsform besteht darin, dass die TCVs zwischen dem Komparator 1041 und der Zählerschaltung 1042, die auf dem oberen bzw. unteren Chip montiert sind, eingesetzt sind und ein Videosignalweg, über welchen eine Signalübertragung durchgeführt wird, bei diesem Teil getrennt ist.
  • Der Komparator 1041, der auf dem ersten Chip (oberen Chip) 11 montiert ist, enthält nur Hochspannungstransistoren (HV-Tr.).
  • Der Komparator 1041 ist auf dem gleichen Chip (oberen Chip) 11 wie die Pixelarray-Einheit 101 und die Referenzsignal-Zuführungseinheit 105 montiert, und dessen Prozess wird so gesteuert, dass ausreichende analoge Charakteristiken und Rauschcharakteristiken (insbesondere 1/f-Rauschen) erhalten werden können.
  • Die Zählerschaltung 1042, die auf dem zweiten Chip (unteren Chip) 12 montiert ist, enthält nur Niederspannungstransistoren (LV-Tr.) und ist für eine Hochgeschwindigkeitsoperation durch Verwenden des fortgeschrittenen Logik-Prozesses ausgelegt.
  • Die TCVs sind anfällig für Übersprechen-Rauschen von benachbarten Signalen wegen deren Struktur, und digitale CMOS-Signale, die gegen Rauschen soweit wie möglich resistent sind, werden vorzugsweise genutzt, besonders wenn die TCVs mit Videosignalen von einer ADC-Einheit mit einem engen Verdrahtungsabstand gekoppelt sind.
  • Die Ausgabe vom Komparator 1041 ist ein sogenanntes CMOS-Logiksignal mit Daten entlang der Zeitachse, und die Ausgabe Vco hat beispielsweise einen ”H”-Pegel, wenn die Referenzspannung Vref höher als die Signalspannung ist, und einen ”L”-Pegel, wenn die Referenzspannung Vref kleiner als die oder gleich der Signalspannung Vx ist.
  • Das CMOS-Logiksignal weist eine verhältnismäßig hohe Resistenz gegen Rauschen auf.
  • <4. TCV-Layout>
  • Die TCVs werden hauptsächlich für eine Verbindung von Bildsignalen von den ADCs der Spaltenverarbeitungseinheit 104, Steuersignalen von anderen Schaltungen als der Pixelarray-Einheit 101, die auf dem ersten Chip (oberen Chip) 11 montiert ist, und der Stromversorgung/GND des ersten Chips (oberen Chips) 11 zwischen dem oberen und unteren Chip genutzt.
  • 5 ist ein Diagramm, das ein Beispiel von Grundrissen des ersten Chips und des zweiten Chips gemäß der Ausführungsform veranschaulicht.
  • In dem Beispiel von 5 ist ein Schaltungsblock der vertikalen Treiberschaltung 102, des vertikalen Decodierers 103, der Referenzsignal-Erzeugungseinheit 105 und des Komparators 1041, die auf dem ersten Chip (oberen Chip) 11 montiert sind, so ausgelegt, dass er Anschlüsse bzw. Ports PTU für eine Stromversorgung und Signale an deren kürzeren Seiten aufweist.
  • Die TCVs zum Bereitstellen von Steuersignalen und Strom sind nahe den kürzeren Seiten des Schaltungsblocks, der oben beschrieben wurde, angeordnet, um zu verhindern, dass eine Signalverdrahtung LSG und Strom- bzw. Leistungsverdrahtung LPWR auf dem ersten Chip (oberen Chip) 11 lang werden, was eine Vergrößerung der Chipfläche des ersten Chips (oberen Chips) 11 verhindert.
  • Die Spaltenverarbeitungseinheit und TCVs für Pixelsignale 120 bilden einen Schaltungsblock von TCVs, die in einer Linie mit einem Abstand gleich demjenigen der vertikalen Signalleitungen LSGN oder in ein Array mit einem Abstand angeordnet sind, der größer als derjenige der vertikalen Signalleitungen LSGN ist, um Breitband-Videosignale zwischen dem ersten Chip und dem zweiten Chip zu verbinden. Der Block ist einem längeren Rand des Schaltungsblocks des Komparators 1041 auf dem ersten Chip (oberen Chip) und demjenigen des Schaltungsblocks des Zählers 1042 auf dem zweiten Chip (unteren Chip) benachbart angeordnet.
  • 6 ist ein Diagramm, das ein beispielhaftes Layout der Stromversorgungsverdrahtung in den Grundrissen des ersten Chips und des zweiten Chips gemäß der Ausführungsform veranschaulicht.
  • Nimmt man die Stromversorgungs- bzw. Leistungsverdrahtung LPWR als ein Beispiel, wird angenommen, dass Strom bzw. Leistung von PAD-A und PAD-B des zweiten Chips (unteren Chips) 12, veranschaulicht in 6, bereitgestellt wird.
  • Man beachte, dass im zweiten Chip (unteren Chip) 12 PAD-A und PAD-B mit TCVs nahe dem Schaltungsblock auf dem ersten Chip (oberen Chip) 11, dem Leistung bereitgestellt werden soll, mit einer ausreichend niedrigen Impedanz verbunden sind.
  • Auf dem ersten Chip (oberen Chip) 11 ist die Stromversorgungsverdrahtung LPWR für über die TCVs bereitgestellte Leistung direkt mit den Ports PTU der Schaltungsblöcke verbunden.
  • Ähnlich ist im Fall einer Signalverdrahtung LCS für Steuersignale die Signalverdrahtung LCS für Steuersignale, die von der Zeitsteuerschaltung 107 des zweiten Chips (unteren Chips) 12 abgegeben werden, nahe kürzeren Rändern des Schaltungsblocks auf dem ersten Chip (oberen Chip) 11, mit dem die Verdrahtung verbunden werden soll, mit TCVs verbunden.
  • Folglich werden die Signale in die Ports PTU des Schaltungsblocks auf dem ersten Chip (oberen Chip) 11 über die TCVs eingespeist.
  • Der Schaltungsblock auf dem ersten Chip (oberen Chip) 11 enthält die vertikale Treiberschaltung 102 und den vertikalen Decodierer 103 in dem Beispiel von 6.
  • 7 ist eine vergrößerte Ansicht eines Teils, der durch einen Kreis A in 6 eingekreist ist, und veranschaulicht ein spezifisches Beispiel von TCVs, die nahe einem Schaltungsblock (dem vertikalen Decodierer in diesem Beispiel) angeordnet sind.
  • 8 ist ein Diagramm, das eine Querschnittstruktur, gelegt entlang einer Linie A-A' in 7, veranschaulicht.
  • In 7 sind nur auf eine Verdrahtung auf dem ersten Chip (oberen Chip) 11 bezogene Komponenten veranschaulicht.
  • In 7 sind TCV 1 bis TCV 5 TCVs für eine Stromversorgung und verbinden die Stromversorgungsverdrahtung LPWR für vom zweiten Chip (unteren Chip) 12 bereitgestellte Leistung mit dem Schaltungsblock CBLK auf dem ersten Chip (oberen Chip) 11.
  • In 7 sind die TCV 7 bis TCV 9 TCVs zum Bereitstellen von Steuersignalen und verbinden die Signalverdrahtung LCS für Steuersignale zwischen den oberen und unteren Chips.
  • Auf dem ersten Chip (oberen Chip) 11 werden Zwischenräume zwischen TCVs für eine Stromversorgung für eine Verdrahtung einer (nicht veranschaulichten) Verdrahtungsschicht genutzt, die von der Verdrahtungsschicht für TCV-Verbindungen verschieden und mit dem Schaltungsblock CBLK verbunden ist.
  • In diesem Beispiel ist die Signalverdrahtung LCS in Lücken zwischen Spalten von TCVs 121 und 122 den Spalten ausweichend vorgesehen.
  • Außerdem sind auf dem ersten Chip (oberen Chip) 11 TCV 1 bis TCV 5 für eine Stromversorgung innerhalb von TCV 7 bis TCV 9 zum Bereitstellen von Steuersignalen in Bezug auf den Rand des Chips angeordnet.
  • Als Folge ist es möglich, die Fläche der Stromversorgungsverdrahtung LPWR wie in 7 veranschaulicht zu vergrößern, und eine Reduzierung des Widerstands wird einfacher erreicht.
  • Die Verdrahtungen sind aus Al und Cu geschaffen.
  • In dem Beispiel von 8 ist ein Fall, in dem die oberste Schicht des ersten Chips (oberen Chips) 11 und die oberste Schicht des zweiten Chips (unteren Chips) 12 durch TCV-Verbindungen CNT verbunden sind, als ein Beispiel veranschaulicht.
  • Man beachte, dass 8 nur ein Beispiel von TCV-Verbindungen veranschaulicht, und die Verwendung von Verdrahtungsschichten und die Positionen von Schaltungen auf jedem der oberen und unteren Chips frei wählbar und folglich nicht darauf beschränkt sind.
  • In der Ausführungsform kann, da die Anzahl von Verdrahtungsschichten auf dem ersten Chip (oberen Chip) 11 minimiert ist, die Impedanz der Stromversorgungsverdrahtung LPWR im Schaltungsblock auf dem ersten Chip (oberen Chip) 11 erhöht werden, was zu einer Fehlfunktion des Schaltungsblocks führen kann.
  • Falls die Stromversorgungsverdrahtung einfach dicker ausgebildet wird, wird die Chipgröße vergrößert. So ist es auch möglich, die Stromversorgung der Stromversorgungsverdrahtung LPWR auf dem ersten Chip (oberen Chip) 11 unter Verwendung der Verdrahtungen des zweiten Chips (unteren Chips) 12 als Maßnahmen gegen Rauschen und für eine stabile Versorgung zu verbessern.
  • 9 ist ein Diagramm, das ein modifiziertes Beispiel der Schaltungsblockverdrahtung von 8 veranschaulicht.
  • 10 ist ein Diagramm, das eine Querschnittsstruktur, gelegt entlang einer Linie B-B' in 9, veranschaulicht.
  • In 10 ist eine Verdrahtung, die für Verbindungen in Logikschaltungen auf dem zweiten Chip (unteren Chip) 12 notwendig ist, zur Vereinfachung nicht dargestellt.
  • In diesem modifizierten Beispiel ist der Schaltungsblock in zwei Schaltungsblöcke CBLK1 und CBLK2 geteilt, und TCVs sind in Zwischenräumen darin angeordnet.
  • Dann wird der zweite Chip (untere Chip) 12 mit einer Stromversorgungsleitung LPWRB gesichert (engl. backed), die parallel mit der Stromversorgungsverdrahtung LPWRU auf dem ersten Chip (oberen Chip) 11 vorgesehen ist.
  • In der Ausführungsform wird eine Verbindung zwischen den oberen und unteren Chips durch TCVs erreicht, und, da der Anordnungsabstand aufgrund deren Struktur ausreichend gering ist und die TCVs während Waferprozessen prozessiert werden, wird die Ausbeute weniger wahrscheinlich gesenkt.
  • Da DC-Komponenten einer Stromversorgung und Referenzsignale von dem zweiten Chip (unteren Chip) 12 zu dem ersten Chip (oberen Chip) 11 über die TCVs bereitgestellt werden, sind außerdem spezielle Schaltungen für eine Kommunikation nicht notwendig, und als Folge können die Kosten reduziert werden.
  • Wie oben beschrieben wurde, können die folgenden Effekte gemäß der Ausführungsform erzeugt werden.
  • Als Folge der Ausgestaltung, in der Signale an Randteilen, wo Bilddatensignale übermittelt werden, beispielsweise vom Komparator abgegebene Signale sind, kann das Problem eines Rauschens bei TCV-Verbindungen reduziert werden, und die für das Schaltungslayout zwischen dem oberen und unteren Chip geeignetste Schaltungskonfiguration kann erreicht werden.
  • Als Folge eines Fokussierens auf analoge Charakteristiken und Rauschcharakteristiken (insbesondere 1/f-Rauschen) und Anordnens von Schaltungen mit Charakteristiken, die durch Rauschen beeinflusst werden, auf dem oberen Chip (ersten Chip) kann der obere Chip ausgezeichnete Eigenschaften hinsichtlich einer Resistenz gegen Rauschen erreichen.
  • Als Folge eines Fokussierens auf analoge Charakteristiken und Rauschcharakteristiken (insbesondere 1/f-Rauschen) und Anordnens von Schaltungen mit Charakteristiken, die durch Rauschen beeinflusst werden, auf dem oberen Chip (zweiten Chip), kann der untere Chip einen allgemeinen ASIC-(Logik-)Prozess nutzen. Außerdem sind eine Änderung in der Wafer-FAB und Entwicklung zu anderen FABs des unteren Chips leicht möglich.
  • Der Versuch, die Kosten durch Verwenden einer minimalen Anzahl von Verdrahtungsschichten auf dem oberen Chip und das Problem eines IR-Abfalls oder dergleichen im oberen Chip, der dabei betroffen ist, zu reduzieren, kann umgesetzt werden, indem der untere Chip durch eine Verdrahtung über TCVs verstärkt wird.
  • Als eine Folge einer separaten Herstellung des Pixelteils und des Logikteils des Bildsensors durch optimale Prozesse und Bondens der Teile bei der Wafer-Ebene, um einen gestapelten Chip zu erhalten, kann der Effekt einer Reduzierung der Chipkosten erreicht werden.
  • Die optimalen Prozesse sind eine Schaltung einschließlich einer minimalen notwendigen Anzahl von Verdrahtungsschichten, die nur von Hochspannungstransistoren (HV-Tr.) für den oberen Chip gebildet werden, und ein allgemeiner ASIC-Prozess für den unteren Chip.
  • Verschiedene Produktentwicklungen sind möglich, indem der gleiche obere Chip verwendet und der untere Chip geändert wird.
  • Man beachte, dass der vertikale Decodierer 103, der eine digitale Schaltung ist, auf dem ersten Chip 11 in der Ausgestaltung von 4 in der Ausführungsform angeordnet ist. Es ist jedoch auch möglich, andere Ausgestaltungen zu verwenden.
  • 11 ist ein Blockdiagramm, das eine zweite beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • Der Festkörper-Bildsensor 10B gemäß der Ausführungsform der vorliegenden Erfindung kann so eingerichtet sein, dass der vertikale Decodierer 103 auf einem zweiten Chip 12B montiert ist und analoge Schaltungen und digitale Schaltungen auf verschiedenen Chips wie in 11 veranschaulicht montiert sind.
  • 12 ist ein Blockdiagramm, das eine dritte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 13 ist ein Diagramm, das ein Beispiel von Grundrissen des ersten Chips und des zweiten Chips in dem Festkörper-Bildsensor von 12 veranschaulicht.
  • In der Ausführungsform kann, falls die Größe von Schaltungen, die auf dem zweiten Chip (unteren Chip) 12 montiert werden sollen, gering ist, der Festkörper-Bildsensor auch wie in 12 veranschaulicht ausgestaltet sein, um so dessen Chipgröße zu reduzieren.
  • Konkret kann wie im Festkörper-Bildsensor 10C in 12 ein Teil der vertikalen Treiberschaltung (Reihen-Scanschaltung) 102 und des vertikalen Decodierers 103 zwischen den auf dem ersten Chip (oberen Chip) 11 zu montierenden Schaltungen auf den zweiten Chip (unteren Chip) 12 versetzt werden.
  • In diesem Fall können die vertikale Treiberschaltung (Reihen-Scanschaltung) 102 und der vertikale Decodierer 103 separat auf dem ersten Chip (oberen Chip) 11 bzw. dem zweiten Chip (unteren Chip) 12 montiert werden.
  • Alternativ dazu können die vertikale Treiberschaltung (Reihen-Scanschaltung) 102 und der vertikale Decodierer 103 in einen funktionalen Block integriert werden, und ein Teil dessen kann auf dem ersten Chip (oberen Chip) 11 montiert werden, und dessen Rest kann auf dem zweiten Chip (unteren Chip) 12 montiert werden.
  • In dem Beispiel der Grundrisse in 13 sind als Folge eines Teilens eines Schaltungsblocks, in den die vertikale Treiberschaltung (Reihen-Scanschaltung) 102 und der vertikale Decodierer 103 für den oberen und unteren Chip integriert sind, Bereiche von TCVs für Signale, um zwischen den geteilten Blöcken elektrisch zu verbinden, zusätzlich vorgesehen.
  • Da die vertikale Treiberschaltung (Reihen-Scanschaltung) 102 und der vertikale Decodierer 103 für den oberen und unteren Chip geteilt sind, wird jedoch die Layoutbreite des Blocks auf dem oberen Chip reduziert, und die Chipgröße des Festkörper-Bildsensors 10C wird reduziert.
  • 14 ist ein Blockdiagramm, das eine vierte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • 15 ist ein Diagramm, das ein Beispiel von Grundrissen des ersten Chips und des zweiten Chips in dem Festkörper-Bildsensor von 14 veranschaulicht.
  • Falls die Größe von auf dem zweiten Chip (unteren Chip) 12 zu montierenden Schaltungen noch kleiner ist, kann in der Ausführungsform der Festkörper-Bildsensor wie in 14 veranschaulicht ausgestaltet sein.
  • Konkret können wie im Festkörper-Bildsensor 10D in 14 die Gesamtheit der vertikalen Treiberschaltung (Reihen-Scanschaltung) 102 und des vertikalen Decodierers 103 und die Referenzsignal-Zuführungseinheit 105 auf dem zweiten Chip (unteren Chip) 12 montiert sein.
  • In diesem Fall sollte, da analoge Schaltungen in der Referenzsignal-Zuführungseinheit 105 enthalten sind, dem Rauschbetrag des zweiten Chips (unteren Chips) 12 Aufmerksamkeit geschenkt werden. Da die Referenzsignal-Zuführungseinheit 105 verglichen mit dem Komparator 1041 durch Rauschen weniger wahrscheinlich beeinflusst wird, kann jedoch die Referenzsignal-Zuführungseinheit 105 auf dem zweiten Chip (unteren Chip) 12 montiert sein.
  • In dem Beispiel der Grundrisse in 15 ist die Schaltungsgröße der Bildsignal-Verarbeitungseinheit kleiner, aber die vertikale Treiberschaltung (Reihen-Scanschaltung) 102, der vertikale Decodierer 103 und die Referenzsignal-Zuführungseinheit 105 sind auf dem zweiten Chip (unteren Chip) 12 montiert.
  • Verglichen mit dem Ausgestaltungsbeispiel von 5 enthält der erste Chip (obere Chip) 11 nicht die Gesamtheit der vertikalen Treiberschaltung (Reihen-Scanschaltung) 102 und des vertikalen Decodierers 103 und die Referenzsignal-Zuführungseinheit 105, und dessen Chipgröße ist reduziert.
  • Obgleich nicht veranschaulicht, kann ein Teil der vertikalen Treiberschaltung (Reihen-Scanschaltung) 102 und des vertikalen Decodierers 103 auf dem ersten Chip (oberen Chip) 11 montiert sein.
  • Obgleich PADs im Beispiel von 15 in zwei Reihen an zwei Seiten links und rechts angeordnet sind, sind außerdem verschiedene Anordnungen, wie etwa eine Anordnung an vier Seiten, eine Anordnung an drei Seiten und eine Anordnung in zwei Reihen an zwei Seiten, für eine PAD-Anordnung möglich, wobei eine Reservierung von PAD-Flächen und Montage auf einem Linsenmodul in Betracht gezogen werden.
  • Außerdem ist in der oben beschriebenen Ausführungsform ein Beispiel spaltenparalleler ADCs, die den Komparator 1041 und die Zählerschaltung 1042 als die Spaltenverarbeitungseinheit 104 umfassen, beschrieben; Ausgestaltungen der Spaltenverarbeitungseinheit mit anderen ADC-Funktionen können in der vorliegenden Erfindung verwendet werden.
  • Eine beispielhafte Ausgestaltung der Spaltenverarbeitungseinheit, für die ein ΣΔ-Modulator (ΣΔ-ADC) verwendet wird, wird als ein Beispiel davon beschrieben.
  • Zunächst wird eine grundlegende Ausgestaltung des ΣΔ-ADC-(AD-)Wandlers beschrieben.
  • 16 ist ein Blockdiagramm, das eine grundlegende Ausgestaltung des ΣΔ-ADC-(AD-)Wandlers veranschaulicht.
  • Der ΣΔ-ADC 130 enthält einen Filterteil 131, einen A/D-Wandler (ADC) 132 mit einer geringen Auflösung von 1 bis 5 Bits, einen D/A-Wandler (DAC) 133 mit der gleichen Anzahl Bits wie der ADC und einen Subtrahierer 134 in einer Eingangsstufe.
  • Da der ΣΔ-ADC 130 ein eine Rückkopplung nutzendes System ist, werden die Nichtlinearität der Schaltung und das Rauschen reduziert, und eine hohe Auflösung kann erzielt werden.
  • Da es für den ΣΔ-ADC 130 schwieriger ist, die Nichtlinearität der Schaltung und das Rauschen für einen Teil näher an einer analogen Schaltung zu reduzieren, ist es erwünscht, dass eine Eingangsschaltung des Filterteils 131 und der DAC 133 eine hohe Linearität und geringes Rauschen aufweisen.
  • Insbesondere bewirkt die Nichtlinearität des DAC 133 eine Zunahme des Grundrauschens, und folglich ist es wichtig, die Linearität des DAC sicherzustellen, wenn ein ADC mit mehr Bits als ein Bit genutzt wird.
  • 17 ist ein Diagramm, das eine grundlegende Ausgestaltung eines peripheren Teils des Pixelarrays veranschaulicht, wenn der ΣΔ-ADC in der Spaltenverarbeitungseinheit des Festkörper-Bildsensors genutzt wird.
  • Die Spaltenverarbeitungseinheit 140 in 17 enthält eine Spaltenschaltung 141, die Prozesse wie etwa CDS durchführt, und einen ΣΔ-Modulator (ΣΔ-ADC) 142, der einen ADC-Prozess durchführt.
  • Wenn der ΣΔ-Modulator 142 verwendet wird, wird ein Oversampling- bzw. Überabtastungsverfahren genutzt, das hauptsächlich auf eine Reduzierung von Rauschen abzielt.
  • Beispiele von Techniken für eine Überabtastung schließen die folgenden drei Verfahren ein.
  • 18(A) bis 18(C) sind Diagramme zum Erläutern der Oversampling- bzw. Überabtastungsverfahren.
  • Ein erstes Verfahren ist ein Überabtasten, indem ein Auslesen bei hoher Geschwindigkeit während einer Videobildrate, wie in 18(A) veranschaulicht, ausgeführt wird.
  • Ein zweites Verfahren ist ein Überabtasten innerhalb eines Einzelbildes durch nichtdestruktives Auslesen wie in 18(B) veranschaulicht.
  • Ein drittes Verfahren ist ein Überabtasten bei einem konstanten abgetasteten Wert wie in 18(C) veranschaulicht.
  • Das dritte Verfahren wird beispielsweise für die Spaltenverarbeitungseinheit 140 von 17 verwendet.
  • Eine Ausgabe einer ΣΔ-Modulation (ADC-Ausgabe), die sich aus der Überabtastung ergibt, wird durch einen digitalen Filter in eine normale Bildrate von N Bits umgewandelt.
  • 19 ist ein Diagramm, das eine erste beispielhafte Ausgestaltung des peripheren Teils des Pixelarrays veranschaulicht, wenn ein digitaler Filter für die einen ΣΔ-ADC enthaltende Spaltenverarbeitungseinheit verwendet wird.
  • 20 ist ein Diagramm, das eine zweite beispielhafte Ausgestaltung des peripheren Teils eines Pixelarrays veranschaulicht, wenn ein digitaler Filter für die einen ΣΔ-ADC enthaltende Spaltenverarbeitungseinheit verwendet wird.
  • Die Spaltenverarbeitungseinheit 140A in 19 weist einen digitalen Filter 143 auf, der am Ausgang des ΣΔ-Modulators 142 angeordnet ist, und eine Ausgangssteuerschaltung 144, die am Ausgang des digitalen Filters 143 angeordnet ist.
  • Die Spaltenverarbeitungseinheit 140B in 20 weist die Ausgangssteuerschaltung 144, die am Ausgang des ΣΔ-Modulators 142 angeordnet ist, und den digitalen Filter 143 auf, der am Ausgang der Ausgangssteuerschaltung 144 angeordnet ist.
  • Der digitale Filter 143 kann ein programmierbarer Filter sein, indem er durch Software implementiert wird.
  • 21 ist ein Blockdiagramm, das eine fünfte beispielhafte Ausgestaltung des Festkörper-Bildsensors gemäß der Ausführungsform veranschaulicht.
  • Der Festkörper-Bildsensor 10E in 21 hat eine beispielhafte Ausgestaltung in einem Fall, in dem die Spaltenverarbeitungseinheiten 140A und 140B in 19 und 20 genutzt werden.
  • In dieser Ausgestaltung ist ein Randteil, wo Videodatensignale zwischen dem ersten Chip 11 und dem zweiten Chip 12 übermittelt werden, ein Ausgabeteil des ΣΔ-Modulators, der eine Randschaltung zwischen analogen Schaltungen mit digitalen Schaltungen ist.
  • Mit anderen Worten sind im Festkörper-Bildsensor 10E die Spaltenschaltung 141 und der ΣΔ-Modulator (ΣΔ-ADC) 142, der einen ADC-Prozess durchführt, auf dem ersten Chip 11E angeordnet. Außerdem sind der digitale Filter 143 und die Ausgangssteuerschaltung 144 auf dem zweiten Chip 12E angeordnet.
  • Obgleich nicht veranschaulicht, kann die Ausgestaltung von 21 in Ausgestaltungen verwendet werden, die jenen der 11, 12 und 14 ähnlich sind.
  • Effekte, die ähnlich den oben beschriebenen sind, können gemäß derartigen Ausgestaltungen erreicht werden.
  • Als Folge der Ausgestaltung, in der Signale an Randteilen, wo Bilddatensignale übermittelt werden, von dem ΣΔ-Modulator abgegebene Signale sind, kann konkret das Problem eines Rauschens bei TCV-Verbindungen reduziert werden, und eine für das Schaltungslayout zwischen dem oberen und unteren Chip geeignetste Schaltungskonfiguration kann erreicht werden.
  • Als Folge eines Fokussierens auf analoge Charakteristiken und Rauschcharakteristiken (insbesondere 1/f-Rauschen) und Anordnens von Schaltungen mit Charakteristiken, die durch Rauschen beeinflusst werden, auf dem oberen Chip (ersten Chip) kann der obere Chip ausgezeichnete Charakteristiken bezüglich einer Resistenz gegen ein Rauschen erzielen.
  • Als Folge eines Fokussierens auf analoge Charakteristiken und Rauschcharakteristiken (insbesondere 1/f-Rauschen) und Anordnens von Schaltungen mit durch Rauschen beeinflussten Charakteristiken auf dem oberen Chip (zweiten Chip) kann der untere Chip einen allgemeinen ASIC-(Logik-)Prozess nutzen. Außerdem sind eine Änderung im Wafer-FAB und eine Entwicklung zu anderen FABs des unteren Chips leicht möglich.
  • Der Versuch, die Kosten durch Verwenden einer minimalen Anzahl von Verdrahtungsschichten auf dem oberen Chip und das Problem eines IR-Abfalls oder dergleichen im oberen Chip, der daran beteiligt ist, zu reduzieren, kann umgesetzt werden, indem der untere Chip durch eine Verdrahtung über TCVs verstärkt wird.
  • Als Folge einer separaten Herstellung des Pixelteils und des Logikteils des Bildsensors durch optimale Prozesse und eines Bondens der Teile bei der Wafer-Ebene, um einen gestapelten Chip zu erhalten, kann der Effekt einer Reduzierung der Chipkosten erzielt werden.
  • Die optimalen Prozesse sind eine Schaltung, die eine minimale notwendige Anzahl von Verdrahtungsschichten enthält, die nur von Hochspannungstransistoren (HV-Tr.) gebildet werden, für den oberen Chip und ein allgemeiner ASIC-Prozess für den unteren Chip.
  • Verschiedene Produktentwicklungen sind möglich, indem der gleiche obere Chip verwendet und der untere Chip geändert wird.
  • Obgleich die Ausgestaltung des CMOS-Bildsensors als ein Beispiel der Halbleitervorrichtung in dieser Ausführungsform beschrieben ist, kann die Ausgestaltung beispielsweise auch auf einen rückseitig beleuchteten CMOS-Bildsensor angewendet werden, und die oben beschriebenen Effekte können in diesem Fall ebenfalls erzielt werden. Ein vorderseitig beleuchteter Bildsensor kann die oben beschriebenen Effekte ebenfalls ausreichend erzeugen.
  • Ein Festkörper-Bildsensor mit solch einer Ausgestaltung kann als eine bildgebende Vorrichtung für eine Digitalkamera oder eine Videokamera verwendet werden.
  • 22 ist ein Diagramm, das ein Beispiel einer Ausgestaltung eines Kamerasystems veranschaulicht, für das der Festkörper-Bildsensor gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wird.
  • Wie in 22 veranschaulicht ist, enthält das Kamerasystem 200 eine bildgebende Vorrichtung 210, für die die CMOS-Bildsensoren (Festkörper-Bildsensoren) 10, 10A bis 10E gemäß der Ausführungsform verwendet werden können.
  • Das Kamerasystem 200 umfasst ferner ein optisches System, das Eingangslicht zu (zur Erzeugung eines Motivbildes auf) einem Pixelbereich der Bilderzeugungsvorrichtung 210 führt, wie etwa eine Linse 220, die Eingangslicht (Bildlicht) auf einer Bildgebungsebene fokussiert.
  • Das Kamerasystem 200 enthält eine Treiberschaltung (DRV) 230, die die bildgebende Vorrichtung 210 treibt bzw. ansteuert, und eine Signalverarbeitungsschaltung (PRC) 240, die von der bildgebenden Vorrichtung 210 abgegebene Signale verarbeitet.
  • Die Treiberschaltung 230 weist einen (nicht veranschaulichten) Timing- bzw. Zeitsteuerungsgenerator auf, der verschiedene Zeitsteuersignale einschließlich eines Startimpulses und eines Taktimpulses zum Ansteuern bzw. Treiben von Schaltungen in der bildgebenden Vorrichtung 210 erzeugt, und steuert die bildgebende Vorrichtung 210 mit vorbestimmten Zeitsteuersignalen an.
  • Die Signalverarbeitungsschaltung 240 führt eine vorbestimmte Signalverarbeitung an von der bildgebenden Vorrichtung 210 abgegebenen Signalen durch.
  • Von der Signalverarbeitungsschaltung 240 verarbeitete Bildsignale werden auf einem Aufzeichnungsmedium wie etwa einem Speicher aufgezeichnet. Die auf dem Aufzeichnungsmedium aufgezeichnete Bildinformation wird durch einen Drucker oder dergleichen in einem Ausdruck ausgegeben. Die durch die Signalverarbeitungsschaltung 240 verarbeiteten Bildsignale werden als Bewegtbilder auf einem Monitor wie etwa einer Flüssigkristallanzeige angezeigt.
  • Wie oben beschrieben wurde, kann eine hochauflösende Kamera realisiert werden, indem die Bildsensoren 10, 10A bis 10E, die oben beschrieben wurden, als die bildgebende Vorrichtung 210 in einem Bildaufnahmegerät wie etwa einer digitalen Standbildkamera montiert werden.
  • BEZUGSZEICHENLISTE
    • 10, 10A bis 10E ... Festkörper-Bildsensor (Halbleitervorrichtung), 11 ... erster Chip (oberer Chip), 12 ... zweiter Chip (unterer Chip), 101 ... Pixelarray-Einheit, 102 ... vertikale Treiberschaltung (Reihen-Scanschaltung), 103 ... vertikaler Decodierer, 104 ... Spaltenverarbeitungseinheit, 1041 ... Komparator, 1042 ... Zählerschaltung, 105 ... Referenzsignal-Zuführungseinheit, 106 ... horizontale Scanschaltung (Spalten-Scanschaltung), 107 ... Zeitsteuerschaltung, 108 ... Bildsignal-Verarbeitungseinheit, 109 ... I/F-Schaltungen, LPWR ... Stromversorgungsverdrahtung, LCS ... Signalverdrahtung, 120, 121, 122, 1 bis 9 ... TCV, 130 ... ΣΔ-Modulator (ΣΔ-ADC), 140 ... Spaltenverarbeitungseinheit, 141 ... Spaltenschaltung, 142 ... ΣΔ-Modulator (ΣΔ-ADC), 143 ... digitaler Filter, 144 ... Ausgangssteuerschaltung, CBLK, CBLK1, CBLK2 ... Schaltungsblock, 200 ... Kamerasystem.

Claims (19)

  1. Festkörper-Bildgebungsvorrichtung, umfassend: eine Pixelarray-Einheit, die eine Vielzahl von Pixel enthält, die eine fotoelektrische Umwandlung durchführt; eine Vielzahl von Pads, die außerhalb der Pixelarray-Einheit gelegen ist; eine Vielzahl von Durchkontaktierungen, die zumindest zwischen der Pixelarray-Einheit und der Vielzahl von Pads gelegen ist, wobei die Vielzahl von Durchkontaktierungen eine erste Durchkontaktierung und eine zweite Durchkontaktierung umfasst; ein erstes Substrat; und ein zweites Substrat, wobei die Pixelarray-Einheit zwischen der ersten Durchkontaktierung und der zweiten Durchkontaktierung gelegen ist, das erste Substrat und das zweite Substrat so gebondet sind, dass sie eine gestapelte Struktur aufweisen, das erste Substrat und das zweite Substrat über die Vielzahl von Durchkontaktierungen elektrisch verbunden sind, das erste Substrat die Pixelarray-Einheit und die Vielzahl von Durchkontaktierungen enthält und das zweite Substrat eine Vielzahl von Zählern und eine Referenzspannungs-Erzeugungsschaltung enthält.
  2. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei die Vielzahl von Durchkontaktierungen an Endbereichen eines auf dem ersten Substrat montierten Schaltungsblocks gelegen ist.
  3. Festkörper-Bildgebungsvorrichtung nach Anspruch 2, wobei der Schaltungsblock, der auf dem ersten Substrat montiert ist, zumindest einen Teil einer Treiberschaltung, einer Decodiererschaltung und/oder eines Komparators enthält.
  4. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei die Vielzahl von Durchkontaktierungen an Eckbereichen eines auf dem ersten Substrat montierten Schaltungsblocks gelegen ist.
  5. Festkörper-Bildgebungsvorrichtung nach Anspruch 4, wobei der Schaltungsblock, der auf dem ersten Substrat montiert ist, zumindest einen Teil einer Treiberschaltung, einer Decodiererschaltung und/oder eines Komparators enthält.
  6. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei ein Substrat, das eine Vielzahl von Komparatoren enthält, von einem Substrat verschieden ist, das die Vielzahl von Zählern enthält.
  7. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, ferner umfassend eine Verdrahtung, die mit der Vielzahl von Durchkontaktierungen verbunden ist.
  8. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei die Vielzahl von Durchkontaktierungen eine Vielzahl von Durchkontaktierungen zum Bereitstellen von Leistung und eine Vielzahl von Durchkontaktierungen zum Zuführen von Signalen umfasst.
  9. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei das erste Substrat darauf montiert eine analoge Schaltung aufweist und das zweite Substrat darauf montiert eine digitale Schaltung aufweist.
  10. Festkörper-Bildgebungsvorrichtung nach Anspruch 1, wobei das erste Substrat darin ausgebildet aufweist: eine Durchkontaktierung zum Bereitstellen von Leistung; eine Durchkontaktierung für Signale; eine Stromversorgungsverdrahtung für Leistung, die über die Durchkontaktierung bereitgestellt wird, verbunden mit einem Port eines Schaltungsblocks auf dem ersten Substrat; und eine Signalverdrahtung, die mit einer Durchkontaktierung nahe einer Ecke des Schaltungsblocks verbunden ist.
  11. Elektronische Vorrichtung, umfassend: ein optisches System; und eine Festkörper-Bildgebungsvorrichtung, umfassend: eine Pixelarray-Einheit, die eine Vielzahl von Pixel enthält, die eine fotoelektrische Umwandlung durchführt, eine Vielzahl von Pads, die außerhalb der Pixelarray-Einheit gelegen ist, eine Vielzahl von Durchkontaktierungen, die zumindest zwischen der Pixelarray-Einheit und der Vielzahl von Pads gelegen ist, wobei die Vielzahl von Durchkontaktierungen eine erste Durchkontaktierung und eine zweite Durchkontaktierung umfasst, ein erstes Substrat, und ein zweites Substrat, wobei die Pixelarray-Einheit zwischen der ersten Durchkontaktierung und der zweiten Durchkontaktierung gelegen ist, das erste Substrat und das zweite Substrat so gebondet sind, dass sie eine gestapelte Struktur aufweisen, das erste Substrat und das zweite Substrat über die Vielzahl von Durchkontaktierungen elektrisch verbunden sind, das erste Substrat die Pixelarray-Einheit und die Vielzahl von Durchkontaktierungen enthält und das zweite Substrat eine Vielzahl von Zählern und eine Referenzspannungs-Erzeugungsschaltung enthält.
  12. Elektronische Vorrichtung nach Anspruch 11, wobei die Vielzahl von Durchkontaktierungen an Endbereichen eines auf dem ersten Substrat montierten Schaltungsblocks gelegen ist.
  13. Elektronische Vorrichtung nach Anspruch 12, wobei der Schaltungsblock, der auf dem ersten Substrat montiert ist, zumindest einen Teil einer Treiberschaltung, einer Decodiererschaltung und/oder eines Komparators enthält.
  14. Elektronische Vorrichtung nach Anspruch 11, wobei die Vielzahl von Durchkontaktierungen an Eckbereichen eines auf dem ersten Substrat montierten Schaltungsblocks gelegen ist.
  15. Elektronische Vorrichtung nach Anspruch 14, wobei der Schaltungsblock, der auf dem ersten Substrat montiert ist, zumindest einen Teil einer Treiberschaltung, einer Decodiererschaltung und/oder eines Komparators enthält.
  16. Festkörper-Bildgebungsvorrichtung, umfassend: ein erstes Substrat, das eine Pixelarray-Einheit und eine Vielzahl von Pads enthält; und ein zweites Substrat, das eine Vielzahl von Zählern und eine Referenzspannungs-Erzeugungsschaltung enthält, wobei die ersten und zweiten Substrate durch eine erste Vielzahl von Durchkontaktierungen und eine zweite Vielzahl von Durchkontaktierungen elektrisch verbunden sind, die erste oder die zweite Vielzahl von Durchkontaktierungen zumindest zwischen der Vielzahl von Pads und der Pixelarray-Einheit gelegen ist, die erste Vielzahl von Durchkontaktierungen entlang einer ersten Seite der Pixelarray-Einheit gelegen ist, die zweite Vielzahl von Durchkontaktierungen entlang einer zweiten Seite der Pixelarray-Einheit gelegen ist, und die zweite Seite senkrecht zur ersten Seite ist.
  17. Festkörper-Bildgebungsvorrichtung nach Anspruch 16, wobei eine Verdrahtungsschicht des ersten Substrats und eine oberste Verdrahtungsschicht des zweiten Substrats durch die erste Vielzahl von Durchkontaktierungen verbunden sind.
  18. Festkörper-Bildgebungsvorrichtung nach Anspruch 17, wobei die erste Vielzahl von Durchkontaktierungen kollinear entlang und parallel zu einer Seite eines Pads der Vielzahl von Pads angeordnet ist.
  19. Festkörper-Bildgebungsvorrichtung nach Anspruch 16, wobei die erste Vielzahl von Durchkontaktierungen einem längeren Rand eines auf dem ersten Substrat montierten Schaltungsblocks benachbart gelegen ist.
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