KR101774725B1 - 반도체 장치, 고체 촬상 장치, 및 카메라 시스템 - Google Patents

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Abstract

본 발명은, 양 칩 사이의 접속부에 의한 노이즈의 영향을 저감할 수 있고, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감을 도모할 수 있는 반도체 장치, 고체 촬상 장치, 및 카메라 시스템에 관한 것이다. 제 1 칩(11)과, 제 2 칩(12)을 가지며, 제 1 칩(11)과 제 2 칩(12)은 맞붙여진 적층 구조를 가지며, 제 1 칩(11)은, 고내압 트랜지스터계 회로가 탑재되고, 제 2 칩(12)은, 고내압 트랜지스터계 회로보다 저내압인 저내압 트랜지스터계 회로가 탑재되고, 제 1 칩과 상기 제 2 칩 사이의 배선은, 제 1 칩에 형성된 비어를 통하여 접속된다.

Description

반도체 장치, 고체 촬상 장치, 및 카메라 시스템{SEMICONDUCTOR DEVICE, SOLID-STATE IMAGING DEVICE, AND CAMERA SYSTEM}
본 발명은, 2개의 칩의 적층 구조를 갖는 반도체 장치, 고체 촬상 장치, 및 카메라 시스템에 관한 것이다.
종래, 촬상 장치는 CMOS 이미지 센서(CIS) 칩과 화상 처리 칩의 2칩을 각각 패키지에 탑재하여, 모듈로서 조립을 행하고 있다.
또는, 각각의 칩을 COB(Chip On Board) 실장하고 있는 경우도 있다.
근래, 휴대 전화 등에 촬상 장치를 탑재한 경우에, 실장 면적의 저감, 소형화가 요구되고 있고, 상기 2칩을 1칩화하는 SOC(System On Chip)가 개발되어 있다(도 2의 (A)참조).
그러나, 1칩화하기 위해, CIS 프로세스와 고속 로직 프로세스가 혼재된 프로세스는 공정수가 증가하고 비용이 상승할 뿐만 아니라, 아날로그 특성과 로직 특성의 양립이 어려워져서, 촬상 장치의 특성 열화에 이어질 우려가 있다.
그래서, 상기한 2칩을 칩 레벨로 조립하여, 소형화와 특성 향상의 양립을 도모하는 방법이 제안되어 있다(특허문헌1, 2 참조).
특허문헌1 : 일본 특개2004-146816호 공보 특허문헌2 : 일본 특개2008-85755호 공보
그런데, 2개의 칩 사이 접속에 있어서, 그 구조상, 배치 피치가 작아, 또한, 수율 저하를 초래할 우려가 있다.
또한, 아랫칩부터 윗칩으로의 전원이나 참조 신호(reference signal) 등 DC 성분의 공급에 있어서, 1/f 노이즈 등의 영향을 받기 쉽다. 그 때문에, 상하 칩 사이의 통신에 특별한 회로를 필요로 하고, 결과적으로 비용 증대를 초래한다는 불이익이 있다.
본 발명은, 양 칩 사이의 접속부에 의한 노이즈의 영향을 저감할 수 있고, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감을 도모할 수 있는 반도체 장치, 고체 촬상 장치, 및 카메라 시스템을 제공하는 것에 있다.
본 발명의 제 1의 관점의 반도체 장치는, 제 1 칩과, 제 2 칩을 가지며, 상기 제 1 칩과 상기 제 2 칩은 맞붙여진 적층 구조를 가지며, 상기 제 1 칩은, 고내압 트랜지스터계 회로가 탑재되고, 상기 제 2 칩은, 상기 고내압 트랜지스터계 회로보다 저내압인 저내압 트랜지스터계 회로가 탑재되고, 상기 제 1 칩과 상기 제 2 칩 사이의 배선은, 상기 제 1 칩에 형성된 비어를 통하여 접속된다.
본 발명의 제 2의 관점의 고체 촬상 장치는, 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독 회로를 가지며, 상기 화소 신호 판독 회로는, 화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 콤퍼레이터와, 상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터와, 제 1 칩과, 제 2 칩을 가지며, 상기 제 1 칩과 상기 제 2 칩은 맞붙여진 적층 구조를 가지며, 상기 제 1 칩은, 적어도 상기 화소부 및 상기 화소 신호 판독 회로의 콤퍼레이터가 탑재되고, 상기 제 2 칩은, 적어도 상기 화소 신호 판독 회로의 카운터가 탑재되고, 상기 제 1 칩과 상기 제 2 칩 사이의 배선은, 상기 제 1 칩에 형성된 비어를 통하여 접속된다.
본 발명의 제 3의 관점의 카메라 시스템은, 고체 촬상 소자와, 상기 촬상 소자에 피사체상을 결상하는 광학계를 가지며, 상기 고체 촬상 소자는, 광전변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독 회로를 가지며, 상기 화소 신호 판독 회로는, 화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 복수의 콤퍼레이터와, 상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터와, 제 1 칩과, 제 2 칩을 가지며, 상기 제 1 칩과 상기 제 2 칩은 맞붙여진 적층 구조를 가지며, 상기 제 1 칩은, 적어도 상기 화소부 및 상기 화소 신호 판독 회로의 콤퍼레이터가 탑재되고, 상기 제 2 칩은, 적어도 상기 화소 신호 판독 회로의 카운터가 탑재되고, 상기 제 1 칩과 상기 제 2 칩 사이의 배선은, 상기 제 1 칩에 형성된 비어를 통하여 접속된다.
본 발명에 의하면, 양 칩 사이의 접속부에 의한 노이즈의 영향을 저감할 수 있고, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감을 도모할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치로서의 고체 촬상 장치의 구성예를 도시하는 도면.
도 2는 본 실시 형태에 관한 고체 촬상 장치와 화상 처리 프로세서를 탑재한 SOC 타입의 통상형 고체 촬상 장치를 비교하여 도시하는 도면.
도 3은 본 실시 형태에 관한 적층 구조의 고체 촬상 장치의 프로세스 플로우(process flow)를 도시하는 도면.
도 4는 본 실시 형태에 관한 고체 촬상 장치의 제 1의 구성예를 도시하는 블록도.
도 5는 본 실시 형태에 관한 제 1 칩 및 제 2 칩의 플로어플랜(floorplan)의 한 예를 도시하는 도면.
도 6은 본 실시 형태에 관한 제 1 칩 및 제 2 칩의 플로어플랜에서의 전원 배선의 레이아웃예를 도시하는 도면.
도 7은 도 6중에서 원(A)으로 둘러싸여진 부분의 확대도로서, 회로 블록의 부근에 배치되는 TCV의 구체예를 도시하는 도면.
도 8은 도 7의 A-A'사이의 단면 구조를 도시하는 도면.
도 9는 도 8의 회로 블록 배선의 변형예를 도시하는 도면.
도 10은 도 9의 B￢B'사이의 단면 구조를 도시하는 도면.
도 11은 본 실시 형태에 관한 고체 촬상 장치의 제 2의 구성예를 도시하는 블록도.
도 12는 본 실시 형태에 관한 고체 촬상 장치의 제 3의 구성예를 도시하는 블록도.
도 13은 도 12의 고체 촬상 장치에서의 제 1 칩 및 제 2 칩의 플로어플랜의 한 예를 도시하는 도면.
도 14는 본 실시 형태에 관한 고체 촬상 장치의 제 4의 구성예를 도시하는 블록도.
도 15는 도 14의 고체 촬상 장치에서의 제 1 칩 및 제 2 칩의 플로어플랜의 한 예를 도시하는 도면.
도 16은 ΣΔ ADC (AD) 변환기의 기본적인 구성을 도시하는 블록도.
도 17은 고체 촬상 장치에 ΣΔ ADC를 칼럼 처리부에 채용한 화소 어레이 주변부의 기본 구성을 도시하는 도면.
도 18은 오버샘플링의 방식을 설명하기 위한 도면.
도 19는 ΣΔ ADC를 포함하는 칼럼 처리부에 디지털 필터를 채용한 화소 어레이 주변부의 제 1의 구성예를 도시하는 도면.
도 20은 ΣΔ ADC를 포함하는 칼럼 처리부에 디지털 필터를 채용한 화소 어레이 주변부의 제 2의 구성예를 도시하는 도면.
도 21은 본 실시 형태에 관한 고체 촬상 장치의 제 5의 구성예를 도시하는 블록도.
도 22는 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하, 본 발명의 실시 형태를 도면과 관련시켜 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 개요
2. 프로세스 플로우
3. 회로 배치
4. TCV(콘택트용 비어, Through Contact Via)의 배치
<1. 고체 촬상 장치의 개요>
도 1은, 본 발명의 실시 형태에 관한 반도체 장치로서의 고체 촬상 장치의 구성예를 도시하는 도면이다.
본 실시 형태에서는, 반도체 장치의 한 예로서 CMOS 이미지 센서의 구성에 관해 설명한다.
고체 촬상 장치(10)는, 도 1에 도시하는 바와 같이, 제 1 칩(윗칩)(11)과 제 2 칩(아랫칩)(12)의 적층 구조를 갖는다.
이 고체 촬상 장치(10)는, 후에 기술하는 바와 같이, 웨이퍼 레벨로 맞붙인 후, 다이싱으로 잘라낸 적층 구조의 촬상 장치로서 형성된다.
상하2칩의 적층 구조에서, 제 1 칩(11)은 CMOS 이미지 센서(CIS : CMOS Image Sensor) 칩, 제 2 칩(12)은 제 1 칩의 제어 회로 및 화상 처리 회로를 포함하는 로직 칩으로 구성된다.
본딩 패드 BPD 및 입출력 회로는 제 2 칩(아랫칩)(12)에 형성되어 있고, 제 1 칩(윗칩)에는, 제 2 칩(12)에 와이어 본드 하기 위한 개구부(OPN)가 형성되어 있다.
그리고, 본 실시 형태에 관한 2칩의 적층 구조를 갖는 고체 촬상 장치(10)는, 이하의 특징적인 구성을 갖는다.
영상 데이터의 상하 칩(11, 12) 사이의 신호 수수(授受)를 행하는 단연부(端緣部)는, 아날로그계 회로 중 디지털계 회로와의 경계적인 회로인 콤퍼레이터나 ΣΔ 변조기의 출력부로 한다.
상하 칩(11, 12) 사이의 접속은, 예를 들면 비어를 통하여 행하여진다.
제 1 칩(윗칩)(11)은 CIS(CMOS Image Sensor) 프로세스를 이용한다. 단, 트랜지스터(Tr.)는 고내압(高耐壓) 트랜지스터(CMOS)만 사용하고, 배선층수를 화소 어레이 및 그 주변 회로의 구성에 필요한 최저한의 배선층수로 하여, 비용의 저감을 도모한다.
여기서, 고내압 트랜지스터란, 게이트 절연막인 게이트 산화막의 두께가, 통상의 MOS계 트랜지스터에 보다 두껍게 설정되어 있고, 높은 전압에서 문제 없이 동작 가능한 트랜지스터이다.
또한, 일반적인 CIS 프로세스는, 제어 회로나 화상 처리 회로 등 고속 논리 회로를 위해 저내압(LV)의 고속 트랜지스터(Tr.)도 고내압의 트랜지스터(HV Tr.)와 함께 필요하다. 또한 고속 논리 회로를 위해, 화소 어레이 및 주변 회로에 최저 필요한 배선층수보다 많은 배선층수가 필요하게 된다.
제 2 칩(아랫칩)(12)은 범용 로직(Logic) 프로세스를 이용하여, FAB의 변경이나 전개(展開)를 용이하게 한다.
촬상 장치(10)에 필요한 회로에서, 특히 아날로그 특성이나 노이즈 특성(1/f 노이즈 등)이 엄격하게 요구되는 특성상 중요한 회로를, 제 1 칩(윗칩)(11)에 탑재한다.
후에 설명하는 바와 같이, 본 실시 형태에서는, 화소 어레이, 수직 디코더, 드라이버, 콤퍼레이터, 및 DAC(Digital Analog converter) 등이 제 1 칩(11)에 탑재된다.
고속 논리 회로, 메모리, 인터페이스(I/F) 회로 등, 저전압으로 고속 동작하는 회로를 제 2 칩(아랫칩)(12)에 탑재한다. 회로에 요구된 특성이나 규모를 고려하여 프로세스 세대나 배선층수를 결정한다.
동일한 제 1 칩(윗칩)(11)에 대해, 기능이나 특성, 프로세스가 다른 제 2 칩(아랫칩)(12)을 조합시켜서 제품 전개를 도모한다.
후에 도 5나 도 6에 관련지여서 설명하는 바와 같이, 비어의 배치 위치는 칩 단(端), 또는 패드(PAD)와 회로 영역의 사이로 한다.
영상 신호 배선은 콤퍼레이터 회로의 단부에서, 수직 신호선의 배선 피치로 배치된다.
제어 신호 및 전력 공급용 TCV(콘택트용 비어, Through Contact Via)는 주로 칩 모서리부의 4개소에 집중하고, 제 1 칩(윗칩)(11)의 신호 배선 영역을 삭감한다.
제 1 칩(윗칩)(11)의 배선층수 삭감에 의해, 전원선 저항이 증가하고, IR-Drop이 증대하는 문제에 대해, TCV를 유효하게 배치함으로써, 제 2 칩(아랫칩)(12)의 배선을 이용하여 제 1 칩(윗칩)(11)의 전원의 노이즈 대책이나 안정 공급 등을 위한 강화를 행한다.
이하, 이와 같은 특징적인 구성에 관해 구체적으로 설명한다.
도 2의 (A) 내지 (C)는, 본 실시 형태에 관한 고체 촬상 장치와 화상 처리 프로세서를 탑재한 SOC 타입의 통상형(通常型) 고체 촬상 장치를 비교하여 도시하는 도면이다.
도 2의 (A)는, 화상 처리 프로세서를 탑재한 SOC(System On Chip) 타입의 통상형 고체 촬상 장치를 도시하고 있고, CIS 프로세스와 Logic 프로세스의 혼재 프로세스로 만들어져 있다.
본 실시 형태에서, 도 2의 (A)의 SOC의 구성 회로 중, 화소 어레이와, 아날로그 회로에서 특히 1/f 노이즈가 회로 특성에 영향을 미치는 회로(콤퍼레이터, DAC 회로 등)를 도 2의 (B)에 도시하는 칩(11)에 탑재한다.
본 실시 형태에서는, 상기 외에, 고내압 트랜지스터(HV Tr.)로 구성되는 수직 디코더 드라이버, 패드 개구부(OPN) 등을 하나의 칩에 통합한 것이 도 2의 (B)이고, 도 1의 제 1(윗칩)(11)에 상당한다.
그리고, 수직 디코더 드라이버 및 패드 개구부(OPN)에 관해서는 반드시 제 1 칩(윗칩)에 탑재할 필요는 없고, 제 2 칩(아랫칩)에 탑재되는 경우도 있다.
제 1 칩(윗칩)(11)은 고내압 트랜지스터(CMOS)로 구성되고, 화소 특성을 포함하여, 아날로그 특성과 노이즈 특성이 충분히 관리된 프로세스를 이용하고 있고, 노이즈량은 충분히 낮다.
또한, 배선층은 제 1 칩(윗칩)(11)을 구성하는 회로에 필요한 최소한의 배선층수로 구성되고, 그 수는, 일반적으로 로직(Logic) 회로보다도 적게 하는 것이 가능하다.
고내압 트랜지스터(HV Tr.)만을 사용하고, 배선층수를 삭감함으로써, 제 1 칩(윗칩)(11)의 프로세스 비용은 SOC 타입의 CIS의 프로세스 비용보다도 염가로 하는 것이 가능해진다.
한편, 제 1 칩(윗칩)(11)에 탑재된 회로 이외의 회로에 관해서는 도 2의 (C)에 나타내는 로직(Logic) 칩에 탑재한다.
저전압 고속 Logic 프로세스로 구성 가능한 회로 및 IO 회로 등이 이것에 해당한다.
로직(Logic) 칩은 논리 회로나 메모리 회로용의 저전압 고속 트랜지스터(Tr.)와, 입출력 회로용의 고내압 트랜지스터(HV Tr.)가 사용되고 있다. 저전압 고속 트랜지스터(Tr.)란 게이트 절연막의 막두께를 통상의 MOS계 트랜지스터와 같은 또는 그 이하로 설정하여 저전압에서도 고속으로 동작하도록 형성되는 트랜지스터를 말한다.
FAB의 변경이나 전개를 고려하여, 일반적인 ASIC 설계 플로를 이용하여 설계 가능한 회로 구성으로 하는 것이 바람직하고, 동일한 윗칩에 대해, 기능이나 특성, 프로세스가 다른 아랫칩을 조합시켜서 제품 전개를 도모하는 것이 용이해진다.
일반적으로 로직(Logic)프로세스의 각종 노이즈, RTS, 열(熱), 예를 들면 1/f 노이즈량(量)은, 노이즈량이 관리되는 아날로그 프로세스보다 크다.
노이즈 등의 문제를 해결하고자 하면, 로직(Logic) 프로세스의 비용 상승을 초래할 뿐만 아니라, Logic 회로 특성이나 그 신뢰성이 열화될 가능성이 있다. 이 때문에, Logic FAB의 변경이나 전개를 고려하면, 아날로그 회로, 특히 1/f 노이즈가 특성에 영향을 주는 회로는 제 1 칩(윗칩)(11)에 탑재한다.
그리고, 저비용의 로직(Logic)을 사용하면 1/f 노이즈는 관리되지 않고, 역으로 관리되어 있는 프로세스는 고비용이 된다.
<2. 프로세스 플로우>
도 3의 (A) 내지 (C)는, 본 실시 형태에 관한 적층 구조의 고체 촬상 장치의 프로세스 플로우를 도시하는 도면이다.
도 3의 (A)에 도시하는 바와 같이, 상하의 칩을 각각 최적의 프로세스로 제작한 웨이퍼를 맞붙인 후에, 윗칩의 이면을 연마하여 윗칩의 웨이퍼 두께를 얇게 한다.
제 1 칩(윗칩)(11)측에 패터닝 후, 제 1 칩(11)측부터 제 2 칩(아랫칩)(12)의 배선층까지의 관통 구멍을 뚫고, 금속으로 메워서 비어(VIA)를 형성한다. 본 실시 형태로는 이 VIA를 TCV라고 칭한다.
도 3의 (B)에 도시하는 바와 같이, 이 TCV에 의해 상하 칩 사이의 신호선 및 전원선이 전기적으로 접합된다.
그리고, 도 3의 (C)에 도시하는 바와 같이, 제 1 칩(윗칩)(11)측에, 컬러 필터 및 마이크로 렌즈의 가공을 행한 후에, 다이싱에 의해 칩으로서 잘라낸다.
<3. 회로 배치>
다음에, 본 실시 형태에 관한 회로 배치, 즉, 제 1 칩(윗칩)(11) 및 제 2 칩(아랫칩)(12) 각각에 탑재하는 회로의 분류에 관해, 도 4와 관련시켜 설명한다.
도 4는, 본 실시 형태에 관한 고체 촬상 장치의 제 1의 구성예를 도시하는 블록도이다.
도 4의 고체 촬상 장치(10A)는 광전변환 소자를 포함하는 단위 화소(도시 생략)가 행렬형상(매트릭스형상)으로 다수 2차원 배치된 화소 어레이부(101)를 갖는다.
고체 촬상 장치(10A)는, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103), 칼럼 처리부(104), 참조 신호 공급부(105), 수평 주사 회로(열 주사 회로)(106), 타이밍 제어 회로(107), 및 화상 신호 처리부(108)를 포함하여 구성된다.
고체 촬상 장치(10A)는, 또한 I/F계 회로(109)를 갖는다.
칼럼 처리부(104)는, 콤퍼레이터(1041) 및 카운터 회로(1042)를 포함한다.
이 고체 촬상 장치(10A)에서, 타이밍 제어 회로(107)는, 마스터 클록에 의거하여, 수직 구동 회로(102), 칼럼 처리부(104), 참조 신호 공급부(105), 및 수평 주사 회로(106) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다.
또한, 화소 어레이부(101)의 각 단위 화소를 구동 제어하는 주변의 구동계나, 아날로그계, 즉 수직 구동 회로(102), 칼럼 처리부(104) 중 콤퍼레이터(1041) 및 참조 신호 공급부(105) 등은 화소 어레이부(101)와 동일한 제 1 칩(11) 상에 집적된다.
한편, 타이밍 제어 회로(107)나 화상 신호 처리부(108), 및 칼럼 처리부(104) 중, 카운터 회로(1042)나 수평 주사 회로(106)는 상기와는 다른 제 2 칩(반도체 기판)(12) 상에 집적된다.
도 4에서, 도면 중의 파선으로 둘러싸인 부분이 제 1 칩(윗칩)(11), 그 이외가 제 2 칩(아랫칩)(12)에 배치된다.
단위 화소로서는, 여기서는 도시를 생략하지만, 광전변환 소자(예를 들면 포토 다이오드)를 갖는다. 단위 화소는, 광전변환 소자에 더하여, 예를 들면 광전변환 소자에서 광전변환하여 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터를 갖는다.
단위 화소는, 전송 트랜지스터에 더하여 FD부의 전위를 제어하는 리셋 트랜지스터와, FD부의 전위에 응한 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것을 적용 가능하다. 또는, 단위 화소는, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.
화소 어레이부(101)에는, 단위 화소가 m행n열분만큼 2차원 배치되고, 이 m행n열의 화소 배치에 대해 행마다 행 제어선이 배선되고, 열마다 열 신호선이 배선되어 있다.
행 제어선의 각 일단은, 수직 구동 회로(102)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(102)는, 시프트 레지스터 등에 의해 구성되고, 행 제어선을 통하여 화소 어레이부(101)의 행 어드레스나 행 주사의 제어를 행한다.
칼럼 처리부(104)는, 예를 들면 화소 어레이부(101)의 화소 열마다, 즉 수직 신호선(LSGN)마다 마련된 ADC(Analog digital converter)를 가지며, 화소 어레이부(101)의 각 단위 화소로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
참조 신호 공급부(105)는, 시간이 경과함에 따라서 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환기)를 갖고 있다.
그리고, 램프 파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC로 한정되는 것이 아니다.
DAC는, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(107)로부터 주어지는 클록에 의거하여 램프 파형의 참조 전압(Vref)을 생성하여 칼럼 처리부(104)의 ADC에 대해 공급한다.
또한, ADC의 각각은, 단위 화소 전부에서의 정보를 판독하는 프로그레시브 주사 방식으로의 통상 프레임 레이트 모드와, 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성을 갖는다.
고속 프레임 레이트 모드란, 통상 프레임 레이트 모드시와 비하여, 단위 화소의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 올리는 동작 모드이다.
이 동작 모드의 전환은, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어에 의해 실행된다. 또한, 타이밍 제어 회로(107)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC는 전부 같은 구성으로 되어 있고, 콤퍼레이터(1041), 카운터 회로(1042)이다. 예를 들면 업/다운 카운터, 전송 스위치 및 메모리 장치를 갖는다.
콤퍼레이터(1041)는, 화소 어레이부(101)의 n열째의 각 단위 화소로부터 출력되는 신호에 응한 수직 신호선의 신호 전압과, 참조 신호 공급부(105)로부터 공급되는 램프 파형의 참조 전압(Vref)을 비교한다.
콤퍼레이터(1041)는, 예를 들면 참조 전압(Vref)이 신호 전압보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터인 카운터 회로(1042)는, 비동기 카운터이고, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(107)로부터 클록이 DAC와 동시에 주어진다.
카운터 회로(1042)는, 이 클록에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함에 의해, 비교기에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
이와 같이 하여, 화소 어레이부(101)의 각 단위 화소로부터 열 신호선을 경유하여 열마다 공급되는 아날로그 신호가, 콤퍼레이터(1041) 및 업/다운 카운터 회로(1042)의 각 동작에 의해, N비트의 디지털 신호로 변환되어 메모리 장치에 격납된다.
수평 주사 회로(106)는, 시프트 레지스터 등에 의해 구성되고, 칼럼 처리부(104)에서의 ADC의 열 어드레스나 열 주사의 제어를 행한다.
이 수평 주사 회로(106)에 의한 제어하에, ADC의 각각에서 AD 변환된 N비트의 디지털 신호는 차례로 수평 신호선(LHR)에 판독되고, 이 수평 신호선(LHR)을 경유하여 촬상 데이터로서 화상 신호 처리부(108)에 출력된다.
화상 신호 처리부(108)는, 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로로서, 화상 신호 처리 회로(ISP : Image Signal Processor)(1081), 마이크로 프로세서(1082), 및 메모리 회로(1083) 등을 포함하여 구성된다.
본 실시 형태에서는, 제 1 칩(윗칩)(11)에 탑재된 콤퍼레이터(1041)에서 각 단위 화소로부터 출력되는 신호에 응한 수직 신호선(LSGN)의 신호 전압과, 참조 신호 공급부(105)로부터 공급되는 램프 파형의 참조 전압(Vref)이 비교된다.
그리고, 그 비교 결과를, 제 2 칩(아랫칩)(12)에 탑재된, 카운터 회로(1042)에 의해 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
여기서, 상하의 칩에 각각 탑재된 콤퍼레이터(1041)와 카운터 회로(1042) 사이에 TCV가 삽입되고, 이것을 통하여 신호 전송이 행하여지는, 영상 신호 패스를 이 부분에서 분리하는 것이 본 실시 형태의 특징의 하나이다.
제 1 칩(윗칩)(11)에 탑재되는 콤퍼레이터(1041)는 고내압 트랜지스터(HV Tr.)만으로 구성된다.
콤퍼레이터(1041)는, 화소 어레이부(101) 및 참조 신호 공급부(105)와 동일 칩(윗칩)(11)에 탑재되고, 아날로그 특성 및 노이즈 특성(특히 1/f 노이즈)을 충분한 특성이 얻어지도록 프로세스가 관리된다.
제 2 칩(아랫칩)(12)에 탑재하는 카운터 회로(1042)는, 저내압 트랜지스터(LV Tr.)만으로 구성되고, 선단의 로직(Logic) 프로세스를 이용한, 고속 동작 설계가 행하여진다.
TCV는 그 구조상, 인접 신호로부터의 크로스토크 노이즈를 받기 쉽고, 특히 배선 피치가 좁은 ADC부의 영상 신호를 접속하는 경우는, 가능한 한 노이즈에 강한 CMOS 디지털 신호를 이용할 필요가 있다.
콤퍼레이터(1041)의 출력은, 예를 들면 참조 전압(Vref)이 신호 전압보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 되는 이른바 시간축에 데이터를 갖는 CMOS 논리 신호이다.
이 CMOS 논리 신호는, 노이즈 내성이 비교적 높다.
<4. TCV의 배치>
TCV는 주로, 칼럼 처리부(104)의 ADC부의 화상 신호, 제 1 칩(윗칩)(11)에 탑재된 화소 어레이부(101) 이외의 회로의 제어 신호, 및 제 1 칩(윗칩)(11)의 전원/GND를 상하 칩 사이에서 접합하기 위해 이용된다.
도 5는, 본 실시 형태에 관한 제 1 칩 및 제 2 칩의 플로어플랜의 한 예를 도시하는 도면이다.
도 5의 예에서는, 제 1 칩(윗칩)(11)에 탑재된 수직 구동 회로(102), 수직 디코더(103), 참조 신호 생성부(105), 콤퍼레이터(1041)의 회로 블록은 그 단변(短邊)에 전원 및 신호의 포트(PTU)를 갖도록 레이아웃된다.
제어 신호 및 전력 공급용의 TCV는 상기 회로 블록의 단변 부근에 배치하고, 신호 배선(LSG) 및 전원 배선(LPWR)이, 제 1 칩(윗칩)(11)상을 길게 배선되는 것을 피함으로써, 제 1 칩(윗칩)(11)의 칩 면적 증가를 막는다.
칼럼 처리부, 화소 신호용 TCV(120)는, 광대역 영상 신호를 제 1 칩과 제 2 칩 사이에서 접속하기 위해, 수직 신호선(LSGN)과 같은 피치로 직선형상으로, 또는 수직 신호선(LSGN)보다 큰 피치로 어레이형상으로 배치된 TCV의 블록이다. 제 1 칩(윗칩)에서는, 콤퍼레이터(1041)의 회로 블록, 제 2 칩(아랫칩)에서는, 카운터(1042)의 회로 블록, 각각의 장연부(長緣部)에 인접하여 배치된다.
도 6은, 본 실시 형태에 관한 제 1 칩 및 제 2 칩의 플로어플랜에서의 전원 배선의 레이아웃예를 도시하는 도면이다.
예를 들면, 전원 배선(LPWR)을 예로 하면, 도 6에 도시하는 제 2 칩(아랫칩)(12)의 PAD-A 및 PAD-B로부터 공급된 전력이 있다고 한다.
여기서, 제 2 칩(아랫칩)(12)에서, 충분히 낮은 임피던스로 공급하여야 할 제 1 칩(윗칩)(11)의 회로 블록 부근에 있는 TCV에 접속된다.
제 1 칩(윗칩)(11)에서는, TCV로부터 공급되는 전력의 전원 배선(LPWR)이 각 회로 블록의 포트(PTU)에 직접 접속된다.
제어 신호의 신호 배선(LCS)도 마찬가지로, 예를 들면 제 2 칩(아랫칩)(12)의 타이밍 제어 회로(107)로부터 출력된 제어 신호의 신호 배선(LCS)은, 접속하여야 할 제 1 칩(윗칩)(11)의 회로 블록의 단연부(短緣部) 부근의 TCV에 접속된다.
그리고, TCV를 경유하여 제 1 칩(윗칩)(11)의 회로 블록의 포트(PTU)에 입력된다.
제 1 칩(윗칩)(11)의 회로 블록은, 도 6의 예에서는, 수직 구동 회로(102), 수직 디코더(103)이다.
도 7은, 도 6중에서 원(A)으로 둘러싸여진 부분의 확대도이고, 회로 블록(이 예에서는 수직 디코더)의 부근에 배치되는 TCV의 구체예를 도시하는 도면이다.
도 8은, 도 7의 A-A'사이의 단면 구조를 도시하는 도면이다.
그리고, 도 7에서는, 제 1 칩(윗칩)(11)의 배선 요소만 기재되어 있다.
도 7에서, TCV(1) 내지 TCV(5)는 전력 공급용의 TCV로 제 2 칩(아랫칩)(12)으로부터 공급된 전력의 전원 배선(LPWR)을 제 1 칩(윗칩)(11)의 회로 블록(CBLK)에 접속한다.
도 7에서, TCV(7) 내지 TCV(9)는 제어 신호 공급용의 TCV로, 제어 신호용 신호 배선(LCS)은 상하 칩 사이를 TCV로 접속된다.
제 1 칩(윗칩)(11)에서는, 전력 공급용 TCV 사이의 스페이스를 TCV 접속 배선층과는 도시하지 않은 다른 배선층에서 배선되고, 회로 블록(CBLK)에 접속된다.
이 예에서는, TCV(121, 122)의 기둥(柱)을 피하여 그 간극에 신호 배선(LCS)이 배선되어 있다.
그리고, 제 1 칩(윗칩)(11)에서는, 전력 공급용의 TCV(1) 내지 TCV(5)는, 제어 신호 공급용의 TCV(7 내지 9)보다 칩의 연부(緣部)에 대해 보다 내측에 배치되어 있다.
이에 의해, 도 7에 도시하는 바와 같이, 전원 배선(LPWR)의 면적을 크게 하는 것이 가능하고, 저저항화를 실현하기 쉬워진다.
각 배선은, Al이나 Cu에 의해 형성된다.
도 8의 예에서는, TCV 접합부(CNT)에서, 한 예로서, 제 1 칩(윗칩)(11)의 최상 위층과 제 2 칩(아랫칩)(12)의 최상위층을 접속하는 경우를 나타내고 있다.
또한, 도 8은 TCV 접속의 한 예를 나타내는 것으로, 상하 칩 각각에서의 배선층의 사용 방법이나, 회로의 위치는 임의이고, 한정하는 것이 아니다.
본 실시 형태에서는, 제 1 칩(윗칩)(11)의 배선층수를 최소한으로 억제하고 있기 때문에, 경우에 따라서는, 제 1 칩(윗칩)(11)의 회로 블록(block) 내의 전원 배선(LPWR)의 임피던스가 증가하여, 회로 블록의 동작 불량에 이를 우려가 있다.
단순하게 전원 배선폭을 두껍게 하면 칩 사이즈의 증가에 이여지기 때문에, 제 2 칩(아랫칩)(12)의 배선을 이용하여, 제 1 칩(윗칩)(11)의 전원 배선(LPWR)의 전원의 노이즈 대책이나 안정 공급 등을 위한 강화를 행하는 것도 가능하다.
도 9는, 도 8의 회로 블록 배선의 변형예를 도시하는 도면이다.
도 10은, 도 9의 B-B'사이의 단면 구조를 도시하는 도면이다.
또한, 도 10에서는, 간략화를 위해, 제 2 칩(아랫칩)(12)의 로직 회로 내의 접속에 필요한 배선은 도시되어 있지 않다.
이 변형예에서는, 회로 블록을 회로 블록(CBLK1, CBLK2)의 2개로 분할하고, 그 스페이스에 TCV를 배치한다.
그리고, 제 2 칩(아랫칩)(12)에, 제 1 칩(윗칩)(11)의 전원 배선(LPWRU)과 평행하게 배선된 전원선(LPWRB)에 의해 뒷받침을 행한다.
본 실시 형태에서는, 상하 칩 사이 접속은 TCV로 행하지만, 그 구조상, 배치 피치는 충분히 작고, 또한 웨이퍼 프로세스에서 가공되기 때문에, 수율 저하를 초래할 우려는 작다.
또한, 제 2 칩(아랫칩)(12)부터 제 1 칩(윗칩)(11)으로의 전원이나 참조 신호 등 DC 성분의 공급도 동 TCV를 통하여 행하여지기 때문에, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감이 가능해진다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 이하의 효과를 얻을 수 있다.
화상 데이터의 신호 수수를 행하는 단연부에서의 신호는, 예를 들면 콤퍼레이터의 출력 신호로 함으로써, TCV 접속부에서의 노이즈의 문제를 저감할 수 있고, 상하 칩 사이의 회로 배치에 가장 적합한 회로 구성을 가능하게 한다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하여, 노이즈가 특성에 영향을 미치는 회로를 윗칩(제 1 칩)에 배치함에 의해, 윗칩은 노이즈 내성에 우수한 특성을 실현할 수 있다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하여, 노이즈가 특성에 영향을 미치는 회로를 윗칩(제 2 칩)에 배치함에 의해, 아랫칩은 범용의 ASIC(Logic) 프로세스를 사용하는 것이 가능해진다. 또한, 아랫칩에 관해서는, 웨이퍼 FAB의 변경이나, 타FAB에의 전개가 용이하게 가능해진다.
윗칩에 최소한의 배선층을 이용하여 비용 삭감을 도모함과 함께, 그에 수반하는 윗칩에서의 IR-드롭(Drop) 등의 문제를, TCV를 통한 아랫칩 배선으로 보강함에 의해 해결할 수 있다.
촬상 장치의 화소부와 로직부를 각각 최적의 프로세스로 나누어 만들고, 웨이퍼 레벨의 맞붙임을 행하여, 적층 칩으로 함으로써, 칩 비용의 삭감 효과를 얻을 수 있다.
최적의 프로세스란, 윗칩은 고전압 트랜지스터(HV. Tr)만으로 구성되는, 필요 최소한의 배선층수를 구비한 회로이고, 아랫칩은 범용의 ASIC 프로세스이다.
동일한 윗칩을 이용하고, 아랫칩을 변경함으로써, 다양한 제품 전개가 가능해진다.
또한, 본 실시 형태에서, 도 4의 구성에서는, 디지털계 회로인 수직 디코더(103)를 제 1 칩(11)에 배치하였다. 단, 다른 구성을 채용하는 것도 가능하다.
도 11은, 본 실시 형태에 관한 고체 촬상 장치의 제 2의 구성예를 도시하는 블록도이다.
본 발명의 실시 형태에 관한 고체 촬상 장치(10B)는, 도 11에 도시하는 바와 같이, 이 수직 디코더(103)를 제 2 칩(12B)측에 탑재하고, 아날로그계 회로와 디지털계 회로를 다른 칩에 갈라서 구성하는 것도 가능하다.
도 12는, 본 실시 형태에 관한 고체 촬상 장치의 제 3의 구성예를 도시하는 블록도이다.
도 13은, 도 12의 고체 촬상 장치에서의 제 1 칩 및 제 2 칩의 플로어플랜의 한 예를 도시하는 도면이다.
본 실시 형태에서, 제 2 칩(아랫칩)(12)에 탑재하여야 할 회로의 규모가 작은 경우, 고체 촬상 장치의 칩 사이즈의 축소를 도모하기 위해, 도 12에 도시하는 바와 같이 구성하는 것도 가능하다.
즉, 도 12의 고체 촬상 장치(10C)와 같이, 제 1 칩(윗칩)(11)에 탑재되는 회로 중, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103)의 일부를 제 2 칩(아랫칩)(12)으로 이동하는 것도 가능하다.
이 경우, 수직 구동 회로(행 주사 회로)(102)를 제 1 칩(윗칩)(11)으로, 수직 디코더(103)를 제 2 칩(아랫칩)(12)으로 분할하여도 좋다.
또는, 수직 구동 회로(행 주사 회로)(102)와 수직 디코더(103)를 통합하여 하나의 기능 블록으로 하여, 그 일부를, 제 1 칩(윗칩)(11)에 탑재하고, 나머지를 제 2 칩(아랫칩)(12)에 탑재하여도 좋다.
도 13의 플로어플랜 예에서는, 수직 구동 회로(행 주사 회로)(102)와 수직 디코더(103)를 통합한 회로 블록을, 상하 칩으로 분할함에 의해, 분할된 블록 사이를 전기적으로 접속하기 위한, 신호용 TCV 영역이 추가되어 있다.
그렇지만, 수직 구동 회로(행 주사 회로)(102)와 수직 디코더(103)가 상하로 분할됨에 의해, 윗칩의 동 블록의 레이아웃 폭이 축소되고, 고체 촬상 장치(10C)의 칩 사이즈가 축소된다.
도 14는, 본 실시 형태에 관한 고체 촬상 장치의 제 4의 구성예를 도시하는 블록도이다.
도 15는, 도 14의 고체 촬상 장치에서의 제 1 칩 및 제 2 칩의 플로어플랜의 한 예를 도시하는 도면이다.
본 실시 형태에서, 제 2 칩(아랫칩)(12)에 탑재하여야 할 회로의 규모가 더욱 작은 경우, 도 14에 도시하는 바와 같이 구성하는 것도 가능하다.
즉, 도 14의 고체 촬상 장치(10D)와 같이, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103)의 전부와, 참조 신호 공급부(105)를, 제 2 칩(아랫칩)(12)에 탑재하는 것도 가능하다.
이 경우, 참조 신호 공급부(105)에는, 아날로그 회로가 포함되기 때문에, 제 2 칩(아랫칩)(12)의 노이즈량에 주의가 필요하다. 그러나, 참조 신호 공급부(105)는, 콤퍼레이터(1041)에 비하여, 노이즈의 영향을 받기 어렵기 때문에, 제 2 칩(아랫칩)(12)에의 탑재가 가능하다.
도 15의 플로어플랜 예에서는, 화상 신호 처리부의 회로 규모는 작아지지만, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103)와, 참조 신호 공급부(105)가 제 2 칩(아랫칩)(12)에 탑재되어 있다.
도 5의 구성예에 비하여, 제 1 칩(윗칩)(11)은, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103)의 전부와, 참조 신호 공급부(105)가 삭제되어 칩 사이즈가 축소되어 있다.
또한, 도시는 하지 않지만, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103)의 일부를 제 1 칩(윗칩)(11)에 탑재하는 것도 가능하다
또한, 도 15의 예에서는, PAD 배치를 좌우의 2변에 2열 배치하고 있지만, PAD 배치에 관해서는, PAD 영역의 확보나 렌즈 모듈에의 실장 등을 고려하고 있는 것으로, 4변 배치, 3변 배치, 2변 2렬 배치 등, 여러가지의 양태가 가능하다.
또한, 상술한 각 실시 형태에서는, 칼럼 처리부(104)로서, 콤퍼레이터(1041) 및 카운터 회로(1042)를 포함하는 열병렬형 ADC를 예로 설명하였지만, 본 발명은 다른 ADC 기능을 갖는 칼럼 처리부의 구성을 채용할 수 있다.
그 한 예로서, ΣΔ 변조기(ΣΔ ADC)를 적용한 칼럼 처리부의 구성예에 관해 설명한다.
우선, ΣΔ ADC (AD) 변환기의 기본적인 구성에 관해 설명한다.
도 16은, ΣΔ ADC (AD) 변환기의 기본적인 구성을 도시하는 블록도이다.
ΣΔ ADC(130)는, 필터부(131)와, 1 내지 5 비트(bit)로 분해능이 낮은 ADC(AD 변환기)(132)와, ADC와 같은 비트 수의 DA 변환기(DAC)(133)와, 입력단의 감산기(134)에 의해 구성된다.
ΣΔ ADC(130)는, 피드백을 이용한 시스템이기 때문에, 회로의 비선형성, 노이즈가 압축되어, 고분해를 실현할 수 있다.
단, ΣΔ ADC(130)는, 아날로그 입력부에 가까운 부분일수록, 회로의 비선형, 노이즈를 압축하는 것이 곤란하기 때문에, 필터부(131)의 입력 회로와 DAC(133)에는 높은 선형성과 저노이즈가 요구된다.
특히, DAC(133)의 비선형성은 노이즈 플로어를 증가시키는 요인이 되기 때문에, 1비트 이외의 ADC를 사용하는 경우는, DAC의 선형성을 확보하는 것이 중요해진다.
도 17은, 고체 촬상 장치에 ΣΔ ADC를 칼럼 처리부에 채용한 화소 어레이 주변부의 기본 구성을 도시하는 도면이다.
도 17의 칼럼 처리부(140)는, CDS 등의 처리를 행하는 칼럼 회로(141), 및 ADC 처리를 행하는 ΣΔ 변조기(ΣΔ ADC)(142)를 포함하여 구성된다.
ΣΔ 변조기(142)를 채용하는 경우, 노이즈 저감을 주목적으로 하여 오버샘플링 방식이 채용된다.
오버샘플링의 수법으로서는, 예를 들면 이하의 3개의 방식이 있다.
도 18의 (A) 내지 (C)는, 오버샘플링의 방식을 설명하기 위한 도면이다.
제 1은, 도 18의 (A)에 도시하는 바와 같이, 비디오 프레임 레이트 중에 고속 판독함에 의해, 오버샘플링을 행하는 방식이다.
제 2는, 도 18의 (B)에 도시하는 바와 같이, 비파괴 판독에 의해 프레임 내에서 오버샘플링을 행하는 방식이다.
제 3은, 도 18의 (C)에 도시하는 바와 같이, 샘플링한 일정치에 대해 오버샘플링을 행하는 방식이다.
도 17의 칼럼 처리부(140)에서는, 예를 들면 제 3의 방식이 채용된다.
오버샘플링에 의한 ΣΔ 변조 출력(ADC 출력)은, 디지털 필터에 의해, N비트의 통상의 프레임 레이트로 변환된다.
도 19는, ΣΔ ADC를 포함하는 칼럼 처리부에 디지털 필터를 채용한 화소 어레이 주변부의 제 1의 구성예를 도시하는 도면이다.
도 20은, ΣΔ ADC를 포함하는 칼럼 처리부에 디지털 필터를 채용한 화소 어레이 주변부의 제 2의 구성예를 도시하는 도면이다.
도 19의 칼럼 처리부(140A)는, ΣΔ 변조기(142)의 출력측에 디지털 필터(143)가 배치되고, 디지털 필터(143)의 출력측에 출력 제어 회로(144)가 배치되어 있다.
도 20의 칼럼 처리부(140B)는, ΣΔ 변조기(142)의 출력측에 출력 제어 회로(144)가 배치되고, 출력 제어 회로(144)의 출력측에 디지털 필터(143)가 배치되어 있다.
디지털 필터(143)는, 소프트웨어로 실현함에 의해, 프로그래머블한 필터가 구성 가능하다.
도 21은, 본 실시 형태에 관한 고체 촬상 장치의 제 5의 구성예를 도시하는 블록도이다.
도 21의 고체 촬상 장치(10E)는, 도 19 및 도 20의 칼럼 처리부(140A, 140B)를 채용한 경우의 구성예를 나타내고 있다.
이 구성에서는, 영상 데이터의 제 1의 칩(11)과 제 2의 칩(12) 사이의 신호 수수를 행하는 단연부는, 아날로그계 회로 중 디지털계 회로와의 경계적인 회로인 ΣΔ 변조기의 출력부로 되어 있다.
즉, 고체 촬상 장치(10E)에서는, 제 1의 칩(11E)에 칼럼 회로(141) 및 ADC 처리를 행하는 ΣΔ 변조기(ΣΔ ADC)(142)가 배치된다. 그리고, 제 2의 칩(12E)측에 디지털 필터(143) 및 출력 제어 회로(144)가 배치된다.
또한, 도시하지 않지만, 도 11, 도 12, 도 14의 구성과 같은 구성에도 도 21의 구성을 마찬가지로 채용하는 것이 가능하다.
이와 같은 구성에서도, 상술한 효과와 같은 효과를 얻을 수 있다.
즉, 화상 데이터의 신호 수수를 행하는 단연부에서의 신호는, ΣΔ 변조기의 출력 신호로 함으로써, TCV 접속부에서의 노이즈의 문제를 저감할 수 있고, 상하 칩 사이의 회로 배치에 가장 적합한 회로 구성을 가능하게 한다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하여, 노이즈가 특성에 영향을 미치는 회로를 윗칩(제 1 칩)에 배치함에 의해, 윗칩은 노이즈 내성에 우수한 특성을 실현할 수 있다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하여, 노이즈가 특성에 영향을 미치는 회로를 윗칩(제 2 칩)에 배치함에 의해, 아랫칩은 범용의 ASIC(Logic) 프로세스를 사용하는 것이 가능해진다. 또한, 아랫칩에 관해서는, 웨이퍼 FAB의 변경이나, 타FAB에의 전개가 용이하게 가능해진다.
윗칩에 최소한의 배선층을 이용하여 비용 삭감을 도모함과 함께, 그에 수반하는 윗칩으로의 IR-드롭(Drop) 등의 문제를, TCV를 이용한 아랫칩 배선으로 보강함에 의해 해결할 수 있다.
촬상 장치의 화소부와 로직부를 각각 최적의 프로세스로 나누어서 만들고, 웨이퍼 레벨이 맞붙임을 행하여, 적층 칩으로 함으로써, 칩 비용의 삭감 효과를 얻을 수 있다.
최적의 프로세스란, 윗칩은 고전압 트랜지스터(HV. Tr)만으로 구성되는, 필요 최소한의 배선층수를 구비한 회로이고, 아랫칩은 범용의 ASIC 프로세스이다.
동일한 윗칩을 이용하고, 아랫칩을 변경함으로써, 다양한 제품 전개가 가능해진다.
또한, 본 실시 형태에서는, 반도체 장치의 한 예로서 CMOS 이미지 센서의 구성에 관해 설명하였지만, 상기 구성은 예를 들면 이면 조사형 CMOS 이미지 센서에 적용할 수 있고, 상기 각 효과를 발현하는 것이 가능하다. 단, 전면(前面) 조사형이라도 충분히 상기 각 효과를 발현하는 것이 가능하다.
이와 같은 구성을 갖는 고체 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
도 22는, 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(200)은, 도 22에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)(10, 10A 내지 10E)가 적용 가능한 촬상 디바이스(210)를 갖는다.
또한, 카메라 시스템(200)은, 이 촬상 디바이스(210)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상 면상에 결상시키는 렌즈(220)를 갖는다.
카메라 시스템(200)은, 촬상 디바이스(210)를 구동하는 구동 회로(DRV)(230)와, 촬상 디바이스(210)의 출력 신호를 처리하는 신호 처리 회로(PRC)(240)를 갖는다.
구동 회로(230)는, 촬상 디바이스(210) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(210)를 구동한다.
또한, 신호 처리 회로(240)는, 촬상 디바이스(210)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(240)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(240)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에서, 촬상 디바이스(210)로서, 선술한 촬상 소자(10, 10A 내지 10E)를 탑재함으로써, 고정밀한 카메라를 실현할 수 있다.
10, 10A 내지 10E : 고체 촬상 장치(반도체 장치)
11 : 제 1 칩(윗칩)
12 : 제 2 칩(아랫칩)
101 : 화소 어레이부
102 : 수직 구동 회로(행 주사 회로)
103 : 수직 디코더
104 : 칼럼 처리부
1041 : 콤퍼레이터
1042 : 카운터 회로
105 : 참조 신호 공급부
106 : 수평 주사 회로(열 주사 회로)
107 : 타이밍 제어 회로
108 : 화상 신호 처리부
109 : I/F계 회로
LPWR : 전원 배선
LCS : 신호 배선
120, 121, 122, 1 내지 9 : TCV
130 : ΣΔ 변조기(ΣΔ ADC)
140 : 칼럼 처리부
141 : 칼럼 회로
142 : ΣΔ 변조기(ΣΔ ADC)
143 : 디지털 필터
144 : 출력 제어 회로부
CBLK, CBLK1, CBLK2 : 회로 블록
200 : 카메라 시스템

Claims (30)

  1. 제1 방향을 따라 배치된 복수의 제1 비어와;
    상기 제1 방향을 따라 배치된 복수의 제2 비어와;
    상기 제2 방향을 따라 배치된 복수의 제3 비어와;
    상기 복수의 제1 비어와 상기 복수의 제2 비어 사이에 배치되며, 상기 제1 방향으로 배열된 복수의 제1 화소와 상기 제1 방향으로 배열된 복수의 제2 화소를 포함하는 화소 어레이 유닛과,
    상기 복수의 제1 화소 중 적어도 하나의 화소의 출력을 수신하는 제1 비교기와, 상기 복수의 제2 화소 중 적어도 하나의 화소의 출력을 수신하는 제2 비교기를 포함하는 복수의 비교기를 포함하는 제1 반도체 기판과;
    상기 제1 기판과 함께 적층되고, 제1 제어 신호를 출력하는 제1 제어 회로와, 복수의 제3 비어를 통해 상기 복수의 비교기에 결합된 복수의 카운터를 포함하는 제2 반도체 기판을 포함하고,
    상기 복수의 제1 화소 중 적어도 하나는 상기 복수의 제1 비어 중 적어도 하나의 비어를 통해 상기 제1 제어 신호에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 제3 비어는 상기 제1 방향으로 상기 복수의 비교기에 인접하여 배치되는 것을 특징으로 하는 촬상 장치.
  3. 제1항에 있어서,
    상기 제2 방향으로 상기 복수의 비교기에 인접하여 배치된 복수의 제4 비어를 더 포함하는 것을 특징으로 하는 촬상 장치.
  4. 제3항에 있어서,
    상기 복수의 비교기 중의 적어도 하나의 비교기는 상기 복수의 제4 비어 중의 적어도 하나의 비어를 통해 제어 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  5. 제4항에 있어서,
    상기 복수의 제4 비어는 상기 제1 기판의 모서리에 배치되는 것을 특징으로 하는 촬상 장치.
  6. 제1항에 있어서,
    상기 촬상 장치의 가장 바깥 주변부에 배치된 복수의 패드를 더 포함하는 것을 특징으로 하는 촬상 장치.
  7. 제1항에 있어서,
    상기 제2 반도체 기판은 제2 제어 회로를 포함하는 것을 특징으로 하는 촬상 장치.
  8. 제1항에 있어서,
    상기 복수의 제2 화소 중 적어도 하나의 화소는 상기 복수의 제2 비어를 통해 제2 제어 회로로부터 제2 제어 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  9. 제1항에 있어서,
    상기 제1 방향은 상기 제2 방향에 수직인 것을 특징으로 하는 촬상 장치.
  10. 제1항에 있어서,
    상기 제2 반도체 기판은 상기 복수의 비교기에 참조 신호를 공급하는 참조 신호 생성 회로를 포함하는 것을 특징으로 하는 촬상 장치.
  11. 제1항에 있어서,
    상기 복수의 카운터 중 적어도 하나의 카운터는 상기 복수의 제3 비어 중 적어도 하나의 비어를 통해 상기 비교기 중 적어도 하나의 비교기에서의 출력에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  12. 제1 방향을 따라 배치된 복수의 제1 비어와;
    제2 방향을 따라 배치된 복수의 제2 비어와;
    상기 제2 방향으로 상기 복수의 제1 비어에 인접하여 배치되고, 상기 제1 방향으로 배치된 복수의 제1 화소 및 상기 제1 방향으로 배치된 복수의 제2 화소를 포함하는 화소 어레이 유닛과,
    상기 복수의 제1 화소 중 적어도 하나의 화소의 출력을 수신하는 제1 비교기와, 상기 복수의 제2 화소 중 적어도 하나의 화소의 출력을 수신하는 제2 비교기를 포함하는 복수의 비교기를 포함하는 제1 반도체 기판과;
    상기 제1 기판과 함께 적층되고, 제1 제어 신호를 출력하는 제1 제어 회로와, 복수의 제2 비어를 통해 상기 복수의 비교기에 결합된 복수의 카운터를 포함하는 제2 반도체 기판을 포함하고,
    상기 복수의 제1 화소 중 적어도 하나의 화소는 상기 복수의 제1 비어 중 적어도 하나의 비어를 통해 상기 제1 제어 회로로부터 제1 제어 신호에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  13. 제12항에 있어서,
    상기 복수의 제2 비어는 상기 제1 방향으로 상기 복수의 비교기에 인접하여 배치되는 것을 특징으로 하는 촬상 장치.
  14. 제12항에 있어서,
    상기 제2 방향으로 상기 복수의 비교기에 인접하여 배치된 복수의 제3 비어를 더 포함하는 것을 특징으로 하는 촬상 장치.
  15. 제14항에 있어서,
    상기 복수의 비교기 중 적어도 하나의 비교기는 상기 복수의 제3 비어 중 적어도 하나의 비어를 통해 제어 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  16. 제15항에 있어서,
    상기 복수의 제3 비어는 상기 제1 기판의 모서리에 배치되는 것을 특징으로 하는 촬상 장치.
  17. 제12항에 있어서,
    상기 촬상 장치의 가장 바깥 주변부에 배치된 복수의 패드를 더 포함하는 것을 특징으로 하는 촬상 장치.
  18. 제12항에 있어서,
    상기 제1 방향은 상기 제2 방향에 수직인 것을 특징으로 하는 촬상 장치.
  19. 제12항에 있어서,
    상기 제2 반도체 기판은 상기 복수의 비교기에 참조 신호를 공급하는 참조 신호 생성 회로를 포함하는 것을 특징으로 하는 촬상 장치.
  20. 제12항에 있어서,
    상기 복수의 카운터 중 적어도 하나의 카운터는 상기 복수의 제2 비어 중 적어도 하나의 비어를 통해 상기 비교기 중 적어도 하나의 비교기의 출력에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  21. 제1 방향을 따라 배치된 복수의 제1 비어와;
    제2 방향을 따라 배치된 복수의 제2 비어와;
    상기 제2 방향으로 상기 복수의 제1 비어에 인접하여 배치되고, 복수의 화소를 포함하는 화소 어레이 유닛과,
    상기 복수의 화소 중 적어도 하나의 화소의 출력을 수신하는 복수의 비교기를 포함하는 제1 반도체 기판과;
    상기 제1 기판과 함께 적층되고, 제어 신호를 출력하는 제어 회로와, 복수의 제2 비어를 통해 상기 복수의 비교기에 결합된 복수의 카운터를 포함하는 제2 반도체 기판을 포함하고,
    상기 복수의 화소 중 적어도 하나의 화소는 상기 복수의 비어 중 적어도 하나의 비어를 통해 상기 제어 회로로부터 제어 신호에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  22. 제21항에 있어서,
    상기 복수의 제2 비어는 상기 제1 방향으로 상기 복수의 비교기에 인접하여 배치되는 것을 특징으로 하는 촬상 장치.
  23. 제21항에 있어서,
    상기 촬상 장치의 가장 바깥 주변부에 배치된 복수의 패드를 더 포함하는 것을 특징으로 하는 촬상 장치.
  24. 제21항에 있어서,
    상기 제1 방향은 상기 제2 방향에 수직인 것을 특징으로 하는 촬상 장치.
  25. 제21항에 있어서,
    상기 제2 반도체 기판은 상기 복수의 비교기에 참조 신호를 공급하는 참조 신호 생성 회로를 포함하는 것을 특징으로 하는 촬상 장치.
  26. 제21항에 있어서,
    상기 복수의 카운터 중 적어도 하나의 카운터는 상기 복수의 제2 비어 중 적어도 하나의 비어를 통해 상기 비교기의 출력에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  27. 제1 방향을 따라 배치된 복수의 제1 비어와;
    상기 제1 방향을 따라 배치된 복수의 제2 비어와;
    화소 어레이 유닛을 포함하고, 상기 제1 방향으로 배치된 복수의 제1 화소와 상기 제1 방향으로 배치된 복수의 제2 화소를 포함하는 제1 반도체 기판과;
    상기 제1 기판과 함께 적층되고, 제어 신호를 출력하는 제1 제어 회로와, 복수의 제2 비어를 통해 상기 화소 어레이 유닛에 결합된 A/D 컨버터의 일부를 포함하는 제2 반도체 기판을 포함하고,
    상기 화소 어레이 유닛의 제1 측은 상기 제1 방향을 따라 배치되고, 상기 화소 어레이 유닛의 제2 측은 상기 제2 방향을 따라 배치되고, 상기 복수의 제1 화소 중의 적어도 하나의 화소는 상기 복수의 제1 비어의 적어도 하나의 비어를 통해 상기 제어 회로로부터 상기 제1 제어 회로에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
  28. 제27항에 있어서,
    상기 제1 방향은 제2 방향에 수직인 것을 특징으로 하는 촬상 장치.
  29. 제27항에 있어서,
    상기 제2 반도체 기판은 상기 복수의 비교기에 참조 신호를 공급하는 참조 신호 생성 회로를 포함하는 것을 특징으로 하는 촬상 장치.
  30. 제27항에 있어서,
    상기 A/D 컨버터의 일부는 상기 복수의 제2 비어 중 적어도 하나의 비어를 통해 상기 복수의 제1 화소 중 적어도 하나의 화소의 출력에 근거하여 신호를 수신하는 것을 특징으로 하는 촬상 장치.
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