DE10220969A1 - Halbleitervorrichtung mit Datenausgabeschaltung mit einstellbarer Ausgangsspannungsschwankung - Google Patents

Halbleitervorrichtung mit Datenausgabeschaltung mit einstellbarer Ausgangsspannungsschwankung

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DE10220969A1
DE10220969A1 DE10220969A DE10220969A DE10220969A1 DE 10220969 A1 DE10220969 A1 DE 10220969A1 DE 10220969 A DE10220969 A DE 10220969A DE 10220969 A DE10220969 A DE 10220969A DE 10220969 A1 DE10220969 A1 DE 10220969A1
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Junko Matsumoto
Tadaaki Yamauchi
Takeo Okamoto
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Abstract

Daten zum Schalten einer Ausgangsspannungsänderungsgeschwindigkeit einer in einer Daten-Eingabe/Ausgabe-Schaltung (8) enthaltenen Datenausgabeschaltung zwischen einer Ausgangsspannungsänderungsgeschwindigkeit in einem Normalmodus und einer langsamen Ausgangsspannungsänderungsgeschwindigkeit sind in einem Modusregister (5) gespeichert. Entsprechend den in dem Modusregister (5) gespeicherten Daten wird ein Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal (SLWM) erzeugt. Entsprechend eines Ausgangsspannungsänderungsgeschwindigkeits-Schaltglieds (7) wird die Ausgangsspannungsänderungsgeschwindigkeit der Daten-Eingabe/Ausgabe-Schaltung zwischen einer Ausgangsspannungsänderungsgeschwindigkeit in dem Normalmodus und einer niedrigen Ausgangsspannungsänderungsgeschwindigkeit, die niedriger als die Ausgangsspannungsänderungsgeschwindigkeit in dem Normalmodus ist, geschaltet. Es wird eine Datenausgabeschaltung erzielt, die eine kleine Fläche einnimmt, die in der Lage ist, eine Ausgangsspannungsänderungsgeschwindigkeit zu wählen, die niedriger ist als die Ausgangsspannungsänderungsgeschwindigkeit in einem Normalmodus, und Daten ausgibt, ohne einen fehlerhaften Betrieb zu verursachen mit einem niedrigen Verbrauchsstrom, sogar wenn die Ausgangsspannungsänderungsgeschwindigkeit eingestellt wird.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung zum Ausgeben eines Signals nach außen und spezieller auf eine Ausgabeschaltung zum Ausgeben von Daten in einer Halbleitervorrichtung. Speziell bezieht sich die Erfindung auf die Konfiguration einer Datenausgabeschaltung, die in der Lage ist, die Datenausgabegeschwindigkeit so einzustellen, daß Daten mit hoher Geschwindigkeit ausgegeben werden ohne ein Überschwingen hervorzurufen. Spezieller bezieht sich die Erfindung auf eine Halbleitervorrichtung, die in der Lage ist, eine Ausgangsspannungsänderungsgeschwindigkeit zwischen einem Normalmodus und einem Modus mit einer niedrigeren Ausgangsspannungsänderungsgeschwindigkeit als bei dem Normalmodus zu schalten.
  • Ein Beispiel einer Halbleiterschaltungsvorrichtung, die synchron mit einem externen Taktsignal arbeitet, ist ein taktsynchroner Speicher. In dem taktsynchronen Speicher werden Daten synchron mit einem Taktsignal ein- und ausgegeben. Eine Datenübertragungsgeschwindigkeit kann deshalb durch eine externes Taktsignal festgelegt werden und ein Hochgeschwindigkeits- Datentransfer kann erzielt werden.
  • Um in einem derartigen taktsynchronen Speicher zum Ausgeben von Daten synchron mit einem Taktsignal eine externe Last mit hoher Geschwindigkeit zu treiben, wird eine Ausgangspufferschaltung vorgesehen.
  • Fig. 18 ist ein Diagramm, das ein Beispiel des Aufbaues einer der Anmelderin bekannten Ausgangspufferschaltung zeigt. Die Ausgangspufferschaltung in Fig. 18 beinhaltet: einen P-Kanal- MIS-Transistor PQ (Feldeffekttransistor mit isoliertem Gate), der zwischen einen Spannungsversorgungsknoten und einen Ausgangsknoten DN geschaltet ist und an seinem Gate die internen Lesedaten VO entgegennimmt und einen N-Kanal-MIS-Transistor NQ, der zwischen den Ausgangsknoten DN und einen Masseknoten geschaltet ist und an seinem Gate die internen Lesedaten VO entgegennimmt. Um bei dem Datenausgabevorgang einen Einfluß auf eine interne Schaltung zu unterdrücken, wird der Ausgangspufferschaltung eine der Datenausgabe gewidmete Versorgungsspannung VDDQ zugeführt. Die internen Lesedaten VO sind deshalb ein Signal mit einer Amplitude des Pegels der Versorgungsspannung VDDQ. Im allgemeinen ist die Ausgabeversorgungsspannung VDDQ eine Versorgungsspannung, die höher ist als eine interne Versorgungsspannung, und die Pegelumsetzung (bei internen Daten von dem Pegel der internen Versorgungsspannung auf die der Ausgabe gewidmete Versorgungsspannung) wird zum Erzeugen der internen Lesedaten VO durchgeführt.
  • Wenn die internen Lesedaten VO sich auf einem H-Pegel (logisch hoher Pegel) befinden, ist der N-Kanal-MIS-Transistor NQ in einem AN-Zustand und der P-Kanal-MIS-Transistor PQ ist in einem AUS-Zustand. Der Ausgangsknoten DN wird auf den Erdspannungspegel entladen und die Ausgabedaten DQ nehmen einen L- Pegel (logisch niedriger Pegel) an.
  • Wenn die internen Lesedaten VO sich auf dem L-Pegel befinden, ist der P-Kanal-MIS-Transistor PQ in dem AN-Zustand und der N- Kanal-MIS-Transistor NQ ist in dem AUS-Zustand. In diesem Zustand wird der Ausgangsknoten DN auf den Ausgabeversorgungsspannungspegel VDDQ gezogen und die Ausgabedaten DQ nehmen den H-Pegel an.
  • Durch Verwenden der in Fig. 18 gezeigten Ausgangspufferschaltung wird die externe Last an dem Ausgangsknoten DN mit hoher Geschwindigkeit getrieben und die Daten werden mit hoher Geschwindigkeit ausgegeben.
  • Die Ausgangstreiberfähigkeit (Ausgangsspannungsänderungsgeschwindigkeit) einer der Anmelderin bekannten Ausgangspufferschaltung ist dergestalt optimal entworfen, daß kein Überschwingen in einem Ausgabesignal verursacht wird. Gewöhnlich wird zum Treiben eines Ausgangsknoten die Ausgangsspannungsänderungsgeschwindigkeit durch Steuern der Stromlieferfähigkeit eines MIS-Transistors eingestellt. In einem taktsynchronen Speicher, wie zum Beispiel einem SDRAM (synchroner dynamischer Direktzugriffsspeicher), wird die Frequenz eines Taktsignals entsprechend der Anwendung bestimmt. Deshalb wird die Ausgangstreiberfähigkeit (Ausgangsspannungsänderungsgeschwindigkeit) der Ausgangspufferschaltung ebenfalls als ein voreingestellter Wert gewählt.
  • Bei der Herstellung wird die Ausgangsspannungsänderungsgeschwindigkeit derart getrimmt (Feinabstimmung), daß sie dem voreingestellten Wert entspricht. Wenn das externe Taktsignal ein Taktsignal in dem als voreingestellter Wert spezifierten Bereich ist, kann der Ausgangsknoten entsprechend dem externen Taktsignal mit hoher Geschwindigkeit getrieben werden, ohne ein Überschwingen zu verursachen.
  • Wenn jedoch eine Ausgangslast unverändert ist, tritt sogar dort, wo die Frequenz des externen Taktsignals erniedrigt ist, das Problem auf, daß unnötigerweise ein Strom verbraucht wird, da die Ausgangspufferschaltung bei einer höheren Geschwindigkeit als notwendig arbeitet, obwohl ein Ausgabedatensignal erzeugt werden kann, ohne ein Überschwingen zu verursachen.
  • Sogar wenn das externe Taktsignal ein Taktsignal ist, das dem voreingestellten Wert entspricht, wird der Ausgangsknoten in äquivalenter Weise durch eine größere Stromtreiberfähigkeit getrieben und verursacht folglich das Problem des Auftretens des Überschwingens, wenn die mit dem Ausgangsknoten der Ausgangspufferschaltung verbundene externe Last abhängig von einer Anwendung niedriger wird. Im allgemeinen wird die minimale externe Last als ein vorgeschriebener Wert für die externe Last gewählt. Wenn daher eine niedrigere Ausgangslast als der vorgeschriebene Wert angeschlossen wird, wird unter dem Gesichtspunkt einer Vereinfachung des Schaltungsaufbaus die Ausgangsspannungsänderungsgeschwindigkeit der Ausgangspufferschaltung nicht eingestellt.
  • In einer der Anmelderin bekannten Weise wird der Ausgangsknoten gewöhnlich durch eine Ausgangstreiberfähigkeit getrieben, die in optimaler Weise als ein voreingestellter Wert gewählt ist. Die Ausgangsspannungsänderungsgeschwindigkeit wird in einer der Anmelderin bekannten Weise nicht durch Setzen der Ausgangstreiberfähigkeit (Ausgangsspannungsänderungsgeschwindigkeit) auf einen niedrigeren Wert als den voreingestellten Wert in dem Normalzustand eingestellt.
  • Die JP-11213665 (1999) offenbart einen Aufbau zum Erfassen der Frequenz eines Taktsignals und zum Setzen der Anzahl von Ausgangstreibertransistoren entsprechend der erfaßten Taktsignalfrequenz, um die Ausgangsspannungsänderungsgeschwindigkeit entsprechend der Taktfrequenz einzustellen. Um einem Anstieg in der Frequenz eines externen Taktsignals in Zusammenhang mit der technischen Entwicklung zu begegnen, kann bei der der Anmelderin bekannten Vorgehensweise die Ausgangsspannungsänderungsgeschwindigkeit lediglich höher gesetzt werden als der voreingestellte Wert, indem die Anzahl der Ausgangstransistoren selektiv vergrößert wird. Die Ausgangsspannungsänderungsgeschwindigkeit kann jedoch nicht niedriger als der voreingestellte Wert gewählt werden. Folglich tritt bei der der Anmelderin bekannten Vorgehensweise das Problem auf, daß die Anwendbarkeit begrenzt ist.
  • Wenn in dem Fall des Einstellens der Ausgangstreiberfähigkeit der Ausgangspufferschaltung die Ausgangsspannungsänderungsgeschwindigkeit auf einen niedrigen Wert gesetzt wird, wird die Geschwindigkeit der Änderung eines Ausgangssignals niedrig. Unter einem Gesichtspunkt eines Hochgeschwindigkeitsbetriebs des gesamten Systems muß jedoch ein Signal so schnell wie möglich in einen definierten Zustand gebracht werden. Bei der der Anmelderin bekannten Ausgangsspannungsänderungsgeschwindigkeitseinstellung wird lediglich die Ausgangstreiberfähigkeit des Transistors eingestellt, die Signalausgabezeit wird jedoch nicht eingestellt.
  • Um in einer Ausgangspufferschaltung bei der Einstellung der Ausgangsspannungsänderungsgeschwindigkeit die Treiberfähigkeit eines Pull-up-Ausgangstransistors zum Treiben eines Ausgangsknotens auf den H-Pegel oder eines Pull-down- Ausgangstransistors zum Treiben eines Ausgangsknotens auf den L-Pegel einzustellen, wird ein Einstelltransistor des gleichen Leitungstyps wie jenes des Ausgangstransistors verwendet und selektiv in einen AN-Zustand versetzt. Der Schritt des Einstellens der Ausgangsspannungsänderungsgeschwindigkeit wird deshalb durch einen Einstellschritt der Treiberfähigkeit des Einstelltransistors des gleichen Leitungstyps bestimmt und es gibt das Problem, daß der Ausgangsspannungsänderungsgeschwindigkeitseinstellbereich nicht verkleinert werden kann.
  • Insbesondere in dem Fall des Verringerns der Ausgangsspannungsänderungsgeschwindigkeit durch Verwenden des Transistors des gleichen Leitungstyps als Ausgangsspannungsänderungsgeschwindigkeits-Einstelltransistor wird der Zeitpunkt der Festlegung eines Ausgangssignals hinausgezögert. Daraus resultiert das Problem, daß das Ausgabedatensignal nicht mit hoher Geschwindigkeit übertragen werden kann, ohne ein Überschwingen zu verursachen.
  • Bei einer normalen Ausgabeschaltung werden als Transistoren zum Treiben eines Ausgangsknotens in der gleichen Richtung unabhängig von der Einstellung der Ausgangsspannungsänderungsgeschwindigkeit die Transistoren des gleichen Leitungstyps verwendet. Dies liegt daran, daß eine Fläche, die die Schaltung einnimmt, aufgrund der Notwendigkeit eines Wannenisolationsbereichs vergrößert ist, wenn die Transistoren des entgegengesetzten Leitungstyps verwendet werden. In dem Fall des Verwendens eines P-Kanal-MIS-Transistors (Feldeffekttransistor mit isoliertem Gate) ist die Stromtreiberfähigkeit geringer als bei Verwendung eines N-Kanal-MIS-Transistors. Um eine notwendige Stromtreiberfähigkeit zu erhalten, wird die Größe (Verhältnis von Kanallänge zu Kanalweite) des P-Kanal-MIS- Transistors groß gewählt und es tritt das Problem auf, daß die von der Schaltung eingenommene Fläche anwächst.
  • Ein derartiges Problem der Ausgangspufferschaltung tritt nicht nur in dem oben beschriebenen taktsynchronen Speicher auf, sondern in gleicher Weise ebenfalls in einer Ausgabeschaltung einer normalen integrierten Halbleiterschaltungsvorrichtung.
  • Eine Aufgabe der Erfindung ist es, eine Halbleitervorrichtung bereitzustellen, die in der Lage ist, zum Einstellen einer Ausgangsspannungsänderungsgeschwindigkeit eine Ausgangstreiberfähigkeit auf einen kleineren Wert als einen voreingestellten Wert zu setzen. Weiterhin soll eine Halbleitervorrichtung bereitgestellt werden, die in der Lage ist, eine Ausgangsspannungsänderungsgeschwindigkeit einzustellen, ohne den Zeitpunkt der Festlegung eines Ausgabesignals zu verändern. Desweiteren soll eine Halbleitervorrichtung bereitgestellt werden, die in der Lage ist, eine Ausgangsspannungsänderungsgeschwindigkeit genau einzustellen, während soweit wie möglich ein Anstieg der durch eine Schaltung eingenommenen Fläche unterdrückt wird. Außerdem soll eine Halbleitervorrichtung bereitgestellt werden, die in der Lage ist, ein Ausgangssignal mit hoher Geschwindigkeit hoch zu setzen, ohne eine durch die Schaltung eingenommene Fläche zu vergrößern.
  • Eine Halbleitervorrichtung gemäß eines ersten Aspekts der Erfindung weist eine Mehrzahl von Transistoren, die parallel zu einem Ausgangsknoten geschaltet sind, eine Registerschaltung zum Speichern von Daten zum Setzen eines Betriebszustands jedes der Transistoren und eine Ausgangstreiberschaltung zum Treiben der Mehrzahl von Transistoren entsprechend einem internen Signal auf. In der Registerschaltung ist entweder ein voreingestellter Wert zum Bezeichnen einer Treiberfähigkeit des Ausgangsknotens in einem Normalmodus oder Daten zum Bezeichnen eines Modus einer langsamen Ausgangsspannungsänderungsgeschwindigkeit zum Bezeichnen einer Treiberfähigkeit, die geringer ist als jene in dem Normalmodus, gespeichert. Die Ausgangstreiberschaltung treibt die Mehrzahl von Transistoren selektiv entsprechend dem internen Signal auf der Grundlage der in der Registerschaltung gespeicherten Daten.
  • Eine Halbleitervorrichtung gemäß eines zweiten Aspekts der Erfindung weist einen ersten und einen zweiten Feldeffekt- Ausgangstransistor mit isoliertem Gate auf, die beide voneinander unterschiedliche Leitungstypen aufweisen und zwischen einen Versorgungsspannungsknoten und einen Ausgangsknoten geschaltet sind. Entsprechend einem Ausgabesteuersignal treiben der erste und der zweite Ausgangstransistors den Ausgangsknoten in derselben Richtung. Der erste Ausgangstransistor ist in einer Halbleitersubstratregion eines ersten Leitungstyps ausgebildet und der zweite Ausgangstransistor ist in einer Halbleitersubstratregion eines zweiten Leitungstyps ausgebildet, die, in der ersten Substratregion ausgebildet, durch die erste Halbleitersubstratregion umschlossen ist.
  • Eine Halbleitervorrichtung gemäß eines dritten Aspekts der Erfindung weist eine Pegelumsetzungsschaltung zum Umsetzen eines Pegels eines internen Ausgangssignals mit einer ersten Amplitude zum Umsetzen einer Amplitude des internen Ausgangssignals, die eine externe Versorgungsspannung als eine Betriebsspannung entgegennimmt, eine Treiberschaltung, die die externe Versorgungsspannung als eine Betriebsspannung entgegennimmt und entsprechend einem Ausgangssignal der Pegelumsetzerschaltung ein Ausgabesteuersignal erzeugt, einen Ausgangstransistor zum Treiben eines Ausgangsknotens auf den Pegel der externen Versorgungsspannung entsprechend dem Ausgabesteuersignal von der Treiberschaltung und einen Rücksetz- Transistor zum Treiben eines Ausgangsknotens der Pegelumsetzerschaltung auf einen Spannungspegel, bei dem der Ausgangstransistor abgeschaltet ist, entsprechend einem Spannungspegel eines externen Versorgungsspannungsknotens, der die externe Versorgungsspannung entgegennimmt, auf.
  • Durch Verändern des in der Registerschaltung gespeicherten voreingestellten Wertes kann die Anzahl der Transistoren zum Treiben des Ausgangsknotens verändert werden und die Treiberfähigkeit des Ausgangsknotens oder die Ausgangsspannungsänderungsgeschwindigkeit können niedriger gewählt werden als der voreingestellte Wert.
  • Indem die Leitungstypen der Transistoren, die den Ausgang in derselben Richtung treiben, wenn sie leitend sind, unterschiedlich zueinander gemacht werden, und durch Bilden der Substratregion zum Bilden des Transistors des einen Leitungstyps in der Halbleitersubstratregion zum Bilden des Transistors des anderen Leitungstyps wird eine Region zum Isolieren der Transistorbildungsregionen unnötig, so daß die von der Schaltung eingenommene Fläche verringert werden kann. Durch Verwendung der Transistoren unterschiedlicher Leitungstypen kann die Treiberfähigkeit des Transistors zum Treiben des Ausgangsknotens auf effiziente Weise eingestellt werden. Somit kann der Ausgangsknoten bei einer geringen von der Schaltung eingenommenen Fläche mit hoher Geschwindigkeit getrieben werden.
  • Wenn der Ausgangstransistor den Ausgangsknoten entsprechend einem Signal, dessen Pegel umgesetzt wurde, treibt, kann der Ausgangstransistor unabhängig von einer Reihenfolge des Anlegens der Betriebsspannung und einer Reihenfolge des Abschaltens der Betriebsspannung in zuverlässiger Weise abgeschaltet werden. Dies geschieht durch Setzen des Spannungspegels des Ausgangsknotens der Pegelumsetzerschaltung auf einen Spannungspegel, bei dem der Ausgangstransistor entsprechend dem Versorgungsspannungspegel abgeschaltet ist. Somit kann die zu der Zeit des Anlegens und Abschaltens der Versorgungsspannung aufgenommene Leistung verringert werden.
  • Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
  • Fig. 1 ein Diagramm, das in schematischer Weise eine Gesamtkonfiguration einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt;
  • Fig. 2 ein Diagramm, das in schematischer Weise die Konfiguration eines Abschnitts zeigt, der sich auf das Setzen einer Ausgangsspannungsänderungsgeschwindigkeit der Halbleiterspeichervorrichtung, die in Fig. 1 veranschaulicht ist, bezieht;
  • Fig. 3 ein Beispiel der Konfiguration einer Registerschaltung, die in Fig. 2 veranschaulicht ist;
  • Fig. 4 ein schematisches Diagramm des Aufbaus einer Datenausgabeschaltung gemäß der ersten Ausführungsform der Erfindung;
  • Fig. 5 ein Beispiel des Aufbaus einer Ausgangstreiberschaltung, die in Fig. 4 veranschaulicht ist;
  • Fig. 6 eine Wahrheitstabelle des Betriebs der in Fig. 5 veranschaulichten Schaltung;
  • Fig. 7 den Aufbau einer Datenausgabeschaltung gemäß einer zweiten Ausführungsform der Erfindung;
  • Fig. 8 eine Wahrheitstabelle der Datenausgabelogik von Betriebsarten der in Fig. 7 veranschaulichten Schaltung;
  • Fig. 9 den Aufbau einer Abwandlung der zweiten Ausführungsform der Erfindung;
  • Fig. 10 den Aufbau einer Datenausgabeschaltung gemäß einer dritten Ausführungsform der Erfindung;
  • Fig. 11 ein Signalformdiagramm, das den Betrieb der in Fig. 10 veranschaulichten Datenausgabeschaltung darstellt;
  • Fig. 12 den Aufbau einer ersten Abwandlung der dritten Ausführungsform der Erfindung;
  • Fig. 13 den Aufbau einer zweiten Abwandlung der dritten Ausführungsform der Erfindung;
  • Fig. 14 den Aufbau einer Datenausgabeschaltung gemäß einer vierten Ausführungsform der Erfindung;
  • Fig. 15 ein Diagramm, das in schematischer Weise die Querschnittsstruktur der Datenausgabeschaltung, die in Fig. 14 veranschaulicht ist, zeigt;
  • Fig. 16 ein Diagramm, das in schematischer Weise den Aufbäu einer Datenausgabeschaltung gemäß einer fünften Ausführungsform der Erfindung zeigt;
  • Fig. 17 eine Abwandlung der fünften Ausführungsform der Erfindung und
  • Fig. 18 den Aufbau einer Ausgangsstufe einer der Anmelderin bekannten Datenausgabeschaltung.
    • Erste Ausführungsform
  • Fig. 1 ist ein Diagramm, das in schematischer Weise einen Gesamtaufbau einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigt. In Fig. 1 weist die Halbleiterspeichervorrichtung einen Taktpuffer 1, der ein externes Taktfreigabesignal CKE und ein externes Taktsignal ECLK entgegennimmt und entsprechend dem externen Taktsignal ECLK ein internes Taktsignal ICLK erzeugt, wenn das Taktfreigabesignal CKE aktiv gemacht wird,
    einen Steuerpuffer 2 zum Entgegennehmen einer externen Steuersignalgruppe ECQN synchron mit dem internen Taktsignal ICLK und Erzeugen einer internen Steuersignalgruppe ICON,
    einen Adreßpuffer 3 zum Entgegennehmen eines externen Adressensignals EXAD synchron mit dem internen Taktsignal ICLK und Erzeugen eines internen Adreßsignals AD,
    eine Steuerschaltung 4 zum Erzeugen von Steuersignalen, die notwendig sind für verschiedene interne Vorgänge, entsprechend dem internen Steuersignal ICON und dem internen Adreßsignal AD von dem Steuerpuffer 2 bzw. dem Adreßpuffer 3,
    ein Modusregister 5 zum Speichern von Daten, die verschiedene Betriebszustände der Halbleiterspeichervorrichtung anzeigen,
    eine Speicherschaltung 6, die unter der Kontrolle der Steuerschaltung 4 arbeitet, eine adressierte Speicherzelle entsprechend dem internen Adreßsignal AD von dem Adreßpuffer 3 auswählt und ein internes Schreiben/Lesen von Daten bei der ausgewählten Speicherzelle durchführt,
    eine Daten-Eingabe/Ausgabe-Schaltung 8 zum Eingeben/Ausgeben von Daten zwischen der Speicherschaltung 6 und der Außenwelt und
    ein Ausgangsspannungsänderungsgeschwindigkeits-Schaltglied 7 zum Schalten der Ausgangsspannungsänderungsgeschwindigkeit einer in der Daten-Eingabe/Ausgabe-Schaltung 8 enthaltenen Datenausgabeschaltung zwischen einem normalen Modus und einem Modus einer niedrigeren Ausgangsspannungsänderungsgeschwindigkeit entsprechend einem Ausgangsspannungsänderungsgeschwindigkeit-Festsetzungssignal SLWM, das in dem Modusregister 5 gespeichert ist,
    auf.
  • Die Speicherschaltung 6 weist eine Mehrzahl von Speicherzellen, eine Speicherzellenauswahlschaltung und eine periphere Schaltungsanordnung auf. Die periphere Schaltungsanordnung weist eine Signalleitungs-Vorladeschaltung, eine interne Datenleseschaltung und eine interne Datenschreibschaltung und dergleichen auf.
  • Die in Fig. 1 gezeigte Halbleiterspeichervorrichtung ist ein taktsynchroner Speicher, nimmt synchron mit dem externen Taktsignal ECLK die externen Signale ECON und EXAD entgegen, erzeugt verschiedene interne Steuersignale, die für die Vorgänge notwendig sind, die entsprechend eines durch die entgegengenommene Steuersignalgruppe bezeichneten Betriebsmodus festgelegt sind und empfängt/überträgt Daten synchron mit dem externen Taktsignal ECLK über die Daten-Eingabe/Ausgabe-Schaltung 8.
  • Wenn ein Modusregister-Auswahlbefehl durch eine Kombination von vorbestimmten Bits der externen Steuersignalgruppe ECON und des externen Adreßsignals EXAD zugeführt wird und ein Modus des Speicherns von Daten in das Modusregister 5 bezeichnet ist, speichert das Modusregister 5 ein von dem Adreßpuffer 3 zugeführtes, vorbestimmtes Adreßsignalbit als Modusbezeichnungs-Daten unter der Kontrolle der Steuerschaltung 4. Im Modusregister 5 sind die Spaltenlatenzinformation, die die Anzahl der Taktzyklen seit der Zufuhr eines Datenzugriffsbefehls bis zum Lesen und Ausgeben nach außen von gültigen Daten anzeigt, die Datenblocklänge, die die Anzahl der in Reaktion auf einen zugeführten Zugriffsbefehl nacheinander zu lesenden Daten anzeigt, und anderes gespeichert.
  • Das Modusregister 5 weist zusätzlich eine Registerschaltung zum Speichern eines Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals zum Schalten der Ausgangsspannungsänderungsgeschwindigkeit der Datenausgabeschaltung, die in der Daten-Eingabe/Ausgabe-Schaltung 8 enthalten ist, zwischen dem Normalmodus und dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit auf.
  • Das Ausgangsspannungsänderungsgeschwindigkeits-Schaltglied 7 setzt entsprechend dem Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM, das in dem Modusregister 5 gespeichert ist, entweder den Normalmodus oder den Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit als Ausgangsspannungsänderungsgeschwindigkeit der Datenausgabeschaltung in der Daten-Eingabe/Ausgabe-Schaltung 8.
  • Durch Einstellen der Ausgangsspannungsänderungsgeschwindigkeit der Datenausgabeschaltung durch das Modulregister 5 kann die optimale Ausgangsspannungsänderungsgeschwindigkeit entsprechend einer Umgebung, in der die Halbleiterspeichervorrichtung verwendet wird, gewählt werden.
  • Fig. 2 ist ein Diagramm, das in schematischer Weise den Aufbau eines Abschnitts zeigt, der sich auf die Steuerschaltung 4 und die Ausgangsspannungsänderungsgeschwindigkeit des in Fig. 1 veranschaulichten Modulregisters 5 bezieht. In Fig. 2 weist die Steuerschaltung 4 einen Befehlsdekodierer 4a zum Entgegennehmen einer internen Steuersignalgruppe ICON von dem Steuerpuffer 2 und eines spezifischen Adreßsignalbits ADk von dem Adreßpuffer 3 und zur Bestimmung, ob der Modusregister- Auswahlbefehl zugeführt ist oder nicht, auf. Wenn die Signale der internen Steuersignalgruppe ICON und des spezifischen Adreßsignalbits ADk auf vorbestimmte Logikzustände gesetzt sind, bestimmt der Befehlsdekodierer 4a, daß der Modusregister- Auswahlbefehl zugeführt wird, und erzeugt ein Modusregister- Auswahl-Befehlssignal für das Modusregister 5.
  • Das Modusregister 5 weist eine Registerschaltung 5a zum Entgegennehmen eines vorbestimmten internen Adreßsignalbits ADi als Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungsdaten in Reaktion auf ein Modusregister-Auswahl-Befehlssignal von dem Befehlsdekodierer 4a und zum Erzeugen eines Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals SLWM auf. In der Registerschaltung 5a ist ein Signal zum Setzen einer Ausgangsspannungsänderungsgeschwindigkeit in dem Normalmodus als ein voreingestellter Wert gespeichert. Wenn beispielsweise ein Rücksetzsignal zugeführt wird, wird das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM als der voreingestellte Wert auf einen vorbestimmten Pegel, beispielsweise den L-Pegel, gesetzt.
  • Der dem Setzen der Ausgangsspannungsänderungsgeschwindigkeit gewidmete Modusregister-Auswahlbefehl kann vorgesehen sein. Wenn der Modusregister-Auswahlbefehl zum Bezeichnen der Datenblocklänge und der Spaltenlatenz zugeführt wird, können alternativ gleichzeitig die Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungsdaten gespeichert werden.
  • Fig. 3 ist ein Diagramm, das ein Beispiel des Aufbaus der Registerschaltung 5a zeigt. In Fig. 3 weist die Registerschaltung 5a einen Dreizustands-Inverterpuffer 10 zum Invertieren des Adreßsignalbits ADi, der entsprechend den Modusregister- Auswahl-Befehlssignalen SET und ZSET von dem Befehlsdekodierer 4a selektiv aktiviert wird, eine NOR-Schaltung 11, die ein Rücksetzsignal RST und ein Ausgangssignal des Dreizustands- Inverterpuffers 10 entgegennimmt und durch einen auf den erhaltenen Signalen durchgeführten negativen logischen Summierungsvorgang (NICHT und ODER) ein Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM erzeugt, und einen Invertierer 12 zum Invertieren des Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals SLWM und zum Übertragen eines entsprechenden Signals an den Ausgang des Dreizustands- Inverterpuffers 10, auf.
  • Das Rücksetzsignal RST wird beim Rücksetzen des Systems oder beim Anlegen der Betriebsspannung aktiviert (oder auf den H- Pegel gezogen). Der Dreizustands-Inverterpuffer 10 wird aktiviert, wenn die Modusregister-Auswahl-Befehlssignale SET bzw. ZSET den H-Pegel bzw. den L-Pegel annehmen. Er invertiert das Adreßsignalbit ADi und führt das invertierte Signal der NOR- Schaltung 11 zu. Wenn die Modusregister-Auswahl-Befehlssignale SET bzw. ZSET den L-Pegel bzw. den H-Pegel annehmen, gelangt der Dreizustand-Inverterpuffer 10 in einen Hochimpedanz- Ausgangszustand.
  • Wenn das Rücksetzsignal RST auf HIGH geht, setzt die NOR- Schaltung 11 das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLWM auf den L-Pegel. Wenn das Rücksetzsignal RST auf LOW geht, arbeitet die NOR-Schaltung 11 als ein Inverter und bildet mit dem Inverter 12 eine Latch-Schaltung. Wenn der Modusregister-Auswahlbefehl nicht zugeführt wird, wird deshalb das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLWM entsprechend dem Rücksetzsignal RST einfach auf den L-Pegel als einen voreingestellten Wert gesetzt. Wenn das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLWM sich auf dem L-Pegel befindet, wird der Normalmodus des Ausgebens von Daten bezeichnet. Dies bedeutet, daß als eine Voreinstellung das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM zum Bezeichnen des Normalmodus auf den L-Pegel gesetzt ist.
  • Fig. 4 ist ein Diagramm, das ein Beispiel des Aufbaus der Datenausgabeschaltung zeigt, die in der in Fig. 1 veranschaulichten Daten-Eingabe/Ausgabe-Schaltung 8 enthalten ist. In Fig. 4 weist die Datenausgabeschaltung P-Kanal-MIS- Transistoren PT1 und PT2, die parallel zueinander zwischen einen Ausgangsknoten ND und einen Versorgungsspannungsknoten geschaltet sind, N-Kanal-MIS-Transistoren (Feldfeldeffekttransistoren mit isoliertem Gate) NT1 und NT2, die parallel zueinander zwischen den Ausgangsknoten ND und einen Erdknoten geschaltet sind, und eine Ausgangstreiberschaltung 15 zum Erzeugen von Steuersignalen /HO1, /HO2, LO1 und LO2 für die entsprechenden MIS-Transistoren PT1, PT2, NT1 und NT2 entsprechend der internen Lesedaten VO und dem Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM, auf.
  • In dem Aufbau der in Fig. 4 gezeigten Ausgabeschaltung ist das Ausgangsspannungsänderungsgeschwindigkeits-Schaltglied 7 in der Datenausgabeschaltung vorgesehen. Dies bedeutet, daß das Ausgangsspannungsänderungsgeschwindigkeits-Schaltglied 7 und die Datenausgabeschaltung zu einer Einheit zusammengefaßt sind.
  • Die P-Kanal-MIS-Transistoren PT1 und PT2 zum Hochziehen des Ausgangsknotens ND sind parallel zu dem Ausgangsknoten ND geschaltet. Die N-Kanal-MIS-Transistoren NT1 und NT2 zum Herunterziehen des Ausgangsknotens ND sind parallel zu dem Ausgangsknoten ND geschaltet. Durch individuelles Ansteuern der MIS-Transistoren PT1, PT2, NT1 und NT2 in Abhängigkeit davon, welches der Ausgangsspannungsänderungsgeschwindigkeits-Modus ist, nämlich der Normalmodus oder Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit, kann die Ausgangsspannungsänderungsgeschwindigkeit auf einfache Weise geschaltet werden.
  • Fig. 5 ist ein Diagramm, das ein Beispiel des Aufbaus der Ausgangstreiberschaltung 15, die in Fig. 4 veranschaulicht ist, zeigt. In Fig. 5 weist die Ausgangstreiberschaltung eine ODER- Schaltung 15a mit einer Pegelumsetzerfunktion, die die internen Lesedaten VO und das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLMW entgegennimmt und das Ausgabesteuersignal /HO2 erzeugt, eine Gateschaltung 15b mit einer Pegelumsetzerfunktion, die die internen Lesedaten DO und das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLMW entgegennimmt und das Ausgabesteuersignal LO2 erzeugt; eine Pegelumsetzerschaltung 15c zum Wandeln der Amplitude der internen Lesedaten VO in ein Signal auf dem Ausgabe- Versorgungsspannungs-Pegel zum Erzeugen eines Ausgabe- Steuersignals /HO1 und eine Pegelumsetzerschaltung 15d zum Wandeln der Amplitude der internen Lesedaten VO in ein Signal auf dem Ausgabe-Versorgungsspannungspegel zum Erzeugen eines Ausgabe-Steuersignals LO1 auf.
  • Die internen Lesedaten VO werden durch eine Schaltung erzeugt, die die interne Versorgungsspannung Vddp als eine Betriebsspannung entgegennimmt, und weisen eine Amplitude eines internen Betriebsspannungspegels auf. Zum Treiben des Ausgangsknotens mit einer Geschwindigkeit, die so hoch wie möglich ist, wird die Ausgabe-Versorgungsspannung VDDQ höher gesetzt als die interne Versorgungsspannung Vddp. Die Pegelumsetzung wird durch die Pegelumsetzerschaltungen 15c und 15d, die ODER- Schaltung 15a und die Gate-Schaltung 15b durchgeführt, um die Transistoren in der Datenausgabeschaltung auf zuverlässige Weise in einen AN/AUS-Zustand zu schalten.
  • Obwohl die Pegelumsetzerschaltungen 15c und 15d jeweils einen Pegelumsetzungsvorgang durchführen, setzen sie nicht den logischen Pegel eines Signals um.
  • Bei dem in Fig. 5 gezeigten Aufbau kann eine Schaltung zum Erzeugen von internen Lesedaten entsprechend einem Ausgangs- Freigabesignal DOM bei der vorangehenden Stufe vorgesehen werden. Die internen Lesedaten sind ein Signal mit einer Amplitude des internen Betriebsspannungspegels Vddp. In dem Aufbau des Umsetzens des Pegels eines Signals zum Erzeugen der Ausgabe-Steuersignale für die Ausgangstransistoren kann der Aufbau des Abschnitts zum Erzeugen von internen Lesedaten VO ein beliebiger sein.
  • Wenn in dem Aufbau der in Fig. 5 gezeigten Ausgangstreiberschaltung 15 das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLMW sich auf dem L-Pegel als einem vorbestimmten Wert befindet, wird dadurch der Normalmodus bezeichnet.
  • Fig. 6 ist eine Wahrheitstafel der Funktionsweisen der in Fig. 5 veranschaulichten Ausgangstreiberschaltung 15. Bezugnehmend auf Fig. 6 wird der Betrieb der in Fig. 5 veranschaulichten Ausgangstreiberschaltung im folgenden beschrieben. In den Wahrheitstafeln sind die Stromtreiberfähigkeiten der Ausgangstransistoren PT1 und PT2 im wesentlichen gleich gewählt und die Stromtreiberfähigkeiten der Ausgangstransistoren NT1 und NT2 sind ebenfalls im wesentlichen gleich gewählt. Durch Setzen der Größen (des Verhältnisses von Kanallänge zu Kanalweite) der Transistoren (des gleichen Leitungstyps) auf den gleichen Wert, können die Stromtreiberfähigkeiten einander gleich gemacht werden.
  • Bei dem Normalmodus ist das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLWM auf dem L-Pegel und sowohl die ODER-Schaltung 15a als auch die Gate-Schaltung 15b arbeitet als eine Pufferschaltung. Die Pegelumsetzerschaltungen 15c und 15d führen lediglich die Pegelumsetzung durch, führen jedoch keine Logikpegelumsetzung durch.
  • In diesem Fall werden deshalb die Ausgabe-Steuersignale /HO1, /HO2, LO1 und LO2 entsprechend den internen Lesedaten VO erzeugt. Wenn die internen Lesedaten VO sich auf dem L-Pegel befinden, sind alle Ausgabe-Steuersignale /HO1, /HO2, LO1 und LO2 auf dem L-Pegel. In diesem Zustand sind die in Fig. 4 gezeigten Pull-up-P-Kanal-MIS-Transistoren PT1 und PT2 angeschaltet, der Ausgangsknoten ND wird auf den Ausgabe- Versorgungsspannungspegel VDDQ geladen und die externen Ausgabedaten DQ gehen auf HIGH.
  • Wenn in dem Normalmodus die internen Lesedaten VO auf dem H- Pegel sind, sind alle Ausgabe-Steuersignale /HO1, /HO2, LO1 und LO2 von der Ausgangstreiberschaltung 15 auf dem H-Pegel. Deshalb sind in Fig. 4 die N-Kanal-MIS-Transistoren NT1 und NT2 angeschaltet, der Ausgangsknoten ND wird auf den Erdspannungspegel entladen und die externen Ausgabedaten gehen auf LOW.
  • Wenn das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLWM auf den H-Pegel gesetzt wird und der Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit, in dem die Ausgangsspannungsänderungsgeschwindigkeit langsamer gemacht wird als in dem Normalmodus, bezeichnet ist, ist das von der ODER-Schaltung 15a ausgegebene Ausgabe-Steuersignal /HO2 auf den H-Pegel festgelegt und das von der Gate-Schaltung 15b ausgegebene Ausgabe-Steuersignal LO2 ist auf den L-Pegel festgelegt. Die in Fig. 4 gezeigten MIS-Transistoren PT2 und NT2 werden deshalb in dem AUS-Zustand gehalten. In diesem Zustand werden die Ausgabe-Steuersignale /HO1 und LO2 entsprechend den internen Lesedaten VO erzeugt und der Ausgangsknoten ND wird entsprechend den MIS-Transistoren PT1 und NT1 getrieben. Da ein Vorgang des Hochziehens/Herabziehens des Ausgangsknotens ND durch einen MIS-Transistor PT1 oder NT1 durchgeführt wird, ist, verglichen zu dem Normalmodus des Hochziehens/Herabziehens des Ausgangsknotens ND durch zwei MIS- Transistoren PT1 und PT2 oder NT1 und NT2, eine Änderungsgeschwindigkeit der Ausgabedaten DQ niedrig und die Ausgangsspannungsänderungsgeschwindigkeit ist deshalb niedrig.
  • Durch Vorsehen der einzeln gesteuerten MIS-Transistoren parallel zu dem Ausgangsknoten und durch selektives Versetzen der Transistoren in einen Betriebszustand entsprechend dem Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal kann die Ausgangsspannungsänderungsgeschwindigkeit auf einfache Weise herabgesetzt werden.
    • Zweite Ausführungsform
  • Fig. 7 ist ein Diagramm, das den Aufbau eine Datenausgabeschaltung entsprechend einer zweiten Ausführungsform der Erfindung zeigt. In Fig. 7 weist die Datenausgabeschaltung P- Kanal-MIS-Transistoren PT3 und PT4, die in Parallelschaltung zwischen den Versorgungspannungsknoten und den Ausgangsknoten geschaltet sind, und N-Kanal-MIS-Transistoren NT3 und NT4, die in Parallelschaltung zwischen den Ausgangsknoten ND und den Erdknoten geschaltet sind, auf. Die Stromtreiberfähigkeit des P-Kanal-MIS-Transistors PT3 wird niedriger gewählt als jene des P-Kanal-MIS-Transistors PT4. Die Stromtreiberfähigkeit des N-Kanal-MIS-Transistors NT3 wird höher gewählt als jene des N- Kanal-MIS-Transistors NT4.
  • In dem Normalmodus wird der Ausgangsknoten ND durch die MIS- Transistoren PT3 und NT3 getrieben. In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit wird der Ausgangsknoten ND durch die MIS-Transistoren PT4 oder NT4 getrieben. Die Ausgangstreiberschaltung zum Treiben der Ausgangs-MIS- Transistoren PT3, PT4, NT3 und NT4 weist entsprechend den internen Lesedaten VO einen Inverter 25a zum Invertieren des Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals SLMW, eine ODER-Schaltung 25b zum Entgegennehmen der internen Lesedaten VO und des Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals SLMW und zum Erzeugen und Zuführen des Ausgabe-Steuersignals /HO1 an das Gate des MIS-Transistors PT3, eine ODER-Schaltung 25c, die die internen Lesedaten VO und das komplementäre Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal ZSLMW von dem Inverter 25a entgegennimmt und das Ausgabe-Steuersignal /HO2 auf dem Gate des MIS- Transistors PT4 erzeugt, eine UND-Schaltung 25d, die die internen Lesedaten VO und das komplementäre Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal ZSLMW entgegennimmt und das Ausgabesteuersignal LO1 auf dem Gate des MIS- Transistors NT3 erzeugt und eine UND-Schaltung 25e, die das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLMW und interne Lesedaten VO entgegennimmt und auf dem Gate des MIS-Transistors NT4 das Ausgabesteuersignal LO2 erzeugt.
  • Ähnlich wie bei dem Aufbau der ersten Ausführungsform weist jede der Gate-Schaltungen 25b bis 25e eine Pegelumsetzerfunktion auf.
  • Wenn das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal SLMW sich auf dem L-Pegel befindet, wird dadurch der Normalmodus bezeichnet. Wenn Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal sich auf dem H- Pegel befindet, wird dadurch der Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit, bei dem die Ausgangsspannungsänderungsgeschwindigkeit herabgesetzt wird, um niedriger zu sein als jene in dem Normalmodus, bezeichnet. Bezugnehmend auf die Wahrheitstafel von Fig. 8 wird jetzt der Betrieb der in Fig. 7 gezeigten Datenausgabeschaltung beschrieben.
  • In dem Normalmodus ist das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLMW auf dem L-Pegel und das komplementäre Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal ZSLMW von dem Inverter 25a ist auf dem H- Pegel. Deshalb ist das von der ODER-Schaltung 25c ausgegebene Ausgabesteuersignal /HO2 auf den H-Pegel festgelegt und das von der UND-Schaltung 25e ausgegebene Ausgabesteuersignal LO2 ist auf den L-Pegel festgelegt. Die ODER-Schaltung 25b und die UND-Schaltung 25d arbeiten als eine Pufferschaltung und erzeugen die Ausgabesteuersignale /HO1 und LO1 entsprechend den internen Lesedaten VO. Wenn deshalb die internen Lesedaten VO auf dem L-Pegel sind, gehen die Ausgabesteuersignale /HO1 und LO1 auf LOW und der Ausgangsknoten ND wird entsprechend dem MIS-Transistor PT3 auf den Versorgungsspannungspegel VDDQ getrieben.
  • Wenn die internen Lesedaten VO auf dem H-Pegel sind, gehen die beiden Ausgabesteuersignale /HOl und LO1 nach HIGH, der MIS- Transistor PT3 wird abgeschaltet, der MIS-Transistor NT3 wird angeschaltet und der Ausgangsknoten ND wird über den MIS- Transistor NT3, der in dem AN-Zustand ist, auf den Erdspannungspegel gezogen.
  • Wenn das Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal SLMW auf den H-Pegel gesetzt wird, geht das komplementäre Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal ZSLMW nach LOW. In diesem Zustand ist deshalb das von der UND-Schaltung 25d ausgegebene Ausgabesteuersignal LO1 auf dem L-Pegel fixiert und das von der ODER- Schaltung 25b ausgegebene Ausgabesteuersignal /HO1 ist auf dem H-Pegel fixiert. Folglich werden die MIS-Transistoren PT3 und NT3 auf den AUS-zustand festgelegt.
  • Die ODER-Schaltung 25 und die UND-Schaltung 25e arbeiten als eine Pufferschaltung und erzeugen entsprechend den internen Lesedaten VO die Ausgabesteuersignale /HO2 bzw. LO2. Wenn die internen Lesedaten VO auf dem L-Pegel sind, gehen beide Ausgabesteuersignale /HO2 und LO2 auf LOW und der Ausgangsknoten ND wird durch den MIS-Transistor PT4 auf den Versorgungsspannungspegel VDDQ gezogen. Wenn die internen Lesedaten VO auf dem H-Pegel sind, gehen beide Ausgabesteuersignale /HO und LO2 auf HIGH, der MIS-Transistor PT4 wird ausgeschaltet, der MIS- Transistor NT4 wird angeschaltet und der Ausgangsknoten ND wird über den MIS-Transistor NT4 in dem AN-Zustand auf den Erdspannungspegel gezogen.
  • In dem Fall des Verwendens der in Fig. 7 gezeigten Datenausgabeschaltung kann deshalb durch unterschiedliche Wahl der Stromtreiberfähigkeiten der MIS-Transistoren PT3 und PT4 und unterschiedliche Wahl der Stromtreiberfähigkeiten der MIS- Transistoren NT3 und NT4 der Einstellbereich der Ausgangsspannungsänderungsgeschwindigkeit auf den Einstellbereich der Stromtreiberfähigkeit der Transistoren gesetzt werden. Die Stromtreiberfähigkeit jedes der MIS-Transistoren PT3, PT4, NT3 und NT4 kann durch Einstellen des Verhältnisses W/L von Kanalweite W zu Kanallänge L auf den optimalen Wert gesetzt werden.
    • Abwandlung
  • Fig. 9 ist ein Diagramm, das eine Abwandlung der zweiten Ausführungsform der Erfindung zeigt. In einer in Fig. 9 gezeigten Datenausgabeschaltung wird ein von der ODER-Schaltung 25c ausgegebenes Ausgabesteuersignal /HO2 über ein Widerstandselement R1 zu dem Gate des MIS-Transistors PT4 übertragen. Das von der UND-Schaltung 25e ausgegebene Ausgabesteuersignal LO2 wird über ein Widerstandselement R2 dem Gate des MIS-Transistors NT4 zugeführt. Der übrige Aufbau ist der gleiche wie der in Fig. 7 gezeigte, entsprechende Teile sind durch die gleichen Bezugszeichen bezeichnet und eine detaillierte Beschreibung wird nicht wiederholt.
  • In dem Fall des in Fig. 9 gezeigten Aufbaus wird die Änderungsgeschwindigkeit der Ausgabesteuersignale /HO2 und LO2 durch Widerstandselemente R1 und R2 verringert und die Ausgabesteüersignale /HO2 und LO2 ändern sich langsam. Deshalb gelangen die MIS-Transistoren PT4 und NT4 langsam in einen AN/AUS-Zustand, um auf langsame Weise den Ausgangsknoten ND zu treiben. Die Widerstandselemente R1 und R2 sind Verzögerungselemente, die die ansteigende Flanke und die fallende Flanke eines Signals verzögern und eine weitere Verringerung der Ausgangsspannungsänderungsgeschwindigkeit ermöglichen.
  • Durch Verwendung der Widerstandselemente R1 und R2 als Verzögerungselemente zum Verringern der Änderungsgeschwindigkeit der Ausgabesteuersignale /HO2 und LO2 kann die Ausgangsspannungsänderungsgeschwindigkeit auf genauere Weise entsprechend den Widerstandswerten der Widerstandselemente R1 und R2 gewählt werden.
  • Obwohl in dem Aufbau von Fig. 9 zwei Pull-up- Ausgangstreibertransistoren und zwei Pull-down- Ausgangstreibertransistoren angeordnet sind, können drei oder mehr Pull-up-Ausgangstreibertransistoren und drei oder mehr Pull-down-Ausgangstreibertransistoren angeordnet werden.
  • In dem in Fig. 9 gezeigten Aufbau kann die Stromtreiberfähigkeit des MIS-Transistors PT3 zu jener von PT4 gleich sein und die Stromtreiberfähigkeit des MIS-Transistors NT3 zu jener von NT4 gleich sein. Auch in diesem Fall kann durch die Verzögerungsfunktion der Widerstandselemente R1 und R2 die Betriebsgeschwindigkeit der MIS-Transistoren PT4 und NT4 niedriger gemacht werden als jene der MIS-Transistoren PT3 und NT3 und der Ausgangsknoten ND kann behutsam getrieben werden. Auf diese Weise kann der Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit erzielt werden.
  • Wie oben beschrieben, wird entsprechend der zweiten Ausführungsform der Erfindung eine Mehrzahl von Transistoren zum Treiben des Ausgangsknotens selektiv entsprechend dem Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal angesteuert. Die Ausgangsspannungsänderungsgeschwindigkeit kann entsprechend der Stromtreiberfähigkeit jedes Transistors auf den optimalen Wert gesetzt werden.
  • In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit kann durch Zuführen eines Ausgabesteuersignals zu dem Gate eines entsprechenden Ausgangstransistors über ein Verzögerungselement die Ausgangsspannungsänderungsgeschwindigkeit weiter verringert werden. Entsprechend den Widerstandswerten der Widerstandselemente kann die Ausgangsspannungsänderungsgeschwindigkeit auf genaue Weise eingestellt werden.
    • Dritte Ausführungsform
  • Fig. 10 ist ein Diagramm, das den Aufbau einer Datenausgabeschaltung entsprechend einer dritten Ausführungsform der Erfindung zeigt. In Fig. 10 weist die Datenausgabeschaltung einen P-Kanal-MIS-Transistor PT5, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschaltet ist und an seinem Gate die internen Lesedaten VO entgegennimmt, einen Inverter 30 zum Invertieren der internen Daten VO, einen N- Kanal-MIS-Transistor NT6, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschaltet ist, und an seinem Gate ein Ausgangssignal ZVO des Inverters 30 entgegennimmt, und einen N-Kanal-MIS-Transistor NT5, der zwischen den Ausgangsknoten ND und den Masseknoten geschaltet ist, und an seinem Gate die internen Lesedaten VO entgegennimmt, auf.
  • Die in Fig. 10 gezeigten internen Lesedaten VO weisen die Amplitude des Ausgabe-Versorgungsspannungspegels auf.
  • Fig. 11 ist ein Signalformdiagramm, das den Betrieb der Datenausgabeschaltung von Fig. 10 darstellt. Bezugnehmend auf Fig. 11 wird nun der Betrieb der in Fig. 10 gezeigten Datenausgabeschaltung beschrieben.
  • Wenn die internen Lesedaten VO auf dem H-Pegel sind, ist der MIS-Transistor NT5 in dem AN-Zustand, die MIS-Transistoren PT5 und NT6 sind in dem AUS-Zustand und der Ausgangsknoten ND wird auf dem Erdspannungspegel gehalten.
  • Wenn die internen Lesedaten ausgehend von dem H-Pegel den L- Pegel annehmen, wird der P-Kanal-MIS-Transistor PT5 angeschaltet und der N-Kanal-MIS-Transistor NT5 wird ausgeschaltet. Das Ausgangssignal ZVO des Inverters 30 geht nach HIGH und der N- Kanal-MIS-Transistor NT6 wird angeschaltet. Der Ausgangsknoten ND wird deshalb durch die MIS-Transistoren PT5 oder NT6 getrieben.
  • Der P-Kanal-MIS-Transistor weist aus positiven Löchern gebildete Ladungsträger auf und seine Betriebsgeschwindigkeit ist gering. Andererseits sind in dem N-Kanal-MIS-Transistor die Ladungsträger Elektronen und Ladungen können mit hoher Geschwindigkeit übertragen werden.
  • Wenn der P-Kanal-MIS-Transistor als ein Transistor zum Hochziehen eines Ausgangs verwendet wird, wird im allgemeinen, um die Anstiegsgeschwindigkeit und die Abfallsgeschwindigkeit einer Ausgabegeschwindigkeit einander gleich zu machen, die Größe (das Verhältnis von Kanalweite zu Kanallänge) des P-Kanal- MIS-Transistors hinreichend größer gewählt als die Größe eines normalen N-Kanal-MIS-Transistors. Dadurch wird in äquivalenter Weise die Stromtreiberfähigkeit des P-Kanal-MIS-Transistors jener des N-Kanal-MIS-Transistors gleichgesetzt. In diesem Fall vergrößert sich jedoch die durch den P-Kanal-MIS- Transistor eingenommene Fläche und die Layout-Fläche der Datenausgabeschaltung wächst an.
  • Durch die hilfsweise Verwendung des N-Kanal-MIS-Transistors NT6 zum Treiben des Ausgangsknotens ND wird die Treiberfähigkeit des P-Kanal-MIS-Transistors PT5 kompensiert und der Ausgangsknoten ND kann mit hoher Geschwindigkeit auf die Ausgabe- Versorgungsspannung VDDQ gezogen werden. Deshalb kann die erforderliche Zeit für den Übergang der externen Ausgabedaten DQ von dem L-Pegel auf den H-Pegel verringert werden, ohne die von der Schaltung eingenommene Fläche zu vergrößern, und ein Hochgeschwindigkeitszugriff kann erzielt werden.
  • Es ist hinreichend, daß das dem Gate des MIS-Transistors NT6 zugeführte Signal ZVO auf dem Ausgabe- Versorgungsspannungspegel VDDQ ist. Die Gatespannung oder das Signal ZVO müssen nicht speziell erhöht werden, um einen Schwellspannungsverlust des MIS-Transistors NT6 zu kompensieren, da der Ausgangsknoten ND letztendlich durch den P-Kanal- MIS-Transistor PT5 auf die Ausgabe-Versorgungsspannung VDDQ gezogen wird. Der Inverter 30 kann dergestalt konfiguriert werden, daß er eine Pegelumsetzerfunktion aufweist, und erhöht das dem Gate des MIS-Transistors NT6 zugeführte Signal auf den hohen Spannungspegel Vpp, der höher ist als die Ausgabe- Versorgungsspannung VDDQ. In diesem Fall kann der Ausgangsknoten ND mit höherer Geschwindigkeit getrieben werden.
    • Abwandlung 1
  • Fig. 12 ist ein Diagramm, das den Aufbau einer ersten Abwandlung der dritten Ausführungsform der Erfindung zeigt. In Fig. 12 werden in der Datenausgabeschaltung die internen Lesedaten VO über eine Pufferschaltung 32 zu den Gates der MIS- Transistoren PT5 und NT5 übertragen. Der übrige Aufbau ist der gleiche wie jener von Fig. 10, entsprechende Teile sind durch die gleichen Bezugszeichen bezeichnet und eine detaillierte Beschreibung wird nicht wiederholt.
  • Die Verzögerungszeit der Pufferschaltung 32 ist größer als die Gateverzögerung des Inverters 30. Wenn folglich der P-Kanal- MIS-Transistor PT5 angeschaltet wird, wird in geringerer Zeit der N-Kanal-MIS-Transistor NT6 angeschaltet, um den Ausgangsknoten ND auf den Ausgabe-Versorgungsspannungspegel zu treiben. Der Anstiegszeitpunkt des Ausgangssignals kann vorverlegt werden und die Ausgabedaten DQ können mit höherer Geschwindigkeit von dem L-Pegel auf den H-Pegel gezogen werden.
  • Alternativ können die internen Lesedaten VO direkt dem Gate des N-Kanal-MIS-Transistors NT5 zugeführt werden, ohne durch die Pufferschaltung 32 hindurchzugehen. Der Zeitraum, in dem die beiden N-Kanal-MIS-Transistoren NT5 und NT6 angeschaltet werden und ein Durchgangsstrom fließt, kann verkürzt werden.
    • Abwandlung 2
  • Fig. 13 ist ein Diagramm, das den Aufbau einer zweiten Abwandlung der dritten Ausführungsform der Erfindung zeigt. In dem in Fig. 13 gezeigten Aufbau sind die P-Kanal-MIS-Transistoren PT7 und PT8 und ein N-Kanal-MIS-Transistor NT8 parallel zueinander zwischen den Ausgangsknoten ND und den Versorgungsspannungsknoten geschaltet und die N-Kanal-MIS-Transistoren NT7 und NT17 sind parallel zueinander zwischen den Ausgangsknoten ND und den Erdknoten geschaltet. Den Gates der P-Kanal-MIS- Transistoren PT7 bzw. PT8 werden die Ausgabesteuersignale /HOl bzw. /HO2 zugeführt. Dem Gate des N-Kanal-MIS-Transistors NT8 werden die Ausgabesteuersignale HO1 oder HO2 zugeführt.
  • Welches der Ausgabesteuersignale HO1 und HO2 dem Gate des MIS- Transistors PT8 zugeführt wird, wird entsprechend den Logikpegeln der Ausgabesteuersignale HO1 und HO2 bestimmt, was bei der Einstellung der Ausgangsspannungsänderungsgeschwindigkeit festgelegt wird. Sowohl in dem Modus der normalen Ausgangsspannungsänderungsgeschwindigkeit als auch in dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit wird der MIS-Transistor NT8 leitend gemacht, wenn die Ausgabedaten DQ auf den H-Pegel gezogen werden.
  • Die Ausgabesteuersignale LO1 und LO2 werden den Gates der N- Kanal-MIS-Transistoren NT7 bzw. NT17 zugeführt. Die Ausgabesteuersignale /HO1, /HO2, LO1 und LO2 werden entweder durch die Ausgangstreiberschaltung der vorangehenden ersten Ausführungsform oder die Ausgangstreiberschaltung der vorangehenden zweiten Ausführungsform erzeugt.
  • Bei dem in Fig. 13 gezeigten Aufbau gehen, beispielsweise in dem Fall des Treibens des Ausgangsknotens ND auf den H-Pegel in dem Normalmodus, die beiden Ausgabesteuersignale /HO1 und /HO2 nach unten und der MIS-Transistor NT8 wird entsprechend den Ausgabesteuersignalen HOl oder HO2 leitend gemacht. Deshalb wird der Ausgangsknoten ND mit hoher Geschwindigkeit auf den H-Pegel gezogen.
  • Wenn andererseits die langsame Ausgangsspannungsänderungsgeschwindigkeit gewählt ist, wird in dem Fall des Treibens des Ausgangsknotens ND auf den H-Pegel der MIS-Transistor PT7 in einen nichtleitenden Zustand versetzt. Beide MIS-Transistoren PT8 und NT8 werden in den leitenden Zustand versetzt oder lediglich der MIS-Transistor NT8 wird in den leitenden Zustand versetzt. In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit, in dem Ausgangsspannungsänderungsgeschwindigkeit niedriger gemacht wird als in dem Normalmodus, wird der Ausgangsknoten ND mit einer relativ niedrigen Stromtreiberfähigkeit getrieben und das Auftreten von Überschwingern kann auf zuverlässige Weise verhindert werden.
  • Der Ausgangsknoten ND kann durch die MIS-Transistoren PT7 und NT8 getrieben werden, wobei der MIS-Transistor PT8 im Normalmodus in den nichtleitenden Zustand versetzt ist.
  • In dem Fall der in Fig. 13 gezeigten Konfiguration können in dem Normalmodus die Ausgabedaten DQ mit hoher Geschwindigkeit von dem L-Pegel auf den H-Pegel angehoben werden. In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit, in dem der Ausgangsknoten ND behutsam getrieben wird, kann der Ausgangsknoten ND unter Verwendung des N-Kanal-MIS-Transistors NT8 mit relativ hoher Geschwindigkeit auf den Ausgabe- Versorgungsspannungspegel VDDQ gezogen werden. Sogar in dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit können die Ausgabedaten DQ mit hoher Geschwindigkeit von dem L-Pegel auf den H-Pegel angehoben werden.
  • In dem Fall des Treibens des Ausgangsknotens ND von dem H- Pegel auf den L-Pegel werden in dem Normalmodus, in einer zu den vorangehenden Ausführungsformen 1 und 2 ähnlichen Weise, die MIS-Transistoren NT7 und NT8 entsprechend den Ausgabesteuersignalen LO1 und LO2 selektiv leitend gemacht. In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit wird der MIS-Transistor NT17 leitend gemacht und der Ausgangsknoten ND kann mit einer relativ kleinen Treiberfähigkeit getrieben werden.
  • Auch in der in Fig. 13 gezeigten Konfiguration kann der Spannungspegel eines dem Gate des MIS-Transistors NT8 zugeführten Ausgabesteuersignals der Spannungspegel der Ausgabe- Versorgungsspannung VDDQ sein oder er kann auf einen Spannungspegel erhöht sein, der höher ist als die Ausgabe- Versorgungsspannung VDDQ. In dem Fall des Verwendens der Konfiguration mit der erhöhten Spannung kann der MIS-Transistor NT8 mit hoher Geschwindgkeit in den leitenden Zustand versetzt werden und die Stromtreiberfähigkeit kann ebenfalls erhöht werden.
  • Da wo in dem Modus der niedrigen Ausgangsspannungsänderungsgeschwindigkeit lediglich der MIS-Transistor NT8 leitend gemacht wird, kann die Konfiguration mit der erhöhten Spannung verwendet werden, wenn die Ausgabedaten DQ ein Signal auf dem CMOS- Pegel sind und es notwendig ist, das Ausgabedatensignal DQ auf den Ausgabe-Versorgungsspannungspegel zu treiben. In dem Fall, in dem es unnötig ist, das Ausgabedatensignal DQ auf den vollen Versorgungsspannungspegel zu treiben, beispielsweise bei einem Signal auf einem TTL-Pegel, muß die Konfiguration mit der erhöhten Spannung nicht speziell vorgesehen werden.
  • Wie oben beschrieben, wird entsprechend der dritten Ausführungsform der Erfindung der Ausgangsknoten unter Verwendung sowohl des P-Kanal-MIS-Transistors als auch des N-Kanal-MIS- Transistors getrieben. Somit können die Ausgabedaten mit hoher Geschwindigkeit von dem L-Pegel auf den H-Pegel gezogen werden, ohne die von der Schaltung eingenommene Fläche zu vergrößern.
    • Vierte Ausführungsform
  • Fig. 14 ist ein Diagramm, das in schematischer Weise die Konfiguration einer Datenausgabeschaltung gemäß einer vierten Ausführungsform der Erfindung zeigt. In Fig. 14 weist die Datenausgabeschaltung einen Inverter 40, der interne Lesedaten RD entgegennimmt, eine NAND-Schaltung 41, die interne Lesedaten RD und ein komplementäres Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal ZSLMW entgegennimmt, einen Inverter 42, der ein komplementäres Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal ZSLMW entgegennimmt, eine NOR-Schaltung 43, die Ausgangssignale der Inverter 41 und 42 entgegennimmt, einen P-Kanal-MIS-Transistor PT5, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschaltet ist und an seinem Gate ein Ausgangssignal ZRD des Inverters 40 entgegennimmt, einen P-Kanal-MIS-Transistor PT15, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschaltet ist und an seinem Gate ein Ausgangssignal der NAND-Schaltung 41 entgegennimmt, einen N-Kanal-MIS- Transistor NT9, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschaltet ist, an seinem Gate die internen Lesedaten RD entgegennimmt und an seinem substratseitigen Steueranschluß ein Ausgangssignal der NOR-Schaltung 43 entgegennimmt, und einen zwischen den Ausgangsknoten ND und den Erdknoten geschalteten N-Kanal-MIS-Transistor NT5, der an seinem Gate die komplementären Lesedaten ZRD entgegennimmt, auf.
  • In der in Fig. 14 gezeigten Datenausgabeschaltung wird ein Ausgangssignal der NOR-Schaltung 43 dem substratseitigen Steueranschluß des zwischen den Versorgungsspannungsknoten und den Ausgangsknoten ND geschalteten N-Kanal-MIS-Transistors NT9 als eine Vorspannung Vbias zugeführt.
  • In dem Modus der normalen Ausgangsspannungsänderungsgeschwindigkeit wird das komplementäre Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignal ZSLMW auf den H-Pegel gesetzt und die NAND-Schaltung 41 arbeitet als ein Inverter. Wenn die internen Lesedaten RD auf dem H-Pegel sind, werden deshalb beide MIS-Transistoren PT5 und PT15 leitend gemacht und der Ausgangsknoten wird mit einer großen Stromtreiberfähigkeit getrieben. Der MIS-Transistor NT9 wird ebenfalls leitend gemacht, da die internen Lesedaten RD auf dem H-Pegel sind und der Ausgangsknoten ND wird auf den H-Pegel gezogen.
  • In diesem Zustand gehen die beiden Ausgangssignale der Inverter 40 und 42 auf LOW, die Schwellspannung des MOS-Transistors NT9 nimmt aufgrund eines Effekts einer Vorspannung am substratseitigen Steueranschluß ab, und der Ausgangsknoten ND wird mit hoher Geschwindigkeit auf den H-Pegel gezogen. In dem Modus der normalen Ausgangsspannungsänderungsgeschwindigkeit wächst die Vorspannung am substratseitigen Steueranschluß Vbias synchron mit dem Ansteigen der internen Lesedaten an und die Schwellspannung des MIS-Transistors NT9 nimmt deshalb entsprechend dem Ansteigen der internen Lesedaten ab.
  • Durch Ausbilden des MIS-Transistors NT9 in einer Wanne, so daß er von anderen Elementen isoliert ist, übt die Vorspannung am substratseitigen Steueranschluß Vbias nicht einen nachteiligen Einfluß auf die anderen Elemente aus, sogar dann, wenn der substratseitige Steueranschluß des MIS-Transistors NT9 den Versorgungsspannungspegel annimmt. Sogar dann, wenn ein Strom von dem substratseitigen Steueranschluß zu dem Ausgangsknoten ND fließt, wird in dem MIS-Transistor NT9 der PN-Übergang zwischen dem substratseitigen Steueranschluß und der Drain des MIS-Transistors NT9 nichtleitend gemacht, wenn der Ausgangsknoten auf den Versorgungsspannungspegel gezogen wird.
  • Wenn die internen Lesedaten RD in dem Modus der normalen Ausgangsspannungsänderungsgeschwindigkeit auf LOW gehen, gehen die komplementären internen Lesedaten ZRD auf HIGH, ein Ausgangssignal der NOR-Schaltung 43 geht auf LOW, die Vorspannung am substratseitigen Steueranschluß Vbias des MIS-Transistors NT9 nimmt entsprechend den Erdspannungspegel an und die Schwellspannung wächst an (ein Substrateffekt tritt nicht auf). Beim Betrieb werden die MIS-Transistoren PT5 und PT15 ebenfalls synchron mit dem Abfallen der internen Lesedaten RD nichtleitend gemacht. Der MIS-Transistor NT5 wird synchron mit dem Abfallen der internen Lesedaten RD leitend gemacht, um den Ausgangsknoten ND auf den Erdspannungspegel zu treiben.
  • In dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit wird das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal ZSLMW auf den L-Pegel gesetzt, ein Ausgangssignal der NAND-Schaltung 41 wird auf dem H-Pegel festgehalten und der MIS-Transistor PT15 wird auf den nichtleitenden Zustand festgelegt. Da ein Ausgangssignal des Inverters 42 auf dem H-Pegel festgehalten, wird, nimmt ein Ausgangssignal der NOR-Schaltung 43 den Erdspannungspegel an, die Vorspannung am substratseitigen Steueranschluß Vbias des MIS-Transistors NT9 wird auf dem Erdspannungspegel festgehalten und kein Substrateffekt wird hervorgerufen. Wenn die internen Lesedaten RD auf HICK gehen, wird deshalb der Ausgangsknoten ND durch die MIS- Transistoren PT5 und NT9 auf den H-Pegel gezogen. Da jedoch die Schwellspannung des MIS-Transistors NT9 auf LOW gesetzt ist, wird der Ausgangsknoten ND mit einer verglichen zu dem Normalmodus kleineren Stromtreiberfähigkeit getrieben.
  • Wenn die Vorspannung Vbias auf einen Spannungspegel getrieben wird, der höher ist als die Erdspannung, kann die Schwellspannung des N-Kanal-MIS-Transistors NT9 niedriger gemacht werden als in dem Fall, in dem der substratseitige Steueranschluß mit dem Erdknoten verbunden ist. Folglich kann der Ausgangsknoten ND mit hoher Geschwindigkeit von dem L-Pegel auf den H-Pegel gezogen werden.
  • In dem Fall des Treibens des Ausgangsknotens ND auf den L- Pegel kann durch Treiben der Spannung am substratseitigen Steueranschluß Vbias des MIS-Transistors NT9 auf den Erdspannungspegel die Stromtreiberfähigkeit des MIS-Transistors NT9 zum Treiben des Ausgangsknotens auf den Erdspannungspegel mit hoher Geschwindigkeit verringert werden, um einen Durchgangsstrom zu verringern.
  • Ein durch das Ausgangsspannungsänderungsgeschwindigkeits- Festsetzungssignal und die internen Lesedaten erzeugtes Ausgabesteuersignal kann dem MIS-Transistor NT5 zum Entladen zugeführt werden. Wie in Fig. 13 gezeigt, können speziell zum Entladen der Transistoren zwei N-Kanal-MIS-Transistoren parallel zu dem Ausgangsknoten geschaltet werden und entsprechend dem Modus der normalen Ausgangsspannungsänderungsgeschwindigkeit oder dem Modus der langsamen Ausgangsspannungsänderungsgeschwindigkeit gemäß dem Ausgabesteuersignal selektiv in einen leitenden Zustand versetzt werden.
  • In den vorangegangenen Ausführungsformen wird wie in Fig. 14 gezeigt jedes der Ausgabesteuersignale HO und LO durch Kombinieren der internen Lesedaten und des Ausgangsspannungsänderungsgeschwindigkeits-Festsetzungssignals erzeugt.
  • Der H-Pegel der Vorspannung Vbias kann ein Spannungspegel des Ausgabe-Versorgungsspannungsknotens sein (in diesem Fall weist die NOR-Schaltung 43 die Pegelumsetzerfunktion auf) oder er kann der interne Versorgungsspannungspegel sein. Wie später beschrieben wird, erzeugen der Inverter und die NAND-Schaltung ein Signal mit einem umgesetzten Pegel. Die NOR-Schaltung 43 nimmt deshalb ein Signal ZRD auf dem Ausgabe- Versorgungsspannungspegel entgegen. Es ist aus diesem Grunde vorzuziehen, den H-Pegel der Vorspannung Vbias auf den Ausgabe-Versorgungsspannungspegel VDDQ zu setzen. Sowohl die internen Lesedaten RD als auch das Ausgangsspannungsänderungsgeschwindigkeit-Festsetzungssignal ZSLMW können Signale mit einer Amplitude des Ausgabe-Versorgungsspannungspegels VDDQ sein.
  • In der in den Fig. 12 oder 13 gezeigten Schaltungskonfiguration kann beispielsweise auf ähnliche Weise durch Setzen der Vorspannung am substratseitigen Steueranschluß der Pull-up-N- Kanal-MIS-Transistoren NT6 oder NT8 auf einen positiven Spannungspegel entsprechend den internen Lesedaten (Ausgabesteuersignal) der Ausgangsknoten mit hoher Geschwindigkeit getrieben werden.
  • Fig. 15 ist ein Diagramm, das in schematischer Weise eine Querschnittsstruktur der in Fig. 14 veranschaulichten MIS- Transistoren PT5 und NT9 zeigt. In Fig. 15 ist die Datenausgabeschaltung in einer auf der Oberfläche eines P-Substrats 50 gebildeten N-Wanne 52 ausgebildet. Auf der Oberfläche der N- Wanne 52 ist eine P-Wanne ausgebildet. Unter der P-Wanne 54 ist zum Vorsehen einer unteren N-Wanne die N-Wanne sich in kontinuierlicher Weise erstreckend ausgebildet. Die P-Wanne 54 ist durch die untere N-Wanne umgeben und von dem P-Substrat 50 isoliert.
  • Die N-Wanne 52 wird durch die auf ihrer Oberfläche gebildeten N-Regionen 55a, 55b und 55c auf den Ausgabe- Versorgungsspannungspegel VDDQ vorgespannt. Andererseits wird die P-Wanne 54 durch die auf ihrer Oberfläche gebildeten P- Regionen 60a und 60b auf dem Vorspannungspegel Vbias gehalten. Sogar wenn die P-Wanne 54 auf einem positiven Spannungspegel ist, wird die N-Wanne 52 auf den Ausgabe- Versorgungsspannungspegel VDDQ gesetzt, der höher ist als der positive Spannungspegel, und die P-Wanne 54 und die N-Wanne 52 sind in zuverlässiger Weise voneinander isoliert. Die Vorspannung Vbias ist auf einem Spannungspegel, der kleiner oder gleich einem Diffusionspotential der auf der Oberfläche der P- Wanne 54 ausgebildeten N-Regionen 62a und 62b ist, wodurch verhindert wird, daß in der P-Wanne 54 der PN-Übergang in Vorwärtsrichtung vorgespannt wird.
  • Der P-Kanal-MIS-Transistor PT5 weist getrennt voneinander in der Oberfläche der N-Wanne 52 gebildete P-Regionen 56a und 56b und eine mit einem nichtgezeigten dazwischengefügten Gateisolationsfilm auf einer Kanalregion zwischen den Verunreinigungsregionen 56a und 56b ausgebildete Gateelektrode 57 auf. Der Verunreinigungsregion 56b wird die Ausgabe- Versorgungsspannung VDDQ zugeführt und die Verunreinigungsregion 56a ist mit dem Ausgangsknoten ND verbunden.
  • Fig. 15 zeigt die Konfiguration des MIS-Transistors PT5, der MIS-Transistor PT15 ist jedoch in ähnlicher Weise in der N- Wanne 52 gebildet.
  • Der N-Kanal-MIS-Transistor NT9 weist getrennt voneinander an der Oberfläche der P-Wanne 54 ausgebildete N-Regionen 62a und 62b und eine mit einem nichtgezeigten dazwischengefügten Gateisolationsfilm über der Oberfläche einer Kanalbildungsregion zwischen den Verunreinigungsregionen 62a und 62b gebildete Gate-Elektrode 63 auf. Die Verunreinigungsregion 62a ist mit dem Versorgungsspannungsknoten und die Verunreinigungsregion 62b ist mit dem Ausgangsknoten ND verbunden.
  • Wie in Fig. 15 gezeigt, ist die N-Wanne 52 sich unterhalb der P-Wanne 54 erstreckend ausgebildet und das P-Substrat 50 und die P-Wanne 54 sind durch die untere N-Wanne voneinander isoliert. Folglich ist eine Isolationsregion zum Isolieren der Wanne, in der der P-Kanal-MIS-Transistor PT5 ausgebildet ist und der Wanne, in der der N-Kanal-MIS-Transistor PT5 ausgebildet ist und der Wanne, in der der N-Kanal-MIS-Transistor NT9 ausgebildet ist, die zum Ausbilden normaler CMOS-Transistoren notwendig ist, unnötig. Somit kann die Fläche der Region zum Bilden eines Pull-up-Transistors in der Datenausgabeschaltung verringert werden. Die P-Wanne 54 ist lediglich an der Oberfläche der N-Wanne (untere N-Wanne) 52 ausgebildet und eine Isolationsregion zum Isolieren der getrennt voneinander in den gleichen Halbleiter-Substratregionen ausgebildeten Wannen ist unnötig. Durch Verwendung der von dem P-Substrat getrennten P- Wanne 54 kann die Vorspannung am substratseitigen Steueranschluß des N-Kanal-MIS-Transistors auf einen Spannungspegel geführt werden, der höher ist als die Erdspannung.
  • Sogar wenn die Vorspannung Vbias sich zwischen dem Erdspannungspegel und dem Ausgabe-Versorgungsspannungspegel ändert, tritt bei der Konfiguration des Umschließens der P-Wanne 54 zum Bilden des N-Kanal-MIS-Transistors NT9 unter Verwendung der unteren N-Wanne kein Problem auf, da die P-Wanne 54 elektrisch von der N-Wanne 52 zum Ausbilden eines anderen Elementes getrennt ist. Da die N-Wanne 52 auf die Ausgabe- Versorgungsspannung VDDQ vorgespannt ist und die höchstmögliche Spannung der P-Wanne 54 die Ausgabe-Versorgungsspannung VDDQ ist, ist der PN-Übergang dieser Wannen überhaupt nicht in Vorwärtsrichtung vorgespannt.
  • Wenn die Vorspannung Vbias der P-Wanne 54 auf den Ausgabe- Versorgungsspannungspegel gezogen wird, fließt vorübergehend ein Strom von der P-Wanne 54 über die Verunreinigungsregion 62b zu dem Ausgangsknoten ND. Sogar in diesem Fall ist der PN- Übergang zwischen der P-Wanne 54 und der Verunreinigungsregion 62b in Rückwärtsrichtung vorgespannt, um den Pfad des Stromflusses abzuschneiden, wenn der Ausgangsknoten ND auf den Ausgabe-Versorgungsspannungspegel gezogen wird. Wenn spezieller der Spannungsunterschied zwischen der P-Wanne 54 und der Verunreinigungsregion 62b kleiner wird als eine Diffusionsspannung des PN-Übergangs, gelangt der PN-Übergang in einen nichtleitenden Zustand.
  • Auch in einer Konfiguration, bei der in den in den Fig. 12 und 13 gezeigten Konfigurationen sowohl der P-Kanal-MIS- Transistor als auch der N-Kanal-MIS-Transistor als Pull-up- Transistoren verwendet werden, kann die in Fig. 15 gezeigte Konfiguration der unteren Wanne verwendet werden. Obwohl die Wirkung des Verringerns der Schwellspannung nicht erhalten werden kann, kann die Layout-Fläche der Region zur Ausbildung des P-Kanal-MIS-Transistors und des N-Kanal-MIS-Transistors verringert werden.
  • Wie oben beschrieben, wird entsprechend der vierten Ausführungsform der Erfindung die Spannung am substratseitigen Steueranschluß des N-Kanal-MIS-Transistors zum Hochziehen des Ausgangsknotens auf einen Spannungspegel gesetzt, der höher ist als die Erdspannung. Somit kann der Ausgangsknoten bei einer hohen Geschwindigkeit mit einer verringerten Schwellspannung getrieben werden.
  • Durch Ausbilden des N-Kanal-MIS-Transistors zum Hochziehen eines Ausgangs in der durch die untere N-Wanne umgebenen P-Wanne wird eine Region zum Isolieren der P-Wanne von der N-Wanne beim Bilden von CMOS-Transistoren (komplementäre MIS- Transistoren) unnötig und die von der Schaltung eingenommene Fläche kann verringert werden.
    • Fünfte Ausführungsform
  • Fig. 16 ist ein Diagramm, das die Konfiguration einer Datenausgabeschaltung gemäß einer fünften Ausführungsform der Erfindung zeigt. In Fig. 16 weist die Datenausgabeschaltung eine Pull-up-Treiberschaltung 70 zum Erzeugen eines Ausgabesteuersignals /HO entsprechend den Ausgabesteuersignalen RDH und ZRDH, einen P-Kanal-MIS-Transistor PT10 zum Laden des Ausgangsknotens ND auf den Ausgabe-Versorgungsspannungspegel VDDQ entsprechend dem Ausgabesteuersignal /HO der Pull-up- Treiberschaltung 70, eine Pull-down-Treiberschaltung 80 zum Erzeugen eines Ausgabesteuersignals LO entsprechend den Ausgabesteuersignalen RDL und ZRDL und einen N-Kanal-MIS-Transistor NT10 zum Treiben des Ausgangsknotens ND auf den Erdspannungspegel entsprechend dem von der Pull-down-Treiberschaltung 80 ausgegebenen Ausgabesteuersignal LO auf.
  • Die Pull-up-Treiberschaltung 70 und die Pull-down- Treiberschaltung 80 nehmen die Ausgabe-Versorgungsspannung VDDQ als eine Betriebsspannung entgegen und setzen die Ausgabesteuersignale RDH, ZRDH, RDL und ZRDL, die jeweils eine Amplitude des internen Versorgungsspannungspegels (periphere Versorgungsspannung) aufweisen, in Signale um, die jeweils eine Amplitude des Ausgabe-Versorgungsspannungspegels VDDQ aufweisen.
  • Jedes der Ausgabesteuersignale RDH, ZRDH, RDL und ZRDL kann ein Signal auf dem internen Versorgungsspannungspegel sein, das, wie in den vorangehenden ersten und zweiten Ausführungsformen gezeigt, entsprechend der Ausgangsspannungsänderungsgeschwindigkeit gesetzt ist, oder es können komplementäre interne Lesedaten mit einer Amplitude der internen Versorgungsspannung, die intern von der Speicherschaltung gelesen wurden, sein.
  • Die Pull-up-Treiberschaltung 70 weist eine Pegelumsetzerschaltung 72, die Ausgabesteuersignale RDH und ZRDH mit der Amplitude des internen Versorgungsspannungspegels entgegennimmt und ein Signal mit einer Amplitude des Ausgabe- Versorgungsspannungspegels VDDQ für einen internen Knoten NDA erzeugt und einen CMOS-Inverter 74 zum Erzeugen eines Ausgabesteuersignals /HO mit der Amplitude des Ausgabe- Versorgungsspannungspegels VDDQ entsprechend einem Ausgangssignal der Pegelumsetzerschaltung 72 auf.
  • Die Pegelumsetzerschaltung 72 weist P-Kanal-MIS-Transistoren 72a und 72b mit mit dem Ausgabe-Versorgungsspannungsknoten verbundenen substratseitigen Steueranschlüssen und Sources, einen N-Kanal-MIS-Transistor 72c zum elektrischen Verbinden der Drain des P-Kanal-MIS-Transistors 72a mit dem Erdknoten entsprechend dem Ausgabesteuersignal RDH und einen N-Kanal- MIS-Transistor 72d zum Verbinden der Drain (Knoten NDA) des P- Kanal-MIS-Transistors mit dem Erdknoten entsprechend dem Ausgabesteuersignal ZRDH auf. Die Gates und die Drains der P- Kanal-MIS-Transistoren 72a und 72b sind überkreuz miteinander verbunden.
  • Der CMOS-Inverter 74 weist einen P-Kanal-MIS-Transistor 74a mit einem substratseitigen Steueranschluß und einer Source, die mit dem Ausgabe-Versorgungsspannungsknoten verbunden sind, der die Ausgabe-Versorgungsspannung VDDQ entgegennimmt, einem mit dem internen Knoten NDA verbundenen Gate und einer mit dem Gate des MIS-Transistors PT10 verbundenen Drain, und einen zwischen das Gate des MIS-Transistors PT10 und den Erdknoten geschalteten N-Kanal-MIS-Transistor 74b, der mit seinem Gate mit dem internen Knoten NDA verbunden ist, auf.
  • Die Pull-up-Treiberschaltung 70 weist weiterhin einen N-Kanal- MIS-Transistor 76 zum elektrischen Verbinden des internen Knotens NDA und eines Knotens, der das Ausgabesteuersignal RDH entsprechend einer Spannung an dem Ausgabe- Versorgungsspannungsknoten entgegennimmt, auf.
  • Die Pull-down-Treiberschaltung 80 weist eine Pegelumsetzerschaltung mit der gleichen Konfiguration wie jener der Pegelumsetzerschaltung 72 und einen CMOS-Inverter mit der gleichen Konfiguration wie jener des CMOS-Inverters 74 auf. In der Pull-down-Treiberschaltung 80 ist der MIS-Transistor 76 nicht speziell vorgesehen. Durch eine Gleichheit der Pull-down- Treiberschaltung 80 und der Pull-up-Treiberschaltung 70 im Aufbau wird die Verzögerungszeit bei der Pegelumsetzung gleich gemacht.
  • Die Ausgabe-Versorgungsspannung VDDQ wird extern, unabhängig von der Versorgungsspannung VDD, aus der die anderen internen Versorgungsspannungen erzeugt werden, angelegt, um ausschließlich für die Datenausgabe in der Datenausgabeschaltung verwendet zu werden. Eine Sequenz des Anlegens der Versorgungsspannungen VDD und VDDQ und eine Sequenz des Abschaltens der Versorgungsspannungen VDD und VDDQ sind nicht in spezieller Weise festgelegt. Beispielsweise ist sogar dann, wenn die externe Versorgungsspannung VDD abgeschaltet wird, ein Zustand, in dem die Ausgabe-Versorgungsspannung VDDQ noch zugeführt wird, vorhanden. Darüber hinaus existiert eine Einschaltsequenz des Anlegens der Ausgabe-Versorgungsspannung VDDQ, gefolgt durch das Anlegen der Versorgungsspannung VDD. In einem Zustand, in dem die Ausgabe-Versorgungsspannung VDDQ zugeführt wird und die Versorgungsspannung VDD nicht zugeführt wird, sind die Ausgabesteuersignale RDH und ZRDH auf dem L-Pegel. Interne Schaltungen zum Erzeugen der Signale RDH und ZRDH werden von der peripheren Schaltungsanordnung ausgebildet, die eine interne Versorgungsspannung (periphere Versorgungsspannung), welche unter Verwendung der extern zugeführten Versorgungsspannung VDD erzeugt wird, entgegennehmen.
  • Wenn in diesem Zustand beide MIS-Transistoren 72c und 72b abgeschaltet sind, kann der Fall eintreten, daß der Knoten NDA mittels des P-Kanal-MIS-Transistors 72b auf den Ausgabe- Versorgungsspannungspegel VDDQ geladen wird. Wenn der Knoten NDA auf den Ausgabe-Versorgungsspannungspegel VDDQ geladen wird, nimmt das von dem CMOS-Inverter 74 ausgegebene Ausgabesteuersignal /HO den L-Pegel des Erdspannungspegels an. Der P-Kanal-MIS-Transistor PT10 in der Ausgangsstufe wird leitend, um dem Ausgangsknoten ND den Strom zuzuführen. Folglich tritt das Problem auf, daß der Ausgangsknoten ND nicht in den Zustand hoher Ausgangsimpedanz übergeht und in einer anderen externen Vorrichtung ein fehlerhafter Betrieb auftritt.
  • Wenn eine derartige Situation zum Zeitpunkt des Anlegens der Betriebsspannungen auftritt, wird in unnötigerweise ein Strom verbraucht und es tritt das Problem auf, daß der Stromverbrauch ansteigt.
  • Wenn jedoch in einem Zustand, in dem die Ausgabe- Versorgungsspannung VDDQ zugeführt wird, das Ausgabesteuersignal RDH auf LOW geht, wird der MIS-Transistor 76 leitend gemacht, um den internen Knoten NDA über das Ausgabesteuersignal RDH auf den Erdspannungspegel zu treiben. Folglich nimmt das von dem CMOS-Inverter 74 ausgegebene Ausgabesteuersignal /HO den Ausgabe-Versorgungsspannungspegel VDDQ an, so daß der MIS- Transistor PT10 in dem AUS-Zustand gehalten werden kann und ein Zustand hoher Ausgangsimpedanz erzielt werden kann.
  • Deshalb kann bei der Sequenz des Anlegens der Betriebsspannungen und der Sequenz des Abschaltens der Betriebsspannungen der Ausgangs-MIS-Transistor PT10 in zuverlässiger Weise in dem ausgeschalteten Zustand gehalten werden und es kann verhindert werden, daß dem Ausgangsknoten ND in unnötiger Weise ein Strom zugeführt wird, sogar in dem Fall, in dem in einem Zustand, in dem die Ausgabe-Versorgungsspannung VDDQ zugeführt wird, die externe Versorgungsspannung VDD nicht zugeführt wird.
  • Wenn in dem Normalbetrieb das Ausgabesteuersignal RDH auf LOW geht und das Ausgabesteuersignal ZRDH auf HIGH geht, wird der interne Knoten NDA durch den MIS-Transistor 72d auf den Erdspannungspegel gezogen. In diesem Fall tritt deshalb sogar dann kein Problem auf, wenn der MIS-Transistor 72c angeschaltet ist. Wenn das Ausgabesteuersignal RDH auf dem H-Pegel ist und das Ausgabesteuersignal ZRDH auf dem L-Pegel ist, ist der MIS-Transistor 72c angeschaltet und der Knoten NDA ist mit der internen Signalleitung zum Übertragen des Ausgabesteuersignals RDH des H-Pegels verbunden. Indem die Stromtreiberfähigkeit des MIS-Transistors 72c hinreichend niedriger gemacht wird als jene eines Transistors zum Treiben des Ausgabesteuersignals RDH auf den internen Versorgungsspannungspegel und jene des MIS-Transistors 72b zum Laden des internen Knotens NDA, kann jedoch in dem Normalbetrieb der interne Knoten NDA auf den Ausgabe-Versorgungsspannungspegel VDDQ getrieben werden und kein Problem tritt in dem Normalbetrieb auf. Zu diesen Zeitpunkt weist der MIS-Transistor 76 als Source-Potential den internen Versorgungsspannungspegel und als Gatepotential eine Ausgabe-Versorgungsspannung auf und weist deshalb, verglichen zu dem Fall, in dem seine Source sich auf dem Erdspannungspegel befindet, eine verringerte Stromtreiberfähigkeit auf. Weiterhin kann deshalb der Knoten NDA in zuverlässiger Weise auf den Ausgabe-Versorgungsspannungspegel gezogen werden.
  • Wenn speziell die Zufuhr der internen Versorgungsspannung unterbrochen wird, wird eine Gate-Source-Spannung des MIS- Transistors 72c höher als bei dem Normalbetrieb, der interne Knoten NDA wird entladen und der MIS-Transistor 72a beginnt zum Beenden des Ladevorgangs des MIS-Transistors 72b einen Ladevorgang, um das Gate-Potential des MIS-Transistors 72 zu erhöhen. Folglich wird der interne Knoten NDA mit hoher Geschwindigkeit auf den Erdspannungspegel entladen.
  • Wenn in der Pull-down-Treiberschaltung 80 der interne Knoten NDA den H-Pegel (Ausgabe-Versorgungsspannungspegel VDDQ) annimmt, nimmt das Ausgabesteuersignal LO den L-Pegel des Erdspannungspegels an und der MIS-Transistor NT10 wird ausgeschaltet, so daß das Problem des Stromverbrauchs nicht auftritt. Deshalb kann sowohl in der Sequenz des Anlegens der Betriebsspannungen als auch in der Sequenz des Abschaltens der Betriebsspannungen der Ausgangsknoten ND in zuverlässiger Weise in den Zustand hoher Ausgangsimpedanz versetzt werden und eine Verringerung im Stromverbrauch und eine Unterdrückung des fehlerhaften Betriebs einer externen Vorrichtung können auf zuverlässige Weise erreicht werden.
    • Abwandlung
  • Fig. 17 ist ein Diagramm, das in schematischer Weise die Konfiguration einer Abwandlung der fünften Ausführungsform der Erfindung zeigt. In der Konfiguration der in Fig. 17 veranschaulichten Datenausgabeschaltung wird der interne Knoten NDA alternativ zu dem in Fig. 16 gezeigten MIS-Transistor 76 mit einem N-Kanal-MIS-Transistor 78 zum Treiben des internen Knotens ND auf den Erdspannungspegel entsprechend dem Ausgabesteuersignal /HO von dem CMOS-Inverter 74 versehen. Der übrige Aufbau ist der gleiche wie der in Fig. 16 gezeigte, entsprechende Teile sind mit den gleichen Bezugszeichen versehen und eine detaillierte Beschreibung wird nicht wiederholt.
  • In der Konfiguration der in Fig. 17 gezeigten Datenausgabeschaltung wird nun angenommen, daß ein Zustand vorliegt, in dem die Ausgabe-Versorgungsspannung VDDQ zugeführt wird, wenn der Ausgangsknoten ND sich in dem Hochimpedanzzustand befindet und die Zufuhr der externen Versorgungsspannung VDD beendet ist. In diesem Zustand ist das Ausgabesteuersignal /HO auf dem H-Pegel und der MIS-Transistor 78 ist in dem AN-Zustand. Sogar wenn eine Situation auftritt, in der die externe Versorgungsspannung VDD nicht zugeführt wird, sind deshalb beide Ausgabesteuersignale RDH und ZRDH auf dem L-Pegel und die beiden MIS- Transistoren 72c und 72d sind in dem ausgeschalteten Zustand, aufgrund eines Einflusses des Rauschens oder dergleichen wird der interne Knoten NDA über den MIS-Transistor 72b auf den Ausgabeversorgungsspannungspegel VDDQ geladen, der interne Knoten NDA wird in zuverlässiger Weise auf den Erdspannungspegel entladen, da, bevor der Spannungspegel des internen Knotens NDA ansteigt, das Ausgabesteuersignal /HO auf dem H-Pegel ist.
  • Da der Spannungspegel des internen Knotens NDA über den MIS- Transistor 78 auf den Erdspannungspegel entladen wird, ist in diesem Zustand der MIS-Transistor 72a angeschaltet, der MIS- Transistor 72b ist abgeschaltet, die Drain des MIS-Transistors 72a wird auf den Ausgabe-Versorgungsspannungspegel VDDQ getrieben und der MIS-Transistor 72b kann in zuverlässiger Weise in dem AUS-Zustand gehalten werden. Sogar wenn der MIS- Transistor 78 angeschaltet ist, behält der MIS-Transistor 72b den AUS-Zustand bei. Folglich wird kein über die MIS- Transistoren 72b und 78 fließender Durchgangsstrom verursacht und der Stromverbrauch kann deshalb verringert werden. Auch in diesem Zustand des Anlegens der Betriebsspannungen kann der Ausgangsknoten ND in zuverlässiger Weise in dem Zustand hoher Impedanz gehalten werden.
  • Wenn in dem Normalbetrieb der interne Knoten NDA auf dem Erdspannungspegel ist, ist das Ausgabesteuersignal /HO auf dem H- Pegel. Deshalb tritt sogar dann, wenn in einem derartigen Zustand der MIS-Transistor 78 leitend gemacht wird, kein Problem auf. Wenn der interne Knoten NDA auf dem H-Pegel ist, ist das Ausgabesteuersignal /HO auf dem L-Pegel und der MIS-Transistor 78 ist in einem nichtleitenden Zustand, um keinen Einfluß auf den Spannungspegel des internen Knotens NDA auszuüben.
  • Die in Fig. 16 gezeigte Konfiguration oder jene von Fig. 17 werden zum Einstellen der Ausgangsspannungsänderungsgeschwindigkeit in einem Abschnitt zum Entgegennehmen der Ausgabesteuersignale angeordnet.
  • Die in jeder der Fig. 16 und 17 gezeigte Datenausgabeschaltung gemäß der fünften Ausführungsform der Erfindung kann eine allgemeine Datenausgabeschaltung ohne Ausgangsspannungsänderungsgeschwindigkeits-Einstellfunktion sein. Die Konfiguration der fünften Ausführungsform kann auf irgendeine Datenausgabeschaltung mit der Pegelumsetzungsfunktion angewendet werden.
  • In dem Fall des Verwendens eines N-Kanal-MIS-Transistors zum Hochziehen eines Ausgangsknotens und des Steuerns der Vorspannung am substratseitigen Steueranschluß des Pull-up-MIS- Transistors in der in Fig. 16 gezeigten Konfiguration wird die Spannung am Knoten NDA als eine dem substratseitigen Steueranschluß des Pull-up-N-Kanal-MIS-Transistors zugeführte Vorspannung verwendet.
  • Wie oben beschrieben, wird entsprechend der fünften Ausführungsform der Erfindung in der Datenausgabeschaltung des Treibens eines Ausgangstransistors entsprechend einem Ausgangssignal der Pegelumsetzerschaltung der interne Knoten entsprechend dem Spannungspegel des Versorgungsspannungsknotens auf den Erdspannungspegel gezogen. Ungeachtet der Einschalt- /Abschalt-Sequenzen wird folglich auf zuverlässige Weise der Zustand hoher Ausgangsimpedanz erreicht und ein Anstieg des Stromverbrauchs kann verhindert werden.
    • Weitere Beispiele
  • In den obigen Konfigurationen sind die Konfigurationen der Datenausgabeschaltung der Halbleiterspeichervorrichtung als ein Beispiel beschrieben. Die Erfindung kann jedoch allgemein auf eine Ausgabeschaltung zum Treiben einer externen Last angewendet werden.
  • Jede der Ausführungsformen kann auf eine Ausgabeschaltung angewendet werden, einzeln oder in Kombination.
  • Wie oben beschrieben, wird gemäß der Erfindung die Ausgangsspannungsänderungsgeschwindigkeit, mit der ein Ausgangsknoten einer Ausgangsschaltung getrieben wird, zwischen einem Normalmodus und einem Modus einer niedrigeren Ausgangsspannungsänderungsgeschwindigkeit, der langsamer ist als der Normalmodus, geschaltet. Entsprechend einer Betriebsumgebung kann eine Ausgabe-Schaltung, die auf genaue Weise mit einem optimalen Stromverbrauch arbeitet, erreicht werden.

Claims (17)

1. Halbleitervorrichtung mit:
einer Mehrzahl von Transistoren (PT1, PT2; NT1, NT2; PT3, PT4; NT3, NT4; PT5, NT6; PT7, NT8; NT7, NT17; PT5, PT15, NT9), die parallel zu einem Ausgangsknoten (ND) geschaltet sind,
einer Registerschaltung (5) zum Speichern von Daten zum Setzen eines Betriebszustands eines jeden der Transistoren, wobei die Registerschaltung entweder einen voreingestellten Wert zum Bezeichnen einer Treiberfähigkeit des Ausgangsknotens in einem Normalmodus oder Daten einer niedrigen Ausgangsspannungsänderungsgeschwindigkeit zum Bezeichnen einer Treiberfähigkeit des Ausgangsknotens, die niedriger als der voreingestellte Wert ist, speichert, und
einer Ausgangstreiberschaltung (15) zum Treiben der Mehrzahl von Transistoren entsprechend einem internen Signal, wobei die Ausgangstreiberschaltung in selektiver Weise die Mehrzahl von Transistoren entsprechend dem auf den in der Registerschaltung gespeicherten Daten basierenden internen Signal treibt.
2. Halbleitervorrichtung gemäß Anspruch 1, bei der die Mehrzahl von Transistoren (PT1, PT2; NT1, NT2; PT3, PT4; NT3, NT4; PT5, NT6; PT7, NTB; NT7, NT17; PT5, PT15, NT9)
eine Mehrzahl von ersten Transistoren (PT1, PT2; PT3, PT4; PT5, PT15) eines ersten Leitungstyps (P), die parallel zu dem Ausgangsknoten (ND) geschaltet sind, zum Laden des Ausgangsknotens, wenn sie leitend gemacht werden, und
eine Mehrzahl von zweiten Transistoren (NT1, NT2, NT3, NT4; Nt7, NT17) eines zweiten Leitungstyps (N), die parallel zu dem Ausgangsknoten geschaltet sind, zum Entladen des Ausgangsknotens, wenn sie leitend gemacht werden,
aufweist.
3. Halbleitervorrichtung gemäß Anspruch 1, die weiterhin eine Verzögerungsschaltung (R1, R2), die entsprechend einem vorbestimmten Transistor (PT4, NT4) in der Mehrzahl von Transistoren (PT3, PT4; NT3, NT4) angeordnet ist, zum Verzögern eines Ausgangssignals der Ausgangstreiberschaltung aufweist.
4. Halbleitervorrichtung gemäß Anspruch 3, bei der der vorbestimmte Transistor (PT3, NT4) ein Transistor ist, der entsprechend den Daten der niedrigen Ausgangsspannungsänderungsgeschwindigkeit in einen betriebsfähigen Zustand versetzt ist.
5. Halbleitervorrichtung gemäß Anspruch 1, bei der die Mehrzahl von Transistoren (PT1, PT2; NT1, NT2; PT3, PT4; NT3, NT4; PT5, NT6; PT7, NT8; NT7, NT17; PT5, PT15, NT9) Transistoren (PT5, NT6; PT7, NT8; PT5, PT15, NT9) unterschiedlichen Leitungstyps zum Treiben des Ausgangsknotens (ND) in einer selben Richtung, wenn diese leitend gemacht werden, aufweist.
6. Halbleitervorrichtung gemäß Anspruch 1, bei der die Mehrzahl von Transistoren (PT1, PT2; NT1, NT2; PT3, PT4; NT3, NT4; PT5, NT6; PT7, NT8; NT7, NT17; PT5, PT15, NT9) eine Mehrzahl von Feldeffekttransistoren mit isoliertem Gate (PT5, PT15, NT9), die parallel zwischen einen ersten Versorgungsspannungsknoten (VDDQ) und den Ausgangsknoten (ND) geschaltet sind und Substratsteueranschlüsse aufweisen, die unterschiedliche Vorspannungen entgegennehmen, aufweisen.
7. Halbleitervorrichtung gemäß Anspruch 6, bei der die Transistoren (PT5, PT15, NT9), die Substratsteuerkontakte aufweisen, welche unterschiedliche Vorspannungen entgegennehmen, von unterschiedlichem Leitungstyp sind.
8. Halbleitervorrichtung gemäß Anspruch 7, bei der die Transistoren (PT5, PT15, NT9) die Substratsteueranschlüsse aufweisen, die unterschiedliche Vorspannungen entgegennehmen, Transistoren zum Hochziehen des Ausgangsknotens (ND) auf einen Versorgungsspannungspegel (VDDQ), wenn sie leitend gemacht werden, sind.
9. Halbleitervorrichtung gemäß Anspruch 1, bei der die Ausgangsschaltung (8) eine Datenausgabeschaltung in einer Halbleiterspeichervorrichtung ist und
die Registerschaltung (5) ein Modusregister ist, das in der Halbleiterspeichervorrichtung vorgesehen ist und dessen gespeicherte Daten gesetzt werden, wenn ein Modus-Setzungsbefehl zugeführt wird.
10. Halbleitervorrichtung mit:
einem ersten Feldeffekt-Ausgangstransistor (PT5, PT15) mit isoliertem Gate eines ersten Leitungstyps (P), der zwischen einen Versorgungsspannungsknoten und einen Ausgangsknoten (ND) geschaltet ist, zum Treiben des Ausgangsknotens in einer ersten Richtung (H) entsprechend einem ersten Ausgabesteuersignal (RD, ZSLMW), wobei der erste Ausgangstransistor in einer ersten Halbleitersubstratregion (52) eines zweiten Leitungstyps (N) ausgebildet ist, und
einem zweiten Feldeffekt-Ausgangstransistor (NT9) mit isoliertem Gate des zweiten Leitungstyps, der zwischen den Versorgungsspannungsknoten und den Ausgangsknoten geschaltet ist, zum Treiben des Ausgangsknotens in einer ersten Richtung entsprechend einem zweiten Ausgabesteuersignal (RD, ZSLMW), wobei der zweite Ausgangstransistor in einer zweiten Halbleitersubstratregion (54) des ersten Leitungstyps gebildet ist, die in der ersten Halbleitersubstratregion (52), umschlossen von der ersten Halbleitersubstratregion, gebildet ist.
11. Halbleitervorrichtung gemäß Anspruch 10, bei der der erste Ausgangstransistor (PT5, PT15) ein P-Kanal-MIS-Transistor ist und der zweite Ausgangstransistor (NT9) ein N-Kanal-MIS- Transistor ist.
12. Halbleitervorrichtung gemäß Anspruch 10, bei der die erste Halbleitersubstratregion (52) auf eine erste Versorgungsspannung (VDDQ) vorgespannt ist und die zweite Halbleitersubstratregion (54) auf eine Spannung (Vbias) vorgespannt ist, die unterschiedlich zu der ersten Versorgungsspannung ist.
13. Halbleitervorrichtung gemäß Anspruch 12, bei der die zweite Halbleitersubstratregion (54) auf einen Spannungspegel vorgespannt ist, der nicht niedriger als eine Erdspannung ist.
14. Halbleitervorrichtung mit:
einer Pegelumsetzerschaltung (72) zum Umsetzen eines Pegels eines internen Ausgangssignals (RDH) mit einer ersten Amplitude, um die Amplitude des internen Ausgangssignals umzusetzen, wobei die Pegelumsetzerschaltung eine externe Versorgungsspannung (VDDQ) als eine Betriebsspannung entgegennimmt,
einer Treiberschaltung (74), die die externe Versorgungsspannung als eine Betriebsspannung entgegennimmt und ein Ausgabesteuersignal (/HO) entsprechend einem Ausgangssignal der Pegelumsetzerschaltung erzeugt,
einem Ausgangstransistor (PT10) zum Treiben eines Ausgangsknotens (ND) auf den externen Versorgungsspannungspegel entsprechend dem Ausgabesteuersignal von der Treiberschaltung, und
einen Rücksetztransistor (76, 78) zum Treiben eines Ausgangsknotens der Pegelumsetzerschaltung (72) auf einen Spannungspegel, bei dem der Ausgangstransistor abgeschaltet ist, entsprechend einem Spannungspegel eines externen Versorgungsspannungsknotens, der die externe Versorgungsspannung entgegennimmt.
15. Halbleitervorrichtung gemäß Anspruch 14, bei der der Rücksetztransistor (78) den Ausgangsknoten der Pegelumsetzerschaltung (72) entsprechend dem Ausgabesteuersignal (/HO), das von der Treiberschaltung (74) ausgegeben wird, auf einen Spannungspegel treibt, der unterschiedlich zu einem Spannungspegel der externen Versorgungsspannung ist.
16. Halbleitervorrichtung gemäß Anspruch 14, bei der der Rücksetztransistor (76) entsprechend einer Spannung des Versorgungsspannungsknotens, der die externe Versorgungsspannung (VDDQ) entgegennimmt, den Ausgangsknoten der Pegelumsetzerschaltung (72) mit einem Knoten verbindet, zu dem das interne Ausgangssignal übertragen wird.
17. Halbleitervorrichtung gemäß Anspruch 15, bei der die Pegelumsetzerschaltung (72) die Amplitude des internen Ausgangssignals (RDH) umsetzt, ohne einen Logikpegel des internen Ausgangssignals zu verändern.
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