DE102006062029B4 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung Download PDF

Info

Publication number
DE102006062029B4
DE102006062029B4 DE102006062029A DE102006062029A DE102006062029B4 DE 102006062029 B4 DE102006062029 B4 DE 102006062029B4 DE 102006062029 A DE102006062029 A DE 102006062029A DE 102006062029 A DE102006062029 A DE 102006062029A DE 102006062029 B4 DE102006062029 B4 DE 102006062029B4
Authority
DE
Germany
Prior art keywords
metal layer
semiconductor wafer
thermal treatment
layer
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102006062029A
Other languages
English (en)
Other versions
DE102006062029A1 (de
Inventor
Tamio Matsumura
Tadashi Asagiri Tsujino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102006062029A1 publication Critical patent/DE102006062029A1/de
Application granted granted Critical
Publication of DE102006062029B4 publication Critical patent/DE102006062029B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/275—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/27505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung (100) mit einer Rückseitenoberflächenelektrode, das aufweist:
einen Schritt des Vorbereitens eines Halbleiterwafers (1) mit einer vorderen Oberfläche und einer Rückseitenoberfläche;
einen thermischen Behandlungsschritt des Ausbildens einer ersten Metallschicht (3) auf der Rückseitenoberfläche des Halbleiterwafers (1) und des Durchführens einer thermischen Behandlung, wodurch ein Ohm'scher Kontakt zwischen dem Halbleiterwafer (1) und der ersten Metallschicht (3) geschaffen wird, und
einen Schritt des Ausbildens einer zweiten Metallschicht (5) aus Ni auf der Rückseitenoberfläche des Halbleitersubstrates (1) nach dem thermischen Behandlungsschritt,
dadurch gekennzeichnet, dass
eine Barrierenmetallschicht (4) auf der ersten Metallschicht (3) ausgebildet wird und dann die thermische Behandlung durchgeführt wird und nach der thermischen Behandlung die zweite Metallschicht (5) auf der Barrierenmetallschicht (4) ausgebildet wird.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung und insbesondere auf ein Verfahren zum Herstellen einer Leistungs-Halbleitervorrichtung, wie z. B. einem Bipolartransistor mit isoliertem Gate.
  • DD 277 602 A3 beschreibt ein Verfahren zur Herstellung eines weichlötfähigen Mehrschichtkontaktsystems für Halbleiterbauelemente. Insbesondere werden zwei Metallschichten, von denen die eine die Barrieremetallschicht bildet und die andere eine Kontaktmetallschicht darstellt, unmittelbar nacheinander auf die gereinigte Halbleiteroberfläche aufgebracht. Das Kontaktmetall ist zur Bildung einer intermetallischen Verbindung mit dem Barrieremetall und dem Halbleitermaterial geeignet. Nach Aufbringen dieser beiden Metallschichten werden eine oder mehrere Metallschichten zur Gewährleistung der Weichlötfähigkeit des Schichtsystems aufgebracht, und anschließend wird das gesamte Schichtsystem getempert. Die Temperatur während der Temperung liegt erfindungsgemäß in einem definierten Bereich, der durch die Reaktionstemperaturen der aufgebrachten Schichten bestimmt wird.
  • EP 0 121 605 A2 beschreibt ein Verfahren zur Herstellung einer mehrschichtigen Kontaktmetallisierung auf einem Silicium-Halbleiterbauelement. Als erste Schicht wird ein Metall wie Nickel aufgebracht, das mit Silicium leicht ein Silicid bildet. Als zweite Schicht dient ein Metall wie Chrom, dessen Silicidbildung wesentlich langsamer verläuft als bei Nickel. Als dritte Schicht schließt sich ein Metall wie Nickel an, das nur wenig von Weichloten angelöst wird.
  • US 5 731 635 A beschreibt eine Halbleitervorrichtung mit einem Träger und einer Mehrlagenmetallisierung. Auf der Oberfläche des Halbleiterbauelementes ist eine erste Metallschicht aus Aluminium, Gold oder einer Goldlegierung aufgebracht. Auf die erste Metallschicht ist eine zweite Metallschicht aus Titan aufgebracht und auf die zweite Metallschicht ist eine dritte Metallschicht aus Nickel aufgebracht. Auf die dritte Metallschicht ist eine vierte Metallschicht aus einer Gold-Germanium-Legierung aufgebracht.
  • US 6 309 965 B1 beschreibt ein Verfahren zur Herstellung eines Halbleiterkörpers, bei dem Scheibenverbiegungen deutlich reduziert werden sollen. Vor dem Löten ausgehend vom Silicium in Richtung zur Trägerplatte wird eine Aluminiumschicht und eine aus Titan bestehende Diffusionssperrschicht vorgesehen. In die Titanschicht wird eine Titannitridschicht eingebracht, um einen Großteil der Scheibenverbiegungen zu kompensieren. Ein Tempervorgang wird nach dem Abscheiden der erwähnten Aluminiumschicht auf dem Siliciumhalbleiterkörper durchgeführt.
  • GB 1 149 606 A beschreibt die Montage eines Halbleiterwafers, der unempfindlich gegenüber thermischen Verspannungen ist. Auf einen Siliciumwafer wird eine Aluminiumschicht aufgebracht. Auf die Aluminiumschicht wird eine Nickelschicht plattiert und zur Vermeidung von Verspannungen wird vor dem Aufsetzen des Kühlkörpers auf die Nickelschicht ein Weichlot zwischen den Kühlkörper und die Nickelschicht gefügt.
  • 4 und 5A bis 5D zeigen Schritte zum Herstellen einer bekannten Halbleitervorrichtung, bei denen die Rückseitenoberfläche eines Halbleiterwafers poliert wird und ein Rückseitenoberflächenmetall aufgebracht wird. 4 ist eine Draufsicht auf einen Halbleiterwafer 1, während 5A bis 5D Querschnittsansichten von 4 entlang der IV-IV-Richtung sind. Die bekannten Herstellungsschritte, die in 5A bis 5D gezeigt sind, beinhalten die folgenden Schritte 1 bis 4.
  • Schritt 1:
  • Wie in 4 und 5A gezeigt, ist auf dem Halbleiterwafer 1 aus Silizium oder dergleichen ein Halbleiterelement 2 ausgebildet. Die Schichtdicke des Halbleiterwafers 1 ist t1(vor dem Polieren).
  • Schritt 2:
  • Wie in 5B gezeigt, wird zum Verringern des Widerstandes des Halbleiterelementes 2 der Halbleiterwafer auf seiner Rückseitenoberfläche auf die Schichtdicke t2 (nach dem Polieren) poliert.
  • Schritt 3:
  • Wie in 5C gezeigt, wird auf der Rückseitenoberfläche des Halbleiterwafers 1 eine erste Metallschicht 3 aus beispielsweise Al oder einer Al-Si-Legierung ausgebildet. Darauf folgend werden eine Barrierenmetallschicht 4, beispielsweise aus Ti, Mo, oder V, eine zweite Metallschicht 5, beispielsweise aus Ni, und eine dritte Metallschicht 6, beispielsweise aus Au, Ag oder einer Au-Ag-Legierung eine nach der anderen mittels Aufdampfen, Sputtern, etc. ausgebildet.
  • Schritt 4:
  • Der Halbleiterwafer 1, der nun auf seiner Rückseitenoberfläche die vier Lagen der Metallschichten trägt, wird in einen Ofen geladen, der auf der Temperatur von ungefähr 300 bis 470°C gehalten wird, und gesintert. Dies verursacht das Diffundieren des Halbleiterwafers 1 und der ersten Metallschicht 3 ineinander, was einen hervorragenden Ohm'schen Kontakt schafft ( JPA 04-072764 ).
  • Es gibt jedoch das Problem, daß, wie in 5D gezeigt, der Halbleiterwafer 1 sich biegt, als wie wenn er nach dem Sintern an seiner Rückseitenoberfläche gezogen würde.
  • 6 zeigt eine Beziehung zwischen der Dicke und dem Betrag der Durchbiegung eines Siliziumwafers von etwa 15 cm (6 Zoll), dessen Rückseitenoberfläche 200 nm der ersten Metallschicht (Al) 3, 100 nm der Barrierenmetallschicht (Ti) 4, 500 nm der zweiten Metallschicht (Ni) 5 und 200 mm der dritten Metallschicht (Au) 6 trägt. In 6 repräsentiert das Symbol • die Beziehung vor dem Sintern und das Symbol ☐ repräsentiert die Beziehung nach dem Sintern.
  • Wenn beispielsweise die Dicke des Siliziumwafers 200 µm ist, ist der Betrag der Durchbiegung X nach dem Sintern 1,7 mm. Wenn die Dicke 130 µm ist, ist der Betrag der Durchbiegung X 3,8 mm. Wenn die Dicke 60 µm ist, ist der Betrag der Durchbiegung X 16 mm.
  • Wenn der Halbleiterwafer 1 in dieser Weise durchgebogen ist, verfängt er sich im Innern einer Vorrichtung, während er transportiert wird. Dadurch verursacht er einen Transportfehler, eine unterbrochene Prozessierung, etc. Zusätzlich wird das Löten des Halbleiterwafers 1, der zu einem Chip zerschnitten ist, während des Klebens auf ein Substrat oder dergleichen unzureichend werden, was eine fehlerhafte Befestigung verursacht.
  • Durch intensive Nachforschungen haben die Erfinder herausgefunden, daß die Natur der Schicht, welche die zweite Metallschicht 5 aus Ni bildet, sich während der thermischen Behandlung ändert und die Durchbiegung des Halbleiterwafers 1 beeinflußt, und diese Erfindung gemacht.
  • Folglich ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, welches den Betrag der Durchbiegung eines Halbleiterwafers, der der thermischen Behandlung zuzuschreiben ist, verringert.
  • Die Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Die Verwendung des Halbleitervorrichtungs-Herstellungsverfahrens gemäß der vorliegenden Erfindung macht es möglich, den Betrag der Durchbiegung eines Halbleiterwafers zu verringern und einen Transportfehler und dergleichen, die auf den Halbleiterwafer bezogen sind, zu verhindern.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen. Von den Figuren zeigen:
  • 1A bis 1E Querschnittsansichten der Schritte des Herstellens einer Halbleitervorrichtung gemäß dem Stand der Technik,
  • 2A bis 2E Querschnittsansichten der Schritte des Herstellens einer Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung,
  • 3A bis 3E Querschnittsansichten der Schritte des Herstellens einer Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung,
  • 4 eine Draufsicht auf eine bekannte Halbleitervorrichtung,
  • 5A bis 5D Querschnittsansichten von bekannten Schritten zum Herstellen einer Halbleitervorrichtung und
  • 6 eine Beziehung zwischen der Waferdicke und dem Betrag der Durchbiegung bei einer Halbleitervorrich tung, die gemäß einem bekannten Herstellungsverfahren hergestellt wird.
  • 1A bis 1E zeigen Querschnittsansichten der Herstellungsschritte einer Halbleitervorrichtung, welche allgemein mit 100 bezeichnet wird. Die Querschnittsansichten in 1A bis 1E zeigen die Halbleitervorrichtung 100 gesehen aus der gleichen Richtung wie der IV-IV-Richtung, die in 4 gezeigt ist. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte 1 bis 5.
  • Schritt 1:
  • Wie in 1A gezeigt, wird auf einem Halbleiterwafer 1 aus Silizium oder dergleichen ein Halbleiterelement 2, wie z. B. ein Bipolartransistor mit isoliertem Gate (IGBT), ausgebildet. Die Schichtdicke des Halbleiterwafers 1 ist t1 (vor dem Polieren).
  • Schritt 2:
  • Wie in 1B gezeigt, wird der Halbleiterwafer 1 an seiner Rückseitenoberfläche zum Verringern des Widerstandes des Halbleiterelementes 2 auf die Schichtdicke t2 (nach dem Polieren) poliert.
  • Schritt 3:
  • Wie in 1C gezeigt, wird auf der Rückseitenoberfläche des Halbleiterwafers 1 eine erste Metallschicht 3, beispielsweise aus Al oder einer Al-Si-Legierung, ausgebildet. Die erste Me tallschicht 3 wird mittels Gasphasenabscheidung, Aufdampfen, Sputtern, etc. ausgebildet.
  • Vor dem Schritt der Ausbildung der ersten Metallschicht 3 auf der Rückseitenoberfläche des Halbleiterwafers 1 können B, As oder andere Ionen von der Rückseitenoberfläche des Halbleiterwafers 1 her implantiert werden und die so implantieren Ionen mittels Heizens aktiviert werden.
  • Schritt 4:
  • Der Halbleiterwafer 1 wird in einen Ofen geladen, welcher bei der Temperatur von ungefähr 300 bis 470°C gehalten wird, und thermisch behandelt (gesintert). Dies verursacht das Diffundieren des Materials des Halbleiterwafers 1 und der ersten Metallschicht 3 ineinander, was einen hervorragenden Ohm'schen Kontakt schafft. Wie in 1D gezeigt, biegt sich während dieser thermischen Behandlung der Halbleiterwafer 1 kaum durch.
  • Schritt 5:
  • Wie in 1E gezeigt, werden eine Barrierenmetallschicht 4, beispielsweise aus Ti, Mo oder V, eine zweite Metallschicht 5, beispielsweise aus Ni, und eine dritte Metallschicht 6, beispielsweise aus Au, Ag oder einer Au-Ag-Legierung, eine nach der anderen mittels Aufdampfen, Sputtern, Gasphasenabscheidung, etc., ausgebildet. Nach dem Ausbilden dieser Metallschichten wird keine thermische Behandlung durchgeführt.
  • Die zweite Metallschicht 5 soll zum günstigen Löten während der Chipbefestigung dienen. Die dritte Metallschicht 6 soll zur Verhinderung der Oxidation der zweiten Metallschicht 5 dienen.
  • In dem Fall, daß ein Siliziumwafer, dessen Durchmesser etwa 15 cm (6 Zoll) beträgt und dessen Schichtdicke t2 60 µm beträgt, als der Halbleiterwafer 1 verwendet wird, ist der Betrag der Durchbiegung X nach dem Ausbilden der ersten Metallschicht 3 von 200 nm in der Dicke und nach dem Durchführen der thermischen Behandlung 1 mm oder weniger.
  • Nach dem Ausbilden der Barrierenmetallschicht 4 von 100 nm Dicke, der zweiten Metallschicht 5 von 500 nm Dicke und der dritten Metallschicht 6 von 200 nm Dicke ist der Betrag der Durchbiegung X 2 mm oder weniger.
  • Da der thermische Behandlungsschritt (Sintern) nicht nach der Ausbildung der zweiten Metallschicht 5, beispielsweise aus Ni, durchgeführt wird, ist es möglich, die Durchbiegung des Halbleiterwafers 1 zu verringern. Kurz gesagt, die zweite Metallschicht 5 ist nicht Gegenstand einer thermischen Behandlung bei einer hohen Temperatur, wie beispielsweise 300°C oder mehr, was die Durchbiegung des Halbleiterwafers 1 verringert.
  • Wenn deshalb das Herstellungsverfahren gemäß der Ausführungsform 1 verwendet wird, ist es möglich, einen hervorragenden Ohm'schen Kontakt durch thermische Behandlung zu schaffen und die Durchbiegung des Halbleiterwafers zu verringern.
  • In dem Schritt 5 ist die Substrattemperatur des Halbleiterwafers 1 während der Ausbildung der zweiten Metallschicht 5 und der dritten Metallschicht 6 vorzugsweise 80°C oder weniger. Wenn die zweite Metallschicht 5 und die dritte Metallschicht 6 bei einer niedrigen Temperatur von 80°C oder weniger ausgebil det werden, ist es möglich, den Betrag der Durchbiegung X des Halbleiterwafers 1 weiter bis hinunter zu 1 mm oder weniger zu verringern.
  • Ausführungsform 1
  • 2A bis 2E zeigen Querschnittsansichten der Herstellungsschritte einer Halbleitervorrichtung gemäß der Ausführungsform 1, die allgemein mit 200 bezeichnet wird. Die Querschnittsansichten in 2A bis 2E zeigen die Halbleitervorrichtung 200 in der gleichen Richtung wie der IV-IV-Richtung, welche in 4 gezeigt ist. In 2A bis 2E bezeichnen die gleichen Bezugszeichen wie jene, die in 1A bis 1E verwendet werden, gleiche oder entsprechende Abschnitte. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte 1 bis 5.
  • Schritte 1 und 2:
  • Die Schritte 1 und 2, die in 2A und 2B gezeigt sind, sind ähnlich zu den Schritten 1 und 2 gemäß der 1.
  • Schritt 3:
  • Wie in 2C gezeigt, sind die erste Metallschicht, beispielsweise aus Al oder einer Al-Si-Legierung, und die Barrierenmetallschicht 4, beispielsweise aus Ti, Mo oder V, auf der Rückseitenoberfläche des Halbleiterwafers 1 ausgebildet. Die erste Metallschicht 3 und die Barrierenmetallschicht 4 werden mittels Aufdampfen, Sputtern, Gasphasenabscheidung, etc. ausgebildet.
  • Vor dem Schritt der Ausbildung der ersten Metallschicht 3 auf der Rückseitenoberfläche des Halbleiterwafers 1 können B, As oder andere Ionen von der Rückseitenoberfläche des Halbleiterwafers 1 her implantiert werden und die so implantierten Ionen durch Heizen aktiviert werden.
  • Schritt 4:
  • Der Halbleiterwafer 1 wird in einen Ofen geladen, welcher bei der Temperatur von ungefähr 300 bis 470°C gehalten wird, und thermisch behandelt (gesintert). Dies verursacht das Diffundieren der Materialien des Halbleiterwafers 1 und der ersten Metallschicht 3 ineinander, was einen hervorragenden Ohm'schen Kontakt schafft. Wie in 2D gezeigt, biegt sich der Halbleiterwafer 1 während dieser thermischen Behandlung kaum durch.
  • Schritt 5:
  • Wie in 2E gezeigt, werden die zweite Metallschicht 5, beispielsweise aus Ni, und die dritte Metallschicht 6, beispielsweise aus Au, Ag oder Au-Ag-Legierung, eine nach der anderen durch Aufdampfen, Sputtern, Gasphasenabscheidung, etc. ausgebildet. Keine thermische Behandlung wird nach dem Ausbilden dieser Metallschichten durchgeführt.
  • In dem Fall, daß ein Siliziumwafer, dessen Durchmesser etwa 15 cm (6 Zoll) beträgt und dessen Schichtdicke t2 60 µm ist, als der Halbleiterwafer 1 verwendet wird, ist der Betrag der Durchbiegung X 1 mm oder weniger nach dem Ausbilden der ersten Metallschicht 3 mit der Schichtdicke von 200 nm und der Barrierenmetallschicht 4 mit der Schichtdicke von 100 nm und dem Durchführen der thermischen Behandlung.
  • Nach dem Ausbilden der zweiten Metallschicht 5 von 500 nm Dikke und der dritten Metallschicht 6 von 200 nm Dicke ist der Betrag der Durchbiegung X 2 mm oder weniger.
  • Da der thermische Behandlungsschritt (Sintern) nicht nach der Ausbildung der zweiten Metallschicht 5, beispielsweise aus Ni, durchgeführt wird, ist es möglich, die Durchbiegung des Halbleiterwafers 1 zu verringern. Wenn deshalb das Herstellungsverfahren gemäß der Ausführungsform 1, verwendet wird, ist es möglich, einen exzellenten Ohm'schen Kontakt durch thermische Behandlung zu schaffen und die Durchbiegung des Halbleiterwafers zu verringern.
  • Die Verwendung des Verfahrens gemäß der Ausführungsform 1 führt insbesondere zu einer besseren Haftung zwischen der ersten Metallschicht 3 und der Barrierenmetallschicht 4.
  • In dem Schritt 5 ist die Temperatur des Halbleiterwafers 1 während der Ausbildung der zweiten Metallschicht 5 und der dritten Metallschicht 6 vorzugsweise 80°C oder weniger. Wenn die zweite Metallschicht 5 und die dritte Metallschicht 6 bei einer niedrigen Temperatur von 80°C oder weniger ausgebildet werden, ist es möglich, den Betrag der Durchbiegung X des Halbleiterwafers 1 weiter bis hinunter zu 1 mm oder weniger zu verringern.
  • Ausführungsform 2
  • 3A bis 3E zeigen Querschnittsansichten der Herstellungsschritte einer Halbleitervorrichtung gemäß der Ausführungsform 2, die allgemein mit 300 bezeichnet wird. Die Querschnittsansichten in 3A bis 3E zeigen die Halbleitervorrichtung 300 in der gleichen Richtung wie der IV-IV-Richtung, die in 4 gezeigt ist. In 3A bis 3E bezeichnen die gleichen Bezugszeichen wie jene, die in 1A bis 1E verwendet werden, die gleichen oder entsprechende Abschnitte. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte 1 bis 5.
  • Schritte 1 bis 4:
  • Die Schritte 1 bis 4, die in 3A bis 3D gezeigt sind, sind ähnlich zu den Schritten 1 bis 4 gemäß der Ausführungsform 1, die oben beschrieben wurde.
  • Schritt 5:
  • Wie in 3E gezeigt, wird weiterhin eine Barrierenmetallschicht 7 aus Ti, Mo oder V, dem gleichen Material wie jenem der Barrierenmetallschicht 4, weiterhin ausgebildet. Da die Barrierenmetallschicht 7, die aus dem gleichen Material besteht wie die Barrierenmetallschicht 4, nach dem Sintern ausgebildet wird, verbessert sich die Haftung zwischen der Barrierenmetallschicht 7 und der darüberliegenden zweiten Metallschicht 5.
  • Hierauf folgend werden die zweite Metallschicht 5, beispielsweise aus Ni, und die dritte Metallschicht 6, beispielsweise aus Au, Ag oder einer Au-Ag-Legierung, eine nach der anderen mittels Aufdampfen, Sputtern, Gasphasenabscheidung, etc. ausgebildet. Nach der Ausbildung der Barrierenmetallschicht 7 und dieser Metallschichten 5 und 6 wird keine thermische Behandlung durchgeführt.
  • In dem Fall, in dem ein Siliziumwafer, dessen Durchmesser etwa 15 cm (6 Zoll) beträgt und dessen Schichtdicke t2 60 µm ist, als der Halbleiterwafer 1 verwendet wird, ist der Betrag der Durchbiegung X nach dem Ausbilden der ersten Metallschicht 3 mit der Schichtdicke von 200 nm und der Barrierenmetallschicht 4 mit der Schichtdicke von 100 nm und dem Durchführen der thermischen Behandlung 1 mm oder weniger.
  • Nach dem Ausbilden der Barrierenmetallschicht 7, der zweiten Metallschicht 5 von 500 nm Dicke und der dritten Metallschicht 6 von 200 nm Dicke ist der Betrag der Durchbiegung X 2 mm oder weniger.
  • Da der thermische Behandlungsschritt (Sintern) nicht nach dem Ausbilden der zweiten Metallschicht 5, beispielsweise aus Ni, durchgeführt wird, ist es möglich, die Durchbiegung des Halbleiterwafers 1 zu verringern. Wenn das Herstellungsverfahren gemäß der Ausführungsform 3 deshalb verwendet wird, ist es möglich, einen hervorragenden Ohm'schen Kontakt durch thermische Behandlung zu schaffen und die Durchbiegung des Halbleiterwafers zu verringern.
  • In dem Schritt 5 ist die Temperatur des Halbleiterwafers 1 während der Ausbildung der Barrierenmetallschicht 7, der zweiten Metallschicht 5 und der dritten Metallschicht 6 vorzugsweise 80°C oder weniger. Wenn die Barrierenmetallschicht 7, die zweite Metallschicht 5 und die dritte Metallschicht 6 bei einer niedrigen Temperatur von 80°C oder weniger ausgebildet werden, ist es möglich, den Betrag der Durchbiegung X des Halbleiterwafers 1 bis hinunter zu 1 mm oder weniger zu verringern.

Claims (4)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (100) mit einer Rückseitenoberflächenelektrode, das aufweist: einen Schritt des Vorbereitens eines Halbleiterwafers (1) mit einer vorderen Oberfläche und einer Rückseitenoberfläche; einen thermischen Behandlungsschritt des Ausbildens einer ersten Metallschicht (3) auf der Rückseitenoberfläche des Halbleiterwafers (1) und des Durchführens einer thermischen Behandlung, wodurch ein Ohm'scher Kontakt zwischen dem Halbleiterwafer (1) und der ersten Metallschicht (3) geschaffen wird, und einen Schritt des Ausbildens einer zweiten Metallschicht (5) aus Ni auf der Rückseitenoberfläche des Halbleitersubstrates (1) nach dem thermischen Behandlungsschritt, dadurch gekennzeichnet, dass eine Barrierenmetallschicht (4) auf der ersten Metallschicht (3) ausgebildet wird und dann die thermische Behandlung durchgeführt wird und nach der thermischen Behandlung die zweite Metallschicht (5) auf der Barrierenmetallschicht (4) ausgebildet wird.
  2. Herstellungsverfahren nach Anspruch 1, bei dem nach der thermischen Behandlung die Barrierenmetallschicht (7) weiterhin zusätzlich auf der Barrierenmetallschicht (4) ausgebildet wird und die zweite Metallschicht (5) auf der Barrierenmetallschicht (7) ausgebildet wird.
  3. Herstellungsverfahren nach einem der Ansprüche 1 bis 2, bei dem die erste Metallschicht (3) aus einem Material besteht, welches ausgewählt ist aus der Gruppe, welche aus Al und Al-Si-Legierungen besteht.
  4. Herstellungsverfahren nach einem der Ansprüche 1 bis 3, bei dem der Schritt, der dem thermischen Behandlungsschritt folgt, durchgeführt wird, während die Temperatur des Halbleiterwafers (1) auf einer niedrigeren Temperatur gehalten wird als der Temperatur, welche bei dem thermischen Behandlungsschritt verwendet wird.
DE102006062029A 2006-01-23 2006-12-29 Verfahren zum Herstellen einer Halbleitervorrichtung Active DE102006062029B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006013349A JP2007194514A (ja) 2006-01-23 2006-01-23 半導体装置の製造方法
JP2006-013349 2006-01-23

Publications (2)

Publication Number Publication Date
DE102006062029A1 DE102006062029A1 (de) 2007-08-09
DE102006062029B4 true DE102006062029B4 (de) 2010-04-08

Family

ID=38282344

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006062029A Active DE102006062029B4 (de) 2006-01-23 2006-12-29 Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (7)

Country Link
US (1) US8183144B2 (de)
JP (1) JP2007194514A (de)
KR (1) KR100823648B1 (de)
CN (1) CN100524632C (de)
AT (1) AT503190B1 (de)
DE (1) DE102006062029B4 (de)
TW (1) TW200737382A (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4221012B2 (ja) * 2006-06-12 2009-02-12 トヨタ自動車株式会社 半導体装置とその製造方法
WO2009141740A2 (en) * 2008-05-23 2009-11-26 Florian Bieck Semiconductor wafer and method for producing the same
JP2010021171A (ja) * 2008-07-08 2010-01-28 Renesas Technology Corp 半導体装置の製造方法およびそれに用いる半導体製造装置
JPWO2010109572A1 (ja) * 2009-03-23 2012-09-20 トヨタ自動車株式会社 半導体装置
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
JP2012248572A (ja) * 2011-05-25 2012-12-13 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP5761354B2 (ja) * 2011-09-08 2015-08-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6289104B2 (ja) * 2014-01-08 2018-03-07 日東電工株式会社 フィルム状接着剤、フィルム状接着剤付きダイシングテープ、半導体装置の製造方法、及び半導体装置
KR20230152092A (ko) * 2015-11-09 2023-11-02 어플라이드 머티어리얼스, 인코포레이티드 저부 처리
JP2023073724A (ja) * 2021-11-16 2023-05-26 株式会社フルヤ金属 半導体デバイス及びそれに用いる酸化防止用金属材料並びに該金属材料のスパッタリングターゲット及び蒸着源

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1149606A (en) * 1967-02-27 1969-04-23 Motorola Inc Mounting for a semiconductor wafer which is resistant to fatigue caused by thermal stresses
EP0121605A2 (de) * 1983-01-20 1984-10-17 BROWN, BOVERI & CIE Aktiengesellschaft Verfahren zur Herstellung einer mehrschichtigen Kontaktmetallisierung auf einem Silizium-Halbleiterbauelement
DD277602A3 (de) * 1987-12-21 1990-04-11 Akad Wissenschaften Ddr Verfahren zur Herstellung eines weichlötfähigen Mehrschichtkontaktsystems für Halbleiterbauelemente
US5731635A (en) * 1995-07-27 1998-03-24 U.S. Philips Corporation Semiconductor device having a carrier and a multilayer metallization
US6309965B1 (en) * 1997-08-08 2001-10-30 Siemens Aktiengesellschaft Method of producing a semiconductor body with metallization on the back side that includes a titanium nitride layer to reduce warping

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950090B2 (ja) * 1977-07-07 1984-12-06 三菱電機株式会社 半導体装置の製造方法
JPS55111140A (en) * 1979-02-20 1980-08-27 Nec Corp Metalizing method for back surface of silicon wafer
JPS58106825A (ja) * 1981-12-18 1983-06-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
DE3823347A1 (de) 1988-07-09 1990-01-11 Semikron Elektronik Gmbh Leistungs-halbleiterelement
US5342793A (en) * 1990-02-20 1994-08-30 Sgs-Thomson Microelectronics, S.R.L. Process for obtaining multi-layer metallization of the back of a semiconductor substrate
JPH0472764A (ja) 1990-07-13 1992-03-06 Sharp Corp 半導体装置の裏面電極
EP0523701B1 (de) 1991-07-17 1998-01-07 Denso Corporation Verfahren zur Herstellung von Elektroden eines Halbleiterbauelements
JP3127494B2 (ja) * 1991-07-17 2001-01-22 株式会社デンソー 半導体装置の電極形成方法
KR930017092A (ko) * 1992-01-15 1993-08-30 김광호 반도체장치 및 그 제조방법
JPH0637301A (ja) * 1992-07-20 1994-02-10 Toyota Motor Corp 半導体装置及びその製造方法
US5924002A (en) * 1994-12-22 1999-07-13 Sony Corporation Method of manufacturing a semiconductor device having ohmic electrode
US6140703A (en) * 1996-08-05 2000-10-31 Motorola, Inc. Semiconductor metallization structure
KR100365436B1 (ko) * 1998-12-15 2003-04-10 주식회사 하이닉스반도체 반도체장치의배리어층형성방법
JP3960739B2 (ja) 2000-07-11 2007-08-15 シャープ株式会社 半導体装置とその製造方法
KR100724143B1 (ko) * 2001-01-17 2007-06-04 매그나칩 반도체 유한회사 반도체장치의 배리어층 형성방법
JP2003059860A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置
JP2003282845A (ja) * 2002-03-20 2003-10-03 Mitsubishi Electric Corp 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法
JP2003338620A (ja) * 2002-05-22 2003-11-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN100454492C (zh) 2002-06-13 2009-01-21 衡阳科晶微电子有限公司 共晶焊背面金属化工艺
JP2004153081A (ja) * 2002-10-31 2004-05-27 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハ及びｓｏｉウエーハの製造方法
KR100477396B1 (ko) * 2002-09-04 2005-03-28 한국전기연구원 금속 게이트 전극을 갖는 탄화규소 모스펫 소자 및 그제조방법
KR101169371B1 (ko) * 2002-10-30 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치
TWI247576B (en) * 2003-03-28 2006-01-11 Hon Hai Prec Ind Co Ltd Method of manufacturing electromagnetic interference shield
JP4049035B2 (ja) * 2003-06-27 2008-02-20 株式会社デンソー 半導体装置の製造方法
JP3767585B2 (ja) 2003-07-11 2006-04-19 株式会社デンソー 半導体装置
US7214620B2 (en) * 2003-10-28 2007-05-08 Samsung Electronics Co., Ltd. Methods of forming silicide films with metal films in semiconductor devices and contacts including the same
JP4792694B2 (ja) * 2003-11-13 2011-10-12 セイコーエプソン株式会社 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器
US20050268963A1 (en) * 2004-02-24 2005-12-08 David Jordan Process for manufacturing photovoltaic cells
JP4788390B2 (ja) * 2005-06-07 2011-10-05 株式会社デンソー 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1149606A (en) * 1967-02-27 1969-04-23 Motorola Inc Mounting for a semiconductor wafer which is resistant to fatigue caused by thermal stresses
EP0121605A2 (de) * 1983-01-20 1984-10-17 BROWN, BOVERI & CIE Aktiengesellschaft Verfahren zur Herstellung einer mehrschichtigen Kontaktmetallisierung auf einem Silizium-Halbleiterbauelement
DD277602A3 (de) * 1987-12-21 1990-04-11 Akad Wissenschaften Ddr Verfahren zur Herstellung eines weichlötfähigen Mehrschichtkontaktsystems für Halbleiterbauelemente
US5731635A (en) * 1995-07-27 1998-03-24 U.S. Philips Corporation Semiconductor device having a carrier and a multilayer metallization
US6309965B1 (en) * 1997-08-08 2001-10-30 Siemens Aktiengesellschaft Method of producing a semiconductor body with metallization on the back side that includes a titanium nitride layer to reduce warping

Also Published As

Publication number Publication date
CN100524632C (zh) 2009-08-05
AT503190B1 (de) 2010-03-15
TW200737382A (en) 2007-10-01
US20070173045A1 (en) 2007-07-26
CN101009221A (zh) 2007-08-01
KR100823648B1 (ko) 2008-04-21
US8183144B2 (en) 2012-05-22
JP2007194514A (ja) 2007-08-02
DE102006062029A1 (de) 2007-08-09
AT503190A2 (de) 2007-08-15
KR20070077450A (ko) 2007-07-26
AT503190A3 (de) 2008-05-15

Similar Documents

Publication Publication Date Title
DE102006062029B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE10125323A1 (de) Elektronische Komponente, Verfahren zur Herstellung einer elektronischen Komponente sowie Leiterplatte
EP0950261B1 (de) Halbleiterkörper mit rückseitenmetallisierung
DE102012111654B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements
DE1071847B (de) Verfahren zur Herstellung einer im wesentlichen nicht gleichrichtenden flächenhaften Elektrode an dem Halbleiterkörper einer Halbleiteranordnung durch Legierung
EP0024572A2 (de) Elektrisch leitender Kontakt- oder Metallisierungsaufbau für Halbleitersubstrate
DE112018000876T5 (de) Halbleiterelement und verfahren zur herstellung desselben
DE1816748C3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE102014103293B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102017113515B4 (de) Verfahren zum Bilden eines elektrisch leitfähigen Kontakts und elektronische Vorrichtung
DE102012216546B4 (de) Verfahren zum verlöten eines halbleiterchips mit einem träger
DE2134291A1 (de) Halbleitervorrichtung
EP2517239B1 (de) Verfahren zur herstellung eines elektronischen bauteils und nach diesem verfahren hergestelltes elektronisches bauteil
DE112020001854T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102007029829A1 (de) Halbleiterbauelement mit einem ohmschen Kontakt
DE102005024430B4 (de) Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE19954319C1 (de) Verfahren zum Herstellen von mehrschichtigen Kontaktelektroden für Verbindungshalbeiter und Anordnung
DE102008043361A1 (de) Anschlussdraht und Verfahren zur Herstellung eines solchen
CH648692A5 (en) Contact arrangement on a semiconductor component
DE2603745C3 (de) Mehrschichtiger Metallanschlußkontakt und Verfahren zu seiner Herstellung
DE112018003432T5 (de) Halbleitervorrichtung und verfahren zur herstellung vonhalbleiterbauelementen
DE10322135B9 (de) Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung
DE4306871A1 (de)
DE2100731A1 (de) Dotierter metallischer, elektrischer Dünnschicht Verbindungsleiter fur mikroelektromsche Konfigurationen, insbesondere für Sihcium-Planardioden, Transistoren und monolithische integrierte Schaltungen
DE102007034651A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R084 Declaration of willingness to licence