KR100724143B1 - 반도체장치의 배리어층 형성방법 - Google Patents

반도체장치의 배리어층 형성방법 Download PDF

Info

Publication number
KR100724143B1
KR100724143B1 KR1020010002698A KR20010002698A KR100724143B1 KR 100724143 B1 KR100724143 B1 KR 100724143B1 KR 1020010002698 A KR1020010002698 A KR 1020010002698A KR 20010002698 A KR20010002698 A KR 20010002698A KR 100724143 B1 KR100724143 B1 KR 100724143B1
Authority
KR
South Korea
Prior art keywords
layer
forming
barrier layer
semiconductor device
wiring
Prior art date
Application number
KR1020010002698A
Other languages
English (en)
Other versions
KR20020061752A (ko
Inventor
이덕원
고창진
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010002698A priority Critical patent/KR100724143B1/ko
Publication of KR20020061752A publication Critical patent/KR20020061752A/ko
Application granted granted Critical
Publication of KR100724143B1 publication Critical patent/KR100724143B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치의 배리어층 형성방법에 관한 것으로서, 특히, 배선층으로 알루미늄층을 사용할 경우 배리어층인 Ti층 또는 TiN층 표면을 공기중에 노출시켜 자연산화막을 얇게 형성한 후 그 위에 알루미늄층을 형성하므로서 불규칙하게 형성되는 TiAl3에 의한 배리어층과 배선층간의 접촉저항 증가를 방지하도록 한 반도체장치의 금속층/배리어층간의 접촉저항 감소방법에 관한 것이다. 본 발명에 따른 반도체장치의 배리어층 형성방법은, 반도체 기판 상에 티타늄막을 형성하는 제 1 단계와, 상기 티타늄막 표면을 공기중에 10분 이상 노출시켜 티타늄산화막을 형성하는 제 2 단계와, 상기 티타늄산화막 상에 알루미늄층을 형성하는 제 3 단계를 포함하여 이루어진다.

Description

반도체장치의 배리어층 형성방법{Method of forming a barrier layer in a semiconductor device}
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도
도 3은 본 발명에 따라 형성된 배리어층과 종래기술에 따라 형성된 배리어층의 어닐링에 따른 면저항 변화값을 측정한 도표
도 4는 어닐링 시간에 따른 도 3의 저항값을 비교한 그래프
본 발명은 반도체장치의 배리어층 형성방법에 관한 것으로서, 특히, 배선층으로 알루미늄층을 사용할 경우 배리어층인 Ti층 또는 TiN층 표면을 공기중에 노출시켜 자연산화막을 얇게 형성한 후 그 위에 알루미늄층을 형성하므로서 불규칙하게 형성되는 TiAl3에 의한 배리어층과 배선층간의 접촉저항 증가를 방지하도록 한 반도체장치의 금속층/배리어층간의 접촉저항 감소방법에 관한 것이다.
반도체소자의 고집적화에 따라 칩의 크기가 더욱 축소됨에 따라 한정된 디멘션을 갖는 칩내에서 형성되는 금속배선 형성공정 수가 증가하게 되었다. 따라서, 반도체장치에 있어서 다층 배선을 형성하는 공정이 더욱 중요한 관심사가 되었다. 다층배선 형성공정시 공정단계 수의 감소 내지는 그 단순화가 제품의 생산단가를 낮추고 다른 제품과의 경쟁력을 확보하는데 있어서 중요한 관건이다.
일반적으로 다층금속배선 형성에 사용되는 주요 금속은 알루미늄이다. 알루미늄은 낮은 비저항값을 갖는 우수한 도전물질이다. 알루미늄은 이베포레이션(evaporation)이나 스퍼터링 방식으로 용이하게 실리콘기판 위에 증착될 수 있는 장점을 가진 금속이다.
그러나, 알루미늄 증착 온도조건이 약 400℃ 이상일 때, 증착되는 알루미늄과 기판의 실리콘이 서로 충돌하게 되어 상호 용해도 차이에 의하여 실리콘이 알루미늄 쪽으로 확산되게 된다. 이는 알루미늄내의 실리콘의 용해도(solubility)가 우세하기 때문이다. 따라서 기판에는 확산으로 빠져나간 실리콘 원자 때문에 수많은 보이드(void)가 생성되고, 결국 졍션 스파이킹과 같은 결함이 유발된다.
졍션 스파이킹(junction spiking)은 기판의 실리콘에 형성된 보이드 속으로 알루미늄이 침투하여 얕은 졍션(shallow junction)을 뚫게 되어 마침내 졍션단락을 초래하게 되는 현상이다.
따라서, 졍션 스파이킹을 방지하기 위하여 알루미늄과 실리콘 사이에 확산방지용 배리어층이 필요하다. 대표적인 확산방지용 배리어층으로 Ti 또는 TiN이 사용되며, TiN층 형성방법은 먼저, 기판 위에 Ti층을 증착한 다음 그 위에 확상방지용 TiN을 증착한 후 후속 열처리를 실시하여 TiSi2를 형성하여 금속실리사이드 화합물을 형성한다.
그러나, 실리콘기판상에 배리어층으로 Ti층을 형성한 후 배선층으로 Al층을 형성하게되면 후속 열처리공정에서 Ti와 Al이 반응하여 TiAl3를 형성하게 된다.
이러한 반응 부산물인 TiAl3는 불균일하게 형성되어 배선층인 Al층과 배리어층인 Ti층 사이에 개재되므로 Al층과 Ti층간의 면저항이 증가하여 결국 배선저항이 증가하고, 또한, TiAl3막이 불균일하게 형성되므로 배선 패터닝을 위한 식각시 후속공정의 재현성이 불량해진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 도전영역(표시안함)상에 배리어층(11)으로 Ti층(11)을 스퍼터링, 화학기상증착 등로 증착하여 형성한다. 이때, Ti는 확산방지용 배리어층을 형성하기 위한 소스금속(source metal)이다.
그러나, Ti층(11)은 후속 열처리공정에 의하여 배선층인 알루미늄층과 반응하여 불균일한(ununiform) TiAl3를 형성하게 되어 배선층과 배선층간의 면저항이 증가한다.
선택적으로, Ti층(11)상에 TiN층을 형성할 수 있다. TiN층은 Ti층 표면을 질화시키거나 스퍼터링 등의 방법으로 새로이 증착하여 형성할 수 있다.
도 1b를 참조하면, 배리어층(11)인 Ti층(11)상에 배선층으로 알루미늄층(12)을 스퍼터링 등의 방법으로 증착하여 형성한다.
그러나, 상술한 확산방지용 배리어금속층 형성방법은 반응 부산물인 TiAl3는 배선층인 Al층과 배리어층인 Ti층 사이에 개재되어 면저항이 증가하여 결국 배선저항이 증가하고, 또한, TiAl3막이 불균일하게 형성되어 배선 패터닝을 위한 식각시 후속공정의 재현성이 불량한 문제점이 있다.
따라서, 본 발명의 목적은 배선층으로 알루미늄층을 사용할 경우 배리어층인 Ti층 또는 TiN층 표면을 공기중에 노출시켜 자연산화막을 얇게 형성한 후 그 위에 알루미늄층을 형성하므로서 불규칙하게 형성되는 TiAl3에 의한 배리어층과 배선층간의 접촉저항 증가를 방지하도록 한 반도체장치의 금속층/배리어층간의 접촉저항 감소방법을 제공하는데 있다.
삭제
삭제
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배리어층 형성방법은, 반도체 기판 상에 티타늄막을 형성하는 제 1 단계; 상기 티타늄막 표면을 공기중에 10분 이상 노출시켜 티타늄산화막을 형성하는 제 2 단계; 및 상기 티타늄산화막 상에 알루미늄층을 형성하는 제 3 단계;를 포함하는 것을 특징으로 한다.
(실시예)
본 발명은 반도체장치의 배선층의 상부 또는 하부에 형성되는 확산방지용 배리어금속층 형성방법에 관한 것으로서, Al 배선층의 하지층을 Ti 또는 TiN으로 형성할 경우, 배리어층 형성 후 배선층 형성전에 노출된 매리어층 표면을 공기와 접촉시켜 자연산화막을 배선층과 배리어층 사이에 얇고 균일하게 형성하여 TiAl3의 형성을 방지하므로 계면에서의 면저항 증가를 방지한다.
즉, 본 발명은 반도체장치 제조공정중 알루미늄/아크층을 이용하여 배선 드을 형성하기 위하여 Al층의 하지층인 배리어층으로 Ti(titanium)을 사용할 경우 후속 열처리시 TiAl3가 불균일하게 형성되어 배선의 면저항이 증가하는 문제점을, 하지층인 Ti층 표면에 얇은 티타늄산화막을 공기와 접촉시켜 형성하여 Ti층과 Al층간의 반응을 방해하므로 배선의 면저항 증가를 감소시킨다. 또한, 본 발명은 하지층으로 Ti/TiN을 형성한 경우에도 적용할 수 있다.
현재 알루미늄으로 배선을 형성할 경우 알루미늄층의 하지층으로 Ti층을 널리 사용하고 있다. Ti층을 하지층으로 사용할 경우, 그 위에 형성되는 Al층의 (111) 방향성이 우수하여 전자이동현상(electromigration)에 대한 내구성이 증가하여 배선의 수명이 길어진다.
따라서, 본 발명에서는 Al층의 하지층으로 Ti(또는 Ti/TiN)을 사용할 경우, 하지층인 Ti층 형성 후 에어 브레이크(air break)공정을 추가하여 Ti층 표면에 티타늄산화막을 인위적으로 형성한다. 이때, 티타늄산화막의 형성 정도는 에어 브레이크공정 진행시간을 이용하여 정량적인 제어가 가능하다. 따라서, Ti층과 Al층 사이 계면에 티타늄산화막이 위치하므로 후속 열공정이 의한 Ti층과 Al층의 반응을 완화시 켜 배선의 면저항 증가를 감소시킴에 따라 배선 저항을 감소시킨다. 그 결과, 본 발명에서는 불균일하게 형성되는 TiAl3막의 형성을 방지하여 배선 형성용 금속층(Al층) 패터닝 제어가 용이해진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)의 도전영역(표시안함)을 포함하는 기판상에 배리어층(21)으로 Ti층(21)을 스퍼터링, 화학기상증착 등로 증착하여 형성한다. 이때, Ti는 확산방지용 배리어층을 형성하기 위한 소스금속(source metal)이다.
그러나, Ti층(21)은 후속 열처리공정에 의하여 배선층인 알루미늄층과 반응하여 TiAl3를 형성하게 되어 배선층과 배선층간의 면저항이 증가한다.
선택적으로, Ti층(21)상에 TiN층(도시안함)을 형성할 수 있다. TiN층은 Ti층 표면을 질화시키거나 스퍼터링 등의 방법으로 새로이 증착하여 형성할 수 있다.
도 2b를 참조하면, Ti층 표면을 산화시켜 티타늄산화막(22)을 형성한다. 이때, 티타늄산화막(22)의 형성은 Ti층 표면을 공기주에 노출시켜 자연적으로 형성할 수 있다.
도 2c를 참조하면, 티타늄산화막(22)상에 배선층으로 알루미늄층(23)을 스퍼터링 등의 방법으로 증착하여 형성한다. 따라서, 알루미늄층(23)과 Ti층(21) 계면에는 티타늄산화막(22)이 위치하여 열공정 등의 후속공정에서 TiAl3가 형성되는 것이 방지된다.
도 3은 본 발명에 따라 형성된 배리어층과 종래기술에 따라 형성된 배리어층의 어닐링에 따른 면저항 변화값을 측정한 도표이다.
도 3을 참조하면, 동일한 Al층 증착장비에서 0.18㎛ 로직소자 제조용 도전층 증착조건으로 시편을 증착하였다. 이때, 도전층 증착조건은 Ti/Al-Cu/Ti/TiN이 차례로 100/4500/50/600Å의 두께로 형성되도록 한다.
이러한, 도전층 증착공정에서 하지층인 Ti와 Al 증착단계 사이에 Ti를 공기중에 노출시키는 에어 브레이크단계를 시편에 따라 조건을 달리하여 증착하였다. 즉, 제 1 웨이퍼(#01)는 에어 브레이크단계가 적용되지 않은 인-시튜(in-situ) 상태에서 Ti와 Al이 차례로 증착되는 샘플을 나타내며, 제 2 웨이퍼(#02)는 에어 브레이크단계가 10분 미만으로 적용된 상태에서 Ti와 Al이 차례로 증착되는 샘플을 나타내고, 제 3 웨이퍼(#3)는 에어 브레이크단계가 하루 이상 적용된 상태에서 Ti와 Al이 차례로 증착되는 샘플을 나타낸다.
이러한 방법으로 형성된 제 1 내지 제 3 웨이퍼에 대하여 3회에 걸쳐 실시된 어닐링 결과 변화한 면저항값이 도표에 각각 비교하여 표시되어 있다.
도표를 분석해보면, 에어 브레이크단계가 적용된 웨이퍼들과 인-시튜 상태로 진행된 웨이퍼 경우에 어닐링 실시전 값은 비슷하지만 어닐링 횟수가 증가할수록 에어 브레이크단계가 적용된 경우에서 면저항증가가 현저히 감소함을 알 수 있다.
도 4는 어닐링 시간에 따른 도 3의 저항값을 비교한 그래프이다.
도 4를 참조하면, 세모(▲)는 제 1 웨이퍼(#01)를 나타내며, 네모(■)는 제 2 웨이퍼(#02)를 나타내고, 다이아몬드(◆)는 제 3 웨이퍼(#)를 나타낸다.
그래프에서 수평축은 어닐링 시간(min.)을 나타내고 수직축은 어닐링 시간에 따른 면저항(Rs)을 나타낸다.
따라서, 자연산화막이 형성되지 않은 제 1 웨이퍼의 면저항값이 어닐링 시간이 길어질수록 가장 높은 비율로 증가함을 알 수 있다.
따라서, 본 발명은 Ti층과 Al층 사이 계면에 티타늄산화막을 공기와 접촉시키는 에어 브레이크로 형성시켜 후속 열공정에 의한 Ti층과 Al층의 반응을 배제하므로 배선의 면저항 증가를 감소시킴에 따라 배선 저항을 감소시키고, 또한, 불균일하게 형성되는 TiAl3막의 형성을 방지하여 배선 형성용 금속층(Al층) 패터닝 제어가 용
한 장점이 있다.

Claims (4)

  1. 반도체 기판 상에 티타늄막을 형성하는 제 1 단계;
    상기 티타늄막 표면을 공기중에 10분 이상 노출시켜 티타늄산화막을 형성하는 제 2 단계; 및
    상기 티타늄산화막 상에 알루미늄층을 형성하는 제 3 단계;
    를 포함하는 것을 특징으로 하는 반도체장치의 배리어층 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계는 티타늄막 상에 티타늄질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 배리어층 형성방법.
  3. 삭제
  4. 삭제
KR1020010002698A 2001-01-17 2001-01-17 반도체장치의 배리어층 형성방법 KR100724143B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010002698A KR100724143B1 (ko) 2001-01-17 2001-01-17 반도체장치의 배리어층 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010002698A KR100724143B1 (ko) 2001-01-17 2001-01-17 반도체장치의 배리어층 형성방법

Publications (2)

Publication Number Publication Date
KR20020061752A KR20020061752A (ko) 2002-07-25
KR100724143B1 true KR100724143B1 (ko) 2007-06-04

Family

ID=27691986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010002698A KR100724143B1 (ko) 2001-01-17 2001-01-17 반도체장치의 배리어층 형성방법

Country Status (1)

Country Link
KR (1) KR100724143B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030381A (ko) * 1995-11-27 1997-06-26 제임스 조셉 드롱 알루미늄 접촉 형성을 위한 개선된 방법
KR970063484A (ko) * 1996-02-06 1997-09-12 김주용 반도체 소자의 베리어 금속층 형성방법
KR980005464A (ko) * 1996-06-21 1998-03-30 김주용 반도체 소자의 금속 배선 형성방법
KR19980026305A (ko) * 1996-10-09 1998-07-15 김영환 반도체 소자의 금속 배선 형성 방법
KR19990074372A (ko) * 1998-03-10 1999-10-05 윤종용 반도체장치의 배리어막 형성방법 및 이를 이용한 금속배선 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030381A (ko) * 1995-11-27 1997-06-26 제임스 조셉 드롱 알루미늄 접촉 형성을 위한 개선된 방법
KR970063484A (ko) * 1996-02-06 1997-09-12 김주용 반도체 소자의 베리어 금속층 형성방법
KR980005464A (ko) * 1996-06-21 1998-03-30 김주용 반도체 소자의 금속 배선 형성방법
KR19980026305A (ko) * 1996-10-09 1998-07-15 김영환 반도체 소자의 금속 배선 형성 방법
KR19990074372A (ko) * 1998-03-10 1999-10-05 윤종용 반도체장치의 배리어막 형성방법 및 이를 이용한 금속배선 형성방법

Also Published As

Publication number Publication date
KR20020061752A (ko) 2002-07-25

Similar Documents

Publication Publication Date Title
JPH01252763A (ja) 金属珪化物形成方法
JPS63301548A (ja) 半導体装置の製造方法
US6344411B1 (en) OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same
US5702956A (en) Test site and a method of monitoring via etch depths for semiconductor devices
US20030020165A1 (en) Semiconductor device, and method for manufacturing the same
US5846877A (en) Method for fabricating an Al-Ge alloy wiring of semiconductor device
KR100724143B1 (ko) 반도체장치의 배리어층 형성방법
KR100632115B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100290467B1 (ko) 반도체소자의확산방지막형성방법
KR100243291B1 (ko) 반도체장치의제조공정에서실리사이드층형성방법
KR100685902B1 (ko) 반도체 소자의 금속 배선 및 그 제조 방법
KR100401498B1 (ko) 반도체장치의 배리어층 형성방법
KR100338106B1 (ko) 반도체소자의금속배선형성방법
US5350711A (en) Method of fabricating high temperature refractory metal nitride contact and interconnect structure
KR100210898B1 (ko) 반도체 소자의 금속배선 형성방법
KR19990059074A (ko) 반도체 소자의 금속 배선 형성 방법
JP3248262B2 (ja) 半導体装置の製造方法
KR100200484B1 (ko) 반도체 장치의 금속 배선 형성방법
KR0156126B1 (ko) 반도체장치의 콘택형성방법
KR100248620B1 (ko) 반도체장치의 배선 형성 방법
JP3327994B2 (ja) 半導体装置の製造方法
KR100340881B1 (ko) 반도체 소자의 배선 형성방법
US20060172526A1 (en) Method for preventing edge peeling defect
KR0172770B1 (ko) 실리사이드를 포함하는 장벽금속층 형성방법
US6232226B1 (en) Method of fabricating barrier layer in integrated circuit

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130422

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee