KR100365436B1 - 반도체장치의배리어층형성방법 - Google Patents
반도체장치의배리어층형성방법 Download PDFInfo
- Publication number
- KR100365436B1 KR100365436B1 KR10-1998-0055096A KR19980055096A KR100365436B1 KR 100365436 B1 KR100365436 B1 KR 100365436B1 KR 19980055096 A KR19980055096 A KR 19980055096A KR 100365436 B1 KR100365436 B1 KR 100365436B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- heat treatment
- forming
- silicon substrate
- barrier layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 TiN 배리어층을 형성하는데 있어서 효과적이고 단순화된 형성공정을 구현하는 반도체장치의 배리어층 형성방법을 개시하며, 개시된 본 발명에 따른 반도체장치의 배리어층 형성방법은 실리콘기판 표면에 Ti층을 형성하는 단계와, 상기 Ti층이 형성된 실리콘기판에 대해 400-550℃의 온도와 암모니아 또는 질소 분위기에서 10-180초 동안 질소원자를 상기 Ti막 속으로 충분히 도핑시키는 제 1 급속열처리를 실시하는 단계와, 상기 제 1 급속열처리가 수행된 실리콘기판에 대해 600-800℃의 온도와 암모니아 분위기에서 20-40초 동안 Ti와 암모니아의 상호반응을 촉진시키며 질소원자가 상기 기판으로 깊게 확산되어 두꺼운 TiN층을 만듦과 동시에 Ti와 Si의 반응에 의한 실리사이드층의 형성 두께를 최소화하는 제 2 급속열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체장치의 배리어층 형성방법에 관한 것으로서, 특히, TiN 배리어층을 형성하는데 있어서 효과적인고 단순화된 형성공정을 구현하는 반도체장치의 배리어층 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 칩의 크기가 더욱 축소되었고, 아울러, 한정된 크기(dimension)의 칩내에 형성되는 금속배선의 형성공정 수가 증가하게 되었다. 따라서, 반도체장치에 있어서 다층금속배선을 형성하는 공정이 중요한 관심사가 되었다. 이것은 다층금속배선 형성시의 공정단계 수의 감소가 제품의 생산단가를 낮추고 다른 제품과의 경쟁력을 확보하는데 있어서 중요한 관건이기 때문이다.
일반적으로 다층금속배선 형성에 사용되는 배선용 금속은 알루미늄이다. 알루미늄은 낮은 비저항값을 갖는 훌륭한 도전물질로서, 이베포레이션(evaporation)이나 스퍼터링 방식으로 용이하게 실리콘기판 위에 증착될 수 있는 장점을 가진 금속이다.
그러나, 알루미늄 증착 온도조건이 약 400℃ 이상일 때, 증착되는 알루미늄과 기판의 실리콘이 서로 충돌하게 되어 상호 용해도(solubility) 차이에 의하여 실리콘이 알루미늄 쪽으로 확산되게 된다. 이는 알루미늄 내의 실리콘의 용해도가 우세하기 때문이다. 따라서 기판에는 확산으로 빠져나간 실리콘 원자 때문에 수많은 보이드(void)가 생성되고, 그래서 접합 스파이킹(junction spiking)과 같은 결함이 유발된다.
상기 접합 스파이킹은 기판의 실리콘에 형성된 보이드 속으로 알루미늄이 침투하여 얕은 접합을 뚫게 되어 마침내 접합 단락을 초래하게 되는 현상이다.
따라서, 접합 스파이킹을 방지하기 위하여 알루미늄과 실리콘 사이에 확산 방지용 배리어층이 필요하다. 대표적인 확산방지용 배리어층 물질로서는 TiN층을 들 수 있으며, 이러한 TiN층 형성방법은, 먼저, 기판 위에 Ti층을 증착한 다음 그 위에 확상방지용 TiN층을 증착하고, 그런 다음, 후속 열처리를 통해 TiSi2를 형성하여 금속실리사이드 화합물을 형성한다. 미국특허 5612253(M.M.Farabaui,Mar.18,1997)에서는 배리어층을 형성하기 위하여 먼저, 실리콘기판 표면을 질화처리 (nitridation)한 후 그 위에 Ti를 증착하고, 이어, 700℃ 이상의 온도조건에서 고온 열처리를 실시하여 TiN층을 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘기판(1)을 암모니아(NH3) 또는 질소(N2) 분위기에서 열처리하여 그 표면을 질화(nitridation)시킨다. 이때, 상기 열처리는 600-650℃의 온도에서 30-60 초가 수행한다.
여기서, 실리콘기판 표면을 질화시키는 이유는 TiSix층의 형성을 억제하기 위해서이다. 그러나, 기판 표면이 질화됨에 따라 후속공정의 제 1 열처리공정 후, 콘택저항이 증가하게 된다. 또한, 더욱 고온인 제 2 열처리공정을 거친 다음에는 실리사이드의 응집(agglomeration) 현상이 발생한다.
도 1b를 참조하면, 표면이 질화처리된 실리콘기판(1) 상에 Ti층(2)을 화학기상증착법으로 증착하여 형성한다. 이때, Ti는 확산방지용 배리어층을 형성하기 위한 소스금속(source metal)이다.
도 1c를 참조하면, Ti층이 형성된 기판(1)에 대해 제 1 열처리공정을 실시한다. 상기 제 1 열처리공정은 급속열처리(Rapid Thermal Process) 공정으로 실시하며, 700-750℃의 온도에서 20-40초간 실시한다. 그 결과, Ti층이 질화처리된 기판의 질소와 반응하여 TiN층(3)을 일차로 두껍게 형성한다. 그러나, 이러한 공정조건에서 반응이 진행되면 Ti의 실리사이드화가 급격하게 반응하여 TiN층을 두껍게 형성하기 곤란하다.
그 다음, 상기 TiN층(3)이 형성된 실리콘기판(1)에 대해 제 2 열처리공정을 실시한다. 상기 제 2 열처리공정도 급속열처리(Rapid Thermal Process)공정으로 실시하며, 800-850℃의 온도에서 20-30초간 실시한다. 그 결과, TiN층(3)으로 변화되지 않고 잔류한 Ti층이 기판의 실리콘과 반응하여 TiSix층(4)을 형성한다.
그러나, 종래의 배리어층 형성방법은 콘택 저항의 증가와 실리사이드 응집 현상을 초래하고, 실질적으로 두꺼운 TiN층을 형성하기 곤란하며, 또한, 질화단계, Ti 증착단계, 열처리단계 등의 공정단계 수의 증가와 제품 원가 측면에서도 불리한 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, TiN 배리어층을 형성하는데 있어서 효과적이고 단순화된 형성공정을 구현하는 반도체장치의 배리어층 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도.
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 TiN 배리어층 형성단계를 나타내는 모식도.
* 도면의 주요부분에 대한 부호의 설명 *
21,30 : 실리콘기판 22,31 : Ti층
23,320 : TiN층 24,33 : TiSi2층
32 : 질소원자
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배리어층 형성방법은, 실리콘기판 표면에 Ti층을 형성하는 단계와, 상기 Ti층이 형성된 실리콘기판에 대해 400-550℃의 온도와 암모니아 또는 질소 분위기에서 10-180초 동안 질소원자를 상기 Ti막 속으로 충분히 도핑시키는 제 1 급속열처리를 실시하는 단계와, 상기 제 1 급속열처리가 수행된 실리콘기판에 대해 600-800℃의 온도와 암모니아 분위기에서 20-40초 동안 Ti와 암모니아의 상호반응을 촉진시키며 질소원자가 상기 기판으로 깊게 확산되어 두꺼운 TiN층을 만듦과 동시에 Ti와 Si의 반응에 의한 실리사이드층의 형성 두께를 최소화하는 제 2 급속열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 2단계의 급속열처리 공정으로 두꺼운 TiN 배리어층을 형성하면서 최소 두께의 실리사이드층을 형성하기 때문에, 종래와 비교해서, 공정 단순화를 얻을 수 있음은 물론 실리사이드의 응집현상을 최소화시킬 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체장치의 배리어층 형성방법을 도시하는 공정 단면도이다.
도 2a를 참조하면, 실리콘기판(21) 상에 화학기상증착법으로 Ti층(22)을 형성한다. 이때, 상기 Ti층(22)은 확산방지용 배리어금속인 TiN을 형성하기 위한 소스 금속으로 작용한다.
도 2b를 참조하면, Ti층(22)이 형성된 실리콘기판(21)에 대해 2단계로 나누어 급속열처리를 실시한다.
먼저, 제 1 급속열처리 단계는 400-500℃의 비교적 낮은 온도와 암모니아 또는 질소 분위기에서 질소원자를 Ti막으로 충분히 도핑시키는 공정으로 진행한다.
그 다음, 제 2 급속열처리 단계는 600-800℃의 고온과 암모니아(NH3) 분위기에서 Ti와 암모니아(NH3)의 상호반응을 촉진시키며 질소원자가 기판으로 깊게 확산되어 두꺼운 TiN층을 만듦과 동시에 Ti와 Si의 반응에 의한 실리사이드층의 형성 두께를 최소화하는 공정으로 진행한다.
상기 2단계 급속열처리의 결과, 도시된 바와 같이, 두꺼운 TiN층(23)이 형성되며, 아울러, 상기 실리콘기판(21)과 TiN층(23) 사이에는 얇고 균일한 TiSi2(24)이 형성된다.
보다 자세하게, 도 3a 내지 도 3d는 본 발명에 따른 TiN 배리어층 형성단계를 나타내는 모식도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘기판(30) 상에 Ti층(31)을 증착한다.
도 3b를 참조하면, Ti층(31)이 형성된 실리콘기판(30)에 대해 제 1 단계 급속열처리를 실시한다. 이때, 상기 제 1 단계 급속열처리는 400-500℃의 비교적 낮은 온도와 암모니아 또는 질소 분위기에서 10-180초 동안 실시하며, 이를 통해, 상기 Ti층(31) 내에 많은 질소원자(32)를 확산시킨다.
도 3c를 참조하면, 제 1 단계 급속열처리가 수행된 실리콘기판(30)에 대해600-800℃의 고온과 암모니아 분위기에서 20-40초 동안 제 2 단계 급속열처리를 실시한다. 상기 제 2 단계 급속열처리 동안, Ti층(31)의 Ti와 암모니아간의 상호반응이 촉진되면서 질소원자(32)가 기판(30)쪽으로 깊게 확산되어 Ti층(31) 내의 질소원자(32) 농도가 높아진다.
도 3d를 참조하면, 제 2 단계 급속열처리 결과로, 실리콘기판(30) 상에 두껍고 밀집(dense)한 TiN층(320)층이 형성되고, 상기 실리콘기판(30)과 TiN층(320)층 사이에는 최소화된 두께로 Ti와 Si의 반응에 의한 TiSi2층(33)이 형성된다.
상기 제 1 급속열처리 단계의 열처리 온도범위를 살펴보기 위하여, 실리콘 기판 상에 Ti층을 200Å의 두께로 증착한 후 암모니아 분위기에서 열처리온도를 달리한 후 XRD 분석결과가 다음과 같다.
열처리온도를 400℃로 한 경우, 170초 동안 열처리를 하여도 실리사이드의 결정형태를 발견할 수 없으며, 어닐링 시간이 증가함에 따라 질소의 도핑효과에 의하여 Ti의 인텐시티가 좌측으로 쉬프트되었다. 또한, Ti층 내의 질소원자의 농도를 살펴보면, 600℃에서 10초, 500℃에서 170초, 550℃에서 10초, 400℃에서 170초의 순서로 질소원자의 함량이 감소하였다.
AES분석결과에서는 600℃에서 10초와 500℃에서 170초에서 실리사이드층이 형성됨을 알 수 있다.
따라서, 실리사이드 형성을 최소화하고 Ti층 내에 질소원자를 가장 많이 도핑시킬 수 있는 제 1 급속열처리 단계의 공정 조건은 400℃에서 170초임을 알 수있다.
이상에서와 같이, 본 발명은 Ti층의 형성후에 2단계의 급속열처리를 수행하여 두꺼운 TiN 배리어층과 얇고 균일한 실리사이드층을 형성할 수 있으므로, 공정을 단순화하고 소자특성을 개선시킬 수 있으며, 특히, 확산방지 기능이 매우 뛰어난 TiN 배리어층을 형성할 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (1)
- 실리콘기판 표면에 Ti층을 형성하는 단계와,상기 Ti층이 형성된 실리콘기판에 대해 400-550℃의 온도와 암모니아 또는 질소 분위기에서 10-180초 동안 질소원자를 상기 Ti막 속으로 충분히 도핑시키는 제 1 급속열처리를 실시하는 단계와,상기 제 1 급속열처리가 수행된 실리콘기판에 대해 600-800℃의 온도와 암모니아 분위기에서 20-40초 동안 Ti와 암모니아의 상호반응을 촉진시키며 질소원자가 상기 기판으로 깊게 확산되어 두꺼운 TiN층을 만듦과 동시에 Ti와 Si의 반응에 의한 실리사이드층의 형성 두께를 최소화하는 제 2 급속열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 배리어층 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0055096A KR100365436B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체장치의배리어층형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0055096A KR100365436B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체장치의배리어층형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000039690A KR20000039690A (ko) | 2000-07-05 |
| KR100365436B1 true KR100365436B1 (ko) | 2003-04-10 |
Family
ID=19562916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0055096A KR100365436B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체장치의배리어층형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365436B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960026384A (ko) * | 1994-12-13 | 1996-07-22 | 김주용 | 반도체 장치의 티타늄 실리사이드층 형성방법 |
-
1998
- 1998-12-15 KR KR10-1998-0055096A patent/KR100365436B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960026384A (ko) * | 1994-12-13 | 1996-07-22 | 김주용 | 반도체 장치의 티타늄 실리사이드층 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000039690A (ko) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910002452B1 (ko) | 반도체장치의 제조방법 | |
| KR100365436B1 (ko) | 반도체장치의배리어층형성방법 | |
| US5885898A (en) | Method for forming diffusion barrier layer | |
| KR930007440B1 (ko) | 고융점 금속 규소화물 박막을 가진 반도체 장치의 제조 방법 | |
| KR19980060526A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR0124489B1 (ko) | 반도체 소자의 확산방지용 티타늄나이트라이드 박막 형성방법 | |
| KR940008374B1 (ko) | 반도체 소자의 금속배선 방법 | |
| KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100338106B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100355605B1 (ko) | 반도체소자의 콘택전극의 배리어메탈 제조방법 | |
| KR100256238B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20030059439A (ko) | 텅스텐 게이트 및 텅스텐 게이트 형성 방법 | |
| KR950006345B1 (ko) | 텅스텐질화박막을 베리어메탈로 이용한 실리콘 반도체소자의 알루미늄금속배선 형성방법 | |
| KR100313417B1 (ko) | 반도체 소자에서 금속 배선 형성 방법 | |
| KR100443363B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100217916B1 (ko) | 반도체 소자의 베리어 금속층 형성방법 | |
| KR100260395B1 (ko) | 모스형 전계효과 트랜지스터의 장벽층형성방법 | |
| JPH05160068A (ja) | 半導体装置の製造方法 | |
| KR100250730B1 (ko) | 반도체 소자의 베리어 금속층 형성방법 | |
| KR100235956B1 (ko) | 반도체 소자의 비트라인 제조방법 | |
| KR100196502B1 (ko) | 반도체 장치의 금속배선 형성 방법 | |
| KR100481982B1 (ko) | 트랜지스터의 게이트 전극 형성 방법 | |
| KR100477833B1 (ko) | 반도체소자의장벽금속막형성방법 | |
| KR19990034762A (ko) | 반도체 장치의 제조공정에 있어서 장벽층 형성방법 | |
| KR0178999B1 (ko) | 반도체 소자의 비트라인 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |