JP3960739B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP3960739B2 JP3960739B2 JP2000210025A JP2000210025A JP3960739B2 JP 3960739 B2 JP3960739 B2 JP 3960739B2 JP 2000210025 A JP2000210025 A JP 2000210025A JP 2000210025 A JP2000210025 A JP 2000210025A JP 3960739 B2 JP3960739 B2 JP 3960739B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- layer
- solderable
- barrier
- barrier metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体層上にバリアメタル層および半田付け可能金属層が順次積層された電極を有する半導体装置において、バリアメタル層を、半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層にすることにより、複数の層間の密着性を向上させ、安定したオーミックコンタクトを実現した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置において、半導体層であるシリコン基板の裏面側が裏面電極として用いられている。裏面電極は単独または複数の金属の積層により形成され、異なる金属層間および半導体層と金属層との間における原子の拡散や反応により他の相が形成されるのを防止するために、バリアメタル層が設けられる。また、半導体装置として、電気的に良好なオーミックコンタクトを得るために、一般にバリアメタル層としてはショットキー障壁の低い高融点金属が用いられる。
【０００３】
しかし、裏面電極材料のバリアメタル層の金属としてショットキー障壁の低い高融点金属を使用した場合には、半導体層や他の金属層との密着性が悪く、層の剥がれなどの不具合が発生する。そこで、形成した金属層に熱処理を施して、層間の密着強度を向上させる方法が提案され、実用化されている（例えば、特開昭62-185330号公報）。
【０００４】
しかしながら、熱処理によりバリアメタル層の金属のシリサイド化が促進され、シリコン基板のせん断強度の劣化、ダイシング時のチッピングが発生するため、このような問題を解決する手法の開発が望まれていた。
【０００５】
【発明が解決しようとする課題】
本発明は、上記の課題に鑑みてなされたものであり、十分な密着性と安定した電気特性を備えた電極を有する半導体装置とその製造方法を提供することを課題とする。
【０００６】
【課題を解決するための手段】
かくして、本発明によれば、表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなり、前記の各合金層が前記半導体層の電極形成面に前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層を順次形成し、次いでシンター処理することにより形成された層であり、シンター処理前における前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層の膜厚がそれぞれ２５〜３５ｎｍ、５０〜３５０ｎｍおよび２５０ｎｍ以上であり、かつ前記半田付け可能金属からなる層の膜厚が前記バリアメタルからなる層の膜厚の２〜１０倍であることを特徴とする半導体装置が提供される。
この明細書において、バリアメタルからなる層および半田付け可能金属からなる層を、それぞれ「バリアメタル層」および「半田付け可能金属層」ともいう。
【０００７】
また、本発明によれば、表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなる半導体装置の製造方法において、
前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法、ならびに
半導体層の電極形成面の表面に０．００１〜０．００２Ωｃｍの低抵抗率層を形成する工程、前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法
が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体装置は、半導体層の電極形成面に電極となるバリアメタル層および半田付け可能金属層が順次積層され、バリアメタル層が半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層で形成されてなることを特徴とする。
【０００９】
半導体層としては、通常この分野で用いられる半導体基板自体または半導体基板上に形成された別の半導体層が挙げられる。半導体基板としては、シリコン、ゲルマニウムなどの半導体基板、ＧａＡｓ、ＩｎＧａＡｓなどの化合物半導体基板が挙げられる。これらの中でも単結晶または多結晶のシリコン基板が好ましく、単結晶のシリコン基板が特に好ましい。
【００１０】
半導体層は、良好なオーミック接触を確保するために、その表面に０．００１〜０．００２Ωｃｍ程度の低抵抗率層を有しているのが好ましい。低抵抗率層は、イオン注入法、熱拡散法などの公知の方法により、Ｐ型またはＮ型（好ましくはＰ型）の不純物を半導体層の表面に拡散させることにより得られる（高濃度不純物拡散層）。
【００１１】
バリアメタルとしては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＴｉ、Ｃｒなどのショットキー障壁の低い高融点金属が好ましく、Ｔｉが特に好ましい。バリアメタル層は、スパッタ蒸着法のような公知の方法により形成することができる。
【００１２】
半田付け可能金属としては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＮｉが好ましい。半田付け可能金属層は、スパッタ蒸着法のような公知の方法により形成することができる。
【００１３】
半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層は、後述するシンター処理などにより形成される。すなわち、シンター処理によって、半導体層の構成元素、バリアメタルおよび半田付け可能金属が別の層に拡散し、その拡散領域に合金層が形成される。また、同時にバリアメタルと半田付け可能金属の合金層も形成される。
【００１４】
本発明の半導体装置は、
▲１▼バリアメタルの単独層が存在しないこと、
▲２▼バリアメタルが半田付け可能金属層の表面にまで拡散していない（這い上がっていない）、すなわち半田付け可能金属の単独層が存在すること、および
▲３▼半導体層へのバリアメタルと半田付け可能金属の拡散量が同程度であること、すなわち半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層におけるバリアメタルと半田付け可能金属の濃度が同程度であること
を特徴とする。このような特徴を有する半導体装置は、電極を構成する各金属層の厚さ（膜厚）およびシンター処理の条件を適宜選択することにより得られる。
【００１５】
半田付け可能金属層上には、電極の表面を保護し、シンター処理時の酸素拡散による半田付け可能金属層表面の酸化を防止し、電極表面に半田付け可能金属が析出して酸化物を形成することを防止するために、半田付け可能金属と第三の金属との合金層および第三の金属層が順次積層されているのが好ましい。第三の金属層の構成金属（「第三金属」という）としては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＡｇが好ましい。第三金属層は、スパッタ蒸着法のような公知の方法により形成することができる。また、半田付け可能金属と第三金属との合金層は、後述するシンター処理などにより形成することができる。
なお、シンター処理が完全な還元雰囲気下で行われるのであれば、第三金属層は必ずしも形成する必要がない。
【００１６】
本発明によれば、半導体層の電極形成面にバリアメタル層を形成する工程、バリアメタル層上に半田付け可能金属層を形成する工程、シンター処理によりバリアメタル層を半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層にする工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
次に、本発明の半導体装置の製造方法を図１〜３に基づいて説明するが、本発明はこの例示により限定されるものではない。
図１は、本発明の半導体装置のシンター処理前における電極の断面模式図である。図中、１は半導体層、２はバリアメタル層、３は半田付け可能金属層、４は第三金属層をそれぞれ示し、１’は半導体層１中の高濃度不純物拡散層を示す。
【００１８】
まず、半導体層１の高濃度不純物拡散層１’上にバリアメタル層２、半田付け可能金属層３、必要に応じて第三金属層４を、スパッタ蒸着法のような公知の方法により順次形成する。これらの金属層を同一設備で連続して形成することにより、工程の簡素化を図ることができる。
半導体層とバリアメタル層との密着力を向上させるために、バリアメタル層を形成する前に、逆スパッタのような公知の方法により高濃度不純物拡散層の表面の自然酸化膜を除去しておくのが好ましい。
【００１９】
スパッタ蒸着法は、真空蒸着法に比べて、粒径が均一で、結晶性が高く、緻密で平坦な金属膜を容易に形成できるので好ましい。このような金属膜を形成することにより、半導体チップダイボンド部のボイドが減少し、均一で安定した半田付け性が実現できる。
また、金属膜の薄膜化により、積層膜におけるストレスが低減でき、半導体ウエハの反りを大きく軽減できる。
【００２０】
バリアメタル層２の膜厚は、例えば、２５〜３５ｎｍ程度、好ましくは３０ｎｍ程度である。バリアメタル層の膜厚が薄い場合には、半田付け可能金属の半導体層への拡散が顕著になり、半導体層の構成元素のバリアメタルへの拡散（這い上がり）が大きくなり、バリアメタル層がバリアメタル層として機能しなくなるので好ましくない。この結果、半導体装置としての電流増幅率およびオン電圧が変動して、装置の信頼性が低下する。逆に、バリアメタル層の膜厚が厚い場合には、シンター処理後もバリアメタルが単独層として残り、半導体層の構成元素とバリアメタルとの硬くて脆い合金層が広範囲に形成され（半導体層がシリコンで構成される場合には、バリアメタルのシリサイド化が促進され）、電極のせん断強度が低下するので好ましくない。この結果、半導体装置の製造の最終工程でのダイシングプロセスにおいて、チップに加工する際に、チッピング、端面エグレが頻発し、ひいてはチップダイボンドに問題が生じる。
【００２１】
半田付け可能金属層３の膜厚は、バリアメタル層の膜厚の２〜１０倍、例えば、５０〜３５０ｎｍ程度が好ましい。
半田付け可能金属層３の膜厚が薄い場合には、バリアメタルの半田付け可能金属層への拡散（這い上がり）の影響を受け易くなるので好ましくない。一方、半田付け可能金属層の膜厚が厚い場合には、電極中の半田付け可能金属の総量が増加して、半導体層の構成元素と半田付け可能金属との合金形成が促進されるので好ましくない。この結果、漏れ電流増加による耐圧低下、電流増幅率およびオン電圧の変動などの半導体装置としての電気的特性が劣化して、装置の信頼性が低下する。
【００２２】
第三金属層は、シンター処理後も単独層として存在させることが必要であり、その膜厚は２５０ｎｍ以上、好ましくは２５０〜５００ｎｍ程度である。
【００２３】
次いで、シンター処理を行い、半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層、バリアメタルと半田付け可能金属との合金層、ならびに半田付け可能金属と第三金属との合金層を形成する。その条件は、各層の構成元素、各層の膜厚などにより適宜選択できる。
【００２４】
シンター処理は、半導体装置の表面に形成されたトランジスタの最終の熱処理を兼ねることができ、半導体装置としての信頼性を確保する意味で、処理温度は４６０℃〜４９０℃程度が好ましい。また、処理時間は２０〜３０分程度、例えば２０分程度が好ましい。最適な条件でシンター処理を行うことにより、デバイスにおいて良好な耐圧、電流増幅率およびオン電圧などを確保することができる。
【００２５】
電極の金属層への酸素拡散、すなわち金属層の酸化を防止し、安定した半導体装置を得るために、シンター処理は、還元雰囲気（例えば、窒素ガスのような不活性ガス雰囲気）で行うのが好ましい。
シンター処理の方法としては、電気拡散炉装置を用いた一定温度処理、ランプアニール装置を用いたランピング処理などの公知の方法が挙げられる。
【００２６】
図２は、本発明の半導体装置のシンター処理後における電極の深さと各金属元素の濃度の関係を表す図であり、図３は、図２の電極の金属層および合金層を模式的に表す図である。
図２は、半導体層１としてのＰ型シリコン基板（Si-bulk）上に、バリアメタル層２としてＴｉを３０ｎｍ、半田付け可能金属層３としてＮｉを２５０ｎｍ、第三金属層４としてＡｇを３００ｎｍの膜厚で形成し、シンター処理を行った電極の深さと各金属元素の濃度の関係を示している。
【００２７】
【実施例】
本発明を実施例によりさらに具体的に説明するが、これらの実施例により本発明が限定されるものではない。
【００２８】
（試験例１）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表１に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、表１に示す処理温度および処理時間の条件でシンター処理を行い、裏面電極を得た。
【００２９】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。比較として、シンター処理を行わない裏面電極についても同様に解析した。
得られた結果を図４〜８に示す。
【００３０】
【表１】
【００３１】
図４〜８の（ａ）において、横軸のスパッタ時間は裏面電極の深さに、縦軸のピーク高さは各金属元素の濃度に、それぞれ相当する。（ｂ）は（ａ）の縦軸のピーク高さを各金属元素の濃度に換算して表したものである。
シンター処理を行わない裏面電極（No.１）では、Ａｇ、Ｎｉ、Ｔｉ、Ｓｉの各層の拡散が認められず、単独の金属層として存在することがわかる（図４）。このような裏面電極は、密着性が悪く、半導体装置としての信頼性確保に問題がある。
【００３２】
処理温度４２０〜５２０℃でシンター処理を行った裏面電極（No.２〜５）では、ＮｉおよびＴｉの単独層が消失し、Ｓｉとの反応層（合金層）が形成されている。この現象は、シンター処理の処理温度が高いほど、多層金属層間の相互作用が促進されて、反応層が形成される（図５〜８）。また、同一熱処理条件であっても、Ｔｉ層が薄いほどＮｉのＳｉ層への拡散が顕著になり、Ｓｉの這い上がり（拡散）も大きくなる（図６および図７）。この結果、Ｔｉ層がバリアメタル層（バリアメタル層）として機能しなくなり、電流増幅率、オン電圧の変動が発生し、半導体装置としての信頼性が低下する。
【００３３】
（試験例２）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表２に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４８０℃、処理時間２０分間の条件でシンター処理を行い、裏面電極を得た。
【００３４】
【表２】
【００３５】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。
得られた結果を図９に示す。
【００３６】
図９（ａ）〜（ｃ）は、バリアメタル層の膜厚の違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である。図９（ａ）は図７の場合に、図９（ｂ）は図５、６、８の場合に対応し、図９（ｃ）はバリアメタル層の膜厚が厚い場合に対応する。
【００３７】
（試験例３）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表３に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４８０℃、処理時間２０分間の条件でシンター処理を行い、裏面電極を得た。
【００３８】
【表３】
【００３９】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。
得られた結果を図１０に示す。
【００４０】
図１０（ａ）〜（ｃ）は、半田付け可能金属層／バリアメタル（膜厚比）のＮｉ／Ｔｉの違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図であり、（ａ）は３６０／３０（１２倍）、（ｂ）は６０／３０（２倍）、（ｃ）は３００／３０（１０倍）の場合を表す。この結果、半田付け可能金属層の膜厚は、バリアメタル層の膜厚の２〜１０倍程度が好ましいことがわかる。
【００４１】
（試験例４）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを３０ｎｍ、半田付け可能金属層３としてＮｉを２５０ｎｍ、第三金属層４としてＡｇを２５０ｎｍ、２００ｎｍまたは１５０ｎｍの膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４９０℃、処理時間３０分間の条件でシンター処理を行い、裏面電極を得た。
【００４２】
得られた裏面電極の表面を目視および走査型電子顕微鏡（ＳＥＭ）で観察した。目視観察の結果をＡｇ層の膜厚と共に表４に示す。
【００４３】
【表４】
【００４４】
また、ＳＥＭ観察の結果を図１１（Ａｇ２５０ｎｍ、No.６）、図１３（Ａｇ２００ｎｍ、No.７）および図１５（Ａｇ１５０ｎｍ、No.８）に示す。倍率は（ａ）が10,000倍、（ｂ）が50,000倍である。また、これらの図中の分析点１〜５における金属元素の分布を、エネルギー分散型Ｘ線（ＥＤＸ）分析により解析した。得られた結果を図１２、図１４（ａ）および（ｂ）ならびに図１６（ａ）および（ｂ）に示す。
【００４５】
上記の結果から、試験例４のシンター処理時の窒素ガス雰囲気が完全な還元雰囲気ではなく、酸素拡散による半田付け可能金属層表面の酸化を防止するためには、第三金属層の形成が必要であること、およびその膜厚が２５０ｎｍ以上必要であることがわかる。
【００４６】
【発明の効果】
本発明によれば、電極形成に特殊な手段を施さなくても、電極が剥がれがない強固な密着性および良好な半田付け性を有し、電気特性に優れた電極を備えた信頼性の高い半導体装置を安定して製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置のシンター処理前における電極の断面模式図である。
【図２】本発明の半導体装置のシンター処理後における電極の深さと各金属元素の濃度の関係を表す図である。
【図３】図２の電極の金属層および合金層を模式的に表す図である。
【図４】シンター処理を行わない裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.１）。
【図５】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.２）。
【図６】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.３）。
【図７】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.４）。
【図８】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.５）。
【図９】バリアメタル層の膜厚の違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である（試験例２）。
【図１０】半田付け可能金属層／バリアメタル（膜厚比）のＮｉ／Ｔｉの違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である（試験例３）。
【図１１】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.６）。
【図１２】図１１における分析点１のＥＤＸ分析結果を示す図である。
【図１３】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.７）。
【図１４】図１３における分析点２および分析的３のＥＤＸ分析結果を示す図である。
【図１５】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.８）。
【図１６】図１５における分析点４および分析的５のＥＤＸ分析結果を示す図である。
【符号の説明】
１ 半導体層
１’高濃度不純物拡散層
２ バリアメタル層
３ 半田付け可能金属層
４ 第三金属層
【発明の属する技術分野】
本発明は、半導体層上にバリアメタル層および半田付け可能金属層が順次積層された電極を有する半導体装置において、バリアメタル層を、半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層にすることにより、複数の層間の密着性を向上させ、安定したオーミックコンタクトを実現した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置において、半導体層であるシリコン基板の裏面側が裏面電極として用いられている。裏面電極は単独または複数の金属の積層により形成され、異なる金属層間および半導体層と金属層との間における原子の拡散や反応により他の相が形成されるのを防止するために、バリアメタル層が設けられる。また、半導体装置として、電気的に良好なオーミックコンタクトを得るために、一般にバリアメタル層としてはショットキー障壁の低い高融点金属が用いられる。
【０００３】
しかし、裏面電極材料のバリアメタル層の金属としてショットキー障壁の低い高融点金属を使用した場合には、半導体層や他の金属層との密着性が悪く、層の剥がれなどの不具合が発生する。そこで、形成した金属層に熱処理を施して、層間の密着強度を向上させる方法が提案され、実用化されている（例えば、特開昭62-185330号公報）。
【０００４】
しかしながら、熱処理によりバリアメタル層の金属のシリサイド化が促進され、シリコン基板のせん断強度の劣化、ダイシング時のチッピングが発生するため、このような問題を解決する手法の開発が望まれていた。
【０００５】
【発明が解決しようとする課題】
本発明は、上記の課題に鑑みてなされたものであり、十分な密着性と安定した電気特性を備えた電極を有する半導体装置とその製造方法を提供することを課題とする。
【０００６】
【課題を解決するための手段】
かくして、本発明によれば、表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなり、前記の各合金層が前記半導体層の電極形成面に前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層を順次形成し、次いでシンター処理することにより形成された層であり、シンター処理前における前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層の膜厚がそれぞれ２５〜３５ｎｍ、５０〜３５０ｎｍおよび２５０ｎｍ以上であり、かつ前記半田付け可能金属からなる層の膜厚が前記バリアメタルからなる層の膜厚の２〜１０倍であることを特徴とする半導体装置が提供される。
この明細書において、バリアメタルからなる層および半田付け可能金属からなる層を、それぞれ「バリアメタル層」および「半田付け可能金属層」ともいう。
【０００７】
また、本発明によれば、表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなる半導体装置の製造方法において、
前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法、ならびに
半導体層の電極形成面の表面に０．００１〜０．００２Ωｃｍの低抵抗率層を形成する工程、前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法
が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体装置は、半導体層の電極形成面に電極となるバリアメタル層および半田付け可能金属層が順次積層され、バリアメタル層が半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層で形成されてなることを特徴とする。
【０００９】
半導体層としては、通常この分野で用いられる半導体基板自体または半導体基板上に形成された別の半導体層が挙げられる。半導体基板としては、シリコン、ゲルマニウムなどの半導体基板、ＧａＡｓ、ＩｎＧａＡｓなどの化合物半導体基板が挙げられる。これらの中でも単結晶または多結晶のシリコン基板が好ましく、単結晶のシリコン基板が特に好ましい。
【００１０】
半導体層は、良好なオーミック接触を確保するために、その表面に０．００１〜０．００２Ωｃｍ程度の低抵抗率層を有しているのが好ましい。低抵抗率層は、イオン注入法、熱拡散法などの公知の方法により、Ｐ型またはＮ型（好ましくはＰ型）の不純物を半導体層の表面に拡散させることにより得られる（高濃度不純物拡散層）。
【００１１】
バリアメタルとしては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＴｉ、Ｃｒなどのショットキー障壁の低い高融点金属が好ましく、Ｔｉが特に好ましい。バリアメタル層は、スパッタ蒸着法のような公知の方法により形成することができる。
【００１２】
半田付け可能金属としては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＮｉが好ましい。半田付け可能金属層は、スパッタ蒸着法のような公知の方法により形成することができる。
【００１３】
半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層は、後述するシンター処理などにより形成される。すなわち、シンター処理によって、半導体層の構成元素、バリアメタルおよび半田付け可能金属が別の層に拡散し、その拡散領域に合金層が形成される。また、同時にバリアメタルと半田付け可能金属の合金層も形成される。
【００１４】
本発明の半導体装置は、
▲１▼バリアメタルの単独層が存在しないこと、
▲２▼バリアメタルが半田付け可能金属層の表面にまで拡散していない（這い上がっていない）、すなわち半田付け可能金属の単独層が存在すること、および
▲３▼半導体層へのバリアメタルと半田付け可能金属の拡散量が同程度であること、すなわち半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層におけるバリアメタルと半田付け可能金属の濃度が同程度であること
を特徴とする。このような特徴を有する半導体装置は、電極を構成する各金属層の厚さ（膜厚）およびシンター処理の条件を適宜選択することにより得られる。
【００１５】
半田付け可能金属層上には、電極の表面を保護し、シンター処理時の酸素拡散による半田付け可能金属層表面の酸化を防止し、電極表面に半田付け可能金属が析出して酸化物を形成することを防止するために、半田付け可能金属と第三の金属との合金層および第三の金属層が順次積層されているのが好ましい。第三の金属層の構成金属（「第三金属」という）としては、通常この分野で用いられる金属材料であれば特に限定されないが、中でもＡｇが好ましい。第三金属層は、スパッタ蒸着法のような公知の方法により形成することができる。また、半田付け可能金属と第三金属との合金層は、後述するシンター処理などにより形成することができる。
なお、シンター処理が完全な還元雰囲気下で行われるのであれば、第三金属層は必ずしも形成する必要がない。
【００１６】
本発明によれば、半導体層の電極形成面にバリアメタル層を形成する工程、バリアメタル層上に半田付け可能金属層を形成する工程、シンター処理によりバリアメタル層を半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層にする工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
次に、本発明の半導体装置の製造方法を図１〜３に基づいて説明するが、本発明はこの例示により限定されるものではない。
図１は、本発明の半導体装置のシンター処理前における電極の断面模式図である。図中、１は半導体層、２はバリアメタル層、３は半田付け可能金属層、４は第三金属層をそれぞれ示し、１’は半導体層１中の高濃度不純物拡散層を示す。
【００１８】
まず、半導体層１の高濃度不純物拡散層１’上にバリアメタル層２、半田付け可能金属層３、必要に応じて第三金属層４を、スパッタ蒸着法のような公知の方法により順次形成する。これらの金属層を同一設備で連続して形成することにより、工程の簡素化を図ることができる。
半導体層とバリアメタル層との密着力を向上させるために、バリアメタル層を形成する前に、逆スパッタのような公知の方法により高濃度不純物拡散層の表面の自然酸化膜を除去しておくのが好ましい。
【００１９】
スパッタ蒸着法は、真空蒸着法に比べて、粒径が均一で、結晶性が高く、緻密で平坦な金属膜を容易に形成できるので好ましい。このような金属膜を形成することにより、半導体チップダイボンド部のボイドが減少し、均一で安定した半田付け性が実現できる。
また、金属膜の薄膜化により、積層膜におけるストレスが低減でき、半導体ウエハの反りを大きく軽減できる。
【００２０】
バリアメタル層２の膜厚は、例えば、２５〜３５ｎｍ程度、好ましくは３０ｎｍ程度である。バリアメタル層の膜厚が薄い場合には、半田付け可能金属の半導体層への拡散が顕著になり、半導体層の構成元素のバリアメタルへの拡散（這い上がり）が大きくなり、バリアメタル層がバリアメタル層として機能しなくなるので好ましくない。この結果、半導体装置としての電流増幅率およびオン電圧が変動して、装置の信頼性が低下する。逆に、バリアメタル層の膜厚が厚い場合には、シンター処理後もバリアメタルが単独層として残り、半導体層の構成元素とバリアメタルとの硬くて脆い合金層が広範囲に形成され（半導体層がシリコンで構成される場合には、バリアメタルのシリサイド化が促進され）、電極のせん断強度が低下するので好ましくない。この結果、半導体装置の製造の最終工程でのダイシングプロセスにおいて、チップに加工する際に、チッピング、端面エグレが頻発し、ひいてはチップダイボンドに問題が生じる。
【００２１】
半田付け可能金属層３の膜厚は、バリアメタル層の膜厚の２〜１０倍、例えば、５０〜３５０ｎｍ程度が好ましい。
半田付け可能金属層３の膜厚が薄い場合には、バリアメタルの半田付け可能金属層への拡散（這い上がり）の影響を受け易くなるので好ましくない。一方、半田付け可能金属層の膜厚が厚い場合には、電極中の半田付け可能金属の総量が増加して、半導体層の構成元素と半田付け可能金属との合金形成が促進されるので好ましくない。この結果、漏れ電流増加による耐圧低下、電流増幅率およびオン電圧の変動などの半導体装置としての電気的特性が劣化して、装置の信頼性が低下する。
【００２２】
第三金属層は、シンター処理後も単独層として存在させることが必要であり、その膜厚は２５０ｎｍ以上、好ましくは２５０〜５００ｎｍ程度である。
【００２３】
次いで、シンター処理を行い、半導体層の構成元素、バリアメタルおよび半田付け可能金属の合金層、バリアメタルと半田付け可能金属との合金層、ならびに半田付け可能金属と第三金属との合金層を形成する。その条件は、各層の構成元素、各層の膜厚などにより適宜選択できる。
【００２４】
シンター処理は、半導体装置の表面に形成されたトランジスタの最終の熱処理を兼ねることができ、半導体装置としての信頼性を確保する意味で、処理温度は４６０℃〜４９０℃程度が好ましい。また、処理時間は２０〜３０分程度、例えば２０分程度が好ましい。最適な条件でシンター処理を行うことにより、デバイスにおいて良好な耐圧、電流増幅率およびオン電圧などを確保することができる。
【００２５】
電極の金属層への酸素拡散、すなわち金属層の酸化を防止し、安定した半導体装置を得るために、シンター処理は、還元雰囲気（例えば、窒素ガスのような不活性ガス雰囲気）で行うのが好ましい。
シンター処理の方法としては、電気拡散炉装置を用いた一定温度処理、ランプアニール装置を用いたランピング処理などの公知の方法が挙げられる。
【００２６】
図２は、本発明の半導体装置のシンター処理後における電極の深さと各金属元素の濃度の関係を表す図であり、図３は、図２の電極の金属層および合金層を模式的に表す図である。
図２は、半導体層１としてのＰ型シリコン基板（Si-bulk）上に、バリアメタル層２としてＴｉを３０ｎｍ、半田付け可能金属層３としてＮｉを２５０ｎｍ、第三金属層４としてＡｇを３００ｎｍの膜厚で形成し、シンター処理を行った電極の深さと各金属元素の濃度の関係を示している。
【００２７】
【実施例】
本発明を実施例によりさらに具体的に説明するが、これらの実施例により本発明が限定されるものではない。
【００２８】
（試験例１）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表１に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、表１に示す処理温度および処理時間の条件でシンター処理を行い、裏面電極を得た。
【００２９】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。比較として、シンター処理を行わない裏面電極についても同様に解析した。
得られた結果を図４〜８に示す。
【００３０】
【表１】
図４〜８の（ａ）において、横軸のスパッタ時間は裏面電極の深さに、縦軸のピーク高さは各金属元素の濃度に、それぞれ相当する。（ｂ）は（ａ）の縦軸のピーク高さを各金属元素の濃度に換算して表したものである。
シンター処理を行わない裏面電極（No.１）では、Ａｇ、Ｎｉ、Ｔｉ、Ｓｉの各層の拡散が認められず、単独の金属層として存在することがわかる（図４）。このような裏面電極は、密着性が悪く、半導体装置としての信頼性確保に問題がある。
【００３２】
処理温度４２０〜５２０℃でシンター処理を行った裏面電極（No.２〜５）では、ＮｉおよびＴｉの単独層が消失し、Ｓｉとの反応層（合金層）が形成されている。この現象は、シンター処理の処理温度が高いほど、多層金属層間の相互作用が促進されて、反応層が形成される（図５〜８）。また、同一熱処理条件であっても、Ｔｉ層が薄いほどＮｉのＳｉ層への拡散が顕著になり、Ｓｉの這い上がり（拡散）も大きくなる（図６および図７）。この結果、Ｔｉ層がバリアメタル層（バリアメタル層）として機能しなくなり、電流増幅率、オン電圧の変動が発生し、半導体装置としての信頼性が低下する。
【００３３】
（試験例２）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表２に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４８０℃、処理時間２０分間の条件でシンター処理を行い、裏面電極を得た。
【００３４】
【表２】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。
得られた結果を図９に示す。
【００３６】
図９（ａ）〜（ｃ）は、バリアメタル層の膜厚の違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である。図９（ａ）は図７の場合に、図９（ｂ）は図５、６、８の場合に対応し、図９（ｃ）はバリアメタル層の膜厚が厚い場合に対応する。
【００３７】
（試験例３）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを、半田付け可能金属層３としてＮｉを、第三金属層４としてＡｇを、表３に示す膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４８０℃、処理時間２０分間の条件でシンター処理を行い、裏面電極を得た。
【００３８】
【表３】
得られた裏面電極における深さ方向の金属元素の濃度分布を、オージェ電子分光分析（検出元素：Ｌｉ以上、検出下限：０．数％〜数％、分析深さ：数ｎｍ）により解析した。
得られた結果を図１０に示す。
【００４０】
図１０（ａ）〜（ｃ）は、半田付け可能金属層／バリアメタル（膜厚比）のＮｉ／Ｔｉの違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図であり、（ａ）は３６０／３０（１２倍）、（ｂ）は６０／３０（２倍）、（ｃ）は３００／３０（１０倍）の場合を表す。この結果、半田付け可能金属層の膜厚は、バリアメタル層の膜厚の２〜１０倍程度が好ましいことがわかる。
【００４１】
（試験例４）
半導体層１としてのＰ型シリコン基板上に、バリアメタル層２としてＴｉを３０ｎｍ、半田付け可能金属層３としてＮｉを２５０ｎｍ、第三金属層４としてＡｇを２５０ｎｍ、２００ｎｍまたは１５０ｎｍの膜厚でスパッタ蒸着法により、図１に示すように積層した。次いで、窒素ガス雰囲気にて、処理温度４９０℃、処理時間３０分間の条件でシンター処理を行い、裏面電極を得た。
【００４２】
得られた裏面電極の表面を目視および走査型電子顕微鏡（ＳＥＭ）で観察した。目視観察の結果をＡｇ層の膜厚と共に表４に示す。
【００４３】
【表４】
また、ＳＥＭ観察の結果を図１１（Ａｇ２５０ｎｍ、No.６）、図１３（Ａｇ２００ｎｍ、No.７）および図１５（Ａｇ１５０ｎｍ、No.８）に示す。倍率は（ａ）が10,000倍、（ｂ）が50,000倍である。また、これらの図中の分析点１〜５における金属元素の分布を、エネルギー分散型Ｘ線（ＥＤＸ）分析により解析した。得られた結果を図１２、図１４（ａ）および（ｂ）ならびに図１６（ａ）および（ｂ）に示す。
【００４５】
上記の結果から、試験例４のシンター処理時の窒素ガス雰囲気が完全な還元雰囲気ではなく、酸素拡散による半田付け可能金属層表面の酸化を防止するためには、第三金属層の形成が必要であること、およびその膜厚が２５０ｎｍ以上必要であることがわかる。
【００４６】
【発明の効果】
本発明によれば、電極形成に特殊な手段を施さなくても、電極が剥がれがない強固な密着性および良好な半田付け性を有し、電気特性に優れた電極を備えた信頼性の高い半導体装置を安定して製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置のシンター処理前における電極の断面模式図である。
【図２】本発明の半導体装置のシンター処理後における電極の深さと各金属元素の濃度の関係を表す図である。
【図３】図２の電極の金属層および合金層を模式的に表す図である。
【図４】シンター処理を行わない裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.１）。
【図５】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.２）。
【図６】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.３）。
【図７】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.４）。
【図８】本発明の半導体装置の裏面電極における深さ方向の各金属元素の濃度分布を示す図である（試験例１、No.５）。
【図９】バリアメタル層の膜厚の違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である（試験例２）。
【図１０】半田付け可能金属層／バリアメタル（膜厚比）のＮｉ／Ｔｉの違いによるシンター処理後における裏面電極の深さと各金属元素の濃度の関係を表す図である（試験例３）。
【図１１】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.６）。
【図１２】図１１における分析点１のＥＤＸ分析結果を示す図である。
【図１３】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.７）。
【図１４】図１３における分析点２および分析的３のＥＤＸ分析結果を示す図である。
【図１５】本発明の半導体装置における裏面電極表面のＳＥＭ観察の結果を示す図である（試験例４、No.８）。
【図１６】図１５における分析点４および分析的５のＥＤＸ分析結果を示す図である。
【符号の説明】
１ 半導体層
１’高濃度不純物拡散層
２ バリアメタル層
３ 半田付け可能金属層
４ 第三金属層
Claims (3)
- 表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなり、前記の各合金層が前記半導体層の電極形成面に前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層を順次形成し、次いでシンター処理することにより形成された層であり、シンター処理前における前記バリアメタルからなる層、前記半田付け可能金属からなる層および前記第三金属からなる層の膜厚がそれぞれ２５〜３５ｎｍ、５０〜３５０ｎｍおよび２５０ｎｍ以上であり、かつ前記半田付け可能金属からなる層の膜厚が前記バリアメタルからなる層の膜厚の２〜１０倍であることを特徴とする半導体装置。
- 表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなる半導体装置の製造方法において、
前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法。 - 表面に０．００１〜０．００２Ωｃｍの低抵抗率層を有する、Ｓｉからなる半導体層の電極形成面に、前記半導体層の構成元素、ＴｉからなるバリアメタルおよびＮｉからなる半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記半田付け可能金属からなる層と、前記半田付け可能金属およびＡｇからなる第三金属からなる合金層と、前記第三金属からなる層とが順次積層されてなる半導体装置の製造方法において、
半導体層の電極形成面の表面に０．００１〜０．００２Ωｃｍの低抵抗率層を形成する工程、前記半導体層の電極形成面に膜厚２５〜３５ｎｍの前記バリアメタルからなる層を形成する工程、前記バリアメタルからなる層上に膜厚５０〜３５０ｎｍの前記半田付け可能金属からなる層を形成する工程、前記半田付け可能金属からなる層上に膜厚２５０ｎｍ以上の前記第三金属からなる層を形成する工程、窒素ガス雰囲気で温度４８０〜４９０℃、処理時間２０〜３０分間の条件で行われるシンター処理により、前記バリアメタルからなる層を前記半導体層の構成元素、前記バリアメタルおよび前記半田付け可能金属からなる合金層と、前記バリアメタルおよび前記半田付け可能金属からなる合金層にし、かつ前記半田付け可能金属からなる層と前記第三金属からなる層との近接領域を前記半田付け可能金属および前記第三金属からなる合金層にする工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210025A JP3960739B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210025A JP3960739B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025938A JP2002025938A (ja) | 2002-01-25 |
| JP3960739B2 true JP3960739B2 (ja) | 2007-08-15 |
Family
ID=18706354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000210025A Expired - Fee Related JP3960739B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3960739B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194514A (ja) | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2000
- 2000-07-11 JP JP2000210025A patent/JP3960739B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002025938A (ja) | 2002-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8722487B2 (en) | Semiconductor device with an electrode including an aluminum-silicon film | |
| JP5728339B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN102163627B (zh) | 具有肖特基势垒二极管的碳化硅半导体装置及其制造方法 | |
| US8466474B2 (en) | Silicon carbide semiconductor device and method of producing silicon carbide semiconductor device | |
| US7384826B2 (en) | Method of forming ohmic contact to a semiconductor body | |
| US10600921B2 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
| CN1088256C (zh) | 产生欧姆接触及制造设有该种欧姆接触的半导体器件的方法 | |
| JP4221012B2 (ja) | 半導体装置とその製造方法 | |
| WO2016075927A1 (ja) | 新規な積層体 | |
| WO2012140795A1 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| EP2079101A1 (en) | OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE | |
| CN104335328B (zh) | 碳化硅半导体装置的制造方法以及由该方法制造的碳化硅半导体装置 | |
| JP6728097B2 (ja) | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 | |
| JP4091931B2 (ja) | ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法 | |
| JP5593619B2 (ja) | ショットキーバリアダイオードとその製造方法 | |
| JPH0864800A (ja) | 炭化珪素半導体素子 | |
| JP3960739B2 (ja) | 半導体装置とその製造方法 | |
| WO2022215471A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4087365B2 (ja) | ＳｉＣ半導体装置の製造方法 | |
| JP4000927B2 (ja) | 半導体装置およびその製造方法 | |
| JP4087368B2 (ja) | ＳｉＣ半導体装置の製造方法 | |
| JP3654037B2 (ja) | オーミック電極とその製造方法、および半導体装置 | |
| JPH02133964A (ja) | 半導体装置 | |
| JP5303008B2 (ja) | 半導体素子及び半導体素子の製造方法 | |
| JP2006073922A (ja) | ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040825 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070416 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070515 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140525 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |