JPS58106825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58106825A JPS58106825A JP20545681A JP20545681A JPS58106825A JP S58106825 A JPS58106825 A JP S58106825A JP 20545681 A JP20545681 A JP 20545681A JP 20545681 A JP20545681 A JP 20545681A JP S58106825 A JPS58106825 A JP S58106825A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- back surface
- ion
- layer
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 239000013078 crystal Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 abstract description 16
- 230000005496 eutectics Effects 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- 239000000523 sample Substances 0.000 abstract description 6
- 238000012360 testing method Methods 0.000 abstract description 4
- 229910045601 alloy Inorganic materials 0.000 abstract description 3
- 239000000956 alloy Substances 0.000 abstract description 3
- 230000008020 evaporation Effects 0.000 abstract 2
- 238000001704 evaporation Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000004927 fusion Effects 0.000 abstract 1
- 238000007790 scraping Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 35
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 13
- 239000010931 gold Substances 0.000 description 13
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910000676 Si alloy Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、本発明は半導体装置の製造方法に関するものであり、
シリコン基板の裏面に低抵抗層を低温で形成し、グロー
ブ検査等を良好な状態で行なうことを目的とする。
シリコン基板の裏面に低抵抗層を低温で形成し、グロー
ブ検査等を良好な状態で行なうことを目的とする。
従来、シリコン単結晶基板（以下ウェハと記す）にトラ
ンジスタ、集積回路（ＩＣ）等を形成する際には、ウェ
ハを高温雰囲気中に置き、不純物をウェハに拡散する工
程を行なうためにウェハの表面ばかりでなく、裏面にも
拡散層が形成されウェハの裏面は低抵抗化されていた。
ンジスタ、集積回路（ＩＣ）等を形成する際には、ウェ
ハを高温雰囲気中に置き、不純物をウェハに拡散する工
程を行なうためにウェハの表面ばかりでなく、裏面にも
拡散層が形成されウェハの裏面は低抵抗化されていた。
しかし、最近高集積回路（ＬＳＩ、ＶＬＳＩ等）をウニ
・・の表面に形成する方法としては、拡散はイオン注入
法と低温の熱処理によって行なうため裏面には従来のよ
うに高濃度の不純物層が形成されない。この場合、ウェ
ハの裏面は例えば６ΩＣｍ程度あるいは１０〜２゜９ｍ
の基板がむき出しになっており、比較的高抵抗である。
・・の表面に形成する方法としては、拡散はイオン注入
法と低温の熱処理によって行なうため裏面には従来のよ
うに高濃度の不純物層が形成されない。この場合、ウェ
ハの裏面は例えば６ΩＣｍ程度あるいは１０〜２゜９ｍ
の基板がむき出しになっており、比較的高抵抗である。
一方、ウェノ・上に形成されたＬＳＩ、ＶＬＳＩをウェ
ハのままの状態で検査する工程（これを一般にプローブ
検査と呼んでいる）を行なうには裏面を低抵抗にしなけ
ればならない場合が多い。すなわち、プローブ検査は第
１図に示す如く真空チャッり１上にウェハ２を置き、ウ
ェハ２上に形成されたＬＳＩ の電極パッド３にプロ
ーブ針４を突き立て、そのプローブ針を通して、電流を
流し電圧を印加してＬＳＩ の良否を判定している。
ハのままの状態で検査する工程（これを一般にプローブ
検査と呼んでいる）を行なうには裏面を低抵抗にしなけ
ればならない場合が多い。すなわち、プローブ検査は第
１図に示す如く真空チャッり１上にウェハ２を置き、ウ
ェハ２上に形成されたＬＳＩ の電極パッド３にプロ
ーブ針４を突き立て、そのプローブ針を通して、電流を
流し電圧を印加してＬＳＩ の良否を判定している。
この場合、ウェハ裏面を接地状態にして測定するわけで
あるが、真空チャック１とウェハ２の裏面との間は単な
る機械的な接触が行なわれているにすぎず、全稈ウェハ
２の裏面を低抵抗にしておかなければ、ウェハ２の裏面
を完全な接地状態にすることができない。さらに裏面よ
シ一定の基板バイアスを印加しながら測定する場合もあ
り、この場合には正確な測定のために裏面を低抵抗化し
ておくことが特に大切になる。
あるが、真空チャック１とウェハ２の裏面との間は単な
る機械的な接触が行なわれているにすぎず、全稈ウェハ
２の裏面を低抵抗にしておかなければ、ウェハ２の裏面
を完全な接地状態にすることができない。さらに裏面よ
シ一定の基板バイアスを印加しながら測定する場合もあ
り、この場合には正確な測定のために裏面を低抵抗化し
ておくことが特に大切になる。
従来ウェハの裏面を低抵抗にする一つの方法として裏面
にＡＩｌ を蒸着し、４００’ｌ：以上に加熱する方法
があった。これはウェハの裏面を効果的に低抵抗化する
上で有効な方法であるが処理工程において温度が４００
’Ｃ以上必要になるため、熱処理時に表面の電極配線に
用いるＡＩｌ、が拡散層とのコンタクト部で拡散層をつ
き破る危険性がある。
にＡＩｌ を蒸着し、４００’ｌ：以上に加熱する方法
があった。これはウェハの裏面を効果的に低抵抗化する
上で有効な方法であるが処理工程において温度が４００
’Ｃ以上必要になるため、熱処理時に表面の電極配線に
用いるＡＩｌ、が拡散層とのコンタクト部で拡散層をつ
き破る危険性がある。
また、後の組立工程で金−シリコン共晶法でダイスボン
ドするためには、チップ裏面に形成された前記へ！を除
去しなければならないし、熱処理した際できたＡ１−シ
リコン合金層を除去するのが困難である等の欠点がある
。
ドするためには、チップ裏面に形成された前記へ！を除
去しなければならないし、熱処理した際できたＡ１−シ
リコン合金層を除去するのが困難である等の欠点がある
。
一方、後工程で、金−シリコン共晶法でダイスボンドす
ることを考えてウェハの裏面に金を蒸着することも考え
られるが、１０〜２０Ω唯のシリコンに金属を蒸着した
だけでは金属とシリコン間に電位障壁ができウェハ裏面
の抵抗は下らない。
ることを考えてウェハの裏面に金を蒸着することも考え
られるが、１０〜２０Ω唯のシリコンに金属を蒸着した
だけでは金属とシリコン間に電位障壁ができウェハ裏面
の抵抗は下らない。
むしろ、金を蒸着して熱処理すると、金がシリコン中に
入り、深いトラップレベルを形成するため逆に高抵抗層
を作ってしまうことになる。
入り、深いトラップレベルを形成するため逆に高抵抗層
を作ってしまうことになる。
以上説明したようにすでに回路調子、Ａρ電極配線等が
形成されたシリコン単結晶基板では、前記回路素子等の
特性を劣化させないために４００℃以下の温度の熱処理
でその裏面を効果的に低抵抗化する必要があるが、本発
明は金とシリコンの共晶温度（４００℃以下）でウェハ
の裏面を低抵抗化する半導体装置の製造方法を提供する
ものである。
形成されたシリコン単結晶基板では、前記回路素子等の
特性を劣化させないために４００℃以下の温度の熱処理
でその裏面を効果的に低抵抗化する必要があるが、本発
明は金とシリコンの共晶温度（４００℃以下）でウェハ
の裏面を低抵抗化する半導体装置の製造方法を提供する
ものである。
以下本発明を実施例をもとにして詳細に説明する。第２
図（ハ））〜ｐ）に本発明の一実施例における半導体装
置の製造方法のフローチャートおよびそれに対応する半
導体装置の断面図を示した。ここでは特にＰ形シリコン
ウェハの裏面に低抵抗層を形成する例について説明する
。
図（ハ））〜ｐ）に本発明の一実施例における半導体装
置の製造方法のフローチャートおよびそれに対応する半
導体装置の断面図を示した。ここでは特にＰ形シリコン
ウェハの裏面に低抵抗層を形成する例について説明する
。
まず第２図（ハ）の断面図に示すように、２ｏはウェハ
で、その主面２１にはＬＳＩ、ＶＬＳＩを形成する。２
２は裏面であり、必要な場合、裏面２２を削ってウェハ
を薄くすることもある。次に第２図（Ｂ）に示す如く、
裏面に不純物をイオン注入するのであるが、ここではウ
ェハ２ｏがＰ形であるので、ボロン（Ｂ）又はフッ化ボ
ロン（ＢＦ２）を注入するのがよい。２３はボロンのイ
オン注入法によって形成されたイオン注入層を示す。次
に第２図（ｑに示す如くイオン注入層２３上に金蒸着を
行ない金蒸着膜２４を形成する。この段階では、イオン
注入債２３中の不純物は活性化されておらずウェハ２０
の裏面の抵抗は高いままである。なお、金蒸着膜２４の
厚さはイオン注入層２３深さと、金−シリコン共晶点で
の金とシリコンの比とから決めることが望ましい。次に
第２図ｐ）に示すようにウェハ２０の熱処理を行なうが
、その温度は金とシリコンの共晶温度（３７０℃）以上
４ｏｏ℃以下が望ましい。共晶温度以上では金とシリコ
ンが反応して合金を作り、溶融状態になる。その状態で
室温に戻すとウェハ２０側にシリコン再結晶層２５がで
きるが、その層にはイオン注入された不純物、この例で
はボロンと金が偏析することになる。ここで重要なこと
は金とボロンの偏析係数に大きい差があることであり、
再結晶層２６には充分なボロンが入るため低抵抗層がで
きる。さらにその上には金−シリコン合金層２ｅができ
るが、これはほとんど金属に近い導電率である。
で、その主面２１にはＬＳＩ、ＶＬＳＩを形成する。２
２は裏面であり、必要な場合、裏面２２を削ってウェハ
を薄くすることもある。次に第２図（Ｂ）に示す如く、
裏面に不純物をイオン注入するのであるが、ここではウ
ェハ２ｏがＰ形であるので、ボロン（Ｂ）又はフッ化ボ
ロン（ＢＦ２）を注入するのがよい。２３はボロンのイ
オン注入法によって形成されたイオン注入層を示す。次
に第２図（ｑに示す如くイオン注入層２３上に金蒸着を
行ない金蒸着膜２４を形成する。この段階では、イオン
注入債２３中の不純物は活性化されておらずウェハ２０
の裏面の抵抗は高いままである。なお、金蒸着膜２４の
厚さはイオン注入層２３深さと、金−シリコン共晶点で
の金とシリコンの比とから決めることが望ましい。次に
第２図ｐ）に示すようにウェハ２０の熱処理を行なうが
、その温度は金とシリコンの共晶温度（３７０℃）以上
４ｏｏ℃以下が望ましい。共晶温度以上では金とシリコ
ンが反応して合金を作り、溶融状態になる。その状態で
室温に戻すとウェハ２０側にシリコン再結晶層２５がで
きるが、その層にはイオン注入された不純物、この例で
はボロンと金が偏析することになる。ここで重要なこと
は金とボロンの偏析係数に大きい差があることであり、
再結晶層２６には充分なボロンが入るため低抵抗層がで
きる。さらにその上には金−シリコン合金層２ｅができ
るが、これはほとんど金属に近い導電率である。
したがってこの状態ではウェハの裏面が十分低抵抗化さ
れプローブ検査のため真空チャック上へ載せても真空チ
ャックの載置面とウェハ裏面とのコンタクトが充分とれ
ることになる。
れプローブ検査のため真空チャック上へ載せても真空チ
ャックの載置面とウェハ裏面とのコンタクトが充分とれ
ることになる。
なお、第２図ｐ）における熱処理は熱板上または電気炉
中で３７０℃以上にウェハ全体を加熱して行なっても良
いが、ＬＳＩ等が形成されたウェハの表面側まで加熱す
るのが問題であれば、例えばレーザ光又はフラッシュラ
イト等で局部（裏面）を瞬時に加熱し溶融部分を移動さ
せても良い。
中で３７０℃以上にウェハ全体を加熱して行なっても良
いが、ＬＳＩ等が形成されたウェハの表面側まで加熱す
るのが問題であれば、例えばレーザ光又はフラッシュラ
イト等で局部（裏面）を瞬時に加熱し溶融部分を移動さ
せても良い。
また、裏面を局部的に加熱した際、一部は金蒸着膜のま
ま残しても良い。
ま残しても良い。
以上説明したように本発明の半導体装置の製造方法は４
００℃以下でシリコンウェハ裏面にオーミックコンタク
ト及び金属電極を形成でき、ウェハ状態での裏面のコン
タクトを良くし、プローブ検査を完全な状態で行なうこ
とができる。
００℃以下でシリコンウェハ裏面にオーミックコンタク
ト及び金属電極を形成でき、ウェハ状態での裏面のコン
タクトを良くし、プローブ検査を完全な状態で行なうこ
とができる。
さらには、組立工程、ダイスポンド時すでに金−シリコ
ン合金が裏面に形成されているため、工程の簡略化がで
きる上、オーミックコンタクトさせることができる効果
があり、工業上有用なものである。
ン合金が裏面に形成されているため、工程の簡略化がで
きる上、オーミックコンタクトさせることができる効果
があり、工業上有用なものである。
第１図はシリコン単結晶基板に形成された集積回路をプ
ローブ検査する状態を示す図、第２図＾〜（至）は本発
明の一実施例における半導体装置の製造方法の工程流れ
図およびそれに対応する同半導体装置の断面図である。 ２ｏ・・・・・・ウェハ、２１・・・・・・表面、２２
・・・・・・裏面、２３・・・・・・イオン注入層、２
４・・・・・・金蒸着層、２５・・・・・・再結晶層、
２６・・・・・・合金層。
ローブ検査する状態を示す図、第２図＾〜（至）は本発
明の一実施例における半導体装置の製造方法の工程流れ
図およびそれに対応する同半導体装置の断面図である。 ２ｏ・・・・・・ウェハ、２１・・・・・・表面、２２
・・・・・・裏面、２３・・・・・・イオン注入層、２
４・・・・・・金蒸着層、２５・・・・・・再結晶層、
２６・・・・・・合金層。
Claims (1)
- 【特許請求の範囲】 （１）−主面に回路素子が形成されたシリコン単結晶基
板の他主面に、同シリコン単結晶基板と同−導電形を与
える不純物または同不純物の化合物をイオン注入してイ
オン注入層を形成する工程と、前記イオン注入層上に金
屋を形成する工程と、熱処理する工程とを有することを
特徴とする半導体することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 （３）熱処理する工程がシリコン単結晶基板の裏面に局
部的に行なうことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20545681A JPS58106825A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20545681A JPS58106825A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106825A true JPS58106825A (ja) | 1983-06-25 |
Family
ID=16507175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20545681A Pending JPS58106825A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106825A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342793A (en) * | 1990-02-20 | 1994-08-30 | Sgs-Thomson Microelectronics, S.R.L. | Process for obtaining multi-layer metallization of the back of a semiconductor substrate |
| GB2292637A (en) * | 1994-08-24 | 1996-02-28 | Nec Corp | Semiconductor wafer with dummy pads |
| US20070173045A1 (en) * | 2006-01-23 | 2007-07-26 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| JP2011029423A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1981
- 1981-12-18 JP JP20545681A patent/JPS58106825A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342793A (en) * | 1990-02-20 | 1994-08-30 | Sgs-Thomson Microelectronics, S.R.L. | Process for obtaining multi-layer metallization of the back of a semiconductor substrate |
| GB2292637A (en) * | 1994-08-24 | 1996-02-28 | Nec Corp | Semiconductor wafer with dummy pads |
| US5616931A (en) * | 1994-08-24 | 1997-04-01 | Nec Corporation | Semiconductor device |
| GB2292637B (en) * | 1994-08-24 | 1998-07-22 | Nec Corp | Semiconductor device |
| US20070173045A1 (en) * | 2006-01-23 | 2007-07-26 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| US8183144B2 (en) * | 2006-01-23 | 2012-05-22 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| JP2011029423A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100237095B1 (ko) | 반도체 소자의 제조방법 | |
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| KR890003144B1 (ko) | 반도체장치 제조방법 | |
| KR960011865B1 (ko) | 반도체 장치의 금속층 형성방법 | |
| US4708904A (en) | Semiconductor device and a method of manufacturing the same | |
| KR100238564B1 (ko) | 반도체 소자 제조 방법 | |
| JPS58106825A (ja) | 半導体装置の製造方法 | |
| JP2751223B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6364057B2 (ja) | ||
| US4525221A (en) | Alloying of aluminum metallization | |
| KR960000360B1 (ko) | 저 접촉 저항값을 갖는 집적 회로의 제조 방법 | |
| US4536223A (en) | Method of lowering contact resistance of implanted contact regions | |
| EP0259616A1 (en) | Silicon semiconductor device structure and process for forming same | |
| JPH02119129A (ja) | 半導体装置の製造方法 | |
| JPS61160924A (ja) | 半導体薄膜結晶層の製造方法 | |
| US5994219A (en) | Add one process step to control the SI distribution of Alsicu to improved metal residue process window | |
| JPS6339105B2 (ja) | ||
| RU2234164C2 (ru) | Способ создания структуры - кремний на изоляторе для сбис | |
| JPH01166556A (ja) | ｎ型ＧａＡｓオーム性電極およびその形成方法 | |
| JPH07176489A (ja) | 半導体装置 | |
| JPH05304148A (ja) | 半導体装置の製造方法 | |
| JPS59227119A (ja) | シリコン半導体装置 | |
| JPS61156837A (ja) | 半導体装置の製造方法 | |
| KR0172770B1 (ko) | 실리사이드를 포함하는 장벽금속층 형성방법 | |
| JPS63227019A (ja) | 半導体装置の製造方法 |