DE10322135B9 - Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung - Google Patents

Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung Download PDF

Info

Publication number
DE10322135B9
DE10322135B9 DE10322135.2A DE10322135A DE10322135B9 DE 10322135 B9 DE10322135 B9 DE 10322135B9 DE 10322135 A DE10322135 A DE 10322135A DE 10322135 B9 DE10322135 B9 DE 10322135B9
Authority
DE
Germany
Prior art keywords
metal
nanocrystalline layer
solder
layer
metallization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10322135.2A
Other languages
English (en)
Other versions
DE10322135B4 (de
DE10322135A1 (de
Inventor
Wolfgang Pahl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SnapTrack Inc
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to DE10322135.2A priority Critical patent/DE10322135B9/de
Publication of DE10322135A1 publication Critical patent/DE10322135A1/de
Application granted granted Critical
Publication of DE10322135B4 publication Critical patent/DE10322135B4/de
Publication of DE10322135B9 publication Critical patent/DE10322135B9/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01025Manganese [Mn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0104Zirconium [Zr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

Bauelement, – mit einer Lötverbindung zwischen einem ersten Teilkörper (TK1) mit einer ersten flächigen Metallisierung (M, CK) und einem zweiten Teilkörper (TK2) mit einer zweiten flächigen Metallisierung (M, OK), – wobei die Lötverbindung einen Lotkörper (LP, LK) aus einem aufschmelzbaren Lot umfaßt, – bei dem zumindest eine der Metallisierungen (M, CK, OK) auf der zum Lotkörper (LP, LK) weisenden Oberfläche eine nanokristalline Schicht (NS) aufweist, die ein A-Metall und ein B-Metall umfasst, dadurch gekennzeichnet, dass – das A-Metall mindestens ein Element aus der Gruppe Fe, Co, Ni, Cu, Pd, Ag, Pt und Au aufweist, – das B-Metall mindestens ein Element aus der Gruppe Ti, V, Cr, Mn, Zr, Nb, Mo, Hf, Ta und W aufweist, – die nanokristalline Schicht (NS) zwischen 15 und 85 Atomprozent A-Metall enthält und – der zu 100% fehlende Anteil im Wesentlichen aus B-Metall besteht.

Description

  • Bei Bauelementen werden Lötverbindungen sowohl zum Herstellen einer mechanisch festen als auch einer elektrischen Verbindung eingesetzt. Eine Lötverbindung wird dabei zwischen zwei metallischen Oberflächen erzeugt, die zur Herstellung einer ausreichend festen Verbindung eine geeignete Lötbarkeit aufweisen müssen. Dient die Lötverbindung außerdem auch einer elektrischen Verbindung, so werden an die zu verbindenden Metallisierungen weitere Anforderungen gestellt, beispielsweise eine Eignung als Elektrodenmaterial. Dies steht jedoch oft im Widerspruch zu der geforderten Lötbarkeit.
  • Moderne Verbindungstechniken in der Mikroelektronik, wie beispielsweise die Flip-Chip-Kontaktierung, erfordern dünne Metallisierungsschichten mit gut lötbaren Oberflächen. Üblicherweise wird dabei ein Wafer bzw. ein Chip mit einem Träger oder einem Gehäuse verbunden. Auf der Wafer- bzw. Chipseite besteht die zu verbindende Metallisierung in der Regel aus Aluminium, welches gegenüber üblicherweise verwendeten Weichloten keine ausreichend lötbare Oberfläche aufweist. Daher wird eine Aluminium umfassende Bauelementmetallisierung zur Herstellung einer Lötbarkeit meist mit einer oberflächlichen lötbaren Schicht versehen, beispielsweise mit einem Mehrschichtsystem wie Ti/Pt/Au, TiW/Cu, Cr/CrCu/Cu, NiV/Cu, TiW/NiV und anderen. Diese Überzüge schaffen lotbenetzbare Oberflächen und bilden Diffusionssperren zwischen dem Lot und der Metallisierung auf dem Chip aus. Die Dicken der Einzelschichten, die für einen solchen lötbaren Überzug nötig sind, liegen in der ungefähren Größenordung von einigen 100 nm.
  • Die Lötverbindung selbst wird üblicherweise durch Aufbringen eines Lotdepots, beispielsweise mittels Pastendruck oder Galvanik, und anschließendes Aufschmelzen des Lotdepots hergestellt. Dabei bilden sich kugel-, tonnen- oder säulenartige Verbindungen, deren Höhe meist in der Größenordnung von 100 μm liegt. Üblicherweise werden die Lotkörper als Bumps und die lötbaren Metallisierungen als UBM (Under-Bump Metalization) bezeichnet.
  • Während zur Herstellung der Lötverbindung früher meist bleihaltige Weichlote eingesetzt wurden, werden im Rahmen einer schadstoffmindernden Umstellung zunehmend bleifreie Lote eingesetzt. Diese bereiten jedoch Verarbeitungsprobleme durch ungünstige metallurgische Wechselwirkungen zwischen dem Lot und dem Schichtsystem der UBM. Dieser Effekt wird durch die an das neue Lot anzupassende höhere Verarbeitungstemperatur verstärkt, die etwa 30 bis 40 K höher liegt als bei bleihaltigen Weichloten. Insbesondere kommt es bei ausgedehnter Wärmebeanspruchung und dem oft unvermeidlichen wiederholten Aufschmelzen des Bumps zur fortschreitenden Auflösung der UBM im jeweiligen Bump, wobei sich intermetallische Phasen (IMP) ausbilden, die schlechtere mechanische Eigenschaften als das ursprüngliche Lot aufweisen und daher die mechanische Festigkeit der Lotverbindung schwächen.
  • Die hohe Löslichkeit der UBM-Materialien in den neuen bleifreien Loten erfordert es außerdem, die UBM dicker auszubilden, damit sie während des Lötvorgangs nicht vollständig im Bump aufgelöst wird und dabei die Benetzbarkeit der darunterliegenden Metallisierung reduziert wird. Letzteres muß vermieden werden, da es sonst zur Entnetzung und damit zum Ausfall der Lotverbindung kommt. So zeigt beispielsweise das üblicherweise in UBMs verwendete Kupfer eine hohe Löslichkeit in einem überwiegend aus Zinn bestehenden Lot, die bei einer angenommenen Bump-Höhe von ca. 100 μm für einen sicheren Lötprozeß eine UBM-Schichtdicke von etwa 5 μm erfordert. Mit einer höheren Schichtdicke der UBM bilden sich aber auch entsprechend dicke intermetallische Kupfer-Zinnphasen aus, die hart und spröde sind. Bereits ab wenigen μm Dicke dieser intermetallischen Phasen kann interner Stress die Festigkeit der Lötverbindung schwächen und zum Bruch der Lötverbindung führen.
  • Verwendet man in der UBM Nickel anstelle des Kupfers, so ergibt sich zwar eine Verbesserung, da sich die entsprechende intermetallische Phase mit dem Zinn langsamer ausbildet. Nachteilig ist aber der hohe interne Stress, den Nickelschichten von Haus auf aufweisen. Entsprechendes gilt für palladiumhaltige UBMs. Insgesamt zeigt sich, daß mit dem bleifreien, stark zinnhaltigen Loten generell wesentlich ungünstigere Lotverbindungen als mit herkömmlichen Blei-Zinn-Loten erhalten werden.
  • In der gattungsbildenden US 2003/0056981 A1 ist ein keramisches Schaltungsbrett beschrieben, das mit einer Metallplatte versehen wird. Zum Hartlöten kann die Metallplatte mit einer amorphen Nickel-Phosphor-Legierung beschichtet sein.
  • In US 6 184 061 B1 ist ein Halbleiterbauelement beschrieben, bei dem Ni-P-, Ni-B-, Ni-N- oder Au-Barriereschichten unter einem Sn-Pb-Lot vorgesehen werden.
  • In US 2002/0137330 A1 ist ein Herstellungsverfahren für Kupferverbindungen auf ICs beschrieben, bei dem zum Wire-Bonding statt eines Metallsilizides als Diffusionssperre eine CrO-Schicht verwendet wird.
  • In US 5 635 764 A ist eine Lötverbindung beschrieben, die mit einer Ni-Au-Lotverbindungsschicht und einem Pb-Sn-Lot gebildet ist.
  • In US 4 965 656 A ist ein Halbleiterbauelement beschrieben, bei dem unter einem oberseitigen Anschluss eine Diffusionsbarriereschicht aus Al oder einer Al-Si-Legierung vorgesehen wird.
  • Aufgabe der vorliegenden Erfindung ist es daher, ein Bauelement mit einer Lötverbindung anzugeben, die die oben genannten Nachteile vermeidet.
  • Diese Aufgabe wird erfindungsgemäß mit einem Bauelement nach Anspruch 1 oder 10 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sowie Verfahren zur Herstellung der Lötstelle sind weiteren Ansprüchen zu entnehmen.
  • Erfindungsgemäß wird bei einer Lötverbindung zwischen einem ersten Teilkörper eines Bauelements mit einer ersten flächigen Metallisierung und einem zweiten Teilkörper mit einer zweiten flächigen Metallisierung auf zumindest einer der Metallisierungen auf der zum Lotkörper bzw. zum Bump weisenden Oberfläche eine nanokristalline Schicht vorgesehen.
  • Im Rahmen der Erfindung wird unter einem Bauelement ein beliebiges elektrisches, elektronisches, elektromechanisches, optisches, passives oder aktives Bauelement verstanden. Die Lötverbindung zwischen den zwei Teilkörpern des Bauelements verbindet insbesondere einen Chip (oder einen in Chips vereinzelbaren Wafer) mit einem Träger oder einem weiteren Chip (oder Wafer). Insbesondere auf der Chip-Seite der Lötstelle ist die Materialauswahl für die Metallisierung beschränkt, da dort zum einen elektrische und mechanische Eigenschaften der Metallisierung ebenso zu beachten sind wie eine eventuelle Kontamination des Chips mit einem Metall oder Ion aus der Metallisierung. Des weiteren ist auch die Haftfähigkeit der Metallisierung auf der Oberfläche des betreffenden Teilkörpers von Bedeutung, ebenso wie die Tatsache, daß die miniaturisierten Teilkörper und Bauelemente Metallisierungen mit miniaturisierten Abmessungen aufweisen. Hinzu kommt die mechanische Empfindlichkeit miniaturisierter und insbesondere auch in der Dicke reduzierter Chips und Wafer.
  • Die Erfindung gewährleistet nun, daß ein Bauelement, dessen Metallisierung voll auf die speziellen elektrischen und mechanischen Eigenschaften des Bauelements abgestimmt ist, dennoch mit einer sicheren Lötverbindung versehen werden kann. Die zum Lotkörper bzw. zum Bump weisende Oberfläche der Metallisierung weist erfindungsgemäß eine nanokristalline Schicht auf, welche aufgrund ihrer Struktur gegenüber dem Material der Metallisierung verbesserte mechanische Eigenschaften und höhere Korrosionsbeständigkeit aufweist. Unter nanokristalliner Schicht werden erfindungsgemäß Metalle mit polykristalliner oder amorpher Struktur verstanden, die aus feinsten Kristallkörnern bestehen oder ohne jegliche Nahordnung aufgebaut sind. Bei amorphen Metallen spricht man auch von metallischen Gläsern.
  • Die nanokristalline Schicht stellt eine gut lötbare Oberfläche zur Verfügung, die zum Lotkörper eine feste, auch bei mechanischem Stress stabile Verbindung ausbildet. Die nanokristalline Schicht gewährleistet, daß die Ausbildung intermetallischer Phasen beim Lötvorgang, die durch Herauslösen von einzelnen Elementen aus der nanokristallinen Schicht in den Lotkörper hinein entstehen, deutlich reduziert werden gegenüber Lotverbindungen, die mit üblichen Metallisierungen bzw. mit üblichen UBM-Oberflächen hergestellt sind. Aufgrund der verminderten Neigung der nanokristallinen Schicht zur Bildung von intermetallischen Phasen mit dem Lotmaterial ist es möglich, eine erfindungsgemäße Lötverbindung mit einem bleifreien Lot herzustellen, ohne daß dabei die Nachteile der verminderten mechanischen Festigkeit befürchtet werden muß.
  • Die nanokristalline Schicht kann über einer beliebigen herkömmlichen Metallisierung aufgebracht sein und besteht daher üblicherweise aus einem von der Metallisierung verschiedenen Material. Die nanokristalline Schicht weist eine geringe Korngröße mit einem mittleren Korndurchmesser von vorzugsweise weniger als 100 nm auf. Vorteilhafter sind noch geringere Korngrößen, beispielsweise Korndurchmesser von weniger als 50 nm und besonders bevorzugt von weniger als 20 nm. Besonders gute Eigenschaften weist eine nanokristalline Schicht auf, die aus einem A-Metall und einem B-Metall zusammengesetzt ist. Das A-Metall ist aus der Gruppe Fe, Co, Ni, Cu, Pd, Ag, Pt und Au ausgewählt, das B-Metall dagegen aus der Gruppe Ti, V, Cr, Mn, Zr, Nb, Mo, Hf, Ta und W. Das A- bzw. B-Metall umfaßt dabei jeweils zumindest ein Element aus der jeweiligen Gruppe. Die Zusammensetzung aus A- und B-Metall ist so gewählt, daß die nanokristalline Schicht zwischen 15 und 85 Atom% A-Metall enthält, wobei der zu 100% fehlende Anteil im wesentlichen aus B-Metall besteht. Daneben kann die nanokristalline Schicht noch übliche Verunreinigungen enthalten, die in Abhängigkeit von der Qualität der Ausgangsmaterialien in Kauf zu nehmen sind. Eine solche nanokristalline Schicht kennzeichnet ein besonders homogener Aufbau, eine hohe Korrosionsbeständigkeit und eine hohe Härte. Außerdem weist eine solche Schicht eine gute Lötbarkeit auf.
  • Weitere Vorteile weist eine nanokristalline Schicht auf, bei der die A-Metalle aus der Gruppe Ni, Cu, Pd, Pt und Au ausgewählt sind, die B-Metalle dagegen aus der eingeschränkten Gruppe Ti, V, Cr, Nb, Ta und W.
  • Besonders bevorzugt ist eine nanokristalline Schicht, bei der das A-Metall ausgewählt ist aus der Gruppe Ni und Cu, und bei der das B-Metall ausgewählt ist aus der Gruppe Nb und Ta.
  • Eine weitere vorteilhafte nanokristalline Schicht besteht zu mehr als 95 Atom% aus nanokristallinem Eisen. Auch so wird eine gut lötbare Oberfläche erhalten, die sich durch hohe Korrosionsbeständigkeit auszeichnet.
  • Eine für die gewünschten Eigenschaften der nanokristallinen Schicht erforderliche homogene und feinkristalline oder gar amorphe Kornstruktur der nanokristallinen Schicht wird erhalten, wenn die Bestandteile, also die A- und B-Metalle, in homogener Mischung vorliegen. Die gewünschte Feinkörnigkeit kann jedoch auch erhalten werden, wenn die nanokristalline Schicht alternierend aus Schichten von A- und B-Metall aufgebaut ist, wobei die Einzelschichten jeweils eine Dicke von wenigen nm aufweisen. Durch die alternierenden Schichten geringer Schichtdicke wird vermieden, daß sich zu große kristalline Bereiche einzelner Phasen bzw. Elemente ausbilden können und die Struktur daher feinkristallin bleibt.
  • Sowohl bei homogener als auch bei alternierender Zusammensetzung der nanokristallinen Schicht wird in weiterer Ausgestaltung der Erfindung ein Konzentrationsgradient in Aufwachsrichtung eingestellt. Dies bedeutet, daß sich die Zusammensetzung über die Schichtdicke insbesondere kontinuierlich ändert. Von Vorteil ist es beispielsweise, den oberflächennahen Teil der nanokristallinen Schicht mit geringeren Korngrößen auszubilden und dazu beispielsweise alternierende Schichten aus A- und B-Metall in jeweils geringerer Schichtdicke aufzubringen als im tieferliegenden Rest der nanokristallinen Schicht.
  • Unabhängig von den sonstigen Eigenschaften der nanokristallinen Schicht ist es von Vorteil, vor dem Verlöten über der nanokristallinen Schicht einen dünnen Goldfilm z. B. in einer Größenordnung von etwa 100 nm bzw. einer Dicke von 50 bis 500 nm aufzubringen, um die nanokristalline Schicht vor Oxidation zu schützen. Dieser Goldfilm löst sich beim Herstellen der Lotverbindung zwar rasch und vollständig im Lot, bewahrt aber die Oberfläche der nanokristallinen Schicht bis zum Lötvorgang vor einer oxidativen Veränderung, die zu einem nachteiligen Lötverhalten oder zu nachteiligen mechanischen Eigenschaften der späteren Lötverbindung führen könnte. Auch im Falle des vollständigen Auflösens des dünnen Goldfilms über der nanokristallinen Schicht ist dieser für die Festigkeit der Lötverbindung ohne nachteiligen Einfluß, da die dünne Goldschicht nach dem Auflösen im Lotkörper nur zu einer geringen Goldkonzentration in letzterem führt, die keine schädliche Auswirkungen hat.
  • Zur Herstellung einer stabilen Lötverbindung ist eine nanokristalline Schicht geeignet, die vor dem Herstellen der Lötverbindung eine Dicke vom Doppelten des mittleren Korndurchmessers aufweisen und bis zu 10 μm betragen. Vorteilhafte Schichtdicken liegen im Bereich von 50 bis 500 nm.
  • Die Erzeugung der nanokristallinen Schicht erfolgt vorzugsweise durch physikalische Methoden der Abscheidung aus der Gasphase. Besonders geeignet sind Aufdampfen und Sputtern. Auch thermisches Aufdampfen ist möglich, wegen des säulenartigen Kornwachstums bei dieser Methode aber weniger geeignet.
  • Gute Schichteigenschaften werden erhalten, wenn während des Aufbringens aus der Gasphase das Substrat gekühlt wird, auf dem die nanokristalline Schicht aufgebracht werden soll. Dadurch wird das Kornwachstum behindert, so daß die nanokristalline Schicht mit geringen Korngrößen oder gar amorph aufwächst. Durch die Kühlung wird die Oberflächendiffusion kondensierender Partikel reduziert. Dieser Effekt läßt sich außerdem durch hohe Abscheideraten und durch einen höher eingestellten Restgasdruck erreichen. Diese Maßnahmen können zusätzlich oder alternativ zur alternierenden Abscheidung der von A- und B-Metall durchgeführt werden.
  • Zur Abscheidung der erfindungsgemäßen nanokristallinen Schicht sind verschiedene Sputterverfahren bevorzugt, beispielsweise Magnetron-Sputtern oder besonders bevorzugt ein PLD(Pulsed Laser Deposition)-Verfahren, welches in einfacher und sicherer Weise eine nanokristalline Schicht mit der gewünschten Mikrostruktur liefert. Auch mit Hilfe einer nachträglichen Ionenimplantation kann eine nanokristalline Schicht mit gewünschten Schichteigenschaften erhalten werden.
  • Ein weiteres, für die Herstellung einer nanokristallinen Schicht mit optimierten Eigenschaften besonders gut geeignetes Verfahren ist die sogenannte Gas Deposition. Dieses nicht mit konventionellem Aufdampfen zu verwechselnde Verfahren stellt eine ortsaufgelöste Hochraten-Abscheidung dar, die bisher eher zu Reparaturzwecken (z. B. bei der Herstellung von Flat Panel Displays) und nicht zum Herstellen flächiger Metallisierungen eingesetzt wurde.
  • Bei diesem Verfahren wird in einer z. B. induktiv beheizten Verdampferkammer ein Metalldampf erzeugt und mittels Helium mit einem Druck von 0,1 bis 10 bar beaufschlagt. Über eine Verbindungsleitung und eine feine Düse wird der Dampf dann unter hoher Geschwindigkeit von z. B. mehr 500 m/s in einer evakuierten Beschichtungskammer gegen das zu beschichtende Substrat geblasen. Bereits im Gasstrom bilden sich dabei durch Kondensation metallische Nanopartikel, die in der erzeugten Schicht erhalten bleiben. Die Geschwindigkeit des Gasstroms bestimmt maßgeblich die Schichteigenschaften und kann über den Differenzdruck zwischen der Verdampferkammer und der Beschichtungskammer sowie durch die Düsengeometrie eingestellt werden. Mit dem Verfahren können nanokristalline Schichten mit sehr feinem Gefüge und Korngrößen in der Größenordnung von 10 nm erhalten werden.
  • Bei dem Verfahren handelt es sich somit um einen trockenen Niedertemperaturprozeß, der ein maskenloses ”Direktschreiben” mit einem Metall ermöglicht. Größere Flächen können dabei durch scannende Beschichtung beschrieben bzw. beschichtet werden. Es lassen sich so z. B. Goldschichten mit einer Rate von einigen μm/s (mit einer Düsen mit 600 μm Durchmesser) abscheiden, wobei eine Schicht mit gegenüber Electroplating doppelter Haftfestigkeit erhalten wird. Das Verfahren ist also erfindungsgemäß bestens geeignet, auf vergleichsweise kleiner Fläche eine als UBM geeignete nanokristalline Schicht mit der gewünschten Gefügestruktur zu erzeugen.
  • Im Folgenden wird das erfindungsgemäße Verfahren zur Herstellung eines Bauelements mit einer neuartigen Lötverbindung anhand eines Ausführungsbeispiels und der dazugehörigen fünf Figuren näher erläutert. Die Figuren dienen zur Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt. Gleiche Teile sind mit gleichen Bezugszeichen versehen.
  • 1 zeigt einen Teilkörper im schematischen Querschnitt durch die Metallisierung,
  • 2 zeigt den Teilkörper nach dem Aufbringen eines Lotmaterials,
  • 3 zeigt eine Metallisierung in der Draufsicht,
  • 4 zeigt zwei Teilkörper vor dem Herstellen der Lötverbindung im schematischen Querschnitt,
  • 5 zeigt die Anordnung nach dem Herstellen der Lötverbindung,
  • 6 zeigt eine nanokristalline Schicht im schematischen Querschnitt
  • 7 zeigt zwei Teilschichten der nanokristallinen Schicht im schematischen Querschnitt
  • Zur Herstellung eines erfindungsgemäßen Bauelements wird beispielsweise ein Chip mit einem Träger durch eine Lötverbindung verbunden. Der Chip trägt Bauelementstrukturen, die elektrisch leitend mit Chipkontakten verbunden sind, die auf der Oberfläche des Chips angeordnet sind.
  • 1 zeigt anhand eines schematischen Querschnitts den Teilkörper TK1 eines erfindungsgemäßen Bauelements, beispielsweise den Chip, der mit einem Träger verbunden werden soll. Mit S ist das Substrat bezeichnet, welches beispielsweise ein Halbleiter, ein piezoelektrisches oder ein dielektrisches Material ist. Zumindest die oberste Schicht des Substrats S ist eine elektrisch nicht leitende Schicht. Über dem Substrat S ist eine flächige Schicht einer Metallisierung M aufgebracht. Die Metallisierung M ist eine herkömmliche Metallisierung, die üblicherweise aus einem nicht oder schlecht lötbaren Metall besteht, beispielsweise aus Aluminium oder einer aluminium-basierten Legierung oder einem solche Materialien enthaltenden Schichtsystem.
  • Die Metallisierung M kann mehrschichtig aufgebaut sein, wobei zwischen Substrat S und Metallisierung M weitere Hilfsschichten, beispielsweise zur besseren Haftung, angeordnet sein können. Über der Metallisierung wird zumindest im Bereich der späteren Lötstelle eine nanokristalline Schicht NS aufgebracht.
  • 3 zeigt in schematischer ausschnittsweiser Draufsicht auf die Oberfläche des Teilkörpers 1 eine mögliche Strukturierung der Metallisierung und der nanokristallinen Schicht NS. Die Metallisierung M kann beispielsweise elektrische Zuleitungen MZ sowie einen flächigen, für die Lötstelle gedachten Bereich MP umfassen. Die nanokristalline Schicht NS wird vorzugsweise nur im Bereich der Lötstelle aufgebracht und wird vorzugsweise so strukturiert, daß die nanokristalline Schicht NS ausschließlich über der Metallisierung M aufgebracht ist, vorzugsweise jedoch eine geringere Grundfläche als diese aufweist. Letzteres ist insbesondere dann von Vorteil, wenn die Materialien der nanokristallinen Schicht nicht mit dem Substrat S kompatibel sind und beispielsweise zu unerwünschten Diffusionen führen können.
  • 2: Zur Herstellung der Lötverbindung kann das dazu erforderliche Lotmaterial auf eine der beiden zu verlötenden Oberflächen z. B. in Form einer Lötpaste LP aufgebracht werden, beispielsweise auf der Oberfläche des Teilkörpers TK1. In diesem Fall wird die Lötpaste ausschließlich im Bereich der nanokristallinen Schicht aufgebracht. Es kann auch von Vorteil sein, die Lötpaste LP auf dem Teilkörper TK2 aufzubringen, welcher im angenommenen Fall nicht der Chip ist. Vorzugsweise wird die Lötpaste jedoch auf dem Teilkörper TK1 aufgebracht, der die geringeren Abmessungen aufweist und dessen Strukturierung daher kritischer ist. Das Lotdepot kann auch galvanisch über der nanokristallinen Schicht NS erzeugt werden. Gegegebenenfalls kann der Teilkörper mit dem Lotdepot bereits vor dem eigentlichen Verlöten einen Temperaturprozeß durchlaufen, um das Lot aufzuschmelzen.
  • Anschließend werden die beiden Teilkörper TK1 und TK2 miteinander in Kontakt gebracht. Die Anordnung erfolgt dabei vorzugsweise in der gewünschten, nach der Verlötung vorgesehenen Position.
  • 4 zeigt ein angenommenes Ausführungsbeispiel in diesem Zustand. Der den Chip repräsentierende Teilkörper TK1 weist Chipkontakte CK auf, die aus der Metallisierung M und der darüber aufgebrachten nanokristallinen Schicht NS bestehen. Der Teilkörper TK2 ist beispielsweise ein Trägermaterial, welches vorzugsweise wie in 4 dargestellt einen mehrschichtigen Aufbau aus zumindest zwei dielektrischen Schichten umfaßt. Auf der Oberfläche des Teilkörpers 2 sind Oberflächenkontakte OK aufgebracht, die zur Verbindung mit dem Chip bzw. dem Teilkörper TK1 vorgesehen sind. Auf der Unterseite weist der Teilkörper 2 Außenkontakte AK auf, die zur Verbindung des Gesamtbauelements mit einer äußeren Umgebung vorgesehen sind. Oberflächenkontakte OK und Außenkontakte AK des Teilkörpers TK2 sind über Durchkontaktierungen DK1, DK2 elektrisch leitend miteinander verbunden. Die Durchkontaktierungen DK1 durch die dielektrische Schicht DS1 sind vorzugsweise gegenüber den Durchkontaktierungen DK2 in der dielektrischen Schicht DS2 seitlich versetzt, so daß sich keine durch den gesamten Teilkörper TK2 geradlinig erstreckende Durchkontaktierung ergibt. Die Verdrahtungsebene VE kann weitere Metallisierungen umfassen, die der Verschaltung dienen oder in der zusätzliche passive Bauelemente wie beispielsweise Widerstände, Induktivitäten oder Kapazitäten realisiert sind.
  • 5 zeigt die Anordnung nachdem die beiden Teilkörper TK1 und TK2 relativ zueinander justiert, gegebenenfalls fixiert und die Lötverbindung durch Aufschmelzen der Lötpaste LP hergestellt wurde. Dabei bilden sich aus der aufschmelzenden Lötpaste LP die die Verbindung realisierenden Lotkugeln LK aus. Diese können einen beliebigen Querschnitt aufweisen, sind aufgrund der Benetzung des Lotmaterials mit der UBM, die erfindungsgemäß zumindest auf Seiten des Teilkörpers TK1 aus der nanokristallinen Schicht NS besteht, der Strukturierung der UBM bzw. der nanokristallinen Schicht NS angepaßt. Die Oberflächenkontakte OK auf dem Teilkörper TK2 weisen ebenfalls eine lötbare Oberflächenbeschichtung auf oder sind vollständig aus einem lötbaren Material gefertigt. Wenn, wie im dargestellten Ausführungsbeispiel, der Teilkörper TK2 keine funktionellen Materialien wie Halbleiter oder piezoelektrische Materialien umfaßt oder keine komplexen Bauelementstrukturen aufweist, so ist üblicherweise die Materialauswahl für den Oberflächenkontakt OK weniger kritisch, so daß er vollständig aus einem lötbaren Material gefertigt sein kann, welches gut mit dem Lot benetzt. Möglich ist jedoch auch, die nanokristalline Schicht auf den entsprechenden Metallisierungen beider Teilkörper vorzusehen.
  • Über die Lötverbindung sind nun die beiden Teilkörper TK1, TK2 fest miteinander verbunden. Zusätzlich sind die beiden Teilkörper über die Kontakte und die damit verbundenen Bauelementstrukturen elektrisch miteinander verschaltet.
  • 6 zeigt anhand eines schematischen Querschnitts eine Möglichkeit zur Herstellung einer nanokristallinen Schicht NS auf. Die nanokristalline Schicht NS kann beispielsweise in Form zweier unterschiedlicher, jedoch in alternierender Abfolge aufgebrachter Teilschichten 1 bis 8 erzeugt werden. Jede der Teilschichten wird vorzugsweise in einer ausreichend geringen Schichtdicke aufgebracht, die dem maximal gewünschten Korndurchmesser entspricht. Die genaue Anzahl der Teilschichten richtet sich dabei nach der gewünschten Gesamtschichtdicke, die, wie bereits erwähnt, zwischen 50 nm und 10 μm betragen kann. Die Schichtdicken der Teilschichten werden vorzugsweise < 100 nm, noch vorteilhafter < 10 nm gewählt. In der 6 sind acht Teilschichten dargestellt, wobei sich aufeinanderfolgende Teilschichten sowohl bezüglich ihrer Zusammensetzung als auch bezüglich ihrer Schichtdicke unterscheiden können. Beispielsweise sind die geradzahligen Teilschichten 2, 4, 6 und 8 aus einem A-Metall aufgebaut, die ungeradzahligen Teilschichten 1, 3, 5 und 7 dagegen aus einem B-Metall. Ein A-Metall bzw. ein B-Metall kann dabei ein oder mehrere Elemente der weiter oben angegebenen Gruppen umfassen. Jede der Teilschichten kann für sich homogen aufgebaut sein. Das Dickenverhältnis der Teilschichten mit dem A-Metall zu den Teilschichten mit dem B-Metall kann entsprechend der Verteilung von A-Metall zu B-Metall in der Gesamtschicht ausgewählt sein.
  • 7 zeigt zwei Teilschichten der nanokristallinen Schicht im schematischen Querschnitt. Dargestellt ist insbesondere die Kornstruktur, wobei sich der Vorteil der dünnen Teilschichten klar erschließt. Die Korndurchmesser in den Teilschichten können maximal einen Wert annehmen, der der Dicke der Teilschicht entspricht. Ein maximaler Korndurchmesser in der Schicht 1 entspricht daher dem Durchmesser D1 der Teilschicht 1, wohingegen der maximale Korndurchmesser in der Teilschicht 2 deren Durchmesser D2 entspricht. Mit geeigneten Aufbringverfahren ist es jedoch auch möglich, die Korndurchmesser deutlich unterhalb einem der Schichtdicke der jeweiligen Teilschicht entsprechenden Wert einzustellen.
  • Der Übersichtlichkeit halber wurde die Erfindung nur anhand eines Ausführungsbeispiels dargestellt, ist aber nicht auf dieses beschränkt. Besondere Vorteile bietet die Erfindung bei allen Bauelementen, die einen Chip aus einem empfindlichen Material umfassen, insbesondere einen miniaturisierten Chip. Der zweite Teilkörper des Bauelements ist ebenfalls beliebig und kann auch ein weiterer Chip sein. Die nanokristalline Schicht kann auf beiden zur Verbindung durch die Lötverbindung vorgesehenen Metallisierungen aufgebracht sein. Nach dem Herstellen der Lötverbindung ist die Dicke der nanokristallinen Schicht üblicherweise etwas reduziert, so daß die eingangs genannten Schichtdicken nur für die nanokristalline Schicht vor dem Herstellen der Lötverbindung gelten. Durch das teilweise Auflösen der nanokristallinen Schicht in dem während des Herstellens der Lötverbindung aufgeschmolzenen Lot können intermetallische Phasen entstehen, jedoch bedeutend langsamer und in geringerer Schichtdicke, weswegen sie weder die Funktion des Bauelements noch die Stabilität der Lötverbindung wesentlich beeinträchtigen. Weitere Variationsmöglichkeiten der Erfindung ergeben sich insbesondere bezüglich der Auswahl der zu verbindenden Teilkörper, der Größenangaben, der Anzahl der Lötverbindungen und der Anordnung der Lötverbindungen auf den Teilkörpern. Insbesondere ist es z. B. möglich, die oberen Kontakte des zweiten Teilkörpers TK2 zumindest teilweise in das Substrat des zweiten Teilkörpers zu versenken, im Ausführungsbeispiel gemäß der Figur beispielsweise auf die Ebene zwischen der ersten und der zweiten dielektrischen Schicht DS1, DS2.

Claims (24)

  1. Bauelement, – mit einer Lötverbindung zwischen einem ersten Teilkörper (TK1) mit einer ersten flächigen Metallisierung (M, CK) und einem zweiten Teilkörper (TK2) mit einer zweiten flächigen Metallisierung (M, OK), – wobei die Lötverbindung einen Lotkörper (LP, LK) aus einem aufschmelzbaren Lot umfaßt, – bei dem zumindest eine der Metallisierungen (M, CK, OK) auf der zum Lotkörper (LP, LK) weisenden Oberfläche eine nanokristalline Schicht (NS) aufweist, die ein A-Metall und ein B-Metall umfasst, dadurch gekennzeichnet, dass – das A-Metall mindestens ein Element aus der Gruppe Fe, Co, Ni, Cu, Pd, Ag, Pt und Au aufweist, – das B-Metall mindestens ein Element aus der Gruppe Ti, V, Cr, Mn, Zr, Nb, Mo, Hf, Ta und W aufweist, – die nanokristalline Schicht (NS) zwischen 15 und 85 Atomprozent A-Metall enthält und – der zu 100% fehlende Anteil im Wesentlichen aus B-Metall besteht.
  2. Bauelement nach Anspruch 1, bei dem die nanokristalline Schicht (NS) aus einem chemisch von der Metallisierung (M, CK, OK) verschiedenen Material besteht.
  3. Bauelement nach Anspruch 1 oder 2, bei dem die nanokristalline Schicht (NS) einen mittleren Korndurchmesser von weniger als 100 nm aufweist.
  4. Bauelement nach Anspruch 3, bei dem die nanokristalline Schicht (NS) einen mittleren Korndurchmesser von weniger als 50 nm aufweist.
  5. Bauelement nach Anspruch 4, bei dem die nanokristalline Schicht (NS) einen mittleren Korndurchmesser von weniger als 20 nm aufweist.
  6. Bauelement nach einem der Ansprüche 1 bis 5, wobei das A-Metall ausgewählt ist aus der Gruppe Ni, Cu, Pd, Pt und Au und wobei das B-Metall ausgewählt ist aus der Gruppe Ti, V, Cr, Nb, Ta und W.
  7. Bauelement nach einem der Ansprüche 1 bis 5, wobei das A-Metall ausgewählt ist aus der Gruppe Ni und Cu und wobei das B-Metall ausgewählt ist aus der Gruppe Nb und Ta.
  8. Bauelement nach einem der Ansprüche 1 bis 7, bei dem das A-Metall und das B-Metall in der nanokristallinen Schicht (NS) homogen verteilt sind.
  9. Bauelement nach einem der Ansprüche 1 bis 7, bei dem in der nanokristallinen Schicht (NS) Einzel- oder Mehrfach-Schichten aus A-Metall und B-Metall alternierend angeordnet sind.
  10. Bauelement – mit einer Lötverbindung zwischen einem ersten Teilkörper (TK1) mit einer ersten flächigen Metallisierung (M, CK) und einem zweiten Teilkörper (TK2) mit einer zweiten flächigen Metallisierung (M, OK), – wobei die Lötverbindung einen Lotkörper (LP, LK) aus einem aufschmelzbaren Lot umfasst und – wobei zumindest eine der Metallisierungen (M, CK, OK) auf der zum Lotkörper (LP, LK) weisenden Oberfläche eine nanokristalline Schicht (NS) aufweist, dadurch gekennzeichnet, dass – die nanokristalline Schicht zumindest aus 95 Atomprozent Eisen besteht.
  11. Bauelement nach einem der Ansprüche 1 bis 10, bei dem die Dicke der nanokristallinen Schicht (NS) zumindest dem doppeltem mittleren Korndurchmesser in der nanokristallinen Schicht (NS) entspricht.
  12. Bauelement nach Anspruch 11, bei dem die Dicke der nanokristallinen Schicht (NS) zwischen 50 und 500 nm liegt.
  13. Bauelement nach einem der Ansprüche 1 bis 12, bei dem die Lötverbindung ein bleifreies Lotmaterial umfaßt.
  14. Verfahren zur Herstellung einer Lötverbindung auf einem Bauelement, – bei dem auf einer Oberfläche je eines ersten und eines zweiten zur Verlötung vorgesehenen Teilkörpers (TK1, TK2) des Bauelements eine Metallisierung (M, CK, OK) aus einem nicht oder schlecht lötbaren Metall aufgebracht wird, – bei dem auf der Metallisierung (M, CK, OK) mindestens eines der Teilkörper eine nanokristalline Schicht (NS), die ein A-Metall und ein B-Metall umfasst, aus einem lötbaren Materialsystem erzeugt wird, – bei dem als A-Metall mindestens ein Element aus der Gruppe Fe, Co, Ni, Cu, Pd, Ag, Pt und Au gewählt wird, – bei dem als B-Metall mindestens ein Element aus der Gruppe Ti, V, Cr, Mn, Zr, Nb, Mo, Hf, Ta und W gewählt wird und – bei dem erster und zweiter Teilkörper (TK1, TK2) mit Hilfe eines bleiarmen oder bleifreien Lots verbunden werden.
  15. Verfahren zur Herstellung einer Lötverbindung auf einem Bauelement, – bei dem auf einer Oberfläche je eines ersten und eines zweiten zur Verlötung vorgesehenen Teilkörpers (TK1, TK2) des Bauelements eine Metallisierung (M, CK, OK) aus einem nicht oder schlecht lötbaren Metall aufgebracht wird, – bei dem auf der Metallisierung (M, CK, OK) mindestens eines der Teilkörper eine nanokristalline Schicht (NS) erzeugt wird, die zumindest aus 95 Atomprozent Eisen besteht, und – bei dem erster und zweiter Teilkörper (TK1, TK2) mit Hilfe eines bleiarmen oder bleifreien Lots verbunden werden.
  16. Verfahren nach Anspruch 14 oder 15, bei dem die nanokristalline Schicht (NS) durch Aufdampfen oder Sputtern aufgebracht wird, wobei die Aufbringbedingungen so eingestellt werden, daß die nanokristalline Schicht (NS) mit einem mittleren Korndurchmesser von weniger als 100 nm aufwächst.
  17. Verfahren nach Anspruch 14 oder 15, bei dem die nanokristalline Schicht (NS) durch Gas-Deposition aufgebracht wird, wobei die Aufbringbedingungen so eingestellt werden, daß die nanokristalline Schicht (NS) mit einem mittleren Korndurchmesser von weniger als 100 nm aufwächst.
  18. Verfahren nach Anspruch 17, bei dem die nanokristalline Schicht (NS) durch scannende Beschichtung mittels einer Düse aufgebracht wird, durch die ein Metalldampf mit einem Trägergas mit hoher Geschwindigkeit auf die Metallisierung geblasen wird.
  19. Verfahren nach Anspruch 14, bei dem zum Aufbringen der nanokristallinen Schicht (NS) mehrfach alternierend dünne Schichten aus einem A-Metall und einem B-Metall aufgebracht werden.
  20. Verfahren nach Anspruch 14, bei dem die nanokristalline Schicht (NS) als homogene Mischung aus zumindest einem A-Metall und zumindest einem B-Metall aufgebracht wird.
  21. Verfahren nach einem der Ansprüche 14 bis 20, bei dem auf die nanokristalline Schicht (NS) vor dem Aufbringen des Lotes eine dünne Goldschicht von 50 bis 500 nm Dicke aufgebracht wird.
  22. Verfahren nach einem der Ansprüche 14 bis 21, bei dem die Teilkörper zumindest im Bereich der Metallisierung während des Aufbringens der nanokristallinen Schicht (NS) gekühlt werden.
  23. Verfahren nach einem der Ansprüche 14 bis 22, bei dem die nanokristalline Schicht (NS) nach dem Aufbringen strukturiert wird.
  24. Verfahren nach Anspruch 23, bei dem zur Strukturierung der nanokristallinen Schicht (NS) ein Lift-off Verfahren eingesetzt wird.
DE10322135.2A 2003-05-16 2003-05-16 Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung Expired - Fee Related DE10322135B9 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10322135.2A DE10322135B9 (de) 2003-05-16 2003-05-16 Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10322135.2A DE10322135B9 (de) 2003-05-16 2003-05-16 Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung

Publications (3)

Publication Number Publication Date
DE10322135A1 DE10322135A1 (de) 2004-12-02
DE10322135B4 DE10322135B4 (de) 2014-12-18
DE10322135B9 true DE10322135B9 (de) 2015-03-05

Family

ID=33394682

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10322135.2A Expired - Fee Related DE10322135B9 (de) 2003-05-16 2003-05-16 Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung

Country Status (1)

Country Link
DE (1) DE10322135B9 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009013921B3 (de) 2009-03-19 2010-09-30 Forschungsverbund Berlin E.V. Verfahren zur Herstellung einer Metallisierung für mindestens ein Kontaktpad und Halbleiterwafer mit Metallisierung für mindestens ein Kontaktpad
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965656A (en) * 1986-06-06 1990-10-23 Hitachi, Ltd. Semiconductor device
US5635764A (en) * 1992-12-10 1997-06-03 Nippondenso Co., Ltd. Surface treated structure for solder joint
US6184061B1 (en) * 1998-04-24 2001-02-06 Mitsubishi Denki Kabushiki Kaisha Electrode of semiconductor device, method of manufacturing thereof, and the semicondutor device
US20020137330A1 (en) * 1999-10-01 2002-09-26 Ryan Vivian W. Process for fabricating copper interconnect for ULSI integrated circuits
US20030056981A1 (en) * 2001-09-27 2003-03-27 Kyocera Corporation Ceramic circuit board and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965656A (en) * 1986-06-06 1990-10-23 Hitachi, Ltd. Semiconductor device
US5635764A (en) * 1992-12-10 1997-06-03 Nippondenso Co., Ltd. Surface treated structure for solder joint
US6184061B1 (en) * 1998-04-24 2001-02-06 Mitsubishi Denki Kabushiki Kaisha Electrode of semiconductor device, method of manufacturing thereof, and the semicondutor device
US20020137330A1 (en) * 1999-10-01 2002-09-26 Ryan Vivian W. Process for fabricating copper interconnect for ULSI integrated circuits
US20030056981A1 (en) * 2001-09-27 2003-03-27 Kyocera Corporation Ceramic circuit board and method for manufacturing the same

Also Published As

Publication number Publication date
DE10322135B4 (de) 2014-12-18
DE10322135A1 (de) 2004-12-02

Similar Documents

Publication Publication Date Title
DE102005028951B4 (de) Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung
EP1883962B1 (de) Ubm-pad, lötkontakt und verfahren zur herstellung einer lötverbindung
DE69813701T2 (de) Elektrodenstruktur einer Siliziumhalbleiteranordnung
DE112014002345B4 (de) Halbleitervorrichtung und Herstellungsverfahren für die Halbleitervorrichtung
DE112006003438T5 (de) Kohlenstoffnanoröhrchen-Lötmittel-Kompositpaste für Hochleistungsverbindungen
DE102012104948A1 (de) Lotlegierungen und Anordnungen
DE60214572T2 (de) Hartlötbare metallisierungen für diamantbauteile
DE102005058654B4 (de) Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen
DE69923337T2 (de) Löten eines halbleiterchips auf ein substrat
DE102012213548A1 (de) Bondpad zum Thermokompressionsbonden, Verfahren zum Herstellen eines Bondpads und Bauelement
DE10084995B4 (de) Verfahren und Vorrichtung zum Bilden einer Struktur unterhalb einer Bondmetallisierung
DE4301728C2 (de) Leiterplatte mit lötbarer dünner Metallschicht zum Auflöten von elektronischen Bauelementen
DE60305119T2 (de) Auslaugbeständige Lötlegierungen für elektrisch leitende Dickfilme auf Silberbasis
DE102008011265A1 (de) Lötschicht und Substrat zum Bonden von Vorrichtungen, das diese verwendet, und Verfahren zum Herstellen eines solchen Substrats
DE10322135B9 (de) Bauelement mit einer Lötverbindung und Verfahren zur Herstellung der Lötverbindung
DE102006060899A1 (de) Anschlussdraht, Verfahren zur Herstellung eines solchen und Baugruppe
DE3830131C2 (de)
DE102012103157A1 (de) Halbleitervorrichtung und Bonddraht
DE3523808C3 (de) Verfahren zum Löten von Teilen einer elektronischen Anordnung aus unterschiedlichen Werkstoffen und dessen Verwendung
DE102021124877A1 (de) Lotmaterial, schichtstruktur, chipgehäuse, verfahren zum herstellen einer schichtstruktur und verfahren zum herstellen eines chipgehäuses
DE102005046710B4 (de) Verfahren zur Herstellung einer Bauelementanordnung mit einem Träger und einem darauf montierten Halbleiterchip
DE19603654C1 (de) Verfahren zum Löten eines Halbleiterkörpers auf eine Trägerplatte und Halbleiterkörper zur Durchführung des Verfahrens
DE102019120872A1 (de) Löten eines Leiters an eine Aluminiumschicht
EP2287899A1 (de) Lötverbindung mit einer mehrschichtigen lötbaren Schicht
DE102005024430B4 (de) Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0023488000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0023488000

Effective date: 20140902

R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: SNAPTRACK INC., SAN DIEGO, US

Free format text: FORMER OWNER: EPCOS AG, 81669 MUENCHEN, DE

R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee