CN1862797A - 引线框架及树脂密封型半导体器件 - Google Patents

引线框架及树脂密封型半导体器件 Download PDF

Info

Publication number
CN1862797A
CN1862797A CNA2006100732236A CN200610073223A CN1862797A CN 1862797 A CN1862797 A CN 1862797A CN A2006100732236 A CNA2006100732236 A CN A2006100732236A CN 200610073223 A CN200610073223 A CN 200610073223A CN 1862797 A CN1862797 A CN 1862797A
Authority
CN
China
Prior art keywords
chip mat
lead
chip
mat
ditch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100732236A
Other languages
English (en)
Inventor
大森弘治
迫田英树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1862797A publication Critical patent/CN1862797A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32052Shape in top view
    • H01L2224/32055Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明公开了一种引线框架及树脂封装型半导体器件。功率QFN包括:信号用引线(1)、芯片垫(2)、悬吊引线(3)以及垫焊接用粘接剂(7)。这些被封装在封装树脂(6)内。信号用引线(1)的下部从封装树脂(6)露出来,起外部电极(9)的作用。芯片垫(2)的中央部分(2a)高出周边部分(2b),便能够在芯片垫(2)的薄部分(2c)形成通孔(11)不仅能够提高半导体芯片(4)的尺寸选择性,还能提高耐湿性。因此,本发明能够提供一种采用了防止芯片垫和封装树脂剥离的机构,能够搭载各种尺寸的半导体芯片的树脂封装型半导体器件。

Description

引线框架及树脂密封型半导体器件
技术领域
本发明涉及一种利用封装树脂将半导体芯片和引线框架封装起来而形成的树脂封装型半导体器件。特别是,涉及一种为了散发来自功率半导体元件的热而使芯片垫的下面露出的树脂封装型半导体器件。
背景技术
近年来,为了适应电子机器的小型化发展,要求高密度地安装搭载于电子机器上的半导体部件。伴随于此,半导体部件之一,即用封装树脂将半导体芯片和引线框架封装起来的树脂封装型半导体器件的小型化、薄型化在不断地深入。实现了小型化和薄型化的树脂封装型半导体器件之一,就是取消朝着封装体的侧面突出的外部引线,在下面一侧设置有和安装基板保持电气连接的外部电极的封装体,即所谓的QFN(Quad FlatpackNon-Leaded package)型封装体。
这里,因为功率半导体元件的发热量比通常的半导体元件大,所以在在半导体芯片内设置功率半导体元件的情况下,需要边考虑散热性,边谋求封装体的小型化、薄型化。这里,到目前为止,作为功率半导体元件用QFN(以下称其为功率QFN),采用的是不用封装树脂覆盖已搭载有半导体芯片的芯片垫的下面,而是让下面露出的下面露出型构造。下面,对现有的功率半导体元件用QFN的构造和制造方法进行说明。
图8(a)、图8(b)分别是从上方和下方看现有的功率QFN时看到的立体图。图8(c)是以图8(a)所示的VIIIc-VIIIc线切割现有的功率QFN时得到的剖面图。
如图8(a)到图8(c)所示,现有功率QFN包括:芯片垫102;搭载在芯片垫102的上面上,形成有电极垫和功率半导体元件的半导体芯片104;将芯片垫102包围起来的多条信号用引线101;支承芯片垫102的悬吊引线103;将信号用引线101或者芯片垫102与半导体芯片104上的电极垫(未示)连接起来的金属细线105;将芯片垫102的上面、金属细线105、悬吊引线103和信号用引线101的上面封装起来的封装树脂106。信号用引线101、芯片垫102以及悬吊引线103构成引线框架。
半导体芯片104,在使功率半导体元件的形成面朝上的状态下用粘结剂107接合在芯片垫102上。
封装树脂106将芯片垫102和信号用引线101封装起来,但让芯片垫102的下面和信号用引线101的下面露出来。通过让芯片垫102的下面露出,芯片垫102便能够起散热板的作用。通过将该芯片垫102接触安装基板的散热部,便能让从功耗大的功率半导体元件放出的热放出到外部,从而能够抑制封装体内的温度上升。而且,含有露出面的信号用引线101下部成为外部电极109。
在现有的功率QFN中,因为芯片垫102外周部分的下部被除去,成为厚度很薄的薄部分102c,所以封装树脂106能够进入薄部分102c之下,从而能够使芯片垫102和封装树脂106的粘着性提高。
这样的功率QFN,是用例如以下工序形成。
首先,准备具有信号用引线101、芯片垫102、悬吊引线103等的引线框架。补充说明一下,该引线框架上经常设置在进行树脂封装时使封装树脂不流出来的阻挡块(dam bar)。
其次,用粘结剂107将所准备的引线框架的芯片垫102上面和半导体芯片104背面粘结起来。该工序是所谓的垫焊接工序。
其次,用金属细线105将搭载在芯片垫102上的半导体芯片104的电极垫和信号用引线101或者是电极垫和芯片垫102电连接起来。该工序是所谓的引线接合工序。适当地使用铝细线、金(Au)线等作金属细线105。
其次,用由环氧树脂形成的封装树脂106将芯片垫102的除下面的部分、半导体芯片104、信号用引线101的除下面的部分、悬吊引线103以及金属细线105封装起来。在该工序中,将搭载有半导体芯片104的引线框架收放到封装模具内,进行递模塑法(transfer molding)加工。
其次,树脂封装后,将从封装树脂106突出到外部的信号用引线101的前端部分切断。通过该切断工序,切断后的信号用引线101的前端面和封装树脂106侧面便基本上处于同一个面上。也就是说,现有的功率QFN,采用的是无起外部端子之作用的外部引线的结构。而且,未由封装树脂覆盖而是露出的外部电极109和芯片垫102的下面安装在安装基板上。
《专利文献1》特开2001-77278号公报
《专利文献2》特开平5-136320号公报
发明内容
但是,在所述图8(a)到图8(c)所示的现有功率QFN中,因为让芯片垫102的下面露出,所以仅仅靠形成薄部102c来防止芯片垫102和封装树脂106的粘着性下降是很难的。若芯片垫102和封装树脂106剥离,则有连接在芯片垫102上的金属细线105也从芯片垫102上剥离下来之虞。这会使功率QFN的动作不良。在半导体芯片104的平面尺寸比芯片垫102的上面及下面的平面尺寸小的情况下,通过在芯片垫102的周缘部分形成裂缝(线状的沟)、通孔以后,便能够改善封装树脂106和芯片垫102之间的粘着性。
但是,为使封装体小型化而让半导体芯片104的尺寸大于芯片垫102的情况在不断地增加。在这种情况下,若半导体芯片104的平面尺寸大于芯片垫102的平面尺寸,便不能在芯片垫102的薄部分102c设置通孔,也不能在薄部分102c的上面部分形成裂缝。这样一来,在现有的功率QFN中,为确保动作的可靠性,能够搭载在芯片垫102的半导体芯片104的尺寸便不得不受到制约。
在现有的QFN结构中,树脂封装后,由于封装树脂的变形,该变形会通过悬吊引线扩大到芯片垫中,产生芯片垫和封装树脂的剥离,损害可靠性。
本发明的目的在于:提供一种包括防止芯片垫和封装树脂剥离的机构,能够搭载各种尺寸的半导体芯片的树脂封装型半导体器件。
本发明的引线框架,包括:框架框、芯片垫、信号用引线以及悬吊引线,所述芯片垫设置在所述框架框内、具有中央部分和将所述中央部分包围起来的周边部分,所述信号用引线布置在所述芯片垫周围、连接在所述框架框上,所述悬吊引线支承所述芯片垫,用来安装半导体芯片。所述中央部分的上面布置在比所述周边部分的上面高的位置上;在所述周边部分的外缘部分,设置有具有咬合部分、上部比下部朝着外侧突出的薄部分。
根据该结构,因为在芯片垫的薄部分形成有咬合部分,所以在将半导体芯片安装到本发明的引线框架上之后,便能够经过树脂封装工序等制作芯片垫和封装树脂的粘着性得以提高的树脂封装型半导体器件。因此,若利用本发明的引线框架,则能够抑制芯片垫和封装树脂的剥离,而且能够实现耐湿性得以提高的高可靠性树脂封装型半导体器件。
所述咬合部分,可以是形成在所述薄部分的通孔,还可以是含有裂缝的沟。该咬合部分还可以是形成在薄部分的外端部的凹部。
在引线框架中,可以是这样的。所述芯片垫的下部具有四角形的平面外形;所述芯片垫的上部的平面外形,或者是圆形,或者是所述芯片垫的下部和角部位置错开了的n角形,n是大于或者等于4的整数。这样一来,在利用引线框架制造的树脂封装型半导体器件中,便能够将加在芯片垫的角部的应力分散。
通过在所述悬吊引线和所述芯片垫的连接部分的上面部分形成有沟,则在利用本发明的引线框架制造的树脂封装型半导体器件中,便能由沟将加在引线的应力和加在芯片垫的应力切断。
本发明的一种树脂封装型半导体器件,包括:芯片垫、形成有电极垫和半导体元件的半导体芯片、布置在所述芯片垫周围朝着所述芯片垫延伸的信号用引线、将所述电极垫和所述信号用引线连接起来的连接部件、支承所述芯片垫的悬吊引线、以及在使所述芯片垫的下面和所述信号用引线的下面露出的状态下将所述芯片垫的上面、所述连接部件、所述悬吊引线和所述信号用引线的上面封装起来的封装树脂。所述芯片垫的中央部分的上面,布置在比包围所述中央部分的所述芯片垫的周边部分的上面还高的位置上;所述半导体芯片,搭载在所述芯片垫的所述中央部分的上面上;所述周边部分的外缘部分,设置有充填了所述封装树脂而形成的咬合部分,设置有上部比下部还朝外侧突出的薄部分。
这样一来,因为封装树脂充填在咬合部分,芯片垫和封装树脂的粘着性提高,所以能够防止封装树脂从芯片垫上剥离下来,连接部件出现断线现象等不良现象。而且,能够实现耐湿性得以提高的高可靠性树脂封装型半导体器件。补充说明一下,因为芯片垫的下面露出,所以热能够从该露出部分逃掉。因此,可以搭载象功率半导体元件那样的发热量的半导体芯片。
所述咬合部分,可以是形成在所述薄部分的通孔,还可以是含有裂缝的沟。该咬合部分还可以是形成在薄部分的外端部的凹部。
可以是这样的,从平面上来看,所述咬合部分和所述半导体芯片重合。这样一来,根据本发明的构成,能够使半导体芯片大小的自由度提高。
可以在所述周边部分的除去所述薄部分的上面部分进一步形成有沟。
在本发明的树脂封装型半导体器件中,所述芯片垫的下部具有四角形的平面外形;所述芯片垫的上部的平面外形,或者是圆形,或者是所述芯片垫的下部和角部位置错开了的n角形,n是大于或者等于4的整数。这样一来,便能将集中在芯片垫角部的应力分散。特别是,若芯片垫的上部是八角形则容易制造,很理想。
可以在所述悬吊引线和所述芯片垫的连接部分的上面部分形成有沟。
-发明的效果-
根据本发明的树脂封装型半导体器件,因为半导体芯片搭载到布置在比周边部分还高的位置的中央部分的上面上,且芯片垫周边部分的薄部分形成有通孔、沟等,所以能够使半导体芯片的尺寸选择性提高。而且,能够使芯片垫和封装树脂的粘着性提高。因为仅在芯片垫的中央部分搭载半导体芯片,所以在芯片垫的周边部分和半导体芯片之间存在封装树脂。结果是,能够由封装树脂可靠地支承半导体芯片,从而能够形成耐湿性高的树脂封装型半导体器件。
而且,使芯片垫的上部形成为八角形等多角形状,下部形成为四角形。这样一来,便能将集中在芯片垫角部的应力分散,从而防止封装树脂从芯片垫上剥离。
附图说明
图1(a)是表示本发明的第一个实施例所涉及的功率QFN的背面的立体图;图1(b)是表示用Ib-Ib线将图1(a)所示的功率QFN剖开后的剖面图;图1(c)是从下方看图1(a)所示的功率QFN时的仰视图。
图2(a)到图2(c)是表示用到第一个实施例所涉及的功率QFN上的引线框架的加工方法的图。
图3(a)到图3(c)是表示第一个实施例所涉及的功率QFN的制造工序中封装体形成工序的一部分的剖面图。
图4(a)到图4(c)是表示第一个实施例所涉及的功率QFN的制造工序中封装体形成工序的一部分的剖面图。
图5(a)是表示将本发明的第二个实施例所涉及的功率QFN中引线框架放大后的立体图;图5(b)是表示从上方看图5(a)中所示的功率QFN时的俯视图;图5(c)是从下方看图5(a)所示的功率QFN时的仰视图。
图6是表示从上方看本发明的第三个实施例所涉及的功率QFN的引线框架时的俯视图。
图7(a)是表示从上方看本发明的第四个实施例所涉及的功率QFN时的俯视图;图7(b)是从下方看图7(a)所示的功率QFN时的仰视图。
图8(a)和图8(b)分别是从上方和下方看现有的功率QFN所看到的立体图;图8(c)是用图8(a)所示的VIIIc-VIIIc线剖开现有的功率QFN时的剖面图。
-符号说明-
1-信号用引线;1a、2c、2e-薄部分;2-芯片垫;2a-中央部分;2b-周边部分;3-悬吊引线;4-半导体芯片;5-金属细线;6-封装树脂;7-粘结剂;9-外部电极;11-通孔;11a-凹部;11b、11c、11d、12-沟;20-引线框架;30-封装模具;31-引线。
具体实施方式
在下面的实施例中,以将本发明应用到内装有功率元件的功率QFN进行说明。
-功率QFN的构造-
图1(a)是表示本发明的第一个实施例所涉及的功率QFN的背面的立体图。图1(b)是用Ib-Ib线将图1(a)所示的功率QFN剖开时的剖面图。图1(c)是从底面看该实施例的功率QFN时的俯视图。补充说明一下,为了更容易理解,在图1(c)中将封装树脂106作为透明体来处理。而且,以下说明中的上下方向以图1(b)中的上下为基准。
如图1(a)到图1(c)所示,该实施例的功率QFN包括:芯片垫2、半导体芯片4、多条信号用引线1、悬吊引线3、金属细线(连接部件)5以及封装树脂6。半导体芯片4搭载在芯片垫2的一部分上面上,形成有电极垫和功率半导体元件。多条信号用引线1布置在芯片垫2的周围,分别朝着芯片垫2延伸。悬吊引线3支承芯片垫2。金属细线5将信号用引线1或者芯片垫2和半导体芯片4上的电极垫(未示)连接起来。封装树脂6将芯片垫2的上面、金属细线5、悬吊引线3以及信号用引线1的上面封装起来。只要半导体芯片4的平面尺寸在不和信号用引线1重合那么大以下即可,比芯片垫2大、比芯片垫2小都可以。补充说明一下,仅仅在半导体芯片4的平面尺寸比芯片垫2小的情况下,半导体芯片4上的电极垫和芯片垫2才连接起来。
信号用引线1、芯片垫2及悬吊引线3是构成引线框架的部件。信号用引线1是含有电源电压、接地电压的电气信号的传达路径。芯片垫2拥有平面形状例如是圆形的中央部分2a和将中央部分2a包围起来的周边部分2b。在周边部分2b的外缘部分形成有将下部除去后所得到的厚度变薄的薄部分2c。换句话说,在薄部分2c,芯片垫2的上部比下部突出着。在图1(c)中,列举的是芯片垫2的平面外形近似四角形之例。除此以外的形状也无妨。而且,信号用引线1中靠芯片垫2近的端部,形成有将下部除去后而得到的厚度变薄的薄部分1a。
封装树脂6,将芯片垫2和信号用引线1封装起来,却是让它们的下面露出来。芯片垫2下面露出来以后,芯片垫2就能起到散热板的作用。通过让该芯片垫2和安装基板的散热部接触,便能将从功耗较大的功率半导体元件出来的热放出到外部,从而能够抑制封装体内的温度上升。而且,含有露出面的信号用引线1下部成为外部电极9。封装体的形状例如近似是长方体,对整个封装体的平面尺寸并没有什么限制,例如可以是大于或者等于3mm的正方角且小于或者等于10mm的正方角。
该实施例的功率QFN的特征在于:芯片垫2的中央部分2a通过部分切断冲压加工等而比其他部分(周边部分2b)高起来,芯片垫2的薄部分2c中俯视时和半导体芯片4重合的部分形成有通孔11。如图1(c)所示,例如是沿着芯片垫2的外周形成有多个通孔11。补充说明一下,芯片垫2的厚度例如是0.2mm,通孔11的直径也例如在0.2mm左右。
半导体芯片4,是在使功率半导体元件的形成面朝上的状态下利用粘结剂7将它粘结到芯片垫2的中央部分2a上面。该实施例的功率QFN中,因为中央部分2a的上面比周边部分2b的上面高,所以通孔11能够形成在与半导体芯片4重合的部分。因此,在该实施例的功率QFN中,因为封装树脂6进入通孔11而产生固定效果,所以能够使芯片垫2和封装树脂6的粘着性提高。结果是能够防止金属细线5从芯片垫2上剥离下来。和将半导体芯片粘结到芯片垫的整个面上的现有QFN相比,因为在半导体芯片4和芯片垫2的周边部分2b之间也充填有封装树脂6,所以封装树脂6便可靠地支承半导体芯片4,从而能够防止湿气、水分从封装体的背面一侧(下面一侧)侵入。结果是,和现有功率QFN相比,该实施例的功率QFN很难在封装体中产生龟裂。
在半导体芯片4的尺寸大于芯片垫2的情况下,也能够在芯片垫2的薄部分2c设置通孔11,从而能够谋求耐湿性的提高。
这样一来,在该实施例的QFN中,通过在芯片垫2的薄部分2c设置有通孔11,借助设置薄部分2c而提高了的封装树脂6和芯片垫2的粘着性便能够进一步提高。而且,在该实施例的QFN中,实现了耐湿性的提高和连接不良等的减少。因此,该实施例的QFN比现有QFN的可靠性高。
补充说明一下,在图1所示的该实施例的QFN中,通孔11形成在俯视薄部分2c时薄部分2c和半导体芯片4重合的部分,不仅如此,通孔11形成在薄部分2c内任何一个地方都可以。而且,如后所述,可以在周边部分2b的上面形成裂缝来取代形成通孔11,即使在芯片垫2的外缘部形成凹凸部分,也能收到和通孔11一样的效果。换句话说,只要在芯片垫2的周边部分2b形成充填有封装树脂6而使封装树脂6和芯片垫2的粘着性提高的“咬合部分”即可。该咬合部分的形状,可以是通孔、包括裂缝(线状的沟)、环状的沟的沟、外缘部的凹凸形状等,只要是增加了芯片垫2的表面积的即可,没有特别的限定。
和周边部分2b相比高起来的中央部分2a的平面形状不限于圆形。
补充说明一下,在图1所示的例子中,是用金属细线5将半导体芯片4上的电极垫和信号用引线1或者芯片垫2连接起来,不仅如此,使功率半导体元件的形成面朝向芯片垫2的中央部分2a的上面,将半导体芯片4粘结到中央部分2a上,利用设置在芯片垫2的周边部分2b上的金属突起将电极垫和芯片垫连接起来也可。而且,还可用金属突起将信号用引线1和电极垫连接起来。在这一情况下,需要电极突起的高度大于或者等于中央部分2a的高出来的部分和粘结剂7的厚度之和。
-功率QFN的制造方法-
接着,说明该实施例的功率QFN的制造方法。
图2(a)到图2(c),是表示该实施例的功率QFN所用的引线框架的加工方法的图。图3(a)到图3(c)以及图4(a)到图4(c)是显示该实施例的功率QFN的制造工序中封装体形成工序的剖面图。
首先,如图2(a)所示,准备由厚度0.2mm左右的铜等形成的板状引线框架20。接着,利用湿蚀刻除去引线框架20的一部分的下部,在四角形带状上形成沟(部分蚀刻加工)。形成有该沟而变薄的部分在图中用薄部分2e表示。补充说明一下,引线框架20可由铁、镍等形成。
接着,如图2(b)所示,蚀刻而贯通引线框架20的一部分,形成近似四角形的芯片垫2、多条引线31以及悬吊引线3(未示)。根据该工序,薄部分2e的一部分成为引线31的薄部分1a和芯片垫2的薄部分2c。此时,在薄部分2c的一部分形成直径0.2mm左右的通孔11。
接着,如图2(c)所示,通过部分切断冲压加工,使芯片垫2的圆形中央部分2a比其周围(周边部分2b)位于上方。在该工序中,中途停止将引线框架20的芯片垫2的中央部分冲压成圆形的冲压加工,该圆形部分在部分切断状态下处于和引线框架20连接的状态。于是,芯片垫2的上面和下面中和周边部分2b和中央部分2a的连接部分,由于向上的冲压力而形成有阶梯。补充说明一下,在该工序中,可以利用部分蚀刻来代替部分切断冲压加工将芯片垫2的中央部分2a布置在比周边部分2b、引线31还高的位置上。在这一情况下,芯片垫2的周边部分2b和引线31中,除去引线框架20的上部,在芯片垫2的中央部分2a除去引线框架20的下部。此时,能够形成更加薄型的树脂封装型半导体器件。通过以上工序,便加工出引线框架20。补充说明一下,在这一阶段,引线31还是原样连接在引线框架(未示)上。
接着,如图3(a)所示,在芯片垫2的中央部分2a的上面涂敷上浆糊状的粘结剂7之后,再如图3(b)所示,利用粘结剂7在将元件的形成面朝上的状态下将半导体芯片4粘结到中央部分2a上。这里,半导体芯片4的平面尺寸只要是俯视时不和引线31重合那么大即可。在半导体芯片4上可以形成功率半导体元件、连接在这些元件上的电极垫等,但形成功率半导体元件以外的半导体元件亦可。
接着,如图3(c)所示,形成将引线31和设置在半导体芯片4上的电极垫连接起来的金属细线5。补充说明一下,在半导体芯片4的平面尺寸小于芯片垫2上面的平面尺寸的情况下,可用金属细线5将芯片垫2和电极垫连接起来。
接着,如图4(a)所示,将引线框架20夹到封装模具30中,将半导体芯片4、芯片垫2以及引线31等配置到空腔中。在该状态下,从树脂注入口将液体状态的封装树脂6(例如环氧树脂)注入到空腔内,将树脂充填到空腔内。这里,若通孔11形成在芯片垫2的薄部分2c以外的部分,则因为在该工序中封装树脂6会流到引线框架20的背面一侧,所以通孔11需要形成在薄部分2c中。
接着,如图4(b)所示,封装树脂6固化后,便拿掉封装模具30。补充说明一下,因为在通孔11中也充填了封装树脂6,所以和现有的QFN相比,封装树脂6和芯片垫2之间的粘着性提高了。补充说明一下,芯片垫2下面和引线31下面未被树脂封装,是露出来的样子。
接着,如图4(c)所示,切断引线31中露出在封装树脂6外部的部分,从引线框架20的外框中分离下来。这样一来,便形成侧端面大致和封装树脂6的侧面成为一个面的信号用引线1。信号用引线1的下面部分成为外部电极9。按照上述做法便制作出了该实施例的功率QFN。
根据该实施例的制造方法,因为能够在形成引线31、芯片垫2的同时,形成通孔11,所以能够在和现有的功率QFN一样的成本下,提供可靠性很高的树脂封装型半导体器件。
(第二个实施例)
对本发明的第二个实施例所涉及的树脂封装型半导体器件进行说明。图5(a)是表示将第二个实施例所涉及的功率QFN中引线框架的一部分放大后的立体图。图5(b)是从上方看该实施例的功率QFN时所看到的俯视图。图5(c)是从下方看该实施例的功率QFN时所看到的仰视图。补充说明一下,在图5(b)及图5(c)中,为便于理解构造,将半导体芯片4和封装树脂6作为透明体处理。而且,省略对和第一个实施例一样的部件的说明。
如图5(a)到图5(c)所示,该实施例的功率QFN,包括:芯片垫2、半导体芯片4(未示)、多条信号用引线1、悬吊引线3、金属细线5以及封装树脂6。半导体芯片4搭载在芯片垫2的一部分的上面上,形成有电极垫和功率半导体元件。多条信号用引线1将芯片垫2包围起来。悬吊引线3支承芯片垫2。金属细线5将信号用引线1或者芯片垫2和半导体芯片4上的电极垫(未示)连接起来。封装树脂6将芯片垫2的上面、金属细线5(未示)、悬吊引线3以及信号用引线1的上面封装起来。
该实施例的功率QFN的第一个特征是,芯片垫2的周边部分2b的外缘部形成有薄部分2c,同时在薄部分2c的外端部分形成有凹部11a。
因为该实施例的功率QFN中,封装树脂6将形成在厚度薄的部分2c的凹部埋起来而产生了固定效果,所以有效地提高了封装树脂6和芯片垫2的粘着性。结果是,湿气很难从封装体下面一侧侵入,从而能够防止出现龟裂。而且,因为封装树脂6很难从芯片垫2上剥离下来,所以在该实施例的功率QFN中,还能防止金属细线5出现断线现象。补充说明一下,形成在芯片垫2外围的凹部11a的数量越多,封装树脂6和芯片垫2的粘着性就越高,但并不限定凹部11a的数量。
该实施例的功率QFN的第二个特征是,芯片垫2下部的平面外形和第一个实施例一样近似四角形,而芯片垫2上部的平面外形却近似八角形。特别是,芯片垫2上部的平面形状是好像将芯片垫2上部的四角形的角部切割掉后所得到的八角形。而且,如图5(a)所示,在芯片垫2和悬吊引线3的连接部分的上面一侧,分别形成有宽度0.2mm左右的沟12。该沟12沿着与悬吊引线3所延伸的方向相交或者正交的方向延伸。在图5(a)所示的例子中,沟12沿着芯片垫2上部的八角形中四条边而形成。但是,因为芯片垫2的上部由封装树脂6封装,所以该实施例的功率QFN的底面形状和现有的功率QFN的一样。
通常,在整个芯片垫2的平面形状是正方形等四角形的情况下,树脂封装后封装树脂6变形,应力便集中到芯片垫2的角部。相对于此,在该实施例的功率QFN中,因为芯片垫2的上部成为近似八角形的形状,所以能够将加在芯片垫2的角部的应力分散。于是,便能防止芯片垫2和封装树脂6的剥离,金属细线5出现断线等。通过在芯片垫2和悬吊引线3的连接部分形成沟12,便能用沟12来将从悬吊引线3加来的应力和从芯片垫2加来的应力切断。所以能够防止很强的应力加到悬吊引线3、芯片垫2上。
补充说明一下,和第一个实施例的引线框架及功率QFN相比,能够在不增加工序数的情况下,制造该实施例的引线框架以及使用该引线框架的功率QFN。
换句话说,在图2(a)所示的部分蚀刻工序中,将引线框架20的下部除去,而使芯片垫2的下部成为四角形,和第一个实施例一样形成薄部分2e。之后,在图2(c)所示的蚀刻工序中,对引线框架20进行干蚀刻,使芯片垫2的上部形成为八角形,同时在芯片垫2的外缘部分形成凹部11a。在该工序中,仅仅改变第一个实施例的引线框架20的蚀刻部分,便能形成芯片垫2。故能够用和第一个实施例一样多的工序数来制造该实施例的引线框架。之后,和第一个实施例一样,进行图2(c)、图3(a)到图3(c)、图4(a)到图4(c)所示的工序,便能制造出该实施例的功率QFN。
补充说明一下,在该实施例的功率QFN中,芯片垫2的下部的平面形状是四角形,上部形状是八角形。不仅如此,芯片垫2的上部形状只要是从平面图上来看,不和芯片垫2的下部重合的角部(错开)的n角形(n是大于或者等于4的整数)或者圆形即可。不过,从制造工序的难易度来看,最好是使芯片垫2的下部是四角形,使上部为八角形。
补充说明一下,该实施例的QFN,能够应用到搭载有功率半导体元件以外的发热量不太大的半导体芯片中。
(第三个实施例)
作为本发明的树脂封装型半导体器件的第三个实施例,是将第二个实施例所涉及的功率QFN中芯片垫和封装树脂的咬合部分的形状加以改变后的功率QFN。
图6是从上方看第三个实施例所涉及的功率QFN的引线框架时所看到的俯视图。在图6中,俯视图的右下方,表示的是用将芯片垫2的中心点和悬吊引线连接起来的线(VIb-VIb线)切断引线框架后的剖面图,俯视图的右侧表示的是用将与芯片垫相对的两条边的中央和中央连接起来的线(VIa~VIa线)切断引线框架的剖面图。补充说明一下,该实施例的功率QFN的外观和第一个实施例及第二个实施例所涉及的功率QFN一样,故省略图示。
如图6所示,在该实施例例的功率QFN中,信号用引线1、悬吊引线3的形状和第二个实施例一样。
该实施例的功率QFN和第二个实施例的功率QFN不一样之处,在于:作为芯片垫2和封装树脂6的咬合部分,在芯片垫2的周边部分2b的上面部分和下面部分分别形成有将中央部分2a环状地包围起来的沟11b、11c和沟11d。该沟11b、11c以及11d可以是图6所示的环状,也可以是部分被切断的裂缝形状。
沟11b、11c以及11d,和通孔11(参考图1)、凹部11a(参考图5)不同,不仅可以形成在薄部分2c,还可形成在周边部分2b的薄部分2c以外的部分。补充说明一下,在在薄部分2c形成沟的情况下,要使得形成有该沟的部分的厚度不会过薄。而且,对沟11b、11c以及11d的宽度没有特别的限制,为保证芯片垫2的强度,最好是使沟11b、11c以及11d的宽度小于或者等于0.2mm。
在该实施例的功率QFN中,因为芯片垫2的中央部分2a的上面比周边部分2b的上面高,所以如上所述,能够在周边部分2b的上面部分或者下面部分形成裂缝(线状的沟)、环状的沟等各种形状的沟。因此,在该实施例的功率QFN中,封装树脂6进入沟的内部,芯片垫2和封装树脂6的粘着性提高了。这样,便能防止封装树脂6从芯片垫2上剥离下来,从而防止金属细线5出现断线的情况。和现有的功率QFN相比,该实施例的功率QFN的耐湿性提高。
沟11b、11c以及11d等沟和形成在薄部分2c的凹部、通孔等一起形成。由此能够进一步提高芯片垫2和封装树脂6的粘着性。
在该实施例的功率QFN中,因为芯片垫2的下部是四角形,上部是和芯片垫2的下部相互的角部错开了的八角形,所以加在芯片垫2的角部的应力被分散。另外,通过在芯片垫2和悬吊引线3的连接部分形成沟12,便能由沟12将从悬吊引线3加来的应力和从芯片垫2加来的应力切断,故能够防止很强的应力加到悬吊引线3、芯片垫2上。
补充说明一下,搭载在中央部分2a上面的半导体芯片4的尺寸,只要是从俯视图看,不和信号用引线1重合那么大即可,没有特别的限制。该实施例的功率QFN中,因为中央部分2a比周边部分2b向上隆起,所以不管半导体芯片4的尺寸如何,都可能在芯片垫2的上面一侧形成裂缝、沟等。
以上所说明的该实施例的功率QFN,能够用和图2到图4所示的工序大致一样的工序来制造。不过,在图2(a)所示的工序中,引线框架20的上部或者下部形成沟,同时在图2(b)所示的工序中进行芯片垫2上部的外形成为八角形的蚀刻。因此,能够在和第一个实施例及第二个实施例相比不增加工序数的情况下,制造出该实施例的功率QFN。
(第四个实施例)
图7(a)是表示从上方看本发明的第四个实施例所涉及的功率QFN时的俯视图;图7(b)是从下方看该实施例的功率QFN时的仰视图。补充说明一下,在该图中,为便于理解构造,将半导体芯片4和封装树脂6作为透明体来处理,省略对半导体芯片4的图示。
如图7(a)、图7(b)所示,在第二个实施例所涉及的功率QFN中,不在薄部分2c形成凹部即可得到该实施例的功率QFN。
换句话说,该实施例的功率QFN,包括:芯片垫2、半导体芯片4(未示)、多条信号用引线1、悬吊引线3、金属细线(连接部件)5以及封装树脂6。半导体芯片4搭载在芯片垫2的一部分的上面上,形成有电极垫和功率半导体元件。多条信号用引线1将芯片垫2包围起来。悬吊引线3支承芯片垫2。金属细线5将信号用引线1或者芯片垫2和半导体芯片4上的电极垫(未示)连接起来。封装树脂6将芯片垫2的上面、金属细线5(未示)、悬吊引线3以及信号用引线1的上面封装起来。
在该实施例的功率QFN中,在芯片垫2的周边部分2b的外缘部分形成有薄部分2c。
和第二个实施例的功率QFN一样,该实施例的功率QFN中,芯片垫2下部的平面外形和第一个实施例一样是近似四角形,而芯片垫2的上部的平面外形是近似八角形。特别是,芯片垫2的上部的平面形状是好像将芯片垫2上部的四角形的角部切掉似的八角形。而且,如图7(a)所示,在芯片垫2和悬吊引线3的连接部分的上面一侧分别形成有宽度是0.2mm左右的沟12。该沟沿着与悬吊引线3所延伸的方向相交或者正交的方向延伸。在图7(a)所示的例子中,沟12沿着芯片垫2上部的八角形中四条边而形成。但是,因为芯片垫2的上部由封装树脂6封装,所以该实施例的功率QFN的底面形状和现有的功率QFN的一样。
在整个芯片垫2的平面形状是正方形等四角形的情况下,树脂封装后封装树脂6变形,应力便集中到芯片垫2的角部。相对于此,在该实施例的功率QFN中,因为芯片垫2的上部成为近似八角形的形状,所以能够将加在芯片垫2的角部的应力分散。于是,便能防止芯片垫2和封装树脂6的剥离,金属细线5出现断线等。通过在芯片垫2和悬吊引线3的连接部分形成沟12,便能用沟12来将从悬吊引线3加来的应力和从芯片垫2加来的应力切断。所以能够防止很强的应力加到悬吊引线3、芯片垫2上。
-工业实用性-
本发明的树脂封装型半导体器件的结构,能够用到内装有功率元件等的半导体芯片、内装有各种LSI的芯片的安装上。

Claims (15)

1.一种引线框架,包括:框架框、芯片垫、信号用引线以及悬吊引线,所述芯片垫设置在所述框架框内、具有中央部分和将所述中央部分包围起来的周边部分,所述信号用引线布置在所述芯片垫周围、连接在所述框架框上,所述悬吊引线支承所述芯片垫,用来安装半导体芯片,其特征在于:
所述中央部分的上面布置在比所述周边部分的上面高的位置上;
在所述周边部分的外缘部分,设置有具有咬合部分、上部比下部朝着外侧突出的薄部分。
2.根据权利要求1所述的引线框架,其特征在于:
所述咬合部分,是形成在所述薄部分的通孔。
3.根据权利要求1所述的引线框架,其特征在于:
所述咬合部分是形成在所述薄部分的外端部的凹部。
4.根据权利要求1所述的引线框架,其特征在于:
所述咬合部分,是形成在所述薄部分的上面部分或者下面部分或者上面部分和下面部分的沟。
5.根据权利要求1所述的引线框架,其特征在于:
在所述周边部分的除去所述薄部分的上面部分进一步形成有沟。
6.根据权利要求1所述的引线框架,其特征在于:
所述芯片垫的下部具有四角形的平面外形;
所述芯片垫的上部的平面外形,或者是圆形,或者是所述芯片垫的下部和角部位置错开了的n角形,n是大于或者等于4的整数。
7.根据权利要求6所述的引线框架,其特征在于:
在所述悬吊引线和所述芯片垫的连接部分的上面部分形成有沟。
8.一种树脂封装型半导体器件,包括:芯片垫、形成有电极垫和半导体元件的半导体芯片、布置在所述芯片垫周围朝着所述芯片垫延伸的信号用引线、将所述电极垫和所述信号用引线连接起来的连接部件、支承所述芯片垫的悬吊引线、以及在使所述芯片垫的下面和所述信号用引线的下面露出的状态下将所述芯片垫的上面、所述连接部件、所述悬吊引线和所述信号用引线的上面封装起来的封装树脂,其特征在于:
所述芯片垫的中央部分的上面,布置在比包围所述中央部分的所述芯片垫的周边部分的上面还高的位置上,
所述半导体芯片,搭载在所述芯片垫的所述中央部分的上面上,
所述周边部分的外缘部分,设置有充填了所述封装树脂而形成的咬合部分,设置有上部比下部还朝外侧突出的薄部分。
9.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
所述咬合部分,是形成在所述薄部分的通孔。
10.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
所述咬合部分是形成在所述薄部分的外端部的凹部。
11.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
所述咬合部分,是形成在所述薄部分的上面部分或者下面部分或者上面部分和下面部分的沟。
12.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
从平面上来看,所述咬合部分和所述半导体芯片重合。
13.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
在所述周边部分的除去所述薄部分的上面部分进一步形成有沟。
14.根据权利要求8所述的树脂封装型半导体器件,其特征在于:
所述芯片垫的下部具有四角形的平面外形;
所述芯片垫的上部的平面外形,或者是圆形,或者是所述芯片垫的下部和角部位置错开了的n角形,n是大于或者等于4的整数。
15.根据权利要求14所述的树脂封装型半导体器件,其特征在于:
在所述悬吊引线和所述芯片垫的连接部分的上面部分形成有沟。
CNA2006100732236A 2005-05-10 2006-04-05 引线框架及树脂密封型半导体器件 Pending CN1862797A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005137707A JP2006318996A (ja) 2005-05-10 2005-05-10 リードフレームおよび樹脂封止型半導体装置
JP2005137707 2005-05-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNA2009101426585A Division CN101587879A (zh) 2005-05-10 2006-04-05 引线框架及树脂密封型半导体器件

Publications (1)

Publication Number Publication Date
CN1862797A true CN1862797A (zh) 2006-11-15

Family

ID=37390175

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA2009101426585A Pending CN101587879A (zh) 2005-05-10 2006-04-05 引线框架及树脂密封型半导体器件
CNA2006100732236A Pending CN1862797A (zh) 2005-05-10 2006-04-05 引线框架及树脂密封型半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNA2009101426585A Pending CN101587879A (zh) 2005-05-10 2006-04-05 引线框架及树脂密封型半导体器件

Country Status (5)

Country Link
US (1) US7728414B2 (zh)
JP (1) JP2006318996A (zh)
KR (1) KR20060116696A (zh)
CN (2) CN101587879A (zh)
TW (1) TW200639995A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271878B (zh) * 2007-03-22 2010-06-09 中芯国际集成电路制造(上海)有限公司 引线框架
CN101577259B (zh) * 2008-05-05 2011-01-26 南茂科技股份有限公司 芯片封装结构
CN102194775A (zh) * 2010-03-03 2011-09-21 南茂科技股份有限公司 四边扁平无接脚封装结构
CN101211897B (zh) * 2006-12-28 2011-12-07 中芯国际集成电路制造(上海)有限公司 多芯片半导体封装结构及封装方法
CN102473700A (zh) * 2010-06-11 2012-05-23 松下电器产业株式会社 树脂封装型半导体装置及其制造方法
CN103066046A (zh) * 2011-10-20 2013-04-24 英特赛尔美国股份有限公司 引脚框架锁定设计部的系统和方法
CN103715163A (zh) * 2013-12-31 2014-04-09 日月光封装测试(上海)有限公司 引线框架及半导体封装
CN104637893A (zh) * 2007-02-12 2015-05-20 艾格瑞系统有限责任公司 四方扁平无引线集成电路封装体及其设计方法
CN104934380A (zh) * 2015-05-11 2015-09-23 清华大学 一种用于芯片的封装结构
CN106373932A (zh) * 2015-07-24 2017-02-01 万国半导体股份有限公司 一种封装器件及制备方法
US9728491B2 (en) 2011-10-20 2017-08-08 Intersil Americas LLC Systems and methods for lead frame locking design features
CN108493169A (zh) * 2018-05-31 2018-09-04 江苏长电科技股份有限公司 一种无基岛框架封装结构及其工艺方法
CN108604583A (zh) * 2016-02-08 2018-09-28 三菱电机株式会社 半导体装置

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582957B2 (en) * 2006-11-09 2009-09-01 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US20080157307A1 (en) * 2006-12-28 2008-07-03 Semiconductor Manufacturing International (Shanghai) Corporation Lead frame
US20080157299A1 (en) * 2006-12-28 2008-07-03 Jeffery Gail Holloway Microelectronic Assembly Using Chip-On-Lead (COL) and Cantilever Leads
KR101391924B1 (ko) * 2007-01-05 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지
JP5089184B2 (ja) 2007-01-30 2012-12-05 ローム株式会社 樹脂封止型半導体装置およびその製造方法
JP2010518620A (ja) * 2007-02-12 2010-05-27 アギア システムズ インコーポレーテッド 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法
JP5122172B2 (ja) * 2007-03-30 2013-01-16 ローム株式会社 半導体発光装置
JP5173654B2 (ja) * 2007-08-06 2013-04-03 セイコーインスツル株式会社 半導体装置
US7838974B2 (en) * 2007-09-13 2010-11-23 National Semiconductor Corporation Intergrated circuit packaging with improved die bonding
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP4531830B2 (ja) * 2008-08-15 2010-08-25 特新光電科技股▲分▼有限公司 Ledリードフレームの製造方法
JP5411529B2 (ja) * 2009-02-27 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
JP5411553B2 (ja) * 2009-03-31 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
US8692370B2 (en) 2009-02-27 2014-04-08 Semiconductor Components Industries, Llc Semiconductor device with copper wire ball-bonded to electrode pad including buffer layer
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
JP5669866B2 (ja) 2011-02-09 2015-02-18 三菱電機株式会社 パワー半導体モジュール
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
KR101376758B1 (ko) 2012-03-26 2014-03-20 암페놀센싱코리아 유한회사 비접촉소자
US8803302B2 (en) * 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
JP2013168669A (ja) * 2013-04-18 2013-08-29 Agere Systems Inc 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法
JP2015072947A (ja) * 2013-10-01 2015-04-16 セイコーインスツル株式会社 半導体装置及びその製造方法
KR20170007612A (ko) * 2015-07-09 2017-01-19 삼성전자주식회사 반도체 패키지
TW201715659A (zh) * 2015-10-22 2017-05-01 義隆電子股份有限公司 電子元件模組、積體電路封裝元件及其導線架
KR20170067426A (ko) 2015-12-08 2017-06-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
US20170287816A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Leadframe top-hat multi-chip solution
US9905498B2 (en) * 2016-05-06 2018-02-27 Atmel Corporation Electronic package
JP6677080B2 (ja) * 2016-05-30 2020-04-08 株式会社デンソー 半導体装置の製造方法
JP6966558B2 (ja) * 2017-08-30 2021-11-17 日立Astemo株式会社 パワー半導体装置及びその製造方法
CN109037084A (zh) * 2018-07-27 2018-12-18 星科金朋半导体(江阴)有限公司 一种qfn指纹识别芯片的封装方法
US10998256B2 (en) * 2018-12-31 2021-05-04 Texas Instruments Incorporated High voltage semiconductor device lead frame and method of fabrication
DE102019119521A1 (de) * 2019-07-18 2021-01-21 Infineon Technologies Ag Chipgehäuse und verfahren zur herstellung eines chipgehäuses
US20210175138A1 (en) * 2019-12-05 2021-06-10 Cree, Inc. Semiconductors Having Die Pads with Environmental Protection and Process of Making Semiconductors Having Die Pads with Environmental Protection
IT201900025009A1 (it) * 2019-12-20 2021-06-20 St Microelectronics Srl Leadframe per dispositivi a semiconduttore, prodotto a semiconduttore e procedimento corrispondenti
US20220415748A1 (en) * 2020-01-30 2022-12-29 Mitsubishi Electric Corporation Semiconductor device and power converter
KR102565416B1 (ko) * 2021-12-30 2023-08-10 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지
KR102605702B1 (ko) * 2021-12-30 2023-11-29 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334872A (en) * 1990-01-29 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad
JPH05136320A (ja) 1991-11-08 1993-06-01 Mitsui High Tec Inc リードフレームの製造方法
JP2568135Y2 (ja) * 1992-03-12 1998-04-08 株式会社三井ハイテック 半導体装置用リードフレーム
JPH0650360A (ja) 1992-07-30 1994-02-22 Mitsubishi Materials Corp ワンウェイクラッチ用焼結鍛造インナーレースおよび焼結鍛造アウターレース
JP2570611B2 (ja) * 1993-12-10 1997-01-08 日本電気株式会社 樹脂封止型半導体装置
US5872395A (en) * 1996-09-16 1999-02-16 International Packaging And Assembly Corporation Bent tip method for preventing vertical motion of heat spreaders during injection molding of IC packages
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP3535760B2 (ja) * 1999-02-24 2004-06-07 松下電器産業株式会社 樹脂封止型半導体装置,その製造方法及びリードフレーム
US6188130B1 (en) * 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP2001077278A (ja) 1999-10-15 2001-03-23 Amkor Technology Korea Inc 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2002100722A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
US6828661B2 (en) * 2001-06-27 2004-12-07 Matsushita Electric Industrial Co., Ltd. Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same
JP3502377B2 (ja) * 2001-06-27 2004-03-02 松下電器産業株式会社 リードフレーム、樹脂封止型半導体装置及びその製造方法
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
TWI267959B (en) * 2002-11-27 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with chip-supporting member

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211897B (zh) * 2006-12-28 2011-12-07 中芯国际集成电路制造(上海)有限公司 多芯片半导体封装结构及封装方法
CN104637893A (zh) * 2007-02-12 2015-05-20 艾格瑞系统有限责任公司 四方扁平无引线集成电路封装体及其设计方法
CN104637893B (zh) * 2007-02-12 2018-09-11 安华高科技通用Ip(新加坡)公司 四方扁平无引线集成电路封装体及其设计方法
CN101271878B (zh) * 2007-03-22 2010-06-09 中芯国际集成电路制造(上海)有限公司 引线框架
CN101577259B (zh) * 2008-05-05 2011-01-26 南茂科技股份有限公司 芯片封装结构
CN102194775A (zh) * 2010-03-03 2011-09-21 南茂科技股份有限公司 四边扁平无接脚封装结构
CN102194775B (zh) * 2010-03-03 2013-04-17 南茂科技股份有限公司 四边扁平无接脚封装结构
CN102473700A (zh) * 2010-06-11 2012-05-23 松下电器产业株式会社 树脂封装型半导体装置及其制造方法
CN102473700B (zh) * 2010-06-11 2015-05-20 松下电器产业株式会社 树脂封装型半导体装置及其制造方法
CN103066046A (zh) * 2011-10-20 2013-04-24 英特赛尔美国股份有限公司 引脚框架锁定设计部的系统和方法
US10290564B2 (en) 2011-10-20 2019-05-14 Intersil Americas LLC Systems and methods for lead frame locking design features
US9728491B2 (en) 2011-10-20 2017-08-08 Intersil Americas LLC Systems and methods for lead frame locking design features
CN103066046B (zh) * 2011-10-20 2017-12-15 英特赛尔美国股份有限公司 引脚框架锁定设计部的系统和方法
CN103715163A (zh) * 2013-12-31 2014-04-09 日月光封装测试(上海)有限公司 引线框架及半导体封装
CN104934380A (zh) * 2015-05-11 2015-09-23 清华大学 一种用于芯片的封装结构
CN104934380B (zh) * 2015-05-11 2018-02-09 清华大学 一种用于芯片的封装结构
CN106373932B (zh) * 2015-07-24 2019-03-15 万国半导体股份有限公司 一种封装器件及制备方法
CN106373932A (zh) * 2015-07-24 2017-02-01 万国半导体股份有限公司 一种封装器件及制备方法
CN108604583A (zh) * 2016-02-08 2018-09-28 三菱电机株式会社 半导体装置
CN108604583B (zh) * 2016-02-08 2021-08-27 三菱电机株式会社 半导体装置
CN108493169A (zh) * 2018-05-31 2018-09-04 江苏长电科技股份有限公司 一种无基岛框架封装结构及其工艺方法

Also Published As

Publication number Publication date
TW200639995A (en) 2006-11-16
KR20060116696A (ko) 2006-11-15
JP2006318996A (ja) 2006-11-24
CN101587879A (zh) 2009-11-25
US20060255438A1 (en) 2006-11-16
US7728414B2 (en) 2010-06-01

Similar Documents

Publication Publication Date Title
CN1862797A (zh) 引线框架及树脂密封型半导体器件
KR100369393B1 (ko) 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR101587561B1 (ko) 리드프레임 어레이를 구비하는 집적회로 패키지 시스템
KR100220154B1 (ko) 반도체 패키지의 제조방법
JP5634033B2 (ja) 樹脂封止型半導体装置とその製造方法
US8154110B2 (en) Double-faced electrode package and its manufacturing method
US20160056097A1 (en) Semiconductor device with inspectable solder joints
KR100498488B1 (ko) 적층형 반도체 패키지 및 그 제조방법
CN1652314A (zh) 引线框架、半导体芯片封装、及该封装的制造方法
CN1842906A (zh) 可颠倒无引线封装及其制造和使用方法
JP2006303371A (ja) 半導体装置の製造方法
CN1674268A (zh) 半导体器件
CN107994004A (zh) 堆叠式管芯半导体封装体
JP2009194059A (ja) 半導体装置及びその製造方法
EP2287898A2 (en) Shrink Package on Board
CN101958293B (zh) 半导体装置用布线构件、半导体装置用复合布线构件及树脂密封型半导体装置
JP2009194373A (ja) 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
JP2008252054A (ja) 半導体装置および半導体装置の製造方法
CN1225510A (zh) 装有芯片上引线封装结构的塑封半导体器件
JP2010165777A (ja) 半導体装置及びその製造方法
CN1809923A (zh) 微引线框封装及制造微引线框封装的方法
CN102779761A (zh) 用于封装半导体管芯的引线框架和方法
JP2007134585A5 (zh)
TWI416688B (zh) A wiring device for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed semiconductor device
US20110062569A1 (en) Semiconductor device package with down-set leads

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication