JP6677080B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
従来の半導体装置として、例えば、特許文献１に記載されたものが知られている。特許文献１の半導体装置（光半導体装置）は、金属製のリードフレーム、リードフレームの表側の面に接合される半導体素子（光半導体素子）、およびリードフレームと半導体素子とを覆う樹脂部材（光反射性樹脂、透過性樹脂）を有している。
リードフレームは、平板状の一枚の金属基板から、多数個取りされるようになっており、製造の初期段階では、各リードフレームが、連結部によって連結されている。また、各リードフレームの表面には複数の凹部が形成されている。凹部は、連結部の近傍以外の領域に形成され、連結部の近傍には形成されないようになっている。そして、上記のように、各リードフレームに半導体素子および樹脂部材が設けられた後に、連結部が切断されて、１つずつに分離された半導体装置が形成されるようになっている。
特許文献１では、樹脂部材が凹部に入りこんで、樹脂部材とリードフレームとの密着性が向上されるようになっている。更に、凹部は、連結部の近傍には形成されないようになっているので、連結部近傍のリードフレームの厚みを凹部が形成された領域の厚みよりも厚く保つことができ、連結部を切断する際の応力によるリードフレームの塑性変形を防止できるようになっている。
特開２０１３−６２４９１号公報
通常、リードフレームにおける樹脂部材は、金型内に樹脂を流し込み、固化させる成形方法によって形成される。この成形方法においては、型締めの際に、リードフレームの一部を金型で挟み込む（型締めする）ことによって、金型内に半導体装置を保持することになる。このとき、型締めの際の応力によって、リードフレームに歪みが発生して、半導体素子の接合部にクラック等が発生するおそれがある。
本発明の目的は、上記問題に鑑み、樹脂を流し込む成形方法による樹脂部材の形成時に、型締め時の応力によって、半導体素子の接合部にクラックが発生するのを抑制可能とする半導体装置の製造方法を提供することにある。
本発明は上記目的を達成するために、以下の技術的手段を採用する。
第１の発明では、板状のリードフレーム（１１０）の一方の面（１１０ａ）に、半導体素子（１２０）を接合し、リードフレームの一部領域を型締めし、リードフレームおよび半導体素子を金型（２０１、２０２）内に保持して、金型内に樹脂を流し入れる樹脂成形によってリードフレームおよび半導体素子の少なくとも一部を樹脂部材（１４０）で覆う半導体装置の製造方法において、
リードフレームの、型締めされる領域（１１４）と半導体素子が接合される領域とを最短で結ぶ仮想線上に、相対的に板厚が薄くなる薄肉部（１１５）を予め形成しておき、
リードフレームを、複数個のリードフレーム相当品が複数の連結部によって互いに接続され、連結部が型締めされる領域に繋がる中間工程リードフレームとして、一枚の基本板から形成しておき、樹脂部材を形成した後に、連結部を切断し、
型締めによって発生するリードフレームの歪みを薄肉部に集中させると共に、切断する際の歪みを薄肉部に集中させることを特徴としている。
第１の発明によれば、樹脂を金型内に流し入れる樹脂成形によって樹脂部材（１４０）を形成する際に、型締めによって発生するリードフレームの歪みを薄肉部（１１５）に集中させることができるので、歪みによる半導体素子（１２０）側への応力の伝播を抑えることができ、半導体素子の接合部におけるクラックの発生を抑制することができる。
また、第２の発明では、板状のリードフレーム（１１０）の一方の面（１１０ａ）に、半導体素子（１２０）を接合し、リードフレームの一部領域を型締めし、リードフレームおよび半導体素子を金型（２０１、２０２）内に保持して、樹脂を金型内に流し入れる樹脂成形によってリードフレームおよび半導体素子の少なくとも一部を樹脂部材（１４０）で覆う半導体装置の製造方法において、
リードフレームの型締めされる領域を、リードフレームの端部から突出する突出部の先端側となるように予め形成すると共に、突出部の根本側でくびれるくびれ部（１１７）を形成しておくことを特徴としている。
第２の発明によれば、樹脂を金型内に流し入れる樹脂成形によって樹脂部材（１４０）を形成する際に、型締めによって発生するリードフレームの歪みをくびれ部（１１７）に集中させることができるので、歪みによる半導体素子（１２０）側への応力の伝播を抑えることができ、半導体素子の接合部におけるクラックの発生を抑制することができる。
尚、上記各手段の括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
第１実施形態における半導体装置を示す平面図である。 図１中のII−II部における断面を示す断面図である。 図１中のIII−III部における断面を示す断面図である。 第１実施形態における半導体装置の製造方法を示す説明図である。 第２実施形態における半導体装置を示す平面図である。 第３実施形態における半導体装置を示す平面図である。 第４実施形態における半導体装置を示す平面図である。 第５実施形態における半導体装置を示す平面図である。
以下に、図面を参照しながら本発明を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組み合わせが可能であることを明示している部分同士の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても実施形態同士を部分的に組み合せることも可能である。
（第１実施形態）
第１実施形態の半導体装置の製造方法について、図１〜図４を用いて説明する。まず、製造方法の対象となる半導体装置１００の構成について簡単に説明する。半導体装置１００は、各種電気機器等において、例えば、磁気センサ（ホールＩＣ）として使用されるものであり、図１〜図３に示すように、リードフレーム１１０、半導体素子１２０、ボンディングワイヤ１３０、および樹脂部材１４０等を備えている。
リードフレーム１１０は、半導体装置の基本部位を形成する金属製の板状部材であり、例えば、銅材、銅合金材、アルミニウム材等から形成されている。そして、リードフレーム１１０は、本体部１１１と、複数の端子部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ（以下、端子部１１２ａ〜１１２ｄ）とを有している。リードフレーム１１０の板面の表側と裏側は、それぞれ、一方の面１１０ａ、および他方の面１１０ｂとなっている。
本体部１１１は、主に半導体素子１２０が接合される部位となっており、板面が矩形状（図１中で横長の四角形）を成している。端子部１１２ａ〜１１２ｄは、電気機器と接続される部位であり、本体部１１１の一つの辺の側から直角方向に延びる細長の部材となっている。端子部１１２ａ〜１１２ｄは、本体部１１１の一つの辺の一方側から他方側に向けて順に並んでいる。端子部１１２ａ〜１１２ｄのうち、端子部１１２ａ、１１２ｃ、１１２ｄは、本体部１１１とは別体成形されており、端子部１１２ｂは、本体部１１１と一体成形されている。
各端子部１１２ａ〜１１２ｄにおいて、例えば、端子部１１２ａは電力入力用の端子、端子部１１２ｂはグランド用の端子、端子部１１２ｃは検査工程において使用されるテスト用の端子、端子部１１２ｄは電力出力用の端子として設定されている。
尚、ここでは、リードフレーム１１０の形成にあたっては、エッチング処理あるいはプレス加工等によって、一枚の大きな基本板から複数個のリードフレーム１１０が形成される複数個取りの加工法が採用されている。複数個取りを行う途中段階においては、本体部１１１、および各端子部１１２ａ〜１１２ｄは、複数の連結部（細長の余肉部）によって互いに接続された中間工程リードフレームを形成して、この中間工程リードフレームが一枚の基本板に複数設けられるようになっている。本体部１１１に接続される連結部は、例えば、後述する型締め部１１４に繋がるように設けられている。
本体部１１１の一方の面１１０ａにおいて、本体部１１１と端子部１１２ａ〜１１２ｄとの間となる領域には、複数（ここでは３つ）の溝部１１３が形成されている。溝部１１３は、本体部１１１の一つの辺に沿うように設けられた細長の溝となっている。溝部１１３は、ボンディングワイヤ１３０の近傍に配置されている。
また、本体部１１１において、一つの辺に隣り合う２つの辺（図１中の左右の辺）のそれぞれの中間位置には、２つの辺からそれぞれ外側に四角形状を成して突出するように形成された型締め部１１４（図１中の左右２カ所）が設けられている。型締め部１１４は、後述する半導体装置の製造方法において、金型２０１、２０１（上型と下型）によって、型締めされる領域を形成する部位となっている。型締め部１１４は、本発明の一部領域、および突出部に対応する。
更に、本体部１１１において、型締め部１１４と、半導体素子１２０が接合される領域とを最短で結ぶ仮想線上（図１中の断面III−III部を示す断面線）の中間位置には、除肉されることで板厚が、本体部１１１の基本板厚よりも相対的に薄く設定された薄肉部１１５が形成されている。薄肉部１１５は、本体部１１１の２つの辺にそれぞれ沿う細長の薄肉領域を形成するように配置されている。薄肉部１１５の剛性は、薄肉部１１５が形成されない基本部の剛性よりも小さくなっている。
そして、薄肉部１１５において除肉された部分は、断面形状が、図３に示すように、例えばＵ字状を成すように形成されている。除肉された部分の断面形状は、Ｕ字状の他にも、Ｖ字状等とすることもできる。除肉された部分は、例えば、エッチング処理あるいはプレス加工等によって形成されるようになっている。
尚、薄肉部１１５において除肉された部分は、図３に示すように、本体部１１１（リードフレーム１１０）の一方の面１１０ａに設けられるようにしているが、他方の面１１０ｂ、あるいは、両方の面（１１０ａ、１１０ｂ）に形成されるようにしてもよい。
半導体素子１２０は、半導体を用いた電子回路素子であり、リードフレーム１１０の板厚方向に扁平となる直方体を成している。半導体素子１２０は、リードフレーム１１０の本体部１１１の一方の面１１０ａ側の中央部に、接着剤を用いた接着、あるいは半田付け等によって接合されている。
ボンディングワイヤ１３０は、半導体素子１２０の各電極部と各端子部１１２ａ〜１１２ｄとを電気的に接続する接続ワイヤである。
樹脂部材１４０は、リードフレーム１１０、および半導体素子１２０の少なくとも一部を覆うように設けられて、半導体素子１２０を保護する部材となっている。本実施形態では、樹脂部材１４０は、リードフレーム１１０（本体部１１１）における型締め部１１４、および端子部１１２ａ〜１１２ｄの先端部を除く領域で、リードフレーム１１０の一方の面１１０ａ、および他方の面１１０ｂの両側に設けられている。よって、半導体素子１２０の全体、およびリードフレーム１１０の大半が、樹脂部材１４０によって覆われるようになっている。
リードフレーム１１０の大半の領域を覆うように樹脂部材１４０が設けられていることから、樹脂部材１４０は、図２に示すように、溝部１１３の内部に充填されている。また、樹脂部材１４０は、図３に示すように、薄肉部１１５の除肉された部分にも充填されている。
次に、半導体装置１００の製造方法について、図４を用いて説明する。
まず、図４（ａ）に示すように、エッチング処理あるいはプレス加工等によって、基本板からリードフレーム１１０を形成する。ここでは、リードフレーム１１０は、上記で説明したように、複数組みの本体部１１１および各端子部１１２ａ〜１１２ｄが、複数の連結部（細長の余肉部）によって互いに接続された中間工程リードフレームとしている。リードフレーム１１０には、エッチング処理あるいはプレス加工等によって、溝部１１３、型締め部１１４、および薄肉部１１５が設けられている。
次に、図４（ｂ）に示すように、リードフレーム１１０の本体部１１１の一方の面１１０ａ側の中央部に、接着あるいは半田付け等により半導体素子１２０を接合する。
次に、図４（ｃ）に示すように、ボンディングワイヤ１３０によって、半導体素子１２０の各電極部と各端子部１１２ａ〜１１２ｄとを電気的に接続する。
次に、図４（ｄ）に示すように、図４（ｃ）で形成された半加工品において、型締め部１１４を金型２０１、２０２（上型と下型）で型締めして、半加工品を金型２０１、２０２内に保持する。本実施形態では、型締め部１１４から、溶融された樹脂が金型の外部に漏れないように、型締めの際に、型締め寸法が型締め部１１４の板厚寸法よりも、所定量（微小量）小さくなるようにして、型締め部１１４を圧縮するようにしている。
金型２０１、２０２内には、金型２０１、２０２に設けられた樹脂部材１４０に相当する凹部によってキャビティ（空洞部）２０１ａ、２０２ａが形成される。そして、このキャビティ２０１ａ、２０２ａ内に、溶融された樹脂材料を、プランジャを用いて押し出して射出する。そして、その後、プランジャ内に残った樹脂を一度取り除き、再度、溶融した樹脂材料を充填して射出する（所謂、トランスファー成形する）ことで、図３で説明した樹脂部材１４０を形成する。樹脂部材１４０は、半導体素子１２０の全体、およびリードフレーム１１０の大半を覆うと共に、溝部１１３、および薄肉部１１５の除肉された部分に充填される。尚、型締め部１１４における型締め領域には、当然のことながら樹脂部材１４０は充填されず、樹脂部材１４０の設けられない領域となる。
そして、本体部１１１、および各端子部１１２ａ〜１１２ｄにおける連結部を、例えば、プレス加工によって、切断することで、個々の半導体装置１００とする。
本実施形態によれば、金型２０１、２０２による型締めの際には、型締め部１１４は圧縮されて圧縮歪みを発生させることになる。このとき、圧縮歪み（圧縮歪みに伴う応力）は、型締め部１１４から半導体素子１２０側に伝播される形となる。しかしながら、リードフレーム１１０には、予め、剛性の小さい薄肉部１１５を設けるようにしているので、発生した歪みを意図的に薄肉部１１５に集中させることができ、歪みによる半導体素子１２０側への応力の伝播を抑えることができる。よって、半導体素子１２０の接合部におけるクラックの発生を抑制することができる。
また、樹脂部材１４０は、薄肉部１１５の除肉された部分に充填されるようにしているので、リードフレーム１１０と樹脂部材１４０との接触面積を増大することができ、リードフレーム１１０に対する樹脂部材１４０の密着性を向上させることができる。密着性の向上により、リードフレーム１１０に対する樹脂部材１４０の剥がれを抑制する効果が得られる。
仮に、リードフレーム１１０から樹脂部材１４０が剥がれると、リードフレーム１１０と樹脂部材１４０との線膨張差（収縮、膨張の差）による相対移動が発生し、樹脂部材１４０はリードフレーム１１０の熱変形に伴う応力を受け、樹脂部材１４０にはクラックが発生するおそれがある。しかしながら、上記密着性の向上により、このような状況を回避することができる。
また、薄肉部１１５の除肉された部分の断面形状をＵ字状（あるいはＶ字状）としているので、リードフレーム１１０を形成する際に、エッチング処理あるいはプレス加工等によって、同時に薄肉部１１５を形成することができ、製造が容易となる。
また、溝部１１３にも樹脂部材１４０が充填されるようにしているので、リードフレーム１１０と樹脂部材１４０との接触面積を増大することができ、リードフレーム１１０に対する樹脂部材１４０の密着性を向上させることができる。
溝部１１３は、ボンディングワイヤ１３０の近傍に設けられており、特にボンディングワイヤ１３０近傍での、リードフレーム１１０に対する樹脂部材１４０の剥がれを抑制する効果が得られる。ボンディングワイヤ１３０近傍での樹脂部材１４０の剥がれが抑制されることで、リードフレーム１１０（半導体素子１２０）と樹脂部材１４０との線膨張差（収縮、膨張の差）による相対移動が抑制されて、ボンディングワイヤ１３０が切断されてしまうことが防止される。
また、リードフレーム１１０は、中間工程リードフレームとして一枚の基本板に複数個のリードフレーム相当品が形成されるものとしており、樹脂部材１４０を形成した後に、連結部を切断して個々の半導体装置１００としている。連結部を切断する際にもリードフレーム１１０には歪み（応力）が発生することになるが、このときの歪みも薄肉部１１５に集中させて、半導体素子１２０側へ伝播するのを抑制することができる。よって、連結部の切断時における半導体素子１２０の接合部でのクラック発生を抑制することができる。
（第２実施形態）
第２実施形態の半導体装置１００Ａを図５に示す。第２実施形態の半導体装置１００Ａは、上記第１実施形態の半導体装置１００に対して、薄肉部１１５の形状を変更して薄肉部１１５ａとしたものである。
薄肉部１１５ａは、例えば、平面視形状において全体をＵ字状にして、薄肉部１１５ａの長手方向端部が、リードフレーム１１０（本体部１１１）の端部１１０ｃに至るようになっている。
これにより、リードフレーム１１０における薄肉部１１５ａが変形しやすくなり、より効果的に型締め時のリードフレーム１１０の歪みを薄肉部１１５ａに集中させやすくなる。よって、歪みによる半導体素子１２０側への応力の伝播をより効果的に抑えることができ、半導体素子１２０の接合部におけるクラックの発生を抑制することができる。
（第３実施形態）
第３実施形態の半導体装置１００Ｂを図６に示す。第３実施形態の半導体装置１００Ｂは、上記第２実施形態の半導体装置１００Ａに対して、貫通孔１１６を追加したものである。
貫通孔１１６は、リードフレーム１１０（本体部１１１）の半導体素子１２０が配置される周りの四隅に配置されて、一方の面１１０ａ側から他方の面１１０ｂ側に繋がる孔となっている。
樹脂部材１４０を形成する際に、樹脂部材１４０は、一方の面１１０ａ側と、他方の面１１０ｂ側とに設けられるが、貫通孔１１６を介して両方の樹脂部材１４０が繋がるようになっている。尚、他方の面１１０ｂ側の樹脂部材１４０は、本発明の別の樹脂部材に対応する。
これにより、貫通孔１１６において樹脂部材１４０が繋がることで、一方の面１１０ａ側の樹脂部材１４０、および他方の面１１０ｂ側の樹脂部材１４０のリードフレーム１１０に対する密着性を向上させることができる。
樹脂部材１４０のリードフレーム１１０に対する密着性の向上により、リードフレーム１１０から樹脂部材１４０が剥がれることが抑制される。よって、線膨張差に伴うリードフレーム１１０の熱変形による応力の発生を抑えて、樹脂部材１４０のクラックの発生を抑制することができる。つまり、耐冷熱性を向上させることができる。
（第４実施形態）
第４実施形態の半導体装置１００Ｃを図７に示す。第４実施形態の半導体装置１００Ｃは、上記第１実施形態の半導体装置１００に対して、薄肉部１１５に代えて、型締め部１１４の根本側にくびれ部１１７を設けたものである。
くびれ部１１７は、型締め部１１４と本体部１１１との間（型締め部１１４の根本側）において、型締め部１１４の突出する方向に対して直交する方向の幅寸法が、先端側となる型締め部１１４よりも小さく設定された部位となっている。くびれ部１１７は、図７（ａ）に示すように、本体部１１１の端部１１０ｃに接する円弧状に形成されるもの、あるいは、図７（ｂ）に示すように、本体部１１１の端部１１０ｃよりも本体部１１１内側に入り込んだ円弧状に形成されるもの等とすることができる。くびれ部１１７の剛性は、型締め部１１４よりも小さくなっている。尚、くびれ部１１７は、金型２０１、２０２によって型締めされない領域となっている。
これにより、金型２０１、２０２による型締めの際には、型締め部１１４は圧縮されて圧縮歪みを発生させることになる。このとき、圧縮歪み（圧縮歪みに伴う応力）は、型締め部１１４から半導体素子１２０側に伝播される形となる。しかしながら、型締め部１１４の根本側には、予め、剛性の小さいくびれ部１１７を設けるようにしているので、発生した歪みを意図的にくびれ部１１７に集中させることができ、歪みによる半導体素子１２０側への応力の伝播を抑えることができる。よって、半導体素子１２０の接合部におけるクラックの発生を抑制することができる。
（第５実施形態）
第５実施形態の半導体装置１００Ｄを図８に示す。第５実施形態の半導体装置１００Ｄは、上記第２実施形態の半導体装置１００Ｂと、上記第４実施形態の半導体装置１００Ｃとを組み合わせたものである。つまり、リードフレーム１１０の本体部１１１には薄肉部１１５ａが設けられており、また、型締め部１１４の根本側にはくびれ部１１７が設けられている。尚、薄肉部１１５ａは、上記第１実施形態の薄肉部１１５としてもよい。
本実施形態では、金型２０１、２０２による型締めの際に発生する歪みを、くびれ部１１７、および薄肉部１１５ａに集中させることができ、歪みによる半導体素子１２０側への応力の伝播抑制の効果を、上記第２実施形態、あるいは上記第４実施形態に比べて、より大きくすることができる。よって、半導体素子１２０の接合部におけるクラックの発生抑制の効果を高めることができる。
（その他の実施形態）
上記各実施形態では、樹脂部材１４０は、薄肉部１１５の除肉された部分に充填されるものとしたが、除肉された部分に樹脂部材１４０が充填されずに、例えば、主に、半導体素子１２０の表面全体を覆うようにしたものとしてもよい。この場合には、薄肉部１１５に金型２０１が位置する形となるが、対向する位置で金型２０２による型締め設定を設けなければ、型締め時における型締め部１１４での歪みを薄肉部１１５に集中させることができる。
また、上記各実施形態では、薄肉部１１５の除肉された部分の断面形状を、Ｕ字状、あるいはＶ字状のものとしたが、これに限定されることなく、他の断面形状を採用してもよい。
また、上記各実施形態では、樹脂成形として、トランスファー成形によって、樹脂を金型内に流し入れて樹脂部材１４０を成形しているが、これに限定されることなく、樹脂を金型内に流し入れる工程を連続的に行う射出成形などを採用しても良い。このように、樹脂を金型内に流し入れる工程を有していれば薄肉部１１５、あるいはくびれ部１１７に歪みを集中させて応力伝播を抑制させる効果を得ることができる。
また、リードフレーム１１０は、複数個取りされるものとして説明したが、これに限定されるものではなく、例えば、一つずつ形成されるものとしてもよい。
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体装置
１１０ リードフレーム
１１０ａ 一方の面
１１０ｂ 他方の面
１１０ｃ 端部
１１４ 型締め部（一部領域、型締めされる領域、突出部）
１１５ 薄肉部
１１６ 貫通孔
１１７ くびれ部
１２０ 半導体素子
１４０ 樹脂部材（樹脂部材、別の樹脂部材）

Claims (8)

  1. 板状のリードフレーム（１１０）の一方の面（１１０ａ）に、半導体素子（１２０）を接合し、前記リードフレームの一部領域を型締めし、前記リードフレームおよび前記半導体素子を金型（２０１、２０２）内に保持して、樹脂を前記金型内に流し入れる樹脂成形によって前記リードフレームおよび前記半導体素子の少なくとも一部を樹脂部材（１４０）で覆う半導体装置の製造方法において、
    前記リードフレームの、型締めされる領域（１１４）と前記半導体素子が接合される領域とを最短で結ぶ仮想線上に、相対的に板厚が薄くなる薄肉部（１１５）を予め形成しておき、
    前記リードフレームを、複数個のリードフレーム相当品が複数の連結部によって互いに接続され、前記連結部が前記型締めされる領域に繋がる中間工程リードフレームとして、一枚の基本板から形成しておき、前記樹脂部材を形成した後に、前記連結部を切断し、
    前記型締めによって発生する前記リードフレームの歪みを前記薄肉部に集中させると共に、前記切断する際の歪みを前記薄肉部に集中させる半導体装置の製造方法。
  2. 前記樹脂成形時に、前記樹脂部材を前記薄肉部の除肉された部分に充填させる請求項１に記載の半導体装置の製造方法。
  3. 前記薄肉部の除肉された部分の断面形状を、Ｕ字状、あるいはＶ字状に形成する請求項１または請求項２のいずれか１つに記載の半導体装置の製造方法。
  4. 前記薄肉部を、前記リードフレームの端部（１１０ｃ）に至るように形成する請求項１〜請求項３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記リードフレームの前記半導体素子が配置される周りの四隅に、予め貫通孔（１１６）を設けておき、
    前記樹脂成形時に、前記リードフレームの他方の面（１１０ｂ）にも別の樹脂部材を設け、前記貫通孔を介して、前記樹脂部材と前記別の樹脂部材とが繋がるように形成する請求項１〜請求項４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記リードフレームの前記型締めされる領域を、前記リードフレームの端部から突出する突出部の先端側となるように形成し、
    更に、前記突出部の根本側をくびれるように形成する請求項１〜請求項５のいずれか１つに記載の半導体装置の製造方法。
  7. 板状のリードフレーム（１１０）の一方の面（１１０ａ）に、半導体素子（１２０）を接合し、前記リードフレームの一部領域を型締めし、前記リードフレームおよび前記半導体素子を金型（２０１、２０２）内に保持して、樹脂を前記金型内に流し入れる樹脂成形によって前記リードフレームおよび前記半導体素子の少なくとも一部を樹脂部材（１４０）で覆う半導体装置の製造方法において、
    前記リードフレームの型締めされる領域を、前記リードフレームの端部から突出する突出部の先端側となるように予め形成すると共に、前記突出部の根本側でくびれるくびれ部（１１７）を形成しておく半導体装置の製造方法。
  8. 前記型締めによって発生する前記リードフレームの歪みを前記くびれ部に集中させる請求項７に記載の半導体装置の製造方法。
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JPS60137048A (ja) * 1983-12-26 1985-07-20 Matsushita Electronics Corp 半導体装置用リ−ドフレ−ム
JPS634658A (ja) * 1986-06-25 1988-01-09 Hitachi Ltd 電子装置
JPH0318046A (ja) * 1989-06-15 1991-01-25 Toshiba Corp 半導体装置
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
JP2009071154A (ja) * 2007-09-14 2009-04-02 Renesas Technology Corp 半導体装置
JP5935578B2 (ja) 2011-08-23 2016-06-15 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、および光半導体装置
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