CN108604583A - 半导体装置 - Google Patents

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Abstract

提供能够更可靠地抑制引线框的芯片焊盘移位的半导体装置。具体而言,半导体装置所包含的引线框(2)包含芯片焊盘(2a)、第1以及第2悬吊引线(4a、4b)和框架(2b)。芯片焊盘(2a)与框架(2b)的主表面位于彼此不同的平面上,芯片焊盘(2a)和框架(2b)通过第1以及第2悬吊引线(4a、4b)进行连接。第1悬吊引线(4b)与芯片焊盘(2a)的第1边界线(5b)和第2悬吊引线(4a)与芯片焊盘(2a)的第2边界线(5a)在不同的直线上延伸。第1悬吊引线(4b)与框架(2b)的第3边界线(6b)和第2悬吊引线(4a)与框架(2b)的第4边界线(6a)在不同的直线上延伸。

Description

半导体装置
技术领域
本发明涉及半导体装置,特别是涉及具有引线框的半导体装置,该引线框包含用于搭载半导体装置的芯片焊盘。
背景技术
在形成半导体装置时,将引线框和半导体元件进行电连接,引线框和半导体元件、或多个半导体元件彼此通过导线材料进行电连接,然后,使用模塑树脂进行树脂封装。就引线框而言,与用途相应地使用各种形状以及材料的引线框。
但是,就上述半导体装置而言,已知有时会发生称为下述芯片焊盘移位的现象,即,在进行树脂封装时,载置半导体元件的引线框的芯片焊盘由于受到模塑树脂的流动阻力而从初始的位置发生移位。如果发生芯片焊盘移位,则有时发生导线材料、半导体元件以及芯片焊盘从进行了树脂封装的区域露出的问题。因此,优选抑制芯片焊盘移位的发生。
为了抑制芯片焊盘移位的发生,优选提高对芯片焊盘进行支撑的悬吊引线的刚性。从该观点出发,例如在日本特开2006-186132号公报(专利文献1)中公开了下述技术,即,通过在悬吊引线的一部分设置V字型的槽而提高其刚性。
专利文献1:日本特开2006-186132号公报
发明内容
在使用了上述专利文献1所公开的构造的情况下,能够提高悬吊引线的刚性。但是,在将专利文献1的构造应用于具有仅从芯片焊盘的单方向连接了悬吊引线的结构的引线框的情况下,难以抑制芯片焊盘移位。
本发明是鉴于上述问题而提出的,其目的是提供能够更可靠地抑制引线框的芯片焊盘移位的半导体装置。
本发明的半导体装置具有半导体元件和引线框。引线框用于搭载半导体元件。引线框包含:芯片焊盘,其搭载半导体元件;第1以及第2悬吊引线;以及框架。芯片焊盘与框架的主表面位于彼此不同的平面上,芯片焊盘和框架通过第1以及第2悬吊引线进行连接。第1悬吊引线与芯片焊盘的第1边界线和第2悬吊引线与芯片焊盘的第2边界线在不同的直线上延伸。第1悬吊引线与框架的第3边界线和第2悬吊引线与框架的第4边界线在不同的直线上延伸。
发明的效果
根据本发明,第1边界线在与第2边界线不同的直线上延伸,第3边界线在与第4边界线不同的直线上延伸,从而能够提高悬吊引线的刚性,更可靠地抑制芯片焊盘移位。
附图说明
图1是表示本实施方式的半导体装置的整体结构的概略斜视图。
图2是表示实施方式1的引线框的结构的概略斜视图。
图3是表示实施方式1的半导体装置的整体结构的主视图。
图4是表示通过传递模塑法对实施方式1的半导体装置的结构要素进行封装的工序的情形的主视图。
图5是表示通过压缩模塑法对实施方式1的半导体装置的结构要素进行封装的工序的情形的主视图。
图6是表示对比例的引线框的结构的概略斜视图。
图7是表示对比例的半导体装置的整体结构的主视图。
图8是表示通过传递模塑法对对比例的半导体装置的结构要素进行封装的工序的情形的主视图。
图9是表示通过压缩模塑法对对比例的半导体装置的结构要素进行封装的工序的情形的主视图。
图10是表示实施方式2的引线框的结构的概略斜视图。
图11是表示实施方式2的半导体装置的整体结构的主视图。
图12是表示实施方式3的引线框的结构的概略斜视图。
图13是表示实施方式3的半导体装置的整体结构的主视图。
图14是表示实施方式4的引线框的结构的第1例的概略斜视图。
图15是表示实施方式4的半导体装置的整体结构的主视图。
图16是表示实施方式4的引线框的结构的第2例的概略斜视图。
图17是表示实施方式5的引线框的结构的概略斜视图。
图18是表示实施方式5的半导体装置的整体结构的主视图。
图19是表示实施方式6的引线框的结构的第1例的概略斜视图。
图20是表示实施方式6的引线框的结构的第2例的概略斜视图。
具体实施方式
下面,基于附图对本发明的实施方式进行说明。
(实施方式1)
首先,使用图1对本实施方式的半导体装置的结构进行说明。此外,为了便于说明,引入了X方向、Y方向、Z方向。参照图1,本实施方式的半导体装置100具有通过模塑树脂对搭载了半导体元件的引线框进行封装的结构。具体而言,半导体装置100具有以半导体元件1和引线框2为主的结构要素。
作为半导体元件1,在图1中,具有半导体元件1a和半导体元件1b。另外,作为引线框2,在图1中,具有:包含芯片焊盘2a、框架2b和悬吊引线2c的引线框部件;以及包含独立框架2d的引线框部件,上述引线框部件彼此隔开间隔地配置。
芯片焊盘2a是引线框2处搭载半导体元件1的区域。在图1中,在芯片焊盘2a通过导电性粘接剂3a电连接有半导体元件1a。
框架2b是引线框2整体的俯视时的配置于最外侧的区域。框架2b与芯片焊盘2a成为一体,因此在框架2b未搭载半导体元件1。但是,在与框架2b不同的独立框架2d通过导电性粘接剂3b电连接有半导体元件1b,该独立框架2d相对于芯片焊盘2a等独立地配置。在框架2b以及独立框架2d也可以存在图1的Z方向上的框部(在引线框的切断加工后所残留的框部)。
悬吊引线2c是引线框2处将芯片焊盘2a和框架2b连接的区域,配置于芯片焊盘2a与框架2b之间。即,在引线框2处,芯片焊盘2a、悬吊引线2c和框架2b配置为依次在X方向上排列。
悬吊引线2c被分成悬吊引线4a、悬吊引线4b和悬吊引线4c这3个区域,它们配置为依次在Z方向上排列。悬吊引线2c中的悬吊引线4a和芯片焊盘2a通过边界线5a进行连接,悬吊引线4b和芯片焊盘2a通过边界线5b进行连接,悬吊引线4c和芯片焊盘2a通过边界线5c进行连接。另外,悬吊引线4a和框架2b通过边界线6a进行连接,悬吊引线4b和框架2b通过边界线6b进行连接,悬吊引线4c和框架2b通过边界线6c进行连接。上述边界线5a~5c、6a~6c沿Y方向延伸。
此外,图1的半导体装置100具有用于将各区域之间电连接的导线材料7,在图1中,作为导线材料7,具有导线材料7a和导线材料7b。搭载于半导体元件1a的未图示的端子或电极等例如与端子8通过导线材料7a进行电连接。这里的端子8例如与框架2b在XY平面上彼此隔开间隔地排列,配置于与框架2b的Z方向的坐标大致相等的位置。另外,搭载于半导体元件1a的未图示的端子或电极等与搭载于半导体元件1b的未图示的端子或电极等通过导线材料7b进行电连接。
在引线框部件的框架2b连接有引线10,通过该引线10将框架2b(半导体元件1a)和半导体装置100的外部进行电连接,其中,该引线框部件包含芯片焊盘2a、框架2b以及悬吊引线2c。另外,就包含独立框架2d的引线框部件而言,在该引线框部件的独立框架2d连接有引线11,通过该引线11将独立框架2d(半导体元件1b)和半导体装置100的外部进行电连接。
上述搭载有半导体元件1a、1b的引线框2通过模塑树脂12进行了封装。此外,在图1中,从重点表示出被模塑树脂12封装后的区域的内部的引线框2等的观点出发,模塑树脂12由虚线示出。
接下来,使用图2及图3,对本实施方式的半导体装置100所包含的引线框2更详细地进行说明。此外,图2与图1相比将图1中的由芯片焊盘2a、框架2b以及悬吊引线2c构成的引线框部件放大示出。图3示出了针对本实施方式的半导体装置100,从图1中由箭头示出的方向A连同被模塑树脂12封装的部分在内进行透视的状态。
参照图2及图3,就本实施方式的半导体装置100中的引线框2的包含芯片焊盘2a等的引线框部件而言,芯片焊盘2a以及框架2b例如在俯视观察时均具有矩形的平板形状。另外,就该引线框部件而言,悬吊引线2c以及框架2b仅位于芯片焊盘2a的主表面上的单方向侧。在这里,单方向侧是指图1中的X方向的负方向。即,在俯视观察时,在矩形状的芯片焊盘2a中的X方向的负方向侧(后侧)配置有悬吊引线2c以及框架2b。但是,在芯片焊盘2a的矩形状中的除上述以外的3个方向、即X方向的正方向侧(前侧)、以及Y方向的2个方向侧未配置悬吊引线2c以及框架2b。
上述引线框部件原本是包含芯片焊盘2a、悬吊引线2c以及框架2b的单一的平板状部件。该单一的部件在将悬吊引线2c和芯片焊盘2a连接的边界线5a、5b、5c处以向图2及图3的Z方向下方凸出的方式弯曲,在将悬吊引线2c和框架2b连接的边界线6a、6b、6c处以向图2及图3的Z方向上方凸出的方式弯曲。在以上述方式将单一的平板状部件弯曲而形成如图2所示的引线框2的部件时,优选对平板状部件进行冲压加工。
通过上述冲压加工,引线框2所包含的芯片焊盘2a的主表面和框架2b的主表面位于彼此不同的平面上。即,与芯片焊盘2a的主表面相比,框架2b的主表面配置于Z方向上方,在芯片焊盘2a与框架2b之间形成有台阶。但是,框架2b的主表面与芯片焊盘2a的主表面大致平行,它们均以沿XY平面的方式扩展。框架2b与芯片焊盘2a相比配置于Z方向上方,这是因为,由于引线框部件在边界线5a~5c以及边界线6a~6c处的弯折,配置于芯片焊盘2a与框架2b之间的悬吊引线2c以随着朝向框架2b侧而朝向Z方向上侧的方式延伸。
另外,如上所述,在本实施方式中,悬吊引线2c被分成悬吊引线4a、悬吊引线4b和悬吊引线4c这3个区域,但各个悬吊引线4a、4b、4c之间在Y方向上设置有一定的间隙。该间隙在Y方向上的尺寸例如优选与框架2b的厚度大致相等。通过该间隙的存在,能够在用于形成引线框2的形状的冲压加工时容易地将材料弯曲。并且,悬吊引线4b(第1悬吊引线)与芯片焊盘2a的边界线5b(第1边界线)和悬吊引线4a(第2悬吊引线)与芯片焊盘2a的边界线5a(第2边界线)在不同的直线上延伸。
即,边界线5b和边界线5a均位于芯片焊盘2a的主表面上(芯片焊盘2a的主表面所形成的平面上),在该表面上延伸,因此,它们被配置于相同的平面上(沿XY平面的面上)。另外,边界线5b和边界线5a沿着Y方向彼此平行地延伸,但它们不配置为位于相同直线上。即,与边界线5b相比,边界线5a配置于X方向的正方向(图2中的前侧),边界线5a和边界线5b彼此隔开间隔地并列。此外,在这里,平行是指例如下述的两条直线的配置关系,即,在边界线5b与边界线5a的延伸方向上移动了1μm时的边界线5b与边界线5a的距离的变化小于或等于10nm。
另外,与上述同样地,在本实施方式中,悬吊引线4b(第1悬吊引线)与框架2b的边界线6b(第3边界线)和悬吊引线4a(第2悬吊引线)与框架2b的边界线6a(第4边界线)在不同的直线上延伸。即,边界线6b和边界线6a均位于框架2b的主表面上(框架2b的主表面所形成的平面上),在该表面上延伸,因此,它们配置于相同的平面上(沿XY平面的面上)。另外,边界线6b和边界线6a沿着Y方向彼此平行地延伸,但它们不配置于相同直线上,与边界线6b相比,边界线6a配置于X方向的正方向。
并且,同样地,在本实施方式中,悬吊引线4b(第1悬吊引线)与芯片焊盘2a的边界线5b(第1边界线)和悬吊引线4c(第3悬吊引线)与芯片焊盘2a的边界线5c(第5边界线)在不同的直线上延伸。即,边界线5b以及边界线5c也与上述同样地均位于芯片焊盘2a的主表面上,在该表面上沿着Y方向彼此平行地延伸。另外,悬吊引线4b(第1悬吊引线)与框架2b的边界线6b(第3边界线)和悬吊引线4c(第3悬吊引线)与框架2b的边界线6c(第6边界线)在不同的直线上延伸。即,边界线6b以及边界线6c也与上述同样地均位于框架2b的主表面上,在该表面上沿着Y方向彼此平行地延伸。由此,与边界线5b相比,边界线5c配置于X方向的正方向(图2中的前侧),同样地,与边界线6b相比,边界线6c配置于X方向的正方向。
由此,在本实施方式的图2中,与配置于Y方向的中央的悬吊引线4b相比,在Y方向上在悬吊引线4b的一侧以及另一侧配置的悬吊引线4a以及悬吊引线4c配置于X方向的正方向侧(前侧)。此外,在本实施方式中,边界线5a及边界线5c、以及边界线6a及边界线6c均配置为大致位于一条直线上。并且,悬吊引线4a和悬吊引线4c配置为在大致同一平面上扩展。但是,并不限于上述结构,例如也可以是边界线5a与边界线5c相比配置于X方向的前侧,相反,也可以是边界线5c与边界线5a相比配置于X方向的前侧。
另外,在图2中,芯片焊盘2a的主表面与悬吊引线2c(悬吊引线4a、4b、4c)的主表面所成的角度、以及框架2b的主表面与悬吊引线2c(悬吊引线4a、4b、4c)的主表面所成的角度均大于90°。但是,并不限于上述结构,例如上述角度也可以为90°,还可以小于90°。另外,在图2中,芯片焊盘2a的主表面与悬吊引线2c(悬吊引线4a、4b、4c)的主表面所成的角度、以及框架2b的主表面与悬吊引线2c(悬吊引线4a、4b、4c)的主表面所成的角度大致相等。但是,上述角度也可以彼此不相等,例如芯片焊盘2a与悬吊引线4a所成的角度和芯片焊盘2a与悬吊引线4c所成的角度也可以相差大于或等于10°。
此外,在本实施方式的图2中,被分割出的3个悬吊引线4a、4b、4c在延伸方向上的长度优选相等。即,悬吊引线4b的作为边界线5b与边界线6b的距离的、延伸方向上的长度与悬吊引线4a的作为边界线5a与边界线6a的距离的、延伸方向上的长度相等。同样地,悬吊引线4c的作为边界线5c与边界线6c的距离的、延伸方向上的长度与悬吊引线4a的作为边界线5a与边界线6a的距离的、延伸方向上的长度相等。此外,在这里,长度相等是指该长度的误差在±3%以内。
此外,在图2中,悬吊引线4a和悬吊引线4c配置为Y方向的中央部的悬吊引线4b而彼此左右对称,悬吊引线4a以及悬吊引线4c在Y方向上的尺寸相等。即,在Y方向上,边界线5a与边界线5c的长度彼此相等,边界线6a与边界线6c的长度彼此相等。但是,不限于上述方案,例如,也可以是边界线5a与边界线5c的长度不同,还可以是边界线6a与边界线6c的长度不同。但是,边界线5a与边界线6a的长度、以及边界线5c与边界线6c的长度更优选彼此相等。
另外,在图2中,Y方向的中央部的悬吊引线4b在Y方向上的尺寸比悬吊引线4a以及悬吊引线4c在Y方向上的尺寸长。但是,不限于上述方案,例如悬吊引线4a和/或悬吊引线4c在Y方向上的尺寸也可以比悬吊引线4b在Y方向上的尺寸长。
本实施方式中的模塑树脂12通过图4所示的传递模塑法或图5所示的压缩模塑法对半导体元件1以及引线框2等进行封装。接下来,使用图4,对传递模塑法进行说明。
参照图4,在本实施方式中,针对在引线框2的例如芯片焊盘2a上以及独立框架2d的主表面上接合有半导体元件1a、1b,且导线材料7a、7b分别将上述2个区域之间进行了电连接的构件,通过下模具21以及上模具22进行合模。此时,例如与框架2b连接的引线10的一部分以及与独立框架2d连接的引线11的一部分优选伸出至通过下模具21以及上模具22进行合模、且作为最终被封装的区域的型腔23的外侧。
在柱塞24上设置模塑树脂,柱塞24被向Z方向上方推压。由此,柱塞24上的模塑树脂被加压,增加流动性。模塑树脂经过浇口25而一边熔融一边流动,到达至型腔23内。模塑树脂在型腔23内,以分成在芯片焊盘2a的Z方向上侧流动的模塑树脂12a和在芯片焊盘2a的Z方向下侧流动的模塑树脂12b的方式流动。但是,与芯片焊盘2a相比在X方向的下游侧处,模塑树脂12a和模塑树脂12b汇流,它们作为模塑树脂12而对型腔23内的大致整体进行填充。该期间,下模具21以及上模具22被加热,因此例如如果模塑树脂12的树脂材料为热固性树脂,则模塑树脂12由于该热量而固化,半导体元件1等被固化后的模塑树脂12封装。
接下来,使用图5,对压缩模塑法进行说明。参照图5,针对在引线框2的例如芯片焊盘2a上以及独立框架2d的主表面上接合有半导体元件1a、1b,且由导线材料7a、7b分别将上述2个区域之间进行了电连接的构件,通过下模具31a、31b以及上模具32进行合模。此时,与上述同样地,引线10以及引线11的一部分优选伸出至通过下模具31a、31b以及上模具32进行合模、且作为最终被封装的区域的型腔33的外侧。
然后,在型腔块34上设置模塑树脂,型腔块34被向Z方向上方推压。由此,柱塞24上的模塑树脂被加压,流动性增加。模塑树脂一边熔融一边在型腔33内流动至Z方向的上侧。由此,模塑树脂12对型腔33内的大致整体进行填充。该期间,下模具31a、31b以及上模具32被加热,因此例如如果模塑树脂12的树脂材料为热固性树脂,则模塑树脂12由于该热量而固化,半导体元件1等被固化后的模塑树脂12封装。
接下来,使用具有图6~图9所示的对比例的引线框的半导体装置,一边对本实施方式的经过以及背景等进行说明,一边对本实施方式的作用效果进行说明。
图6及图7均示出了对比例,它们分别与本实施方式的图2及图3对应。参照图6及图7,就对比例的引线框2而言,也与实施方式1的引线框2同样地具有芯片焊盘2a、框架2b和悬吊引线2c。因此,对于图6及图7的引线框2,对与实施方式1相同的要素标注相同的标号,省略其说明。
但是,就对比例的引线框2而言,悬吊引线2c未被分割成多个区域,而是形成为单一的区域。即,悬吊引线2c形成为在Y方向上具有与芯片焊盘2a以及框架2b的尺寸相同的尺寸。并且,在将芯片焊盘2a和悬吊引线2c连接的边界线5处,与实施方式1的边界线5a~5c同样地,以向图6及图7的Z方向下方凸出的方式弯曲。另外,在将悬吊引线2c和框架2b连接的边界线6处,与实施方式1的边界线6a~6c同样地,以向图6及图7的Z方向上方凸出的方式弯曲。
如图7所示,就具有如图6那样的引线框2的半导体装置900而言,引线框2的芯片焊盘2a的部分有时会发生芯片焊盘移位。芯片焊盘移位是指,芯片焊盘2a以使得与原本的芯片焊盘2a相对于模塑树脂12最下表面的距离Z2相比,搭载有半导体元件1a的芯片焊盘2a的俯视时的从中央部至模塑树脂12的Z方向最下表面为止的Z方向上的距离Z1变大的方式浮起等,芯片焊盘2a的位置发生移动的现象。
芯片焊盘移位是由引线框2的边界线5、6处的引线框2的变形引起的。特别是芯片焊盘2a的前端部的弯曲力矩最大,因此由于芯片焊盘移位,芯片焊盘2a和与其相邻的悬吊引线2c的主表面彼此所成的角度θ1变小。这样,与图7的距离Z2相比,距离Z1变大。以上内容为芯片焊盘移位。
芯片焊盘移位的原因在于基于传递模塑法以及压缩模塑法进行的树脂封装的工序。即,参照图8,在使用传递模塑法对具有图6的引线框2的半导体装置的结构要素进行树脂封装时,产生芯片焊盘2a的Z方向上侧的模塑树脂12a与Z方向下侧的模塑树脂12b之间的流量差。由于该流量差,在芯片焊盘2a从模塑树脂12a受到的流动阻力与从模塑树脂12b受到的流动阻力产生差异。具体而言,特别是在从芯片焊盘2a至模塑树脂12的Z方向最下表面为止的距离短(该区域的厚度薄)的情况下,与模塑树脂12a试图使芯片焊盘2a向Z方向下侧移位的力相比,模塑树脂12b试图使芯片焊盘2a向Z方向上侧移位的力变大。由于由该流动阻力的差异引起的模塑树脂施加至芯片焊盘2a的力的差异,芯片焊盘2a受到向Z方向上侧的力,发生芯片焊盘移位。
接下来,参照图9,在使用压缩模塑法对具有图6的引线框2的半导体装置的结构要素进行树脂封装时,模塑树脂12从Z方向下侧朝向上侧流动,因此芯片焊盘2a朝向Z方向上侧受到大的流动阻力。因此,芯片焊盘2a受到向Z方向上侧的力,发生芯片焊盘移位。
并且,在芯片焊盘2a的Z方向下侧的填充模塑树脂12的区域,要求具有从引线框2向外部的散热性和引线框2与外部之间的绝缘性这两个功能。为了具有上述功能,要求从芯片焊盘2a至模塑树脂12的Z方向最下表面为止的距离大(厚)至一定程度。但是,如果由于芯片焊盘移位而使芯片焊盘2a的主表面沿XY平面的水平性受损,则图7中的保持散热性的厚度即Z1与保持绝缘性的厚度即Z2的差异变大。因此,存在难以兼顾上述散热性和绝缘性这两个功能的问题。从排除上述问题的观点出发,也要求抑制芯片焊盘移位的发生。
因此,在本实施方式中,具有引线框2被分割成多个悬吊引线4a、4b的结构。由此,悬吊引线4b与芯片焊盘2a的边界线5b和悬吊引线4a与芯片焊盘2a的边界线5a在不同的直线上延伸,悬吊引线4b与框架2b的边界线6b和悬吊引线4a与框架2b的边界线6a在不同的直线上延伸。通过设为上述结构,从而如图1所示,悬吊引线4a与悬吊引线4b不位于同一平面上,彼此隔开间隔地配置。
因此,例如即使施加了试图使悬吊引线4b的与图7的θ1相当的角度变小的力,在与悬吊引线4b不同的平面上扩展的悬吊引线4a也会发挥作为支柱的作用,该支柱抑制由该力引起的上述θ1的变化。即,通过具有悬吊引线4b和在与其不同的平面上扩展的悬吊引线4a,从而与对比例的悬吊引线2c相比,悬吊引线2c整体的刚性变大。因此,能够减小与传递模塑法等中的由模塑树脂12引起的流动阻力相对的芯片焊盘移位量。
另外,在本实施方式中,例如即使在要发生芯片焊盘移位的情况下,如图3所示,芯片焊盘2a也由边界线5a与边界线5b这两条不位于相同直线上、且均位于芯片焊盘2a的主表面上并彼此平行的边界线进行支撑。通过对该芯片焊盘2a进行支撑的力,能够使边界线5a相对于边界线5b试图向Z方向上方浮起的力变小,能够在一定程度上保持芯片焊盘2a沿着XY平面水平配置的状态。
另外,在本实施方式中,就引线框2而言,悬吊引线2c以及框架2b仅配置于芯片焊盘2a的矩形的主表面上的单方向侧即X方向的负方向侧,不配置于其他方向。因此,例如与悬吊引线2c以及框架2b从芯片焊盘2a的矩形的主表面上的多个方向(例如4个方向)延伸的情况相比,能够消除使半导体装置100整体的俯视时的尺寸不必要地增大的必要。
另外,本实施方式的引线框2具有如上所述悬吊引线2c等仅从芯片焊盘2a的矩形的主表面上的单方向侧延伸的结构,且具有边界线5a、5b彼此平行的结构,因此仅通过1次弯曲加工就能够形成引线框2。
并且,在本实施方式中,引线框2还具有悬吊引线4c,悬吊引线4b与芯片焊盘2a的边界线5b和悬吊引线4c与芯片焊盘2a的边界线5c在不同的直线上延伸,悬吊引线4b与框架2b的边界线6b和悬吊引线4c与框架2b的边界线6c在不同的直线上延伸。通过设为上述结构,从而如图1所示,悬吊引线4c和悬吊引线4b不位于同一平面上,彼此隔开间隔地配置。因此,悬吊引线4c与悬吊引线4a同样地,发挥作为支柱的作用,该支柱抑制由试图将悬吊引线4b的与图7的θ1相当的角度减小的力引起的变形。因此,通过悬吊引线4c的存在,能够进一步提高引线框2整体的刚性。
另外,在本实施方式中,通过使悬吊引线4b和悬吊引线4a(以及悬吊引线4c)在延伸方向上的长度相等,从而能够使引线框2整体的形状不易破坏,能够抑制芯片焊盘移位。
(实施方式2)
使用图10及图11,对本实施方式的半导体装置200所包含的引线框2进行说明。参照图10及图11,本实施方式的半导体装置200中的引线框2具有基本上与实施方式1的半导体装置100的引线框2相同的结构,因此,对相同的结构要素标注相同的标号,省略其说明。
但是,在本实施方式中,悬吊引线2c被分成悬吊引线4d(第2悬吊引线)、悬吊引线4e(第1悬吊引线)和悬吊引线4f(第3悬吊引线)这3个区域,它们配置为依次在Z方向上排列。悬吊引线2c中的悬吊引线4d和芯片焊盘2a通过边界线5d(第2边界线)进行连接,悬吊引线4e和芯片焊盘2a通过边界线5e(第1边界线)进行连接,悬吊引线4f和芯片焊盘2a通过边界线5f(第5边界线)进行连接。另外,悬吊引线4d和框架2b通过边界线6d(第4边界线)进行连接,悬吊引线4e和框架2b通过边界线6e(第3边界线)进行连接,悬吊引线4f和框架2b通过边界线6f(第6边界线)进行连接。
即,本实施方式的悬吊引线4d、4e、4f分别相当于实施方式1的悬吊引线4a、4b、4c。另外,本实施方式的边界线5d、5e、5f分别相当于实施方式1的边界线5a、5b、5c,本实施方式的边界线6d、6e、6f分别相当于实施方式1的边界线6a、6b、6c。因此,边界线5d、5e、5f位于芯片焊盘2a的主表面上,边界线6d、6e、6f位于框架2b的主表面上。
并且,在本实施方式中,边界线5e和边界线5d在彼此不同的直线上彼此平行地延伸,但与边界线5d相比,边界线5e配置于X方向的正方向(图10中的前侧)。另外,边界线6e和边界线6d在彼此不同的直线上彼此平行地延伸,但与边界线6d相比,边界线6e配置于X方向的正方向。并且,在本实施方式中,边界线5f和边界线5e在彼此不同的直线上彼此平行地延伸,但与边界线5f相比,边界线5e配置于X方向的正方向。边界线6f和边界线6e在彼此不同的直线上彼此平行地延伸,但与边界线6f相比,边界线6e配置于X方向的正方向。
由此,在本实施方式的图10中,与在Y方向上配置于悬吊引线4e的一侧以及另一侧的悬吊引线4d以及悬吊引线4f相比,在Y方向的中央配置的悬吊引线4e配置于X方向的正方向侧。在上述这一点上本实施方式与实施方式1不同,其中,在实施方式1中,与在Y方向的中央配置的悬吊引线以及边界线相比,在Y方向上配置于中央以外部位的悬吊引线以及边界线配置于X方向的正方向侧。
接下来,对本实施方式的作用效果进行说明。本实施方式的作用效果基本上与上述实施方式1的作用效果相同,因此对于相同的部分省略其说明。此外,本实施方式具有以下的作用效果。
例如,考虑实施方式1的图2的芯片焊盘2a和本实施方式的图10的芯片焊盘2a在Y方向上的尺寸相等的情况。在该情况下,与图10的芯片焊盘2a相比,图2的芯片焊盘2a能够与X方向中央的边界线5b向X方向后侧后退的量相应地,将芯片焊盘2a的可搭载半导体元件1的区域确保得较大。但是,如果考虑到与该半导体元件1连接的导线材料7的三维配置,则会设想到与实施方式1的引线框2相比本实施方式的引线框2更为有利的情况。
(实施方式3)
使用图12及图13,对本实施方式的半导体装置300所包含的引线框2进行说明。参照图12及图13,本实施方式的半导体装置200中的引线框2具有基本上与实施方式1的半导体装置100的引线框2相同的结构,因此对相同的结构要素标注相同的标号,省略其说明。
但是,在本实施方式中,悬吊引线2c被分成悬吊引线4g(第2悬吊引线)、悬吊引线4h(第1悬吊引线)和悬吊引线4i(第3悬吊引线)这3个区域,它们配置为依次在Z方向上排列。悬吊引线2c中的悬吊引线4g和芯片焊盘2a通过边界线5g(第2边界线)进行连接,悬吊引线4h和芯片焊盘2a通过边界线5h(第1边界线)进行连接,悬吊引线4i和芯片焊盘2a通过边界线5i(第5边界线)进行连接。另外,悬吊引线4g和框架2b通过边界线6g(第4边界线)进行连接,悬吊引线4h和框架2b通过边界线6h(第3边界线)进行连接,悬吊引线4i和框架2b通过边界线6i(第6边界线)进行连接。
即,本实施方式的悬吊引线4g、4h、4i分别相当于实施方式1的悬吊引线4a、4b、4c。另外,本实施方式的边界线5g、5h、5i分别相当于实施方式1的边界线5a、5b、5c,本实施方式的边界线6g、6h、6i分别相当于实施方式1的边界线6a、6b、6c。因此,边界线5g、5h、5i位于芯片焊盘2a的主表面上,边界线6g、6h、6i位于框架2b的主表面上。
并且,在本实施方式中,在悬吊引线4h的主表面与悬吊引线4g之间彼此形成角度,具体而言具有大于或等于10°的角度。此外,在它们之间更优选具有大于或等于45°的角度。另外,同样地,在本实施方式中,在悬吊引线4h的主表面与悬吊引线4i之间彼此形成角度,具体而言在两者之间具有大于或等于10°的角度。此外,在它们之间更优选具有大于或等于45°的角度。
即,悬吊引线4g以及悬吊引线4i的主表面在俯视观察时成为相对于悬吊引线4h的主表面弯折的状态。由此,边界线5g、5i成为在悬吊引线4h与悬吊引线4g、4i的边界部处相对于边界线5h弯折的状态,同样地,边界线6g、6i成为在悬吊引线4h与悬吊引线4g、4i的边界部处相对于边界线6h弯折的状态。其结果,边界线5h和边界线5g、5i在彼此不同的直线上延伸。另外,边界线6h和边界线6g、6i在彼此不同的直线上延伸。
在上述这一点上本实施方式与实施方式1不同,其中,在实施方式1中,悬吊引线4b与悬吊引线4a、以及悬吊引线4b与悬吊引线4c彼此平行地排列,它们之间的角度大致为0°。
接下来,对本实施方式的作用效果进行说明。
如果像本实施方式这样设为在悬吊引线4h与悬吊引线4g的主表面之间、以及悬吊引线4h与悬吊引线4i的主表面之间具有例如大于或等于10°的角度的结构,则与上述主表面大致平行排列、角度大致为0°的情况相比,悬吊引线2c整体的刚性进一步变大。因此,与实施方式1等相比,能够进一步减小与传递模塑法等中的由模塑树脂12引起的流动阻力相对的芯片焊盘移位量。
(实施方式4)
使用图14及图15,对本实施方式的半导体装置400所包含的引线框2进行说明。参照图14及图15,本实施方式的半导体装置400中的框架2具有基本上与实施方式1的半导体装置100的引线框2相同的结构,因此,对相同的结构要素标注相同的标号,省略其说明。
但是,在本实施方式中,在下述方面与实施方式1不同,即,在框架2b的主表面的一部分设置有沿与该主表面交叉的方向延伸而将该主表面贯穿的孔部41。此外,参照图16,孔部41例如也可以在芯片焊盘2a的主表面的一部分设置为沿与该主表面交叉的方向延伸而将该主表面贯穿。另外,孔部41的平面形状并不限于图14及图16所示的矩形状,例如能够设为圆形等任意的形状。
接下来,对本实施方式的作用效果进行说明。本实施方式的作用效果基本上与上述实施方式1的作用效果相同,因此对于相同的部分省略其说明。此外,本实施方式具有以下的作用效果。
在本实施方式中,设置有孔部41,该孔部41将框架2b等以与其主表面交叉的方式贯穿。因此,例如在通过压缩模塑法将模塑树脂12供给至型腔33(参照图5)内时,模塑树脂12能够从孔部41内穿过而例如在Z方向上从框架2b的下侧流动至上侧。这样,模塑树脂12能够在孔部41内流动,因此与未设置孔部41的情况相比,模塑树脂12对框架2b赋予的朝向Z方向上方的力变小。因此,能够进一步降低模塑树脂12使引线框2产生芯片焊盘移位的可能性以及芯片焊盘移位的产生量。
(实施方式5)
使用图17及图18,对本实施方式的半导体装置500所包含的引线框2进行说明。参照图17及图18,本实施方式的半导体装置500中的引线框2具有基本上与实施方式1的半导体装置100的引线框2相同的结构,因此对相同的结构要素标注相同的标号,省略其说明。
但是,在本实施方式中,悬吊引线2c的至少一部分被硬质镀膜51覆盖。作为硬质镀膜51,例如举出包含铬、Hv大于或等于750(特别是例如Hv大于或等于800而小于或等于1000)的较硬的、通过镀敷而形成的膜,但并不限于此。硬质镀膜51的厚度优选大于或等于10μm。在图17及图18中,在悬吊引线2c所包含的悬吊引线4a、4b、4c的所有朝向X方向正方向的表面的整体形成有硬质镀膜51,但并不限于此,只要在悬吊引线4a、4b、4c的表面的至少一部分形成有硬质镀膜51即可。另外,并不限于悬吊引线4a、4b、4c的表面上,如图17及图18所示,例如还可以是在框架2b的与悬吊引线4a、4b、4c的表面相邻的区域也形成有硬质镀膜51。
接下来,对本实施方式的作用效果进行说明。本实施方式的作用效果基本上与上述实施方式1的作用效果相同,因此对于相同的部分省略其说明。此外,本实施方式具有以下的作用效果。
在本实施方式中,在悬吊引线2c形成硬质镀膜51,由此与未形成该硬质镀膜51的情况相比,悬吊引线2c整体的刚性进一步变大。因此,与实施方式1等相比,能够进一步减小与传递模塑法等中的由模塑树脂12引起的流动阻力相对的芯片焊盘移位量。
(实施方式6)
除上述以外,本实施方式的引线框2也可以具有如下所示的结构。
参照图19及图20,本实施方式的引线框2具有基本上与实施方式1的半导体装置100的引线框2相同的结构,因此对相同的结构要素标注相同的标号,省略其说明。但是,图19及图20的悬吊引线4j、4k、4l分别相当于实施方式1的悬吊引线4a、4b、4c。另外,图19及图20的边界线5j、5k、5l分别相当于实施方式1的边界线5a、5b、5c,本实施方式的边界线6j、6k、6l分别相当于实施方式1的边界线6a、6b、6c。边界线5k与边界线5j、5l在不同的直线上延伸,边界线6k与边界线6j、6l在不同的直线上延伸。边界线5j、5k、5l位于芯片焊盘2a的主表面上,边界线6j、6k、6l位于框架2b的主表面上。
并且,在图19中,边界线5k与边界线5j、5l相比,配置于X方向的正方向,边界线6k与边界线6j、6l相比,配置于X方向的负方向。另外,相反,在图20中,边界线5k与边界线5j、5l相比,配置于X方向的负方向,边界线6k与边界线6j、6l相比,配置于X方向的正方向。
这样,在本实施方式中,多个悬吊引线各自与芯片焊盘2a的边界线5j~5l在X方向上的前后关系和多个悬吊引线各自与芯片焊盘2a的边界线6j~6l在X方向上的前后关系在多个悬吊引线4j、4k、4l之间反转。在上述这一点上,本实施方式与上述前后关系在多个悬吊引线之间一致的实施方式1等不同。在本实施方式的结构中,也基本上实现了与实施方式1相同的作用效果,因此省略对作用效果的详细说明。
另外,在以上的各实施方式中,均示出了悬吊引线2c被分成3个区域的例子,但悬吊引线2c所包含的区域的数量是任意的。即,虽然未图示,但例如也可以是悬吊引线2c仅被分成2个区域的结构,也可以是被分成大于或等于4个区域的结构。
并且,虽然未图示,但例如悬吊引线2c与芯片焊盘2a的边界线如以上的各实施方式那样例如被分割成3个区域,它们在不同的直线上延伸,但悬吊引线2c与框架2b的边界线也可以不被分割而是成为如图6的边界线6那样的结构。另外,相反,虽然未图示,但例如悬吊引线2c与框架2b的边界线如以上的各实施方式那样例如被分割成3个区域,它们在不同的直线上延伸,但悬吊引线2c与芯片焊盘2a的边界线也可以不被分割而是成为如图6的边界线6那样的结构。
也可以针对上述各实施方式(所包含的各个例子)中记载的特征,以在技术上不矛盾的范围适当地进行组合的方式来应用。
应当认为本次公开的实施方式在所有方面都是例示,并不是限制性的内容。本发明的范围并非由上述说明示出而是由权利要求书示出,意在包含与权利要求书等同的含义以及范围内的全部变更。
标号的说明
1、1a、1b半导体元件,2引线框,2a芯片焊盘,2b框架,2c、4a、4b、4c、4d、4e、4f、4g、4h、4i、4j、4k、4l悬吊引线,2d独立框架,3a、3b导电性粘接剂,5、5a、5b、5c、5d、5e、5f、5g、5h、5i、5j、5k、5l、6、6a、6b、6c、6d、6e、6f、6g、6h、6i、6j、6k、6l边界线,7、7a、7b导线材料,8端子,10、11引线,12、12a、12b模塑树脂,21、31a、31b下模具,22、32上模具,23、33型腔,24柱塞,25浇口,34型腔块,41孔部,100、200、300、400、500、900半导体装置。

Claims (8)

1.一种半导体装置,其具有:
半导体元件;以及
引线框,其搭载所述半导体元件,
所述引线框包含:芯片焊盘,其搭载所述半导体元件;第1以及第2悬吊引线;以及框架,所述芯片焊盘与所述框架的主表面位于彼此不同的平面上,所述芯片焊盘和所述框架通过所述第1以及第2悬吊引线进行连接,
所述第1悬吊引线与所述芯片焊盘的第1边界线和所述第2悬吊引线与所述芯片焊盘的第2边界线在不同的直线上延伸,
所述第1悬吊引线与所述框架的第3边界线和所述第2悬吊引线与所述框架的第4边界线在不同的直线上延伸。
2.根据权利要求1所述的半导体装置,其中,
在所述引线框处,所述悬吊引线以及所述框架位于所述芯片焊盘的主表面上的单方向侧,
所述第1边界线和所述第2边界线位于所述芯片焊盘的主表面上,
所述第3边界线和所述第4边界线位于所述框架的主表面上。
3.根据权利要求1或2所述的半导体装置,其中,
所述第1边界线与所述第2边界线彼此平行,
所述第3边界线与所述第4边界线彼此平行。
4.根据权利要求1至3中任一项所述的半导体装置,其中,
所述引线框包含第3悬吊引线,
所述第1悬吊引线与所述芯片焊盘的第1边界线和所述第3悬吊引线与所述芯片焊盘的第5边界线在不同的直线上延伸,
所述第1悬吊引线与所述框架的第3边界线和所述第3悬吊引线与所述框架的第6边界线在不同的直线上延伸。
5.根据权利要求4所述的半导体装置,其中,
在所述第1悬吊引线的主表面与所述第2悬吊引线的主表面之间具有大于或等于10°的角度,在第1悬吊引线的主表面与所述第3悬吊引线的主表面之间具有大于或等于10°的角度。
6.根据权利要求1至5中任一项所述的半导体装置,其中,
所述第1以及第2悬吊引线在延伸方向上的长度相等。
7.根据权利要求1至6中任一项所述的半导体装置,其中,
在所述框架或所述芯片焊盘的主表面的一部分设置有将所述主表面贯穿的孔部。
8.根据权利要求1至7中任一项所述的半导体装置,其中,
所述悬吊引线的至少一部分被硬质镀膜覆盖。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111916420A (zh) * 2019-05-08 2020-11-10 三菱电机株式会社 半导体装置及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017100165A1 (de) 2017-01-05 2018-07-05 Jabil Optics Germany GmbH Lichtemittierende Anordnung und lichtemittierendes System
JP7030481B2 (ja) * 2017-11-10 2022-03-07 エイブリック株式会社 樹脂封止金型および半導体装置の製造方法
JP7002645B2 (ja) * 2018-05-09 2022-01-20 三菱電機株式会社 パワー半導体装置およびその製造方法ならびに電力変換装置
WO2022224904A1 (ja) * 2021-04-21 2022-10-27 三菱電機株式会社 半導体装置およびその製造方法ならびに電力変換装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889318A (en) * 1997-08-12 1999-03-30 Micron Technology, Inc. Lead frame including angle iron tie bar and method of making the same
US6075283A (en) * 1998-07-06 2000-06-13 Micron Technology, Inc. Downset lead frame for semiconductor packages
US6563201B1 (en) * 2000-03-23 2003-05-13 Infineon Technologies Ag System carrier for a semiconductor chip having a lead frame
CN1862797A (zh) * 2005-05-10 2006-11-15 松下电器产业株式会社 引线框架及树脂密封型半导体器件
CN101728345A (zh) * 2008-10-29 2010-06-09 松下电器产业株式会社 半导体装置
CN103392230A (zh) * 2011-03-17 2013-11-13 住友电气工业株式会社 半导体装置及半导体装置的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04346257A (ja) 1991-05-23 1992-12-02 Mitsubishi Electric Corp 半導体用リードフレームの製造方法
KR100552353B1 (ko) 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JP2000150553A (ja) * 1998-11-09 2000-05-30 Toshiba Corp 半導体モジュール及び半導体モジュール製造方法
US6703692B1 (en) 2002-01-31 2004-03-09 Linear Technology Corp. Leadframe with support members
KR100998042B1 (ko) 2004-02-23 2010-12-03 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지의 제조방법
JP2006186132A (ja) 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法並びに半導体装置
US7633143B1 (en) * 2008-09-22 2009-12-15 Powertech Technology Inc. Semiconductor package having plural chips side by side arranged on a leadframe
US20100193920A1 (en) * 2009-01-30 2010-08-05 Infineon Technologies Ag Semiconductor device, leadframe and method of encapsulating
US8426950B2 (en) 2010-01-13 2013-04-23 Fairchild Semiconductor Corporation Die package including multiple dies and lead orientation
JP5537522B2 (ja) * 2011-09-21 2014-07-02 株式会社東芝 リードフレーム、半導体製造装置、半導体装置
JP6874467B2 (ja) * 2017-03-29 2021-05-19 株式会社デンソー 半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5889318A (en) * 1997-08-12 1999-03-30 Micron Technology, Inc. Lead frame including angle iron tie bar and method of making the same
US6075283A (en) * 1998-07-06 2000-06-13 Micron Technology, Inc. Downset lead frame for semiconductor packages
US6563201B1 (en) * 2000-03-23 2003-05-13 Infineon Technologies Ag System carrier for a semiconductor chip having a lead frame
CN1862797A (zh) * 2005-05-10 2006-11-15 松下电器产业株式会社 引线框架及树脂密封型半导体器件
CN101728345A (zh) * 2008-10-29 2010-06-09 松下电器产业株式会社 半导体装置
CN103392230A (zh) * 2011-03-17 2013-11-13 住友电气工业株式会社 半导体装置及半导体装置的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111916420A (zh) * 2019-05-08 2020-11-10 三菱电机株式会社 半导体装置及其制造方法

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