CN102473700A - 树脂封装型半导体装置及其制造方法 - Google Patents

树脂封装型半导体装置及其制造方法 Download PDF

Info

Publication number
CN102473700A
CN102473700A CN2011800024871A CN201180002487A CN102473700A CN 102473700 A CN102473700 A CN 102473700A CN 2011800024871 A CN2011800024871 A CN 2011800024871A CN 201180002487 A CN201180002487 A CN 201180002487A CN 102473700 A CN102473700 A CN 102473700A
Authority
CN
China
Prior art keywords
lead
wire
protuberance
die pad
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800024871A
Other languages
English (en)
Other versions
CN102473700B (zh
Inventor
南尾匡纪
井岛新一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102473700A publication Critical patent/CN102473700A/zh
Application granted granted Critical
Publication of CN102473700B publication Critical patent/CN102473700B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种树脂封装型半导体装置。该树脂封装型半导体装置具有：功率元件(1)和控制元件(4)、包括支持功率元件(1)的第一芯片垫部(3A)的第一引线架(3)、包括支持控制元件(4)的第二芯片垫部(5A)的第二引线架(5)以及对功率元件、第一芯片垫部(3A)、控制元件和第二芯片垫部进行封装且由树脂材制成的外装体(6)。第二芯片垫部的下表面被设置成比功率元件的上表面高，第一芯片垫部的至少一部分和第二芯片垫部的至少一部分在俯视图中相互重合。多条第一引线中的一条引线和多条第二引线中的一条引线利用在外装体的内部直接接合接合部(23)相互电连接。

Description

树脂封装型半导体装置及其制造方法
技术领域
本发明涉及一种树脂封装型半导体装置及其制造方法。
背景技术
近年来要求例如变频控制设备进一步小型化和轻量化。为适应该要求，安装在变频控制设备内部的树脂封装型半导体装置(功率模块)也正在谋求小型化和轻量化。
具体而言，对装载有功率元件的第一引线架和装载有控制功率元件的控制元件的第二引线架进行三维布置，再将第一引线架和第二引线架封在由树脂材制成的外装体内。使成为这样的结构后，即能够谋求树脂封装型半导体装置的小型化和轻量化(参照例如专利文献1)。
专利文献1中所记载的现有树脂封装型半导体装置的具体情况如下：功率芯片和控制它的控制芯片，不经过垫(pad)而由金属细线直接连接，并进一步用封装树脂材封装好。支持控制芯片的引线的芯片垫部被立体布置，以保证其比支持功率芯片的引线的芯片垫部高。这样来缩短金属细线长度。
结果是，由于功率芯片和控制芯片用金属细线直接连接，所以可靠性提高。还有，两者的芯片垫部被布置成从上往下看(俯视图中)相互的边缘部重合，从而能够谋求树脂封装型半导体装置的小型化。
专利文献1：日本公开特许公报特开2005-150595号公报
发明内容
-发明要解决的技术问题-
要想谋求上述树脂封装型半导体装置的进一步小型化，就需要将立体布置的控制芯片和功率芯片布置成在俯视图中相互重合。
然而，如果将控制芯片和功率芯片布置成在俯视图中相互重合，就不能用金属细线直接对控制芯片和功率芯片进行连接了。也就是说，在现有的树脂封装型半导体装置的结构下，存在着无法实现更进一步的小型化这样的问题。
本发明的目的在于：解决上述问题，在封装多个芯片的树脂封装型半导体装置及其制造方法中，边采用立体构造，边谋求半导体装置的进一步小型化。
-用以解决技术问题的技术方案-
为达成上述目的，本发明的树脂封装型半导体装置包括：第一元件和第二元件；第一引线架，其具有第一芯片垫部和多条第一引线，在该第一芯片垫的上表面上保持有所述第一元件；第二引线架，其具有第二芯片垫部和多条第二引线，在该第二芯片垫部的上表面上保持有所述第二元件；以及由树脂材制成的外装体。该外装体对所述第一元件、第一芯片垫部和所述第一引线的至少一部分、所述第二元件、第二芯片垫部和所述第二引线的至少一部分进行封装。所述第一引线和所述第二引线，在所述外装体的内部在第一接合部直接接合而电连接。
为达成上述目的，本发明的树脂封装型半导体装置的制造方法，包括以下步骤：事先在第一引线架上的多条第一引线中的一条引线上形成第一凸部，并且在第二引线架上的多条第二引线中的一条引线上形成第一孔部以后，将所述第一引线架放置在下模上，使所述第一凸部嵌入在所述第一孔部地将所述第二引线架放置在所述第一引线架上，利用设置在上模中的插入杆，对已嵌入在所述第一孔部的所述第一凸部施加压力，使所述第一引线和所述第二引线直接接合，通过将封装树脂材注入所述下模和所述上模之间而形成由所述封装树脂材制成的外装体。
-发明的效果-
根据本发明所涉及的树脂封装型半导体装置及其制造方法，能够一边采用立体构造一边谋求半导体装置的进一步小型化。
附图说明
图1是示出本发明第一实施方式所涉及的树脂封装型半导体装置的俯视图。
图2是示出本发明第一实施方式所涉及的树脂封装型半导体装置的仰视图。
图3是沿图1中的III-III线剖开的剖视图。
图4是将图3中的区域B放大示出的部分剖视图。
图5是示出本发明第一实施方式所涉及的树脂封装型半导体装置的内部构造的俯视图。
图6是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图7是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图8是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图9是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图10是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图11是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图12是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图13是表示本发明第一实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
图14是示出本发明第二实施方式所涉及的树脂封装型半导体装置的俯视图。
图15是示出本发明第二实施方式所涉及的树脂封装型半导体装置的内部构造的俯视图。
图16是示出本发明第三实施方式所涉及的树脂封装型半导体装置的剖视图。
图17是示出本发明第三实施方式所涉及的树脂封装型半导体装置的内部构造的俯视图。
图18是表示本发明第三实施方式所涉及的树脂封装型半导体装置的制造方法中的一个工序的剖视图。
-符号说明-
1-功率元件；2-散热板；3-第一引线架；3A-第一芯片垫部；3B-GND端子引线；3c-凸部；3d-凸部；4-控制元件；5-第二引线架；5A-第二芯片垫部；6-外装体；6A-封装树脂材；8-焊料；10-绝缘薄片(绝缘部件)；12-下模；13-上模；14-第一模具插入杆；15-第二模具插入杆；16-第三模具插入杆；17-第四模具插入杆；21-功率元件用中继引线；21a-凸部；22-控制元件用中继引线；22a-孔部；23-接合部；24-接合部；31-金属细线；32-金属细线；41-突出部；41a-孔部；41b-孔部。
具体实施方式
下面，参考附图说明本发明的实施方式。此外，本发明只要是基于本说明书中所记载的特征即可，并不限于以下记载的内容。
(第一实施方式)
参考图1到图5说明本发明的第一实施方式。
如图1到图5所示，本实施方式所涉及的树脂封装型半导体装置包括：将第一元件即功率元件1支持在第一芯片垫部3A上的第一引线架3、将第二元件即控制元件4支持在第二芯片垫部5A上的第二引线架5、夹着绝缘薄片10固定在第一引线架3的下表面的散热板2以及由封装树脂材构成的外装体6。
外装体6形成为：覆盖包括功率元件1的第一引线架3的一个端部和包括控制元件4的第二引线架5的一个端部，并且让散热板2的下表面露出。
如图3和图5所示，为谋求树脂封装型本半导体装置的小型化，第一芯片垫部3A的至少一部分和第二芯片垫部5A在俯视图中相重合。而且，功率元件1的至少一部分和控制元件4被布置成在俯视图中相重合。
因此，在本实施方式中，功率元件1和控制元件4不能用由例如金(Au)制成的金属细线32直接连接。于是，在本实施方式所涉及的树脂封装型半导体装置中所采取的做法是：在第一引线架1中，以多条引线中的一条引线为功率元件用中继引线21；在第二引线架5中，使多条引线中的一条引线为控制元件用中继引线22。这些功率元件用中继引线21和控制元件用中继引线22的端部与端部由接合部23(第一接合部)接合在一起。
此外，在图5中，功率元件1和其上的控制元件4分别一一成对。虽未图示，在本实施方式所涉及的树脂封装型半导体装置所采用的结构中，含有两对以上由功率元件1和控制元件4形成的对。但是，本发明对于仅含有一对功率元件1和控制元件4的结构也是有效的。一对元件并不限于功率元件和控制元件之组合，这是勿容置疑的。
下面，对本实施方式所涉及的树脂封装型半导体装置的详细情况做说明。
如图5所示，第一引线架3由例如铜(Cu)等导电性较高的金属制成。第一引线架3具有包括第一芯片垫部3A的多条引线。
功率元件1可以使用例如IGBT(绝缘栅极型双极晶体管)或者功率MOSFET(金属氧化膜型场效应晶体管)。
如图3所示，功率元件1利用焊料8固定在第一引线架3上的第一芯片垫部3A的上表面。如图3和图5所示，功率元件1的焊垫(未图示)和第一引线架3上的多条引线由金属细线31相互电连接。金属细线31能够使用例如铝(AL)。金属细线31可以使用由铝制成的带状件或由铜(Cu)制成的板状件(clip)来取代金属细线。因为能够使由铝制成的带或由铜(Cu)制成的板状件的截面积比金属细线的截面积大，所以能够减小布线电阻值，从而能够降低功耗。
散热板2能够使用例如铜(Cu)或铝(AL)等导热性较高的金属。设置在散热板2和第一芯片垫部3A之间的绝缘薄片10由具有导热性的绝缘性材料形成。绝缘薄片10具有例如粘结层自上下夹住绝缘层的三层构造。利用该绝缘薄片10既能够使散热板2和第一芯片垫部3A电绝缘，又能够使功率元件1所产生的热有效地传递给散热板2。
如图3和图5所示，第二引线架5由例如铜(Cu)或42合金(Fe-42％Ni)等导电性较高的金属制成。第二引线架5具有含第二芯片垫部5A的多条引线。
控制元件4是控制功率元件1的元件(芯片)包括驱动电路和过电流防止电路等。该控制元件4利用例如银(Ag)焊料固定在第二引线架5上的第二芯片垫部5A的上表面。控制元件4的焊垫(未图示)和第二引线架5上的多条引线用由金(Au)形成的金属细线32相互电连接。
如图3所示，支持控制部件4的第二芯片垫部5A在它和功率元件1的上方之间留有间隔，且大致平行于功率元件1的上表面布置着。第二芯片垫部5A覆盖与功率元件1相连接的金属细线31的至少一部分。这样一来，第二芯片垫部5A就被布置在与功率元件1的上表面垂直的方向(俯视图)上与功率元件1相连接的金属细线31和控制元件4之间。因此，能够利用第二芯片垫部5A遮蔽由功率元件1的输出信号线即金属细线31产生并传播给控制元件4的电磁波噪音的至少一部分。其结果是，能够防止控制元件4受电磁波噪音而发生误动作。
此外，可以在第二芯片垫部5A的至少一部分，优选在第二芯片垫部5A的下表面，形成由镍(Ni)等磁性材料形成的镀层。若这样形成镀层，则能够由该镀层吸收从功率元件1发出的电磁波噪音。因此，通过形成镀层就能够进一步降低电磁波噪音对控制元件4的影响。
控制元件4，为控制功率元件1而需要与功率元件1电连接。但是，在本实施方式中，将支持控制部件4的第二芯片垫部5A立体地布置在功率元件1的上方。因此，用金属细线等直接连接功率元件1的用于接收来自控制元件4的输入信号的焊垫(以下称为功率元件电极)和控制元件4的用于向功率元件1输出信号的焊垫(以下称为控制元件电极)就很困难。在立体地布置元件的情况下，为了用金属细线连接功率元件1和控制元件4，则需要经另外设置的中继部件将功率元件电极和控制元件电极连接起来。因为这样的接合方法不稳定且结构很复杂，所以不能确保用金属细线进行连接的连接可靠性。
于是，如图3到图5所示，在本实施方式中，在第一引线架3上设置功率元件用中继引线21，在第二引线架5上设置控制元件用中继引线22，用接合部23将该功率元件用中继引线21和该控制元件用中继引线22相互接合在一起。在本实施方式中，利用该引线之间的接合将功率元件1和控制元件4电连接在一起。
具体而言，功率元件电极和第一引线架3上的多条引线中的一条引线即功率元件用中继引线21用金属细线32电连接在一起。如图4所示，对功率元件用中继引线21的端部进行了弯曲加工，使得该功率元件用中继引线21具有上表面突出的凸部21a(第一凸部)。在凸部21a的表面形成有用例如镍(Ni)或金(Au)等接触电阻较小的金属形成的金属镀层。功率元件用中继引线21夹着绝缘薄片10固定在散热板2的上表面。
另一方面，控制元件电极和第二引线架5上的多条引线中的一条引线即控制元件用中继引线22用金属细线32电连接在一起。在控制元件用中继引线22的端部形成有孔部22a(第一孔部)。在该孔部22a的内壁面和上表面的周缘部，形成有用例如镍(Ni)或金(Au)等接触电阻较小的金属形成的金属镀层。
这里，如图4所示，功率元件用中继引线21的凸部21a嵌入在控制元件用中继引线22的孔部22a内，凸部21a的顶部被朝着孔部22a周缘部外压扁。由该已被压扁的凸部21a和孔部22a形成接合部23。也就是说，功率元件用中继引线21和控制元件用中继引线22的接合部23，利用推压凿密接合(caulk joint)而形成。
在功率元件用中继引线21上的凸部21a的表面、控制元件用中继引线22的孔部22a的内壁面和上表面周缘部，形成有由Ni镀层等接触电阻较小的金属镀层。因此，功率元件用中继引线21和控制元件用中继引线22不仅仅机械连接，还可靠地电连接。根据该结构，功率元件1和控制元件4是经金属细线32、功率元件用中继引线21以及控制元件用中继引线22而相互电连接。
这样，在第一芯片垫部和第二芯片垫部被布置成立体构造亦即在俯视图中重合，而不能用金属细线将第一元件和第二元件相互连接在一起的情况下，本发明也能够利用在外装体的内部直接接合的第一接合部将多条第一引线中的一条引线和多条第二引线中的一条引线相互电连接在一起。因此，能够将树脂封装型半导体装置充分小型化，小到第一元件和第二元件相互无法用金属细线连接的程度。
此外，优选用冲床从下方朝着上方冲孔而形成设置在控制元件用中继引线22上的孔部22a。其理由如下：如果沿该方向进行冲孔形成孔部22a，孔部22a下表面的外缘部就会带圆角，且不会在孔部22a下表面的外延部形成毛刺，所以易于使设置在功率元件用中继引线21上的凸部21a嵌入之故。
优选尽可能地缩短连接功率元件电极和功率元件用中继引线21的金属细线31的连接距离和连接控制元件电极和控制元件用中继引线22的金属细线32的连接距离。因为如果缩短金属细线32的连接距离，功率元件1和控制元件4的栅极间环路(gate loop)长度就会变短，感应系数(L)值就会变小，从而能够降低噪音的影响。其结果是能够防止控制元件4的误动作。
外装体6由例如环氧树脂等热固型树脂材(封装树脂材)制成。外装体6覆盖着功率元件1和第一芯片垫部3A、含有功率元件用中继引线21的第一引线架3的至少一部分(例如端部)、控制元件4和第二芯片垫部5A、含控制元件用中继引线22的第二引线架5的至少一部分(例如端部)以及散热板2的侧面。通过这样覆盖，外装体6即在谋求保护第一引线架3和第二引线架5的一体化，谋求保护功率元件1和控制元件4。
如上所述，由铜或铝制成的散热板2的下表面自外装体6的下表面露出。因此，能够将从功率元件1产生的热高效率地传递给外部；因为散热板2的侧面被外装体6覆盖，所以该散热板2和第一引线架3的接合牢固。
分别从外装体6露出的第一引线架3和第二引线架5的另一端部作为树脂封装型半导体装置的安装端子与变频控制设备等电路连接。
通过让功率元件用中继引线21和控制元件用中继引线22的另一端部从外装体6露出，则能够从外装体6的外部对功率元件用中继引线21和控制元件用中继引线22的接合部23的连接状态进行检查。
可以在第二芯片垫部5A上利用冲孔加工形成孔(通孔)。冲孔的内部也填充有构成外装体6的封装树脂材，所以第二引线架5与外装体6更加牢固地连接在一起。
(制造方法)
下面，参考图6～图13，说明本实施方式所涉及的树脂封装型半导体装置的制造方法。
首先，在构成用以支持功率元件1的第一引线架3的多条引线中功率元件用中继引线21的内侧(芯片垫部侧)的端部，利用例如弯曲加工形成凸部21a。接下来，用焊料8将功率元件1固定在第一引线架3的第一芯片垫部3A上。之后，用金属细线31、32将第一引线架3上的含功率元件用中继引线21的多条引线和功率元件1的功率元件电极分别连接起来。
另一方面，在构成用以支持控制部件4的第二引线架5的多条引线中控制元件用中继引线22内侧(芯片垫部侧)的端部，利用例如冲压加工形成孔部22a。接下来，用银焊料将控制元件4固定在第二引线架5的第二芯片垫部5A上。之后，用金属细线32将第二引线架5上的含控制元件用中继引线22的多条引线和控制元件4的控制元件电极分别连接起来。
接下来，如图6所示，在上模13和下模12之间，将暂时粘合上了绝缘薄片10的散热板2以绝缘薄片10在上的状态放在下模12上。接下来，将第一引线架3放置在下模12上，以使该第一引线架3的第一芯片垫部3A的下表面和功率元件用中继引线21的下表面分别与绝缘薄片10接触。之后，将第二引线架5放在第一引线架3上，此时并保证第二引线架5上的控制元件用中继引线22的孔部22a和第一引线架3上的功率元件用中继引线21的凸部21a相互对置。
接下来，沿着图7中的箭头51a所示的方向向下推第二引线架5，将功率元件用中继引线21的凸部21a嵌入在控制元件用中继引线22的孔部22a中。
此外，这里，优选支持功率元件用中继引线21和功率元件1的第一引线架1的厚度比支持控制元件用中继引线22和控制部件4的第二引线架1的厚度厚。这样做，能够提高利用冲床进行冲孔所形成的凸部21a的强度，从而能够使将凸部21a嵌入孔部22a中这一动作很稳定。除此以外，能够使功率元件用中继引线21的凸部21a的顶部从控制元件用中继引线22的孔部22a可靠地突出来。
接下来，让上模13沿图8中箭头51b所示的方向接近下模12，用上模13和下模12将第一引线架3和第二引线架5夹紧。这里，第一模具插入杆14与功率元件用中继引线21的凸部21a相对置地布置在上模13上。另一方面，第二模具插入杆15与第一芯片垫部3A的一部分相对置地布置着。
接下来，让第一模具插入杆14沿图9中的箭头51c所示的方向下降，朝着下方推从控制元件用中继引线22的孔部22a突出的功率元件用中继引线21的凸部21的顶面。与此同时，让第二模具插入杆15沿图9中的箭头51d所示的方向下降，朝着下方推第一芯片垫部3A的上表面。此时，绝缘薄片10贴合在第一引线架3上的第一芯片垫部3A和功率元件用中继引线21的各下表面上。因此，若用各模具插入杆14、15进行推压，绝缘薄片10就会变形，就能够吸收第一引线架3上的第一芯片垫部3A的厚度偏差和功率元件用中继引线21的凸部21a的高度偏差。
进一步让第一模具插入杆14沿图10中的箭头51e所示的方向下降，将从控制元件用中继引线22的孔部22a突出的功率元件用中继引线21的凸部21a的顶部压扁。这里，第一模具插入杆14的端部呈以下方为顶部的圆锥形状。因为第一模具插入杆14为圆锥形状，所以如图4所示，被压扁的功率元件用中继引线21的凸部21a的顶面变形，而在控制元件用中继引线22的孔部22a的上表面周围扩展开来。
接下来，如图11所示，利用传递模塑(transfer moulding)法，在上模13和下模12之间沿箭头51f的方向注入环氧树脂等封装树脂材6A。第一引线架3和第二引线架5，借助功率元件用中继引线21的凸部21a和控制元件用中继引线22的孔部22a嵌合在一起而被一体化。因此，在封装工序中，不会出现各引线架3、5晃动、弯曲等现象。其结果是，能够避免出现金属细线32等断线这样的不良现象。此外，在封装工序中，因为散热板2被第二模具插入杆15推向下模12，所以就不会出现封装树脂材6A从散热板2的下表面一侧漏出来的不良现象。因此，封装树脂材6A不会进入树脂封装后的散热板2的下表面一侧。其结果是，能够有效地进行自散热板2的下表面一侧散热。
接下来，如图12所示，在已注入的封装树脂材6A开始固化以前，让各模具插入杆14、15沿箭头51g和51h的方向上升。此时，在各模具插入杆14、15的下端面与上模13的内面对齐的位置，将各模具插入杆14、15搁置规定的时间。这样，从下模12和上模13传递来的热就会促进封装树脂材6A的固化。与此同时，构成设置在第一引线架3的第一芯片垫部3A和散热板2之间的绝缘薄片10的粘结层(未图示)熔解固化。这样一来，绝缘薄片10与第一芯片垫部3A的下表面和散热板2的粘结就牢固了。
接下来，让上模13上升后，如图13所示，从下模12取下由封装树脂材6A制成的外装体6。这里，第一引线架3和第二引线架5各自的外侧端部从取下的外装体6突出来。
这之后，切断第一引线架3和第二引线架5各自的框架，进一步让各引线向上方弯曲，即可获得图3所示的树脂封装型半导体装置。
就这样，根据本实施方式，将功率元件1支持在第一芯片垫部3A上的第一引线架3和将控制部件4支持在第二芯片垫部5A上的第二引线架5，其芯片垫部3A、5A在俯视图中相重合。因为第二芯片垫部5A覆盖位于其下方的功率元件1的几乎整个面，所以来自功率元件1的电磁波噪音被第二芯片垫部5A遮蔽，而不会传递给支持在第二芯片垫部5A上的控制元件4。此外，使第二芯片垫部5A为一个覆盖功率元件1的上方整个面的结构，则对控制元件4遮蔽来自功率元件1的电磁波噪音的遮蔽效果会提高。
在本实施方式中，利用接合部23将第一引线架3上的多条引线中的一条引线即功率元件用中继引线21和第二引线架5上的多条引线中的一条引线即控制元件用中继引线22直接且电接合在一起。通过采用这样的结构，就能够使支持功率元件1的第一芯片垫部3A和支持控制部件4的第二芯片垫部5A成为一种在俯视图中相互重合的立体布置。因此，能够谋求该树脂封装型半导体装置的大幅度的小型化。
此外，从谋求装置的小型化这一观点和遮蔽电磁波噪音这一观点来看，也能够成为一个将第一元件即功率元件1支持在第二焊垫5A上，将第二元件即控制元件4支持在第一焊垫3A上的结构。不过，从散热性的观点来看，优选将功率元件1支持在散热板2和具有散热路径的第一焊垫5A上的结构。也就是说，只要根据第一元件和第二元件的电气特性和物理特性决定支持它们的芯片垫部3A、5A(引线架3、5)即可。
(第二实施方式)
下面，参考图14和图15说明本发明第二实施方式所涉及的树脂封装型半导体装置。此外，在第二实施方式中，用同一符号表示与上述第一实施方式相同的构成部件，以简化说明。
如图14和图15所示，本实施方式所涉及的第二引线架5，其第二芯片垫部5A覆盖功率元件1的上方，并且该第二芯片垫部5A的在第一引线架3一侧的侧面具有延伸到该第一引线架3一侧的突出部41。突出部41朝着第一引线架3上的第一芯片垫部3A弯曲，与第一芯片垫部3A接合。
在第二芯片垫部5A的突出部41设置有孔部41a(第二孔部)。另一方面，在第一引线架3上且用以支持功率元件1的第一芯片垫部3A的周围部(附近)形成有上表面通过弯曲加工而朝上方突出的凸部3c(第二凸部)。
将第一芯片垫部3A的凸部3c和第二芯片垫部5A的突出部41的孔部41a相互对置地放在下模12上，用模具插入杆推凸部3c的顶面。这样一来，第二芯片垫部5A的突出部41和第一芯片垫部3A便机械且电接合，而形成接合部24(第二接合部)。因为本实施方式所涉及的接合部24和上述第一实施方式所涉及的接合部23一样形成，所以不再说明详细的形成方法。
此外，第一芯片垫部3A的凸部3c，只要在形成功率元件用中继引线21的凸部21a的弯曲工序中同时形成即可。而且，第二芯片垫部5A的突出部41的孔部41a只要在形成控制元件用中继引线22的孔部22a的冲压工序中同时形成即可。
在本实施方式中，在第一芯片垫部3A自身上设置有凸部3c，但是并不限于此，还可以在从第一芯片垫部3A的侧面平行突出的引线部(未图示)设置凸部，并让该凸部与第二芯片垫部5A的突出部41上的孔部41a接合。
如上所述，根据本实施方式，因为功率元件1被第二引线架5的第二芯片垫部5A覆盖，所以功率元件1所产生的电磁波噪音被第二芯片垫部5A遮蔽。
除此以外，功率元件1所产生的电磁波噪音的一部分经第二芯片垫部5A流入第一引线架3。因此，到达控制元件4的电磁波噪音的量减少，能够抑制控制元件4发生误动作，从而能够提高该控制元件4的工作可靠性。
(第三实施方式)
下面，参考图16～图18对本发明的第三实施方式所涉及的树脂封装型半导体装置进行说明。此外，第三实施方式中，用同一符号表示与上述第一和第二实施方式相同的构成部件，以简化说明。
如图16和图17所示，在本实施方式中，在构成第一引线架3的多条引线中GND(接地)端子引线3B上设置有形成接合部25(第三接合部)的凸部3d(第三凸部)。
在本实施方式中，由设置在GND端子引线3B上的凸部3d和设置在第二芯片垫部5A的突出部41上的孔部41b(第三孔部)形成了接合部25。与上述第二实施方式相比，因为设置在第二芯片垫部5A的突出部41未朝着第一芯片垫部3A弯曲，所以能够使突出部41的折弯部的长度缩短。因此能够使第二芯片垫部5A的面积增大。其结果是，因为能够用更大面积的第二芯片垫部5A覆盖功率元件1，所以从功率元件1到达控制元件4的电磁波噪音的量进一步减少。这样一来，抑制了控制元件4发生误动作，能够进一步提高该控制元件4的工作可靠性。
此外，使第二芯片垫部5A的突出部41中形成接合部25之部分向上方弯曲，目的在于使GND端子引线3B的上表面和第二芯片垫部5A的上表面的高度一致。这样一来，便能够使从第一引线架3和第二引线架5各自的从外装体6朝着侧面突出之部分的上表面的高度彼此相等。
下面，参照图18说明本实施方式所涉及的树脂封装型半导体装置的制造方法中的主要部分。
沿箭头51k的方向插入第三模具插入杆16，将第三模具插入杆16布置在形成有凸部3d的GND端子引线3B的下表面上。接着，将形成在GND端子引线3B上的凸部3d嵌入形成在第二芯片垫部5A的突出部4上的孔部41b中。接着，让第四模具插入杆17从孔部41b的上方沿箭头51j的方向下降，将凸部3d的上端部压扁。这样便将GND端子引线3B和第二芯片垫部5A机械且电接合在一起，而形成接合部25。
此外，利用形成功率元件用中继引线21的凸部21a的弯曲工序即可形成GND端子引线3B上的凸部3d。利用形成控制元件用中继引线22上的孔部22a的冲压工序即可形成第二芯片垫部5A的突出部41上的孔部41b。
在各实施方式中，是在散热板2上侧的区域对功率元件用中继引线21的凸部21a和控制元件用中继引线22的孔部22a进行接合，但本发明并不限于此。例如，也可以在外装体6的内部除散热板2的上侧部分以外的区域进行接合。这样做，能够使中继引线21、22等各引线的设计自由度提高。
在各实施方式中，凸部21a、凸部3c和凸部3d分别利用弯曲加工形成，但加工方法并不限于弯曲加工。也就是说，只要是凸部形状即可，例如还可以用部分切割加工等形成凸部形状。部分切割加工指的是这样的一种加工方法，例如用冲床从功率元件用中继引线21的下表面开始冲孔的该冲孔加工在中途停止，即将冲出圆形以前的部分切割状态且为圆形部分连接在引线上的状态。
在各实施方式中，在形成接合部23、24和25之际，在控制元件用中继引线22和第二焊垫5A的突出部41分别形成了孔部22a、41a和41b，但并不限于设置孔部的结构。例如，也可以在控制元件用中继引线22和第二焊垫5A的突出部41的下表面利用部分切割加工或压印加工(coining)等形成凹部。该凹部和凸部21a、3c、3d的各种接合并不限于通过推压的凿密接合，还可以用Ag焊料等进行接合。
-产业实用性-
本发明所涉及的树脂封装型半导体装置及其制造方法，对于能够边采用立体构造边谋求进一步的小型化、大功率用半导体装置等很有用。

Claims (19)

1.一种树脂封装型半导体装置，其特征在于：
包括：
第一元件和第二元件，
第一引线架，其具有第一芯片垫部和多条第一引线，在该第一芯片垫的上表面上保持有所述第一元件，
第二引线架，其具有第二芯片垫部和多条第二引线，在该第二芯片垫部的上表面上保持有所述第二元件，以及
由树脂材制成的外装体，该外装体对所述第一元件、第一芯片垫部和所述第一引线的至少一部分、所述第二元件、第二芯片垫部和所述第二引线的至少一部分进行封装；
所述第一引线和所述第二引线，在所述外装体的内部在第一接合部直接接合而电连接。
2.根据权利要求1所述的树脂封装型半导体装置，其特征在于：
使所述第一引线和所述第二引线凿密接合而形成有所述第一接合部。
3.根据权利要求1或2所述的树脂封装型半导体装置，其特征在于：
所述第二芯片垫部的下表面布置成比所述第一元件的上表面高，
所述第一芯片垫部的至少一部分和所述第二芯片垫部的至少一部分在俯视图中相互重合。
4.根据权利要求1到3中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第一孔部，是从与支持所述第二元件的面相反一侧的面冲孔而形成的。
5.根据权利要求1到4中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第一元件的至少一部分和所述第二元件的至少一部分布置成在俯视图中相互重合。
6.根据权利要求1到5中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
进一步包括：下表面从所述外装体露出且夹着绝缘部件设置在所述第一引线架的下表面上的散热板。
7.根据权利要求1到6中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第一接合部，是让形成在所述第一引线上的凸部与形成在所述第二引线上的孔部嵌合且所述凸部的顶面扩展到所述孔部的周围后而形成的。
8.根据权利要求1到7中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第一引线架的厚度比所述第二引线架的厚度厚。
9.根据权利要求1到8中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
在用来支持所述第二元件的所述第二芯片垫部的周围部形成有通孔。
10.根据权利要求1到9中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
在所述第二芯片垫部的至少下表面形成有镀层。
11.根据权利要求10所述的树脂封装型半导体装置，其特征在于：
所述镀层由磁性材料形成。
12.根据权利要求1到11中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第二引线架具有从所述第二芯片垫部的侧面延伸的突出部，
所述第二引线架的突出部和所述第一芯片垫部，在所述外装体的内部且第二接合部直接接合而电连接。
13.根据权利要求1到11中任一项权利要求所述的树脂封装型半导体装置，其特征在于：
所述第二引线架具有从所述第二芯片垫部的侧面延伸的突出部，
所述第二引线架的突出部和所述第一芯片垫部，在所述外装体的内部且第三接合部直接接合而电连接。
14.一种树脂封装型半导体装置的制造方法，其特征在于：
包括以下步骤：
事先在第一引线架上的多条第一引线中的一条引线上形成第一凸部，并且在第二引线架上的多条第二引线中的一条引线上形成第一孔部以后，
将所述第一引线架放置在下模上，
使所述第一凸部嵌入在所述第一孔部地将所述第二引线架放置在所述第一引线架上，
利用设置在上模中的插入杆，对已嵌入在所述第一孔部的所述第一凸部施加压力，使所述第一引线和所述第二引线直接接合，
通过将封装树脂材注入所述下模和所述上模之间而形成由所述封装树脂材制成的外装体。
15.根据权利要求14中所述的封装型半导体装置的制造方法，其特征在于：
通过压扁所述第一凸部，使所述第一引线和所述第二引线凿密接合。
16.根据权利要求14或15所述的封装型半导体装置的制造方法，其特征在于：
从与支持第二元件的所述第二引线的面相反一侧的面冲孔而形成所述第一孔部。
17.根据权利要求14到15中任一项权利要求所述的封装型半导体装置的制造方法，其特征在于：
在将所述第一引线架放置在所述下模上以前，将由金属制成的散热板放置在所述下模上，
在将所述第一引线架放置在所述下模上之际，夹着绝缘部件将将所述第一引线架放置在所述散热板上。
18.根据权利要求14到17中任一项权利要求所述的封装型半导体装置的制造方法，其特征在于：
事先在支持第二元件的所述第二引线上的第二芯片垫部的周围部形成第二孔部，并且在支持所述第一元件的所述第一引线上的第一芯片垫部的周围部形成第二凸部以后，
在将所述第二引线架放置在所述第一引线架上之际，使形成在所述第一引线上的所述第一凸部和第二凸部分别陷入形成在所述第二引线上的所述第一孔部和第二孔部地放置所述第二引线架，
利用设置在所述上模上的多根插入杆，对分别嵌入在所述第一孔部和第二孔部的所述第一凸部和第二凸部分别施加压力，而使所述第一凸部与所述第一孔部接合，且使所述第二凸部与所述第二孔部接合。
19.根据权利要求18所述的封装型半导体装置的制造方法，其特征在于：
在所述第一引线上同时形成所述第一凸部和所述第二凸部，在所述第二引线上同时形成所述第一孔部和所述第二孔部。
CN201180002487.1A 2010-06-11 2011-06-03 树脂封装型半导体装置及其制造方法 Expired - Fee Related CN102473700B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010133638 2010-06-11
JP2010-133638 2010-06-11
PCT/JP2011/003135 WO2011155165A1 (ja) 2010-06-11 2011-06-03 樹脂封止型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN102473700A true CN102473700A (zh) 2012-05-23
CN102473700B CN102473700B (zh) 2015-05-20

Family

ID=45097782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180002487.1A Expired - Fee Related CN102473700B (zh) 2010-06-11 2011-06-03 树脂封装型半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8471373B2 (zh)
EP (1) EP2581937B1 (zh)
JP (1) JP5478638B2 (zh)
CN (1) CN102473700B (zh)
WO (1) WO2011155165A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024773A (zh) * 2015-03-31 2016-10-12 英飞凌科技奥地利有限公司 包括多层级载体的化合物半导体装置
CN106024774A (zh) * 2015-03-31 2016-10-12 英飞凌科技奥地利有限公司 包括感测引线的化合物半导体装置
CN109994447A (zh) * 2017-12-22 2019-07-09 三菱电机株式会社 半导体模块
WO2024108369A1 (en) * 2022-11-22 2024-05-30 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor packaged device and method for manufacturing the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236316B2 (en) * 2012-03-22 2016-01-12 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
US8946880B2 (en) * 2012-03-23 2015-02-03 Texas Instruments Incorporated Packaged semiconductor device having multilevel leadframes configured as modules
JP5975789B2 (ja) * 2012-08-20 2016-08-23 日立オートモティブシステムズ株式会社 パワー半導体モジュール
US8836092B2 (en) * 2012-10-29 2014-09-16 Freescale Semiconductor, Inc. Semiconductor device with thermal dissipation lead frame
US8884414B2 (en) * 2013-01-09 2014-11-11 Texas Instruments Incorporated Integrated circuit module with dual leadframe
CN104658984A (zh) * 2013-11-19 2015-05-27 西安永电电气有限责任公司 塑封式智能功率模块
CN105336631B (zh) * 2014-06-04 2019-03-01 恩智浦美国有限公司 使用两个引线框架组装的半导体装置
EP3018710B1 (en) * 2014-11-10 2020-08-05 Nxp B.V. Arrangement of semiconductor dies
JP6824913B2 (ja) * 2016-02-09 2021-02-03 三菱電機株式会社 電力用半導体装置及びその製造方法
DE112016007419B4 (de) 2016-11-08 2022-06-30 Mitsubishi Electric Corporation Halbleitermodul und Halbleitervorrichtung
WO2019038876A1 (ja) * 2017-08-24 2019-02-28 新電元工業株式会社 半導体装置
JP7006024B2 (ja) * 2017-08-30 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
JP7298177B2 (ja) * 2019-02-15 2023-06-27 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
US11270969B2 (en) * 2019-06-04 2022-03-08 Jmj Korea Co., Ltd. Semiconductor package
CN112086442A (zh) * 2019-06-14 2020-12-15 华为技术有限公司 一种封装模块及金属板
US20210043466A1 (en) 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
US20210335689A1 (en) * 2020-04-24 2021-10-28 Vitesco Technologies USA, LLC Semiconductor power device with press-fit mounting
JP7463909B2 (ja) * 2020-08-25 2024-04-09 株式会社デンソー 半導体装置及びその製造方法
US11652030B2 (en) * 2020-12-29 2023-05-16 Semiconductor Components Industries, Llc Power module and related methods

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313095A (en) * 1992-04-17 1994-05-17 Mitsubishi Denki Kabushiki Kaisha Multiple-chip semiconductor device and a method of manufacturing the same
US5792676A (en) * 1995-10-03 1998-08-11 Mitsubishi Denki Kabushiki Kaisha Method of fabricating power semiconductor device and lead frame
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
US20030183907A1 (en) * 2002-03-28 2003-10-02 Mitsubishi Denki Kabushiki Kaisha Resin-molded device and manufacturing apparatus thereof
CN1467828A (zh) * 2002-06-12 2004-01-14 ������������ʽ���� 半导体器件
JP2005019948A (ja) * 2003-06-03 2005-01-20 Himeji Toshiba Ep Corp リードフレーム及びそれを用いた電子部品
CN1862797A (zh) * 2005-05-10 2006-11-15 松下电器产业株式会社 引线框架及树脂密封型半导体器件
US20070096284A1 (en) * 2005-11-01 2007-05-03 Sandisk Corporation Methods for a multiple die integrated circuit package

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3970377B2 (ja) * 1997-04-25 2007-09-05 沖電気工業株式会社 光半導体装置およびその製造方法
JPH11307721A (ja) * 1998-04-23 1999-11-05 Toshiba Corp パワーモジュール装置およびその製造方法
JP2000003988A (ja) * 1998-06-15 2000-01-07 Sony Corp リードフレームおよび半導体装置
US6677665B2 (en) * 1999-01-18 2004-01-13 Siliconware Precision Industries Co., Ltd. Dual-die integrated circuit package
JP4037589B2 (ja) * 2000-03-07 2008-01-23 三菱電機株式会社 樹脂封止形電力用半導体装置
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US6396129B1 (en) * 2001-03-05 2002-05-28 Siliconware Precision Industries Co., Ltd. Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
JP2004241757A (ja) * 2003-01-17 2004-08-26 Sharp Corp 光結合半導体装置とその製造方法
US6919625B2 (en) * 2003-07-10 2005-07-19 General Semiconductor, Inc. Surface mount multichip devices
JP4100332B2 (ja) * 2003-11-12 2008-06-11 株式会社デンソー 電子装置およびその製造方法
US7250672B2 (en) * 2003-11-13 2007-07-31 International Rectifier Corporation Dual semiconductor die package with reverse lead form
JP4146785B2 (ja) 2003-11-19 2008-09-10 三菱電機株式会社 電力用半導体装置
KR100630741B1 (ko) * 2005-03-04 2006-10-02 삼성전자주식회사 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법
US8022522B1 (en) * 2005-04-01 2011-09-20 Marvell International Ltd. Semiconductor package
KR100814433B1 (ko) * 2006-11-22 2008-03-18 삼성전자주식회사 리드 프레임 유닛, 이를 갖는 반도체 패키지 및 이의 제조방법, 이를 포함하는 반도체 스택 패키지 및 이의 제조방법
US7642638B2 (en) * 2006-12-22 2010-01-05 United Test And Assembly Center Ltd. Inverted lead frame in substrate
JP2008300672A (ja) 2007-05-31 2008-12-11 Sanyo Electric Co Ltd 半導体装置
JP5147295B2 (ja) 2007-05-31 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 半導体装置
KR101418397B1 (ko) * 2007-11-05 2014-07-11 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
KR101561934B1 (ko) * 2007-11-16 2015-10-21 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
JP2009295959A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置及びその製造方法
US20100149773A1 (en) * 2008-12-17 2010-06-17 Mohd Hanafi Mohd Said Integrated circuit packages having shared die-to-die contacts and methods to manufacture the same
US8722466B2 (en) * 2010-03-12 2014-05-13 Alpha & Omega Semiconductor, Inc. Semiconductor packaging and fabrication method using connecting plate for internal connection

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313095A (en) * 1992-04-17 1994-05-17 Mitsubishi Denki Kabushiki Kaisha Multiple-chip semiconductor device and a method of manufacturing the same
US5792676A (en) * 1995-10-03 1998-08-11 Mitsubishi Denki Kabushiki Kaisha Method of fabricating power semiconductor device and lead frame
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
US20030183907A1 (en) * 2002-03-28 2003-10-02 Mitsubishi Denki Kabushiki Kaisha Resin-molded device and manufacturing apparatus thereof
CN1467828A (zh) * 2002-06-12 2004-01-14 ������������ʽ���� 半导体器件
JP2005019948A (ja) * 2003-06-03 2005-01-20 Himeji Toshiba Ep Corp リードフレーム及びそれを用いた電子部品
CN1862797A (zh) * 2005-05-10 2006-11-15 松下电器产业株式会社 引线框架及树脂密封型半导体器件
US20070096284A1 (en) * 2005-11-01 2007-05-03 Sandisk Corporation Methods for a multiple die integrated circuit package

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024773A (zh) * 2015-03-31 2016-10-12 英飞凌科技奥地利有限公司 包括多层级载体的化合物半导体装置
CN106024774A (zh) * 2015-03-31 2016-10-12 英飞凌科技奥地利有限公司 包括感测引线的化合物半导体装置
US9952273B2 (en) 2015-03-31 2018-04-24 Infineon Technologies Austria Ag Compound semiconductor device including a sensing lead
CN106024773B (zh) * 2015-03-31 2019-02-01 英飞凌科技奥地利有限公司 包括多层级载体的化合物半导体装置
CN106024774B (zh) * 2015-03-31 2019-04-09 英飞凌科技奥地利有限公司 包括感测引线的化合物半导体装置
US10698021B2 (en) 2015-03-31 2020-06-30 Infineon Technologies Austria Ag Device including a compound semiconductor chip
CN109994447A (zh) * 2017-12-22 2019-07-09 三菱电机株式会社 半导体模块
CN109994447B (zh) * 2017-12-22 2023-05-12 三菱电机株式会社 半导体模块
WO2024108369A1 (en) * 2022-11-22 2024-05-30 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor packaged device and method for manufacturing the same

Also Published As

Publication number Publication date
US20120112332A1 (en) 2012-05-10
CN102473700B (zh) 2015-05-20
EP2581937A1 (en) 2013-04-17
US8471373B2 (en) 2013-06-25
EP2581937A4 (en) 2014-10-01
WO2011155165A1 (ja) 2011-12-15
EP2581937B1 (en) 2017-09-06
JPWO2011155165A1 (ja) 2013-08-01
JP5478638B2 (ja) 2014-04-23

Similar Documents

Publication Publication Date Title
CN102473700A (zh) 树脂封装型半导体装置及其制造方法
CN102934225B (zh) 半导体装置及其制造方法
JP5683600B2 (ja) 半導体装置およびその製造方法
CN1790697B (zh) 强大的功率半导体封装
JP4567773B2 (ja) 電力用半導体装置
CN104600054B (zh) 使用低温过程的高温半导体器件封装和结构的方法及装置
CN100416815C (zh) 包括无源器件的引线框架及其形成方法
TW200522328A (en) Semiconductor device and manufacturing method thereof
CN102893396A (zh) 半导体装置及其制造方法
JP4254527B2 (ja) 半導体装置
CN104900546A (zh) 一种功率模块的封装结构
CN101794760B (zh) 高电流半导体功率器件小外形集成电路封装
WO2015080000A1 (ja) 半導体装置および半導体装置の製造方法
KR102228945B1 (ko) 반도체 패키지 및 이의 제조방법
CN102610585B (zh) 一种封装硅芯片的方法及其形成的电子元件
CN104347612B (zh) 集成的无源封装、半导体模块和制造方法
KR20160085672A (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
JP6391430B2 (ja) 電子制御装置およびその製造方法
CN102549741B (zh) 半导体装置及其制造方法
CN205789921U (zh) 一种小型化气密性无引线陶瓷封装结构
CN212587519U (zh) 一种led晶元封装结构
JP4277168B2 (ja) 樹脂封止型半導体装置及びその製法
CN111710769A (zh) 一种led晶元封装结构及其制作工艺
CN204303804U (zh) 可拆卸、可组装的半导体封装体堆叠结构
JP6791794B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LT

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20150906

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150906

Address after: Osaka Japan

Patentee after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150520

CF01 Termination of patent right due to non-payment of annual fee