CN1547772A - 具有降低的功率分配阻抗的互连模块 - Google Patents

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Abstract

一种用于集成电路芯片的互连模块，包括一种高介电常数的嵌入式薄层电容结构，该结构能降低功率分配阻抗，从而促进工作频率的升高。该互连模块能通过连接焊球，可靠地将集成电路芯片固定到印刷线路板上，在工作频率超过1.0千兆赫时，提供小于或等于约0.60欧姆降低的功率分配阻抗。

Description

具有降低的功率分配阻抗的互连模块
技术领域
本发明涉及用于集成电路芯片的互连模块。
背景
多层互连模块被广泛用于半导体工业中，用以对集成电路芯片提供机械支撑，并将芯片电固定到印刷线路板上。互连模块能被配置成支撑单芯片或多芯片，通常称之为SCM(单芯片模块)或MCM(多芯片模块)。
互连模块提供的互连能起到将集成电路芯片电偶合到印刷线路板上的信号线，功率线和其他部件的作用。具体是，互连模块提供的互连能将芯片上密集排列的输入和输出(I/O)重新分配到印刷线路板上的相应I/O上。除了电互连，互连模块通常瞠起到将芯片机械偶合到印刷线路板的作用，还有热量散逸和环境保护等其他功能。
要能适于高频应用，必须在芯片和模块内功率及接地分配线或面之间获得低阻抗。对于更低的频率，通过在组件内和印刷线路板上安装一些分立的去耦电容能获得足够低的阻抗。但是当频率升高时，由于各分立电容产生的固有串联电感，很难获得足够低的阻抗。而且，互连模块中的引线，焊接突起点，通路，镀敷穿透孔和接触线会增大电感，使分立电容无法在高频时充分发挥作用。
一些芯片中用形成于芯片中的内电容结构来代替分立电容。具体是，制造器件时，可以制造“芯片上的”电容，并在电容，功率线和接地线，以及逻辑电路和缓冲电路之间形成低电感通路。但是问题在于，芯片上的电容会增大芯片尺寸和降低产率，从而显著增加集成电路芯片的成本。
另外，能被加在芯片上的芯片上电容的数量通常受限于空间限制和介电常数，以防止严重损害相邻接触线的信号传播特性。而且，由于使用了高电阻率金属，比如铝，所以芯片上电容和振荡器或接收器之间的互连通常是电阻相对较高的通路。因此，内电容的用途是有限的。
简述
总的来说，本发明涉及复合有高介电常数薄层电容结构的互连模块，能降低功率分配阻抗和接地分配阻抗，还涉及制造这种互连模块的过程。本发明制造的互连模块能通过连接连球点，将集成电路芯片可靠地固定在印刷线路板(PWB)上，在超过1.0千兆赫的高频工作条件下，提供小于或等于约0.60欧姆低的功率分配阻抗。按照这种方式，互连模块能在很高的频率下，有效限制同步切换输出(SSO)噪声，核心降低和其他形式的信号衰减。
本发明的互连模块中可以复合有一系列交替的介电层和传导层，它们被层压在一起，形成整体结构。此层压的互连结构可能复合有许多通路和刻有图形的信号层，能在芯片，印刷线路板和互连模块的各层之间提供传导的互连通路。互连模块中包括芯片固定表面和线路板固定表面，这些固定表面形成了分别通过焊球固定于芯片和线路板上对应垫的接触垫。选定的各层要具有能促进芯片和PWB之间可靠互连的热膨胀系数(CTE)。
互连结构通过复合一个或多个能形成嵌入式电容的高电容层压薄片，降低功率分配阻抗。在两片传导箔之间夹一层高介电常数材料，形成非常薄的嵌入式层压电容。减小的厚度和高介电常数能增大电容量和降低功率分配阻抗及接地分配阻抗。芯片固定表面和电容之间的间隔层数以及因而互连模块厚度，也被限制在一定范围内，从而降低串联电感和进一步降低功率分配阻抗。
在一些实施方式中，嵌入式电容可以形成互连模块的核心。在另一个实施方式中，核心周围可以具有一个或多个嵌入式电容。在每个情况下，将功率面和接地面被复合入互连模块中以容纳通路和控制阻抗，在此之前或之后，对其刻上适当的图形。举例来说，嵌入式电容结构可以是涂覆在一对传导层压箔上，并在被复合到互连模块之前刻上图形的高介电常数材料。这时，可以在电容结构上预先穿孔，在互连模块上形成通路用的排屑孔。
在一个实施方式中，本发明涉及包括芯片固定表面，板固定表面和电容结构的互连模块。芯片固定表面形成了将集成电路芯片固定到互连模块的第一接触垫。板固定表面形成了将互连模块固定到印刷线路板的第二接触垫。电容结构具有第一传导层，第二传导层和位于其间的介电层。互连模块中形成的一些传导通路将一些第一接触垫互连到第一或第二传导层。优点在于，在频率大于或等于约1.0千兆赫时，第一接触垫，传导通路和电容结构能产生小于或等于约0.60欧姆的合成阻抗。
在另一个实施方式中，本发明涉及形成互连模块的方法，包括提供层压电容结构，形成芯片固定表面，形成板固定表面，然后将电容结构，芯片固定表面和板固定表面层压形成互连模块。电容结构包括第一传导层，第二传导层和位于其间的介电层。电容结构的第一表面上，芯片固定表面形成了将集成电路芯片固定到互连模块的第一接触垫。电容结构第二表面上，板固定表面形成了将互连模块固定到印刷线路板的第二接触垫。本方法还包括形成将一些第一接触垫互连到第一或第二传导层的一些传导通路。当频率大于或等于约1.0千兆赫时，第一接触垫，传导通路和电容结构能产生小于或等于约0.60欧姆的合成阻抗。
在一个附加实施方式中，本发明提供了一种互连模块，包括具有交替的传导和有机介电层的层压基片。层压基片中包括至少一个第一传导层，与之相邻的第一有机介电层，第二传导层，和与之相邻的第二有机介电层。第一传导层形成了芯片固定层，第二传导层形成了板固定层。在第一和第二介电层之间，形成了层压电容结构，其厚度小于或等于约42微米，介电常数大于或等于约12。在一个实施方式中，每个第一和第二传导层的厚度是约12微米，介电层厚度是约8微米。电容结构外表面和第一传导层内表面之间的距离小于或等于约100微米。
在另一个实施方式中，本发明提供了一种互连模块，包括层压电容结构，被层压在电容结构两个相背面上的交替的传导导和介电层，和一个或多个延伸透过一些或全部传导导和介电层的通路，这些通路中镀有或填充有导电材料，在层压电容结构和互连模块外传导层之间形成了一些传导通路，当频率大于或等于约1.0千兆赫时，接触垫，传导通路和电容结构产生小于或等于约0.60欧姆的合成功率和接地分配阻抗。
本发明具有许多优点。比如，可以用非常薄的高介电常数电容结构制造互连模块。这样的互连模块能降低高频时的功率分配阻抗，从而提高性能。具体是，有了降低的功率分配阻抗和接地分配阻抗，本发明的互连模块对外部总线具有更快的切换时间，从而提高系统带宽。
另外，使用层压电容结构有利于互连模块的制造，层压电容结构是两片铜箔之间有介电涂层。传导层无须镀敷，这样可以提高制造的简便性。可以预先制造层压电容结构，在将其与其他层组装之前，对其刻上图形和预先穿孔，这样可以方便互连模块的制造，而且能对其是否能正常工作进行预测试。另外，在将层压电容结构用于互连模块前，对其是否能适于进行电操作而进行预测试。
通过以下附图和说明内容，将具体描述本发明的一个或多个实施方式。通过以下说明内容，附图和权利要求，本发明的其他特征，目的和优点是显而易见的。
此处所用术语“传导”是指导电性。
附图说明
附图1是复合有将集成电路芯片固定到印刷线路板的互连模块的电子设备组件的截面图。
附图2是用于互连模块的电容结构的截面图。
附图3是附图2所示电容结构的透视图。
附图4是第一实施方式互连模块的截面图。
附图5是第二实施方式互连模块的截面图。
附图6是第三实施方式互连模块的截面图。
附图7是第四实施方式互连模块的截面图。
详细说明
附图1是复合有互连模块12的电子设备组件10的截面图。互连模块12具有低阻抗功率分配特性，这在高频切换应用中是特别有用的。具体是，互连模块12能在频率大于或等于约1.0千兆赫时提供小于或等于约0.60欧姆的功率分配阻抗。要降低功率分配阻抗，互连模块12复合有非常薄的电容结构和使用了非常高介电常数的材料。
如附图1所示，互连模块12起到将集成电路芯片14固定到印刷线路板(PWB)16的中间部件的作用。如附图2所示，互连模块12包括将交替的导电层和介电层层压在一起，形成的整体结构。在互连模块12中形成的通路提供了将芯片14的I/O导通到PWB16的对应I/O的导电路径，并在PWB和芯片之间分配功率电势和接地电势。
芯片14可以通过一排连接焊球连接点18被电偶合和机械偶合到互连模块12上。连接焊球18被电偶合到芯片14下表面和互连模块12上表面上的接触垫。当互连模块12和芯片14彼此固定时，加热连接焊球18使焊锡流动，并在相对的两个接触垫之间形成导电结合。可以用未充满的胶粘剂20填充连接焊球18之间的空隙，从而加强互连模块12和芯片14间的机械连接。未充满胶粘剂20可以由固化时固化的环氧树脂制成，减小芯片14相对于互连模块12的移动。这样，在使用时，由连接焊球18形成的电连接就不会轻易出问题。
互连模块12通过相似排列被固定到PWB16。具体是，连接焊球22起到将互连模块12上的接触垫电偶合和机械偶合到PWB16上的相应接触垫的作用。PWB16上的接触垫可以被电偶合到PWB各层中形成的导电接触线或通路上。同样，可以加入未充满胶粘剂24加强互连模块12和PWB16间的机械结合，如果需要的话。要提高结合可靠性，优选互连模块12具有与PWB16的CTE大致相同的热膨胀系数(CTE)。这样，互连模块12能将集成电路芯片14可靠地固定到PWB16。另外，如下文所述，互连模块12利用内电容结构，在超过1.0千兆赫的高工作频率下，能获得小于或等于约0.60欧姆较低的功率分配阻抗。这样，互连模块就能有效限制高频时的同步切换输出(SSO)噪声，核心降低和其他形式的信号衰减。
附图2是用于互连模块12的电容结构26的截面图。电容结构26可以包括第一导电层28，第二导电层30和介电层32。介电层32可以由介电层或第一和第二介电亚层34，36形成，如附图2所示。具体是，可以将介电材料涂覆到第一和第二导电层28，30中至少一层的上面，然后对层压电容结构26施加热量和压力，使介电层固化，形成介电层。在一些情况下，可以将介电层34，36分别涂覆到每一层导电层28，30上。
第一和第二导电层28，30可以由铜箔制成，用作功率面和接地面。介电层32可以是承载有高介电常数颗粒的环氧树脂形成的。介电颗粒选自于钛酸钡，钛酸钡锶，氧化钛和钛酸铅锆。承载的有颗粒环氧树脂可以被辊筒涂覆到导电层28，30的一层或两层上，然后干燥。导电层28，30的厚度都是约10到80微米，更优选10到40微米。在一个实施方式中，每个导电层28，30的厚度是约18微米。
在一个实施方式中，介电物质可以被涂覆在两个箔片上。涂层干燥后，将两个箔片的涂层表面贴在一起，通过热量和压力层压使介电材料固化制得结构。优选的电容结构26非常薄，并具有非常高的介电常数。比如，介电层32中的介电材料应使得优选具有小于或等于约8微米的总干燥厚度，更优选约1到4微米。另外，介电材料具有大于或等于约12的高介电常数，更优选为约12到150。
制成的层压电容结构26中包括两个箔片层，每层厚度都是约10到40微米，介电常数为12到150，电容量约为1.4到132法拉/平方厘米，并能显著降低芯片14的功率分配阻抗。具体是，第一接触垫，导电路径和第一或第二导电层在频率大于或等于约1.0千兆赫时，产生小于或等于约0.60欧姆的合成阻抗。这样，有了这种电容结构26，就能加快芯片14内的切换频率。
适用于互连模块12的层压电容结构，以及制造这种结构的过程，公开在美国专利6274224和于2001年7月10提交的，序列号为09/902302，名称为“具有与氨基苯芴固化的环氧树脂介电层的电容器”的美国专利申请，以及PCT申请WO00/45634中，本申请参考结合了这些内容。比如，上述专利申请描述了包括承载有钛酸钡颗粒的环氧树脂介电材料的制备。该介电材料可以被涂覆在铜箔基片上，然后被层压在一起形成电容结构。
附图3是附图2电容结构26的透视图。如附图3所示，电容结构26可以在用于互连模块12前，被制成柔软的，便于储存的带卷形式。为用作互连模块12，将电容结构26切割至一定尺寸，并根据互连模块的设计预先刻上图形或预先穿孔。具体是，在完全装配好互连模块12之前，可以在电容结构26上形成通路，接触线和其他导电路径。然后，将电容结构26和互连模块12中的其他层一起层压成组件，其一个面与芯片14固定，另一个面与PWB16固定。
电容结构26能被用于各种不同的互连模块。另外，一些互连模块中可以复合两个或多个电容结构26。附图4-7表示了这些多种应用的实例，但是不应该将此理解为对本发明实施方式和权利要求的限制。比如，电容结构26可以被用作互连模块的核心，核心周围具有额外的介电层和导电层。在另一个实施方式中，金属或介电核心外围有两个电容结构26，连同介于其间的介电层和导电层。在每个情况下，电容结构26都能降低功率分配阻抗并提高切换频率。
附图4是第一互连模块36的截面图。互连模块36具有芯片固定表面39和接线固定表面41。另外，互连模块36包括具有第一导电层28，第二导电层30和第一介电层32的电容结构26。在附图4的实例中，电容结构26是由第二和第三介电层40，42，以及第三和第四导电层46，48组合形成的。如附图4所示，导电层和介电层是在电容结构26中对称排列的。即，电容结构26的一个面上形成的每个介电或导电层，在其相对面上都具有一个由相同材料形成的对应层。
如附图4所示，第一通路44从芯片固定表面39延伸透过介电层40，42至板固定表面41。第二通路45从芯片固定表面3 9延伸透过介电层40，终点在电容结构26的第一导电层28上。第三通路47从板固定表面41延伸透过介电层42，终点在第二导电层30上。通路44，45，47都采用微电子制造领域众所周知的沉积技术镀有导电材料。或者，通路44，45，47都填充有导电材料，形成导电路径。
对电容结构32可以预穿孔，形成通路44的排屑孔。通路44，45可以在芯片固定表面39上镀以一种导电材料。相似的，通路47可以在板固定表面41上镀有导电材料。芯片固定表面39和板固定表面41上可以分别用焊接遮蔽层50，52来覆盖通路44，45，47。每个焊接遮蔽层50，52都暴露出与每个通路44，45，47相邻的接触垫。比如，焊接遮蔽层50暴露出接触垫54，55，而焊接遮蔽层52暴露出接触垫56，57。可以将连接芯片的焊球对准接触垫54，55，加热使其流动，与接触垫形成电结合和机械结合。相似的，可以将连接线路板的焊球对准接触垫56，57，加热使其流动，与接触垫形成电结合和机械结合。
在附图4的实例中，电容结构26形成互连模块36的核心，第一和第二导电层28，30形成功率面和接地面。第二介电层40位于第一导电层28和芯片固定表面39之间，第三导电层46位于第二介电层40和芯片固定表面之间。具体是，在第三导电层46刻图形，形成接触垫54，55。相似的，第三介电层42位于第二导电层30和板固定表面41之间，第四导电层48位于第三介电层42和板固定表面之间。与第三导电层46相似，在第四导电层48上刻图形，形成接触垫56，57。
第三和第四介电层40，42可以通过层压高温有机介电基片材料制成，比如聚酰亚胺和聚酰亚胺层压件，环氧树脂，液晶聚合物，有机物质或包含至少部分聚四氟乙烯，含有或不含填料的介电材料。在一个实施方式中，介电层40，42是由聚四氟乙烯(PTFE)等有机物质制成的，具体是内嵌有氰酸酯和环氧树脂的膨胀PTFE即“ePTFE”。PTFE材料可以是含有混合氰酸酯-环氧树脂胶粘剂和无机填料的膨胀聚四氟乙烯基质。
导电层46，48可以由铜等导电物质制成。也可以使用其他众所周知的导电物质，比如铝，金或银。在此例中，导电层46，48的厚度各约5到14微米。在一个实施方式中，导电层46，48的厚度各约12微米。介电层40，42的厚度各约20到70微米。在一个实施方式中，介电层40，42的厚度各约36微米。因此，第一导电层28的外表面和接触垫55的内表面之间的距离小于100微米，在附图4的实施方式中，小于或等于约36微米。
互连模块36的各层能被堆垛在一起，用热量和压力层压。比如，将全部层同时层压成形。或者，可以在电容结构26上每通过层压步骤，将一个或两个额外层添加上去。层压时，介电层40，42熔化并流入电容结构26通路44形成的排屑孔中。
通路44形成互连芯片固定表面39和板固定表面41上的接触垫54，56的导电路径。这样，通路44能将与芯片相连的I/O或其他终端互连到PWB上的终端。通路45将接触垫55互连到电容结构26的第一导电层28，形成功率面。相似的，通路47将接触垫57互连到第二导电层30，形成接地面。或者，第一和第二导电层28，30分别形成接地面和功率面。
互连模块36可以包括与通路44，45，47相似的多重通路。通路44起到互连芯片固定表面39和板固定表面41上的接触垫的作用，比如，用于I/O互连。通路45，47起到从线路板向芯片分配接地电势和功率电势的作用。具体是，互连模块36可以包括互连板固定表面41和第一导电层28上的接触垫的额外通路，能从PWB上将功率电势或接地电势分配到导电层。相似的，额外通路会将第二导电层互连到芯片固定表面39的接触垫上，将接地电势或功率电势分配到芯片上。
层压成互连模块36后，形成通路44，45，57。具体是，按参考文献美国专利6021564所述，采用穿孔或激光烧蚀过程形成通路44。层压后，对互连模块36添加焊接遮蔽层50，52，覆盖通路44，45，57。然后，在焊接遮蔽层50，52上刻图形，分别形成从芯片和PWB接受焊球的接触垫54，55，56，57。
在一些实施方式中，互连模块36中可以接受“倒装式芯片”集成电路。倒装式芯片的固定包括以下步骤：将焊球置于芯片上，翻转芯片，将芯片对准基片上的接触垫，比如互连模块36，在加热炉中使焊球流动，在芯片和基片之间形成结合。这样，接触垫就分布在整个芯片表面上，而不是象线连接和自动带粘贴(TAB)技术那样，被限制在周边内。因此增加了最大可用的I/O和功率/接地终端数，信号和功率/接地互连能被更有效地排列在芯片上。
电容结构26显著降低了互连模块36内的功率分配阻抗。假设第一导电层28是功率面，接触垫55被偶合到与固定在芯片固定表面36上的芯片的功率输入相接触的焊球，芯片观测到的功率分配阻抗是接触垫55，导电通路45和第一导电层28的合成阻抗。功率分配阻抗不仅包括电容性，还包括电感性部件，与工作频率有关。本申请将在后面说明功率分配阻抗的计算方法。
附图5是包括芯片固定表面59和板固定表面61的第二互连模块58的截面图。如附图5所示，该互连模块58包括具有第一和第二导电层28，30以及第一介电层32的中心电容结构26。另外，互连模块58中，中心电容结构26的两个相对面上，包括第二和第三介电层60，62。
第三导电层64位于第二介电层60和芯片固定表面59之间。第四导电层66位于第三介电层62和板固定表面61之间。第一和第二导电层28，30可以形成功率面和接地面，可以在第三和第四导电层64，66上刻以图形，形成信号层。
第四介电层68位于第三导电层64和芯片固定表面59之间，第五介电层70位于第四导电层66和板固定表面61之间。最后，导电层71，72分别位于芯片固定表面59和板固定表面61上，并在其上刻以图形，形成通路用的预成形孔。因此，用于形成通路的激光仅仅烧蚀介电材料。
导电层64，66，71，72都可以由铜制成，厚度为约5到14微米，更优选12微米。介电层60，62，68，70的厚度各约20到70微米，更优选36微米。因此，第一导电层28的外表面和接触垫71的内表面之间的距离小于100微米，更优选小于或等于约88微米。各层可以同时层压或分步层压。导电层64，66被分别层压到介电层60，62上后，在其上刻以图形，形成信号接触线。相似的，导电层71，72被分别层压到介电层68，70上后，刻上图形。
在一些实施方式中，对各导电层进行“平衡”以促进结构均匀性，防止其因热应力而变形。具体是，对称分布在电容结构26的两个相对面的各导电层可以交替构建，使每层都层压或镀有相同类型的金属箔，并蚀刻以图形；每层的金属浓度大致相同。这样，一层的CTE与另一层的CTE基本相同，从而彼此平衡，使热应力下互连模块的扭曲降至最小。
用于I/O互连时，互连模块58包括一些导电通路，比如嵌埋式通路86，该通路延伸透过介电层60，62，并接触信号层64，66上的电极82，84。而电极82，84则接触芯片固定表面59和板固定表面61上的暗通路78，80。通常，暗通路(blind via)仅透过介电层，用于导通两个相邻导电层之间的接点。但是，暗通路也可以延伸透过许多层压基片层，连接多重导电层。导电层上可以刻以图形，在将其余层结合到整个结构中之前，形成任何能连接相邻导电层的必需暗通路。
暗通路可具有直径小于约75微米的入口孔。暗通路的长宽比为1∶1到5∶1之间。比如，暗通路可以具有宽度为50微米的入口，透入介电层的深度为50微米。
为了功率和接地的分配，互连模块58还包括许多嵌埋式导电通路81，87，这些通路接触第一导电面28或第二导电面30。通路81接触信号层66中的电极79，然后接触芯片固定表面59中形成的暗通路77。通路87接触信号层64中的电极85，该电极接触板固定表面61上的暗通路83。每条嵌埋式通路的长宽比是约3∶1和25∶1之间。
暗通路78，77从固定在互连模块58上的芯片上获得焊球。加热使焊球流动，与通路78，77形成导电结合，从而将芯片上的I/O互连到互连模块58上的I/O。相似的，暗通路80，83接受焊球，提供互连模块到接线板的电连接和机械连接。加热焊球使之流动，与通路80，83形成导电结合，从而将互连模块上的I/O互连到线路板上的I/O。
暗通路和嵌埋式通路提供低电感信号通路，进一步降低互连模块58中的阻抗。如附图5所示，通路78接触导电层64，该导电层64横向延伸接触嵌埋式通路86。该嵌埋式通路86接触导电层66，该导电层横向延伸接触通路80。这样，部分导电层就沿平行而不是垂直的间隔通路的方向导通，电流或信号以相反方向流动。
按上述方式排列信号，由第一信号通路部分和第二相邻信号通路部分形成的互感抵消了由第二导电路径部分和第一导电路径部分形成的互感。这是因为在第一信号通路部分中流过通路的电流是方向，而在相邻信号通路部分中流过的是相反方向。
而且，在附图5的实施方式中，电容结构26是非常薄的，同时具有很高的介电常数。因此，电容结构26能降低互连模块58中的功率分配阻抗。当与暗通路和嵌埋式通路形成的低电感通路组合时，电感结构26形成的互连模块能在大于1.0千兆赫的工作频率下，形成小于或等于约0.60欧姆的功率分配阻抗。
附图6是第三互连模块88的截面图。如附图6所示，第三互连模块88包括中心电容结构26。除了第一和第二导电层28，30以及第一介电层32外，互连模块88还包括一系列交替的介电层92，93，94，95，96，98，以及一系列交替的导电层100，102，104，106。导电层100，102，104，106上可以刻有图形，形成信号层。导电层28，30形成功率面层和接地面层。
介电层92，93，94，95，96，98的厚度是约20到70微米，更优选约35微米。因此，介电层92，93，94，95，96，98可具有基本相同的厚度，优选具有相同的厚度公差。另外，介电材料92，93，94，95，96，98可以由相同材料制成。但是在一些实施方式中，一些介电材料从电容结构26向外排列，比如，层92，98具有比内介电层93，94，95，96更高的弹性模量，使得互连模块层压基片的弯曲模量大大增加。
导电层100，102，104，106的厚度为约5到14微米，更优选为约12微米。因此，第一导电层28的外表面和接触垫112的内表面之间的距离小于约150微米。在附图6的实施方式中，该距离是约136微米。
如附图6所示，通过暗通路和嵌埋式通路的组合获得I/O互连。具体是，在芯片固定表面89上形成第一暗通路108，在板固定表面91上形成第二暗通路110。第一和第二通路108，110分别通过镀敷处理，形成电极112，114。通路108，110分别从芯片或线路板上接受焊球。焊球116如附图6所示。暗通路108在信号层106上接触第三暗通路118。暗通路110在信号层100上接触第四暗通路120。暗通路118在信号层104上接触嵌埋式通路122，暗通路120在信号层102上接触同一嵌埋式通路。
将暗通路和嵌埋式通路组合，还能形成功率和接地面互连。如附图6所示，芯片固定表面89包括暗通路121。暗通路121经镀敷层，形成电极123，接受与芯片相连的焊球125。暗通路121被偶合到信号层106上的第二暗通路127。然后，暗通路127被偶合到信号层104上的嵌埋式通路129。在附图5的实施方式中，暗通路和嵌埋式通路的排列抵消了互连模块88中的互感，进一步降低功率分配阻抗。
信号层104接触电容结构26的第一导电层28，将焊球125互连到第一导电层，起到功率面层或接地面层的作用。用相似的暗通路和嵌埋式通路系列形成第二导电层30。另外，这些通路能从芯片固定表面89或板固定表面91延伸，分配芯片和PWB的功率电势和接地电势。如附图4和5的实施方式，复合有电容结构26的互连模块88能显著降低功率分配阻抗并加快切换频率。
附图7是第四互连模块130的截面图。在附图7的实施方式中，互连模块130包括两个电容结构26a，26b，位于中心介电核心132的两个相对表面上。互连模块130的两个相对表面形成芯片固定表面131和板固定表面133。互连模块130还包括交替排列的介电层134，135，136，140，142和导电层144，146，148，150。导电层144，148形成于介电核心132的两个相对表面上，能形成功率面和接地面。导电层146，150上可刻有图形，形成信号接触线层，分别通过介电层134，136与导电层144，148间隔。
介电层140位于导电层150和电容结构26a之间，介电层135位于导电层146和电容结构26b之间。介电层136，142分别与电容结构26b和26a相邻。多重通路可形成于芯片固定表面131和板固定表面133上。在附图7的实施方式中，填充有导电材料154的通路152延伸透过互连组件130以及分别位于芯片固定表面131和板固定表面133上的互连接触垫156，158。因此，通路152能在芯片和PWB之间提供I/O互连。
通路160从形成于芯片固定表面131上的接触垫162延伸到接触电容结构26a的第一导电层28a。相似的，通路164从形成于板固定表面133上的接触垫166延伸到接触电容结构26b的第一导电层28b。嵌埋式通路168延伸透过互连模块136，将电容结构26a，26b的第一导电层28a，28b互连。因此，通路160，164和168的组合起到在板固定表面133和芯片固定表面131之间分配功率电势或接地电势的作用。
在附图7的实施方式中，导电层144，146，148，150，28a，28b，30a和30b被赋予以下功能(次序是从板固定表面133到芯片固定表面131)：
层28b：接地面
层30b：功率面
层146：信号面
层144：接地面
层148：功率面
层150：信号面
层30a：接地面
层28a：功率面
导电层144，146，148，150可以由铜制成，厚度是约5到35微米，更优选12微米。介电层134，135，136，140，142可以由各种材料制成，比如聚酰亚胺，液晶聚合物，氟化聚合物，环氧树脂和类似物，厚度是约10到50微米，更优选20微米。介电核心132可以由各种材料制成，比如BT(二马来酰亚胺三嗪)玻璃或FR4，厚度是250到750微米，更优选500微米。将导电层144，146，148，150分别施加在介电层134，135，136，140上之后，刻上图形，形成信号接触线或分开的功率面和接地面。第一导电层28a的外表面与接触垫156的内表面之间的距离小于约50微米。在附图7的实施方式中，该距离是约20微米。
将导电层28a，28b，30a，30b与互连模块130的其他层层压前，先预刻上图形或预穿孔。附图7的电容结构26a，26b的制作方法基本如附图4-6的实施方式所述，能促使互连模块130中功率分配阻抗的降低。总的来说，用一个或多个非常薄的高介电常数层压件，比如电容结构26，代替已有互连模块中常用的中心铜片或“核心”。高介电常数的薄层电容结构26产生能降低阻抗的高电容。另外，薄层电容结构26连同从电容结构到芯片固定表面上的接触垫之间互连模块的厚度，进一步降低了阻抗。
减少电容结构26和接触垫之间的层数，以及使用厚度小于约40微米的薄介电层，能缩小厚度。如上所述，许多应用中，电容结构26的制造很简单，首先在电容结构层压件上刻以图形，形成通路的间隙(如果需要的话)，然后从电容结构层压件向外层压一些额外层，形成组件基片，如参考文献美国专利5879787或6021564所述。
电容结构26具有增大的介电常数和缩小的厚度，能提高电容，这是降低功率分配阻抗中的重要因素。电容面积，介电厚度和介电常数的影响由以下等式表示：
                        C＝ε0*ε*A/t其中C是电容，ε0是自由空间的绝对电容率，ε是相对介电常数，A是电容面积，t是平行电容板之间的厚度或距离。因此，在互连模块中，C是由一对平行导电层或导电面形成的电容。
增大面积，减小介电厚度，增大介电常数或上述的组合，可以增大电容。对芯片上的电容而言，不幸的是，增大面积，会使芯片变得更大，减小厚度会增大缺陷密度，而增大介电常数会增加芯片上信号的传播延迟。
因此，在本发明中，由内嵌在互连模块中的层压电容结构26来产生需要的电容。总的来说，电容结构要尽可能在物质上接近芯片固定表面，从而将连接到这些面上的串联电感降至最低，同时使电容结构面对的电容增至最大。另外，在面对和芯片接点之间，最好只形成必要数量的电路层，并且介电层和导电层厚度减至最小。
根据附图4-7的实施方式制成的互连模块中，可以还包括能促进结合可靠性和防止在热应力下变形的结构。具体是，每个互连模块都是由上述交替层压的导电层和介电层构成的，其整体热膨胀系数(CTE)与PWB的CTE基本匹配。
另外，如参考文献美国专利5983974所述，可以在互连器件的芯片固定表面上粘贴加固环。该加固环为固定于互连模块同一表面上的集成电路芯片和任何其他器件，比如电容，形成一个或多个空腔。
加固环上可以连接有盖子，将芯片包封在互连模块组件之中。这个盖子可以是由铜制成的，或者包括金属材料制为铝制的预制件，在其中有如碳化硅的加强材料中。这时，将组件中加固环的CTE设计成与互连模块和盖子的CTE相匹配。而且，用来结合加固环的具体胶粘剂的CTE也要与基片，环和盖子的CTE匹配。另外，基片的CTE也可以至少与芯片和加固环的CTE匹配，如参考文献美国专利6248959中所述。
以下将描述如何定量计算功率分配阻抗品质因数。可以利用品质因数来比较复合有非常薄的高介电常数层压电容结构的互连模块与其他互连模块的阻抗特性。定量计算功率分配阻抗的其他技术是本领域技术人员已知的。因此，这里描述的技术不应被理解为对本发明的限制。
对任何高性能多层组件的截面而言，有许多代表功率或接地的导电面。为了这里所述的测试，对所有功率面都赋予电压，对所有接地面都赋予另一个电压，目的的计算依赖于频率的输入阻抗。虽然互连模块要求多重电压，因而不一定是以这种方式工作的，但这种假设能简化对功率分配阻抗的分析。
将测量问题分为两部分：接地阻抗和功率阻抗。由于互连模块36的物理构型的原因，功率阻抗和接地阻抗通常是不同的。比如，功率面和接地面，即第一和第二导电层28，30，通常位于互连模块36的不同层，因此，与芯片固定表面39的接触垫的距离是不相同的。
首先，假设频率足够高，功率面和接地面都能被视为谐振线。工作频率约为大于200兆赫时这里很合理的估计。因此，可以假设横向电磁(TEM)传递，这样就能根据介电层32中材料的介电常数，与周围导电层28，30的相邻距离，频率和有效面积，估算面的固有阻抗。按照以下过程进行计算：
1、按下式估算固有TEM传播延迟Td：
Td = ϵr / c
其中εr是相对介电常数，c是光速
2、计算谐振线四分之一波长：
1＝0.25/(f*Td)，
其中l是长度，f是分析频率。
3、计算可用组件面积：
若1＞Body_Size/2
A＝(Body_Size)2
或
A＝π*12，
其中Body_Size表示组件外形。
4、计算相邻面电容：
a、第一相邻面
C1＝εr*ε0*A/Plane_separation1，
其中Plane_separation1表示第一导电层和芯片之间的距离。
b、第二相邻面，若存在的话
C2＝εr*ε0*A/Plane_separation2
其中Plane_separation2表示第二导电层和芯片之间的距离。
c、总电容
C＝C1+C2
5、计算面阻抗
Z＝1*Td/C，
其中Z是总阻抗，C是芯片和功率面或接地面之间所有面产生的总阻抗，Td是TEM传播延迟，1是上述计算的长度。
通过以上计算，利用下式，计算从芯片到与第一功率或接地面接点的电感(L)：
L通路(via)＝1/2*L导线_对偶(wire_pair)≈t/2*μ0μr/π*cosh-1(d/2a)
其中：
d＝通路对间距，
a＝通路半径，
t＝通路长度，
μ0＝自由空间的磁导率，
μr＝相对磁导率，通常是1.0。
对每个后续功率面层或接地面层都重复计算电感，直到芯片和最底部接地面之间形成连接。
重复功率/接地阻抗模型计算，是将上述求得的谐振线和电感结合成网络结构的事情。将谐振线视为终端在接地的与频率无关的电阻，求解该网络结构。然后可使用标准电路分析技术，求解输入阻抗。对功率网络结构和接地网络结构重复输入阻抗计算。然后，将品质因数可形成为功率阻抗和接地阻抗的平均值。
下表1中列出一些不同互连模块构件的功率分配阻抗的品质因数，包括复合有上述薄层高介电常数电容结构的互连模块和其他没有这种电容结构的其他互连模块。表1列出了工作频率为500兆赫到5千兆赫时的阻抗品质因数。
                                      表    1
    互连                 阻抗(欧姆)对频率(千兆赫)
    类型     截面  0.5GHz   1GHz   2GHz   3GHz   4GHz   5GHz
7层(58微米) Gspgpsg   0.42   0.67   1.13   1.75   2.51   3.33
7层VIP(36微米) Gspgpsg   0.31   0.51   0.88   1.36   1.93   2.53
*8层HiDk(58微米) gsp[gp]gsp   0.35   0.62   1.10   1.69   2.35   3.08
*8层HiDk(36微米) gsp[gp]gsp   0.27   0.48   0.86   1.32   1.85   2.39
*8层HiDk/VIP(36微米) Xgsp[gp]gspX   0.25   0.46   0.81   1.25   1.75   2.26
*2-4-2加厚HiDk ps[gp][gp]sg   0.14   0.26   0.48   0.74   1.01   1.30
42-4加厚 Pgspgspg   0.16   0.26   0.43   0.67   0.95   1.26
5层(58微米) Psgsp   0.62   0.85   1.27   2.00   2.99   4.13
5层VIP(36微米) Psgsp   0.44   0.62   0.97   1.51   2.23   3.03
*6层HiDk(58微米) ps[gp]sg   0.29   0.53   0.99   1.51   2.08   2.66
*6层HiDk(36微米) ps[gp]sg   0.23   0.43   0.80   1.21   1.67   2.13
*6层HiDk/VIP(36微米) Xps[gp]sgX   0.22   0.40   0.75   1.14   1.56   2.00
*4层HiDk(58微米) s[gp]s   0.23   0.44   0.87   1.30   1.75   2.20
*4层HiDk(36微米) s[gp]s   0.19   0.36   0.74   1.12   1.50   1.88
*4层HiDk/VIP(36微米) Xs[gp]sX   0.18   0.35   0.69   1.04   1.40   1.76
陶瓷基片上的薄膜 X[gp]   0.05   0.10   0.20   0.30   0.41   0.52
在表1中，“类型”栏是指待测互连模块构件的类型。在类型栏中，“X层”，比如“7层”，是指互连模块中交替的导电层数。“VIP”是指“垫中通路”构件，其中互连模块包括若干导电层，这些层位于接触垫上，这些块与芯片固定和板固定表面的通路相连。
“HiDk”是指复合有本发明薄层高介电常数电容结构的构件。有些构件既是VIP型的，也是HiDk型的。“加厚”是指介电层约500微米的构型。在2-4-2加厚HiDk的实例中，HiDk电容结构被加在传统加厚核心上。对每个HiDk，构件包括“y-x-y”标志，其中x表示形成HiDk电容结构核心的导电层数，y表示HiDk核心任意表面上形成的额外导电层数。
括号中的厚度表示相应互连模块中分隔导电层的中间介电层的厚度。在表1中，所有导电层都是12微米的铜。按以上形成，类型栏中“5层(58微米)”是指该所称互连模块具有被58微米厚的介电层间隔的5层导电层。
表1中“截面”栏是指互连模块中接地层，功率层，信号层和接触垫层的排列。“s”表示信号层，“g”表示接地面层，“p”表示功率面层，X表示垫中通路(VIP)层，[gp]表示由HiDk电容结构形成的功率-接地面对。
在表1中，按照本发明构建的每个“HiDk”模块进一步标有星号(*)。从表1中可见，除了8层HiDk(58微米)型构件之外，HiDk构型都能在大于或等于约1.0千兆赫的工作频率下产生小于或等于约0.60欧姆的功率分配阻抗。
通过上述品质因数的计算可知，比如，8层HiDk(36微米)构件能在1.0千兆赫时产生约0.48欧姆的功率分配阻抗。相似的，8层HiDk/VIP构件能在1.0千兆赫时产生0.46欧姆的阻抗。甚至6层HiDk(58微米)构件也能在1.0千兆赫时产生0.53欧姆的阻抗。要注意，随着层数减少，阻抗变得很低。比如，对4层HiDk VIP构件而言，1.0千兆赫时的阻抗是0.35欧姆。比如，2-4-2加厚HiDk构件在1.0千兆赫时产生0.26欧姆的阻抗。在每种情况下较低的阻抗都能提高切换速度。
表1最后一行表示一个实施方式，其中在陶瓷基片上形成一层薄膜，并与这里所说的电容结构组合形成具有降低的功率分配阻抗的互连模块。
实施例1
适于制造具有所述截面的互连模块的基本方法，公开在美国专利5879787和6021564中。以下实施例将描述另外制造刻有图形的高介电常数层压件的代表性方法，该层压件即附图1-7所示电容结构，该结构被复合在互连模块中，以降低功率分配阻抗。本实施例中，使用了在厚约18微米铜箔的任意表面上，涂覆了约8微米厚高介电常数材料形成的层压电容结构。
首先，形成电容结构。铜箔基片得自于Carl Schenk AG，Nurenberg，Germany，厚度为18微米，退火温度是140℃，平均表面粗糙度(RMS)是8纳米。在氧气/氩气等离子体中，用得自于Plasma Science，Foster City，California的设备处理约6分钟，除去化学吸附物质。用真空/超声波织物清洁机除去粒状碎屑，该设备得自于Web Systems，Inc.of Boulder，Colorado，商品名为“Ultracleaner”。
接着，将6.4克得自于Shell Chemical Company，of Houston，Texas且商品名为Epon1001F的环氧树脂与1.6克得自于Shell Chemical Company且商品名为Epon1050的环氧树脂溶解于18克甲基乙基甲酮(MEK)和35克甲基异丁基甲酮(MBK)中，这两种试剂都得自于Aldrich Chemical，Milwaukee，Wisconsin。向混合物中添加0.8克分散剂，这是一种聚酯和聚胺的共聚物，得自于ICIAmerica，Wilmington，Delaware，商品名为“Hypermeer PS3”。
用ROSS实验室用的混料机/乳化机缓慢加入47克钛酸钡颗粒，钛酸钡颗粒平均粒度为0.2微米，得自于Cabot Performance Materials，Boyertown，Pennsylvania，商品名为“BT-8”，该颗粒已预先在空气中在350℃加热15小时，混料机/乳化机得自于Charles Ross & Sons，Hauppauge，New York，转子/定子机头转速为2000转/分(rpm)。加入全部钛酸钡后，加速至6000rpm，在冰浴冷却的容器中将钛酸钡分散20分钟，防止混合料的温度升高。制得的混合料中，固体占55％重量；钛酸钡对环氧树脂的体积比是55∶45。
将混合料放置过夜使分散不佳的附聚物沉降。然后用2微米不锈钢筛子过滤混合料，形成第一混合料。第一混合料中固体占53％重量，第一混合料中钛酸钡的体积百分承载量是53％；这两种测量都是重量分析的。
然后，用0.45微米过滤器过滤8.4克70％重量Epon1001F的MEK溶液，1.8克80％重量Epon1050的MEK溶液和5.4克5％重量2，4，6-三(二甲氨基甲基)苯酚，然后将它们加入236克第一混合料中，形成第二混合料。搅拌混合料或在球磨机上滚动容器(没有研磨球)，使混合料均匀化。第二混合料的最终固体含量是43％重量。用超声浴对第二混合料脱气5分钟。
用微凹印涂布机(在清洁室中)将第二混合料分别涂覆到两片铜箔上，箔的速度是25英尺/分(12.7厘米/秒)，凹印辊筒速度是40英尺/分(20厘米/秒)。选择合适的凹印辊筒，形成的干涂层厚度是1到1.5微米。在95℃将涂层烘干，然后将其卷到核心上形成卷材。
然后用一层压机在清洁室中，将两片涂覆有混合料的铜箔按涂层面相对的方式层压在一起，该层压机得自于Western Magnum，E1 Segundo，California，使用150℃的辊筒，速度是15英寸/分(0.64厘米/秒)，辊筒上的空气压力是20磅/平方英寸(140千帕)。层压件在空气中，180℃下固化8分钟。
按IPC测试方法手册，IPC-TM-650，试验号2.4.9中所述90度剥离试验测试固化后的层压件，该手册子1988年10月，由“电路互连和组装研究所”出版。需要3.4磅/英寸(600牛/米)的力才能分离这两片铜箔。按以下试验方法测试固化后的层压件的电容：用标准光刻法和铜腐蚀过程，在层压件的表面上蚀刻出2厘米乘2厘米的电极，在1千赫频率下，用LCR计测量电容，该LCR计得自于Hewlett Packard，Palo Alto，California，型号为4261A。测得电容是6纳法/平方厘米，损耗因子是0.004。
然后，根据互连模块的尺寸，将制得的电容层压片切割出来。一个实例的尺寸是33毫米乘33毫米。修剪层压件，并用穿孔器在层压件上穿孔。用所穿的孔作为定位点，在经过穿孔的层压片上用激光形成光刻定位的基准，可以是直径约为300微米的穿透孔。
在层压件的两片铜箔上分别涂覆7025型15.75英寸宽的光刻胶。从层压件边缘修剪去多余光刻胶后，穿透涂覆有光刻胶的孔。然后用带有自动定位的Proform7700印刷机在标准曝射能量下，在两个箔片的光刻胶上成像。用碳酸钠溶液和标准设置使光刻胶显影。用氯化铜溶液和标准设置腐蚀铜箔中的间隙。用氢氧化钾在标准设置下除去光刻胶，此时的压力应低至20磅/平方英寸，建议使用侵蚀性较小的干燥条件，以免损坏暴露的介电层。
对层压件的暴露铜表面进行处理，以便在后续层压步骤中增大粘着性。增加表面粘着性的处理方法包括使用棕色或黑色氧化物，Co-Bra结合处理剂，或使用氨基丙硅烷等增粘着剂。
形成好后，将电容层压件作为刻有图形的铜片置于互连模块组件中。具体是，将电容层压件放在其他铜层和介电层的中间形成一交替堆垛，置于压机中进行层压。铜层与其他层相邻，受压时处于半熔状态，以方便层压过程的进行，形成具有HiDk电容结构核心和外部介电和导电层的多层结构。可以使用多重层压来复合更多的电路层或各种暗通路和嵌埋式通路结构。
层压过程中，介电材料从相邻层流入并填充刻有图形的导电层之间的空间。介电层是由有机PTFE基材料制成的。互连模块结构中的暗通路和嵌埋式通路是通过在组装的不同阶段穿孔形成的，在接触垫和功率面及接地面之间提供互连。用激光穿孔技术穿出通路。具体是，使用三次或四次谐波的Nd:YAG脉冲激光器产生266纳米或355纳米的紫外光束，如美国专利5879787中所述。
要使导电层互连，使用已知的镀敷技术，比如化学镀，然后使用电镀，在暗通路和嵌埋式通路中镀上导电物质，形成穿透层压件的导电路径。镀敷后，用标准光刻技术在外导电层上刻以图形，形成接触垫。接触垫用来进行I/O连接和功率/接地面连接。在组装好互连模块包括层压HiDk电容结构之后，重新熔化芯片上的一排焊球，将芯片置于芯片固定表面上，使其连接在芯片固定表面的相应位置上，然后将制成的结构置于PWB上进行焊球焊接。
实施例2
在另一个实施例中，采用如序列号为09/902302的美国专利申请中所述的分散液，制备电容结构。具体是，采用凹印或模涂技术，在铜箔上涂覆下表2所列出的分散液。
                         表    2
                   组分     克
Epon1001F环氧树脂+Epon1050环氧树脂     16.0
9，9-二(3-氯-4-氨基苯)氟     4.0
钛酸钡，0.2微米(Cabot Performance Materials)     78.7
PS3聚酯/聚胺共聚物分散剂(Uniquema)     1.3
5-氨基苯三唑     0.08
介电层的干厚度是约2.0到5.0微米。将涂层干燥成不粘表面，然后卷成卷材。使用两个加热的轧辊将两个卷材按涂层面相对方式层压。使用标准抗光蚀层压机。将层压材料在180℃固化1.5到2.5小时。使用传统光刻胶和蚀刻剂，在固化后导压材料的一个或两个表面上刻以图形，形成独立的电容结构。
实施例3
在制造适用于互连模块的电容结构的另一个实施例中，在一铜箔上涂覆了如序列号为09/902302的美国专利申请中所述和下表3中所列出的分散液。
                                   表    3
              组    分     克a     克b
 Epon1001F环氧树脂     20.2     16.2
 Epon1050环氧树脂     5.0     4.0
 9，9-二(3-氯-4-氨基苯)氟     0     5.1
钛酸钡，0.2微米(Cabot Performance Materials)     100     100
PS3聚酯/聚胺共聚物分散剂(Uniquema)     1.8     1.8
甲基乙基甲酮/甲基异丁基甲酮(4∶6)     127     127
2，4，6-三(二甲氨基甲基)苯酚     0.25  0.025或0
a标准配方仅使用2，4，6-三(二甲氨基甲基)苯酚催化剂作为固化剂
b还使用了9，9-二(3-甲基-4-氨基苯)芴。
使用凹印或模涂技术涂覆上述分散液。可以在涂覆环氧树脂前，先在基片上涂覆增粘剂。通常，利用标准涂覆技术在干燥的基片上涂覆一稀溶液，比如，0.05到0.15％重量的甲醇等醇溶液。介电层的干厚是约2.0到5.0微米。将涂层干燥形成不粘表面，然后卷成卷材。使用标准抗光蚀层压机的两个加热的轧辊，将两个卷材以涂层面相对方式层压。将层压后材料在180℃固化约2小时。利用常规光刻胶和蚀刻剂，将固化后片材的一个或两个表面刻上图形，形成独立电容。
实施例4
在另一个实施例中，在一铜箔上涂覆如序列号为09/902302的美国专利申请所述和下表3中所列出的分散液。
                                       表    4
                 组    分     克a     克b
Epon1001F+Epon1050环氧树脂     16.0     16.8
9，9-二(3-氯-4-氨基苯)氟     4.0     3.2
胺当量/环氧树脂当量比     1∶1     0.6∶1
钛酸钡，0.2微米(Cabot，Performance Materials)     78.7     78.7
PS3聚酯/聚胺共聚物分散剂(Uniquema)     1.8     1.8
5-氨基苯三唑催化剂     0.08     0
初始固化温度(℃)     180     225
初始固化后粘着性(磅/英寸)     4.4     3.4
225℃6小时后粘着性(磅/英寸)     2.0     4.0
本实施例比较了相同原料的两种电容结构，这两种结构的芴化合物对环氧树脂的比例，是否存在催化剂和初始固化温度不同。采用实施例2和3所述方法，涂覆上述分散液并层压。介电层的干厚度是约2.0到5.0微米。
已描述了本发明的各种实施例。这些和其他实施例都在以下权利要求的范围内。比如，这里所述本发明的实施例可以与参考文献中引用的美国专利所述的其他结构或过程组合使用：美国专利5888630，6018196，5983974，5836063，5731047，5841075，5868950，5888631，5900312，6011697，6021564，6103992，6127250，6143401，6183592，6203891和6248959。

Claims (63)

1、一种互连模块，包括：
芯片固定表面，形成了固定集成电路芯片的第一接触垫；
板固定表面，形成了固定印刷线路板的第二接触垫；
电容结构，具有第一导电层，第二导电层，和位于第一和第二导电层之间的第一介电层，该第一导电层，第二导电层和第一介电层是层压在一起的；
导电路径，形成于互连模块中，所述导电路径将许多第一接触垫互连到第一导电层，
其中，该第一接触垫，导电路径和电容结构在频率大于或等于约1.0千兆赫时，产生小于或等于约0.60欧姆的合成阻抗。
2、如权利要求1所述互连模块，其特征在于还包括附加导电层和附加介电层：
第二介电层，位于第一导电层和芯片固定表面之间；
第三导电层，位于第二介电层和芯片固定表面之间；
第三介电层，位于第二导电层和板固定表面之间；
第四导电层，位于第三介电层和板固定表面之间。
3、如权利要求2所述互连模块，其特征在于所述附加介电层由含有混合氰酸酯-环氧树脂胶粘剂和无机填料的膨胀聚四氟乙烯基质制成，互连模块的这些层被层压在一起形成层压组件。
4、如权利要求1所述互连模块，其特征在于导电路径被偶合到通路，这些通路将第一接触垫互连到相应的第一和第二导电层，起到从第一导电层分配功率电势和从第二导电层分配接地电势的作用。
5、如权利要求1所述互连模块，其特征在于第一和第二导电层是铜箔，第一介电层是在至少一片铜箔上形成的介电材料涂层。
6、如权利要求5所述互连模块，其特征在于介电材料中包含承载有介电颗粒的环氧树脂。
7、如权利要求6所述互连模块，其特征在于介电颗粒包括平均粒度是约0.2微米的钛酸钡颗粒。
8、如权利要求5所述互连模块，其特征在于每片铜箔接受涂层表面上的平均表面粗糙度约为8纳米。
9、如权利要求6所述互连模块，其特征在于在层压了第一导电层、第二导电层和介电层之后，对环氧树脂进行固化。
10、如权利要求6所述互连模块，其特征在于介电颗粒选自钛酸钡，钛酸钡锶，氧化钛和钛酸铅锆。
11、如权利要求1所述互连模块，其特征在于第一介电层厚度小于或等于约8微米，介电常数至少是约12。
12、如权利要求5所述互连模块，其特征在于每片铜箔的厚度不超过约12微米。
13、如权利要求1所述互连模块，其特征在于电容结构的厚度小于或等于约32微米，介电常数至少是约12。
14、如权利要求1所述互连模块，其特征在于芯片固定表面形成了一排第一接触垫，连接有集成电路芯片的独立连接焊球。
15、如权利要求2所述互连模块，其特征在于所述导电路径包括将许多第一接触垫互连到第三导电层，将许多第二接触垫互连到第四导电层和将第三和第四导电层互连的导电通路。
16、如权利要求2所述互连模块，其特征在于第一导电层是功率层，第二导电层是接地层，第三和第四导电层是信号层。
17、如权利要求2所述互连模块，还包括：
第一通路，将一个或多个第一接触垫互连到第三导电层；
第二通路，将第三导电层互连到第一导电层，其特征在于第二通路偏置于第一通路，
其中，互连模块形成了电信号路径，其在所述第三导电层中的第一部分伸向第一导电通路，其在所述第一导电层中的第二部分伸向第二导电通路，
其中，所述第二导电通路的所述位置使得由电信号通路的第一部分和电信号通路的第二部分形成的互感能够抵消由电信号通路的第二部分和电信号通路的第一部分形成的互感。
18、如权利要求2所述互连模块，还包括附加导电层和附加介电层，其特征在于所述附加介电层是由相同材料制成的，具有大致相同的厚度和厚度公差，所有层都彼此层压形成互连模块。
19、如权利要求18所述互连模块，其特征在于第一导电层是功率层，第二导电层是接地层，附加导电层是信号层。
20、如权利要求1所述互连模块，其特征在于电容结构是第一电容结构，互连模块还包括：
第二电容结构，具有第三导电层，第四导电层和位于第三和第四导电层之间的第二介电层；和
第三介电层，位于第一和第二电容结构之间，其中，导电路径将许多第二接触垫互连到第四导电层。
21、如权利要求20所述互连模块，其特征在于每个第一和第二介电层的厚度都小于或等于约8微米，介电常数至少是约12。
22、如权利要求1所述互连模块，其特征在于在将电容结构复合到互连模块中之前，对电容结构进行预测试，看其是否有令人满意的电操作性能。
23、如权利要求1所述互连模块，还包括：
半导体芯片，它的固定表面上具有许多独立连接焊球；
其特征在于至少一个层压件是由层压至少两层互连模块，至少一层介电层和至少一层导电层形成的，其中至少一个层压件包括介电层，该介电层至少部分由分布有无机填料的聚四氟乙烯制成，
其中，至少一条通路延伸透过所述至少一个层压件，所述通路具有在导电层中的入口孔，孔径小于75微米，长宽比介于3∶1和25∶1之间，
其中，互连模块的接触垫连接着所述半导体芯片的独立连接焊球。
24、如权利要求1所述互连模块，还包括：
集成电路芯片，固定在互连模块的芯片固定表面上；
盖子，具有至少两个同热膨胀系数出不的区域，其特征在于所述区域之一具有与集成电路芯片的一个面内热膨胀系数基本匹配的热膨胀系数，另一个所述区域具有与所述互连模块的一个面内热膨胀系数基本匹配的热膨胀系数。
25、如权利要求24所述互连模块，其特征在于盖子是由分布在基质材料中的金属物质制成的，具有至少一个开口，还包括具有至少两个厚度的预制件，所述至少一个开口中装配有嵌入物，该嵌入物是由具有不同热膨胀系数的另一种材料制成的。
26、如权利要求24所述互连模块，其特征在于盖子能通过约束环与互连模块相连，盖子的第二区域具有与所述约束环的面内热膨胀系数基本匹配的热膨胀系数。
27、如权利要求26所述互连模块，其特征在于基质材料是碳化硅，金属材料是铝。
28、如权利要求1所述互连模块，还包括许多交替排列的附加介电和导电层，这些介电层和导电层垂直叠置成一堆垛，相对于在通过电容结构的对称面对称排列，
其特征在于附加介电层包括分别排列在电容结构两个相对面上的第二和第三介电层，第二和第三介电层是由相同材料制成的，具有大致相同的厚度和厚度公差，
其中，堆垛的最外层是具有基本相同厚度的导电层，最外导电层的厚度大于其他导电层，
其中，许多所述附加介电层具有比所述其他介电层更高的弹性模量，所述具有更高弹性模量的许多介电层相对于其他介电层是从所述水平对称面向外排列的，使得所述层压基片的弯曲模量得以显著地增大。
29、如权利要求3所述互连模块，还包括至少一个其他导电层；和至少另一个与该导电层粘合的介电层，该介电层具有大于200℃的玻璃化转变温度Tg，热膨胀容积系数是75ppm/℃，其特征在于该介电层是含有无机填料的有机材料；和电固定在芯片固定表面上的芯片。
30、如权利要求29所述互连模块，其特征在于该至少一个导电层和该至少一个介电层是粘合在一起的，因此制得层压基片的厚度介于约25微米和约750微米之间。
31、如权利要求30所述互连模块，其特征在于该附加介电层选自聚酰亚胺，聚酰亚胺层压件，环氧树脂，液晶聚合物和氟化聚合物。
32、如权利要求1所述互连模块，还包括至少一条通路，延伸透过互连模块至少一层最外介电层，每条通路具有入口孔，每个入口孔的宽度不超过约75微米，其特征在于至少一条通路是长宽比至少是约10∶1而且出口宽度方差是约10平方微米的穿透通路。
33、如权利要求32所述互连模块，其特征在于最外介电层是高温有机介电基片材料，它选自粘合在互连模块上的聚酰亚胺，环氧树脂，聚四氟乙烯和液晶聚合物，用胶粘剂粘土在互连模块上。
34、如权利要求32所述互连模块，其特征在于至少一条通路是长宽比等于或大于1∶1的暗通路。
35、一种制造互连模块的方法，该方法包括：
提供层压电容结构，具有第一导电层，第二导电层和位于其间的介电层，这些层层压成为一整体结构；
在电容结构的第一表面上形成芯片固定表面，该芯片固定表面形成第一接触垫，用来将集成电路芯片固定到互连模块上；
在电容结构的第二表面上形成板固定表面，该板固定表面形成第二接触垫，用来将互连模块固定到印刷线路板上；
将电容结构，芯片固定表面和板固定表面偶合，形成互连模块；
形成导电路径，所述导电路径将许多第一接触垫互连到第一导电层，
其特征在于第一接触垫，导电路径和电容结构在频率大于或等于约1.0千兆赫时，产生小于或等于约0.60欧姆的合成阻抗。
36、如权利要求35所述方法，还包括形成附加介电层和附加导电层的步骤：
在第一导电层和芯片固定表面之间形成第二介电层；
在第二介电层和芯片固定表面之间形成第三导电层；
在第二导电层和板固定表面之间形成第三介电层；
在第三介电层和板固定表面之间形成第四导电层。
37、如权利要求36所述方法，其特征在于所述附加介电层是由含混合氰酸酯-环氧树脂胶粘剂和无机填料的膨胀聚四氟乙烯基质制成的，该方法还包括将所有的层层压在一起形成层压组件的步骤。
38、如权利要求36所述方法，还包括形成导电路径，包括将至少一个第一接触垫互连到第三导电层，将许多第二接触垫互连到第四导电层，和互连部分第三和第四导电层的导电通路。
39、如权利要求36所述方法，其特征在于第一导电层是功率层，第二导电层是接地层，附加导电层是信号层。
40、如权利要求35所述方法，其特征在于芯片固定表面形成了一排第一接触垫，连接有集成电路芯片的独立连接焊球。
41、如权利要求35所述方法，其特征在于导电路径包括将许多第一接触垫互连到第一和第二导电层的通路，用此从第一导电层上分配功率并从第二导电层上分配接地电势。
42、如权利要求35所述方法，还包括在形成互连模块前将第一导电层，第二导电层和介电层一起层压的步骤。
43、如权利要求42所述方法，其特征在于第一和第二导电层是铜箔，第一介电层是涂覆在至少一片铜箔上的介电材料涂层。
44、如权利要求42所述方法，其特征在于介电材料包括承载有介电颗粒的环氧树脂，介电颗粒选自钛酸钡，钛酸钡锶，氧化钛和钛酸铅锆。
45、如权利要求44所述方法，其特征在于介电颗粒包括平均粒度约为0.2微米的钛酸钡颗粒。
46、如权利要求43所述方法，其特征在于每片铜箔的接受涂层表面的平均表面粗糙度约为8纳米。
47、如权利要求46所述方法，其特征在于在层压第一导电层，第二导电层和第一介电层时，固化环氧树脂。
48、如权利要求35所述方法，其特征在于第一介电层厚度小于或等于约8微米，介电常数大于或等于约12，层压电容结构中的每片铜箔厚度从约10微米到约40微米。
49、如权利要求36所述方法，还包括：
形成第一导电通路，选自暗通路，穿透通路和嵌埋式通路，以便将一个或多个第一导电块互连到第三导电层；
形成第二导电通路，选自暗通路，穿透通路和嵌埋式通路，以便将第三导电层互连到第一导电层，其特征在于第二导电通路偏置于第一导电通路，
互连模块形成了电信号通路，其在所述第三导电层上的第一部分伸向第一导电通路，所述第一导电层的第二部分伸向第二导电通路，
其特征在于所述第二导电通路的所述位置，使得有可能由电信号通路的第一部分和电信号通路的第二部分形成的互感抵消由电信号通路的第二部分和电信号通路的第一部分形成的互感。
50、如权利要求36所述方法，包括提供附加导电层和介电层，将所有提供的层层压在一起形成层压组件的步骤，其特征在于附加介电层是由相同材料制成的，具有大致相同的厚度和厚度公差。
51、如权利要求36所述方法，其特征在于第一导电层是功率层，第二导电层是接地层，附加导电层是信号层。
52、如权利要求35所述方法，其特征在于该电容结构是第一电容结构，该方法还包括：
形成第二电容结构，它具有第三导电层，第四导电层和位于第三和第四导电层之间的第二介电层；
在第一和第二电容结构之间形成第三介电层，其中，导电路径将许多第一和第二接触垫互连到第四导电层，其中每个第一和第二介电层的厚度小于或等于约8微米，介电常数大于或等于约12。
53、如权利要求35所述方法，还包括在将电容结构复合到互连模块之前，对该电容结构进行预测试，看其是否有令人满意的电操作性能的步骤。
54、如权利要求36所述方法，还包括以下步骤：
在第一导电层上形成第二介电层；
在第二介电层上形成外露的第三导电层，此第三导电层具有预形成的孔；
用激光从第二介电层穿孔至第一导电层，利用多次具有第一每脉冲能量密度的激光脉冲，在第三导电层的预形成的制孔位置形成暗通路，第一每脉冲能量密度大于第二介电层的烧蚀阈值而小于第一导电层的烧蚀阈值；
利用具有的第二每脉冲能量密度的预定数目激光脉冲，在第一导电层上穿孔，第二能量密度大于第一导电层的烧蚀阈值，该预定数目的脉冲使暴露于激光的第一导电层表面熔化。
55、如权利要求54所述方法，还包括用导电材料填充暗通路的步骤。
56、如权利要求35所述方法，其特征在于第三导电层具有许多预形成的孔，该方法还包括激光穿孔透过第二介电层至第一导电层，在第一导电层的至少两个预形成的孔位置形成暗通路的步骤和在每条暗通路处在第三导电层上激光穿孔的步骤。
57、如权利要求35所述方法，还包括：
将第一遮蔽层置于激光输出光学系统和层压互连模块的外露面之间，第一遮蔽层具有与互连模块通路位置相应的第一孔；
将第二遮蔽层置于第一遮蔽层和激光输出光学系统之间，第二遮蔽层具有位于激光束输出主束内的第二孔，此第二孔阻止了激光束的旁支到达互连模块的外露面；
在互连模块中用激光打穿通路，
在互连模块的外露面上施加一层聚合聚光吸收层；
用激光在互连模块上穿孔形成透过光吸收层的通路，形成烧蚀的材料；
在包围通路的光吸收层上再次沉积烧蚀的材料；
除去光吸收层和光吸收层上的再次沉积的烧蚀材料，扩大通路的入口。
58、如权利要求35所述方法，还包括：
用激光从互连模块的项部外露面到其底部外露面穿透形成通路，所用许多激光脉冲被限定在第一预定图形中，每个被限定在第一预定图形中的脉冲具有第一每脉冲能量密度；
用被限定在第二预定图形中的许多激光脉冲穿透形成通路，每个被限定在第二预定图形中的脉冲具有第二每脉冲能量密度，第二每脉冲能量密度大于第一每脉冲能量密度，第二预定图形在第一预定图形内。
59、如权利要求35所述方法，还包括：
在对互连模块进行激光穿孔之前，先将聚合光吸收层施加在互连模块的顶部外露面上；
用激光在互连模块中穿透光吸收层形成穿透通路，形成烧蚀的材料；
在包围小孔的光吸收层上再次沉积烧蚀的材料；
除去光吸收层和光吸收层上再次沉积的烧蚀材料，扩大穿透通路的入口。
60、如权利要求36所述方法，其特征在于附加导电层是由选自铜，金，银和铝的材料制成的。
61、如权利要求35所述方法，还包括：
形成同种材料的第三和第四导电层；
在第三和第四层上刻以电路图形，从而形成具有材料分布的刻图形层；
改变第三和第四导电层中其他部分的材料分布，与刻图形层匹配。
62、如权利要求35所述制造互连模块的方法，包括：
在中心层压电容结构的两面的层压交替的导电层和介电层；
形成一条或多条穿透导电层和介电层的通路；
用导电材料填充暗通路，在层压电容结构和互连模块的外导电层之间形成导电路径；
对暗通路进行镀敷；
在外导电层上刻以图形，从而在暗通路上形成接触垫，
其特征在于接触垫，导电路径和电容结构在频率大于或等于约1.0千兆赫时产生小于或等于约0.60欧姆的合成功率分配阻抗。
63、互连模块，包括：
层压电容结构；
层压在电容结构两个相背面上的交替的导电层和介电层；
一条或多条延伸透过导电层和介电层的通路，其特征在于暗通路上镀有和填充有导电材料，在层压电容结构和互连模块的外导电层之间形成导电路径，
其中，接触垫，导电路径和电容结构在频率大于或等于约1.0千兆赫时产生小于或等于约0.60欧姆的合成功率分配阻抗。
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