KR100896548B1 - 상호접속 모듈 및 상호접속 모듈의 제조 방법 - Google Patents

상호접속 모듈 및 상호접속 모듈의 제조 방법 Download PDF

Info

Publication number
KR100896548B1
KR100896548B1 KR1020047002631A KR20047002631A KR100896548B1 KR 100896548 B1 KR100896548 B1 KR 100896548B1 KR 1020047002631 A KR1020047002631 A KR 1020047002631A KR 20047002631 A KR20047002631 A KR 20047002631A KR 100896548 B1 KR100896548 B1 KR 100896548B1
Authority
KR
South Korea
Prior art keywords
delete delete
conductive
interconnect module
layer
conductive layer
Prior art date
Application number
KR1020047002631A
Other languages
English (en)
Other versions
KR20040040443A (ko
Inventor
마크 에프. 실베스터
데이비드 에이. 한슨
윌리엄 지. 피트피쉬
Original Assignee
쓰리엠 이노베이티브 프로퍼티즈 컴파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쓰리엠 이노베이티브 프로퍼티즈 컴파니 filed Critical 쓰리엠 이노베이티브 프로퍼티즈 컴파니
Publication of KR20040040443A publication Critical patent/KR20040040443A/ko
Application granted granted Critical
Publication of KR100896548B1 publication Critical patent/KR100896548B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0112—Absorbing light, e.g. dielectric layer with carbon filler for laser processing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers
    • H05K2203/1383—Temporary protective insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명의 집적 회로 칩용 상호접속 모듈은 얇은 고 유전상수 매입 커패시터 구조물을 포함하여 감소된 배전 임피던스를 제공하고, 이에 따라 보다 높은 주파수 동작을 촉진시킨다. 상호접속 모듈은 1.0 기가헤르쯔 초과의 동작 주파수에서 약 0.60 오옴 이하의 감소된 배전 임피던스를 제공하면서, 솔더 볼 접속체를 통해 집적 회로 칩을 인쇄 배선판에 신뢰가능하게 부착시킬 수 있다.
상호접속 모듈, 커패시터, 집적 회로

Description

상호접속 모듈 및 상호접속 모듈의 제조 방법{An Interconnect Module and A Method for Forming an Interconnect Module}
본 발명은 집적 회로 칩과 함께 사용하기 위한 상호접속 모듈에 관한 것이다.
다층 상호접속 모듈은 반도체 산업에서 집적 회로 칩을 기계적으로 지지하고 그 칩을 인쇄 배선판에 전기적으로 부착시키는데 널리 사용된다. 상호접속 모듈은 1개의 칩 또는 다수개의 칩들을 지지하도록 구성될 수 있고, 전형적으로는 명칭 SCM(단일 칩 모듈) 또는 MCM(멀티칩 모듈)으로 표시된다.
상호접속 모듈은 집적 회로 칩을 신호선, 전력선 및 인쇄 배선판에 포함되는 다른 부품들과 전기적으로 결합시키는 작용을 하는 상호접속을 제공한다. 구체적으로, 상호접속 모듈은 칩의 조밀하게 패킹된 입출력(I/O)을 인쇄 배선판 상의 대응하는 I/O로 재분배시키는 상호접속을 제공한다. 전기적 상호접속 외에, 상호접속 모듈은 대표적으로는 칩을 인쇄 배선판에 기계적으로 결합시키는 작용을 하고, 열 손실 및 환경 보호와 같은 다른 기능들을 수행할 수 있다.
고주파수 동작을 지지하기 위해서는, 모듈 내에서 전력 및 그라운드 분배 선 또는 평면과 칩 다이 사이에 낮은 임피던스를 달성하는 것이 중요하다. 보다 낮은 주파수의 경우, 포장 내에 및 인쇄 배선판 상에 별도의 디커플링 커패시터(decoupling capacitor)를 위치시킴으로써 충분히 낮은 임피던스가 달성될 수 있다. 그러나, 주파수가 증가함에 따라, 별도의 커패시터에 의해 생성되는 고유의 직렬 인덕턴스 때문에 적당하게 낮은 임피던스를 달성하는 것이 점점 더 어렵게 된다. 또한, 상호접속 모듈 내의 리드, 땜납 범프, 바이어(via), 도금된 쓰루 홀(plated through hole) 및 트레이스(trace)는 별도의 커패시터가 증가된 인덕턴스 때문에 보다 높은 주파수에서 적절하게 기능할 수 없음을 더욱 심하게 만든다.
별도의 커패시터에 대한 대안으로서, 일부 칩들은 다이 내에 형성된 내부 커패시터 구조물을 포함한다. 구체적으로, "온-칩(on-chip)" 커패시터는 장치 제조 동안에 제작될 수 있고, 커패시터, 전력 및 그라운드선, 및 논리 및 버퍼 회로 사이에 저 인덕턴스 경로를 제공한다. 불행하게도, 온-칩 커패시터는 다이 크기를 증가시키고 수율을 감소시킴으로써 집적 회로 칩의 비용을 상당히 증가시킨다.
게다가, 다이에 첨가될 수 있는 온-칩 커패시턴스(capacitance)의 양은 전형적으로는 공간 구속 및 유전상수에 의해 제한되고, 이것은 인접하는 트레이스들의 신호 전파 특성에 악영향을 미치지 않기 위해서는 제한되어야 한다. 또한, 온-칩 커패시터와 여진기 또는 수신기 사이의 상호접속은 일반적으로 고 저항율 금속, 예를 들면 알루미늄의 사용 때문에 비교적 고 저항 경로이다. 결과적으로, 내부 커패시터의 유용성이 제한된다.
<요약>
일반적으로, 본 발명은 감소된 임피던스 전력 및 그라운드 분배를 제공하는 얇은 고 유전상수 커패시터 구조물을 포함하는 상호접속 모듈, 뿐만 아니라 이 상호접속 모듈의 제조 방법에 관한 것이다. 본 발명에 따라 구성된 상호접속 모듈은 집적 회로 칩을 솔더 볼 접속체(solder ball connection)를 통해 인쇄 배선판(PWB)에 신뢰가능하게 부착시킬 수 있으면서, 1.0 기가헤르쯔 초과의 주파수를 포함하는 고 동작 주파수에서 약 0.60 오옴(ohm) 이하의 작은 감소된 배전 임피던스를 제공할 수 있다. 이러한 방식으로, 상호접속 모듈은 초단파에서 동시 스위칭 출력(SSO) 잡음, 코어 색(core sag), 및 다른 형태의 신호 성능저하를 제한시키는데 있어서 효과적이다.
본 발명에 따른 상호접속 모듈은 함께 적층되어 단일 구조물을 형성하는 일련의 교대되는 유전층 및 도전층들을 포함할 수 있다. 적층 상호접속 구조물은 칩, 인쇄 배선판 및 상호접속 모듈 내의 각종 층들 사이에 도전성 상호접속 경로를 제공하는 많은 바이어 및 패턴화된 신호층들을 포함할 수 있다. 상호접속 모듈은 솔더 볼을 통해 각각 칩 및 기판 상의 대응하는 패드에 부착시키기 위한 접촉 패드를 갖는 칩 부착 및 기판 부착 표면을 포함한다. 각종 층들은 칩 및 PWB와의 신뢰가능한 상호접속을 촉진시키는 열 팽창 계수(CTE)를 제공하도록 선택된다.
상호접속 구조물은 매입 커패시터를 형성하는 1개 이상의 얇은 고 커패시턴스 평면 라미네이트의 혼입에 의해 감소된 배전 임피던스를 달성한다. 각 매입 커패시터는 2개의 도전박 사이에 고 유전상수 재료가 샌드위치되어 있는 극히 얇은 라미네이트에 의해 형성될 수 있다. 감소된 두께 및 높은 유전상수가 증가된 커패시턴스 및 감소된 전력 및 그라운드 분배 임피던스를 생성시킨다. 칩 부착 표면과 커패시터 사이에 끼워넣어지는 층들의 수, 따라서 상호접속 모듈 두께는 또한 직렬 인덕턴스를 감소시키고, 배전 임피던스를 추가로 감소시키기 위해 제한될 수도 있다.
몇몇 실시태양에서, 매입 커패시터는 상호접속 모듈의 코어를 형성할 수 있다. 다른 실시태양에서는, 1개 이상의 매입 커패시터들이 코어 주위에 만들어질 수 있다. 각 경우, 전력 및 그라운드 평면은 바이어를 수용하고 조절된 임피던스를 지지하기 위해 평면이 상호접속 모듈 내에 포함되기 전 또는 후에 적절하게 패턴화될 수 있다. 한 예로서, 매입 커패시터 구조물은 상호접속 모듈 내에 포함되기 전에 한 쌍의 도전박 상에 코팅되고 적층되고 패턴화된 고 유전상수 재료의 형태를 취할 수 있다. 이 경우, 커패시터 구조물은 또한 예비드릴링되어(pre-drilled) 상호접속 모듈 내 바이어용 클리어런스 홀(clearance hole)을 형성할 수도 있다.
한 실시태양에서, 본 발명은 칩 부착 표면, 기판 부착 표면 및 커패시터 구조물을 포함하는 상호접속 모듈에 관한 것이다. 칩 부착 표면은 집적 회로 칩을 상호접속 모듈에 부착시키기 위한 제1 접촉 패드를 정의한다. 기판 부착 표면은 상호접속 모듈을 인쇄 배선판에 부착시키기 위한 제2 접촉 패드를 정의한다. 커패시터 구조물은 제1 도전층, 제2 도전층 및 제1과 제2 도전층들 사이에 형성된 유전층을 갖는다. 상호접속 모듈 내에 형성된 도전 경로는 제1 접촉 패드 중 일부를 제1 또는 제2 도전층 중 어느 하나에 상호접속시킨다. 유리하게는, 제1 접촉 패드, 도전 경로 및 커패시터 구조물은 약 1.0 기가헤르쯔 이상의 주파수에서 약 0.60 오옴 이하의 합성 임피던스를 생성시킬 수 있다.
다른 실시태양에서, 본 발명은 적층 커패시터 구조물을 제공하는 단계, 칩 부착 표면을 형성시키는 단계, 기판 부착 표면을 형성시키는 단계, 및 커패시터 구조물, 칩 부착 표면 및 기판 부착 표면을 적층시켜 상호접속 모듈을 형성시키는 단계를 포함하는 상호접속 모듈의 제조 방법에 관한 것이다. 커패시터 구조물은 제1 도전층, 제2 도전층 및 제1과 제2 도전층들 사이에 형성된 유전층을 포함한다. 칩 부착 표면은 커패시터 구조물의 제1 면 상의 상호접속 모듈에 집적 회로 칩을 부착시키기 위한 제1 접촉 패드를 정의한다. 기판 부착 표면은 커패시터 구조물의 제2 면 상의 인쇄 배선판에 상호접속 모듈을 부착시키기 위한 제2 접촉 패드를 정의한다. 이 방법은 제1 또는 제2 도전층 중 어느 하나에 제1 접촉 패드 중 일부를 상호접속시키는 도전 경로를 형성시키는 단계를 더 포함한다. 제1 접촉 패드, 도전 경로, 및 커패시터 구조물은 약 1.0 기가헤르쯔 이상의 주파수에서 약 0.60 오옴 이하의 합성 임피던스를 생성시킨다.
추가된 실시태양에서, 본 발명은 교대되는 도전층 및 유기 유전층을 갖는 적층 지지체를 포함하는 상호접속 모듈을 제공한다. 적층 지지체는 적어도 제1 도전층, 제1 도전층에 인접하게 위치한 제1 유기 유전층, 제2 도전층, 및 제2 도전층에 인접하게 위치한 제2 유기 유전층을 포함한다. 제1 도전층은 칩 부착 층을 형성하고, 제2 도전층은 기판 부착 층을 형성한다. 제1과 제2 유전 층들 사이에 적층 커패시터 구조물이 형성되고, 약 42 마이크론 이하의 두께 및 약 12 이상의 유전상수를 갖는다. 한 예에서, 제1 및 제2 도전층 각각의 두께는 약 12 마이크론이고, 유전층의 두께는 약 8 마이크론이다. 커패시터 구조물의 외부 표면과 제1 도전층의 내부 표면 사이의 거리는 약 100 마이크론 이하이다.
추가의 실시태양에서, 본 발명은 적층 커패시터 구조물, 커패시터 구조물의 대향하는 면들 주위에 적층된 교대되는 도전층 및 유전층, 및 도전층 및 유전층 중 일부 또는 모두를 관통하여 연장되는 1개 이상의 바이어를 포함하고, 이 때 바이어는 도전 물질로 도금되거나 또는 충전되어 상호접속 모듈의 외부 도전층들과 적층 커패시터 구조물 사이에 도전 경로를 형성시키고, 접촉 패드, 도전 경로 및 커패시터 구조물은 약 1.0 기가헤르쯔 이상의 주파수에서 약 0.60 오옴 이하의 합성 전력 및 그라운드 분배 임피던스를 생성시키는 상호접속 모듈을 제공한다.
본 발명은 많은 이점들을 제공할 수 있다. 예를 들어, 상호접속 모듈은 매우 높은 유전상수를 갖는 극히 얇은 커패시터 구조물과 함께 제조될 수 있다. 결과적으로, 상호접속 모듈은 보다 높은 주파수에서 감소된 배전 임피던스를 제공하여, 성능을 개선시킬 수 있다. 특히, 감소된 전력 및 그라운드 분배 임피던스의 경우, 본 발명에 따른 상호접속 모듈은 외부 버스(bus)의 경우에 보다 신속한 스위칭 타임이 가능하여 시스템 대역폭을 증가시킬 수 있게 한다.
또한, 상호접속 모듈의 제조 방법은 2개의 동박 사이에 형성된 유전 코팅의 형태를 취할 수 있는 적층 커패시터 구조물을 사용함으로써 이익을 얻는다. 따라서, 도전층들은 도금될 필요가 없으며, 제조 용이함을 더욱 촉진시킨다. 적층 커패시터 구조물은 다른 층들과 합해지기 전에 예비구성되고, 패턴화되고, 예비드릴링되어, 상호접속 모듈의 구성을 용이하게 하고 구조물이 적절한 동작에 대해 사전시험될 수 있게 할 수 있다. 또한, 적층 커패시터 구조물은 상호접속 모듈에 사용하기 전에, 허용가능한 전기적 동작에 대해 사전시험될 수 있다.
본 발명의 1개 이상의 실시태양들에 대한 세부사항들이 첨부되는 도면 및 하기의 상세한 설명에 기재된다. 본 발명의 다른 특징, 목적 및 이점들은 상세한 설명 및 도면으로부터, 및 특허청구의 범위로부터, 명백해질 것이다.
본 명세서에서 사용된 용어 "도전(성)"은 전기 도전성을 의미한다.
도 1은 집적 회로 칩을 인쇄 배선판에 부착시키는 상호접속 모듈을 포함하는 전자 패키지(package)를 예시하는 횡단면도이다.
도 2는 상호접속 모듈에 사용하기 위한 커패시터 구조물을 예시하는 횡단면도이다.
도 3은 도 2의 커패시터 구조물을 예시하는 투시도이다.
도 4는 상호접속 모듈의 제1 실시태양을 예시하는 횡단면도이다.
도 5는 상호접속 모듈의 제2 실시태양을 예시하는 횡단면도이다.
도 6은 상호접속 모듈의 제3 실시태양을 예시하는 횡단면도이다.
도 7은 상호접속 모듈의 제4 실시태양을 예시하는 횡단면도이다.
도 1은 상호접속 모듈(12)를 포함하는 전자 패키지(10)를 예시하는 횡단면도이다. 설명되는 바와 같이, 상호접속 모듈(12)는 고 주파수 스위칭 분야에 특히 유용한 저 임피던스 전력 분배 특성을 나타낸다. 특히, 상호접속 모듈(12)는 약 1.0 기가헤르쯔 이상의 주파수에서 약 0.60 오옴 이하의 배전 임피던스를 제공할 수 있다. 감소된 배전 임피던스를 달성하기 위하여, 상호접속 모듈(12)은 극히 얇고 매우 높은 유전상수 재료를 사용할 수 있게 만드는 매입 커패시터 구조물을 포함한다.
도 1에 나타낸 바와 같이, 상호접속 모듈(12)은 집적 회로 칩(14)를 인쇄 배선판(PWB)(16)에 부착시키는 중간 부품으로 사용된다. 도 2에 예시한 바와 같이, 상호접속 모듈(12)은 함께 적층되어 단일 구조물을 형성하는 교대되는 도전층 및 유전층 스택(stack)을 포함한다. 상호접속 모듈(12) 내에 형성된 바이어는 칩(14)로부터의 I/O를 PWB(16) 상의 대응하는 I/O로 경로지정하는 작용을 하는 도전 경로를 제공하고, 전력 및 접지전위를 PWB와 칩 사이에 분배시킨다.
칩(14)은 솔더 볼 접속체(18) 어레이를 통해 상호접속 모듈(12)에 전기적 및 기계적으로 결합될 수 있다. 솔더 볼 접속체(18)는 상호접속 모듈(12)의 상부 표면 및 칩(14)의 하부 표면 상의 접촉 패드에 전기적으로 결합된다. 상호접속 모듈(12) 및 칩(14)이 서로 부착될 때, 솔더 볼 접속체(18)가 가열되어 땜납 환류를 일으켜 대향하는 접촉 패드 사이에서 전기 전도성 본드를 형성시킨다. 언더필 (underfill) 접착제(20)를 첨가하여 솔더 볼(18) 사이의 공극을 채우고, 따라서 상호접속 모듈(12)와 칩(14) 사이의 기계적 본드를 강화시킬 수 있다. 언더필 접착제(20)은 경화될 때 고화되어 칩(14)의 상호접속 모듈(12)에 대한 움직임을 감소시키는 에폭시 수지로 제조될 수 있다. 결과적으로, 솔더 볼(18)에 의해 형성된 전기 접속은 사용 동안에 쉽게 파괴되지 않는다.
상호접속 모듈(12)은 유사한 배열로 PWB(16)에 부착된다. 특히, 솔더 볼 접속체(22)는 상호접속 모듈(12) 상의 접촉 패드를 PWB(16) 상의 대응하는 접촉 패드에 전기적으로 및 기계적으로 결합시키는 작용을 한다. PWB(16) 상의 접촉 패드는 PWB의 각종 층 내에 형성된 도전 트레이스 또는 바이어에 전기적으로 결합될 수 있다. 역시, 경우에 따라 언더필 접착제(24)가 첨가되어 상호접속 모듈(12)와 PWB(16) 사이의 기계적 본드를 강화시킬 수 있다. 신뢰가능한 결합(bonding)을 촉진시키기 위하여, 상호접속 모듈(12)은 바람직하게는 대략적으로 PWB(16)의 열 팽창 계수(CTE)와 같은 CTE를 갖는다. 이러한 방식으로, 상호접속 모듈(12)은 집적 회로 칩(14)을 PWB(16)에 신뢰가능하게 부착시킬 수 있다. 또한, 이하 상세하게 설명되는 바와 같이, 상호접속 모듈(12)은 내부 커패시터 구조물을 사용하여 1.0 기가헤르쯔 초과의 주파수를 포함하는 고 동작 주파수에서 약 0.60 오옴 이하의 감소된 배전 임피던스를 달성한다. 이러한 방식으로, 상호접속 모듈은 초단파에서 동시 스위칭 출력(SSO) 잡음, 코어 색 및 다른 형태의 신호 성능저하를 제한시키는데 효과적이다.
도 2는 상호접속 모듈(12)에 사용하기 위한 커패시터 구조물(26)을 예시하는 횡단면도이다. 커패시터 구조물(26)은 제1 도전층(28), 제2 도전층(30) 및 유전층(32)를 포함할 수 있다. 유전층(32)은 1개의 유전층에 의해 또는 도 2에 나타낸 바와 같이, 제1 및 제2 유전 서브층(sublayer)(34, 36)에 의해 형성될 수 있다. 특히, 유전층은 제1 및 제2 도전층들(28, 30) 중 적어도 하나에 유전 물질을 코팅시킨 다음 열 및 압력을 인가하여 커패시터 구조물(26)을 적층시키고 유전층을 경화시킴으로써 형성될 수 있다. 몇몇 경우, 유전층(34, 36)은 각각 도전층(28, 30) 중 하나에 코팅될 수 있다.
제1 및 제2 도전층(28, 30)은 동박에 의해 형성될 수 있으며, 전력 및 그라운드 평면으로 작용한다. 유전층(32)은 고 유전상수 입자들이 충전된 에폭시 수지의 형태를 취할 수 있다. 유전체 입자들은 예를 들면 티탄산바륨, 티탄산스트론튬바륨, 산화티탄, 및 티탄산지르코늄납으로 이루어진 군으로부터 선택될 수 있다. 부하된 에폭시 수지는 예를 들면 롤 코팅에 의해 도전층(28, 30) 중 하나 또는 둘 모두에 코팅되고 건조될 수 있다. 도전층(28, 30)은 각각 약 10 내지 80 마이크론 범위, 보다 바람직하게는 10 내지 40 마이크론의 두께를 가질 수 있다. 한 실시태양에서, 각 도전층(28, 30)은 두께가 약 18 마이크론이다.
한 예로서, 유전 물질은 2개의 박에 모두 코팅될 수 있다. 코팅이 건조된 후, 박의 코팅된 면들이 함께 연결될 수 있으며, 생성된 구조물은 열 및 압력을 사용하여 적층하여 유전 물질을 경화시킬 수 있다. 커패시터 구조물(26)은 바람직하게는 극히 얇으며, 극히 높은 유전상수를 나타낸다. 예를 들면, 유전층(32) 중의 유전 물질은 바람직하게는 경화시에 약 8 마이크론 이하, 보다 바람직하게는 약 1 내지 4 마이크론의 전체 건조 두께를 갖도록 배합된다. 또한, 유전 물질은 약 12 이상, 보다 바람직하게는 약 12 내지 150의 높은 유전상수를 갖는다.
생성된 적층된 커패시터 구조물(26)은 각각 약 10 내지 40 마이크론 범위의 두께 및 12 내지 150 범위의 유전상수를 갖는 2개의 박층들을 포함하고, 약 1.4 내지 132 나노패럿/cm2 범위의 커패시턴스를 갖고, 칩(14)에 대한 상당히 감소된 배전 임피던스에 기여한다. 구체적으로는, 제1 접촉 패드, 도전 경로 및 제1 또는 제2 도전층은 약 1.0 기가헤르쯔 초과의 주파수에서 약 0.60 오옴 이하의 합성 임피던스를 생성시킨다. 이러한 방식으로, 커패시터 구조물(26)를 포함시키는 것은 칩(14) 내에서 보다 빠른 스위칭 주파수를 촉진시킨다.
상호접속 모듈(12)에 사용하기 적합한 적층 커패시터 구조물, 뿐만 아니라 이 구조물의 제조 방법은 미국 특허 제6,274,224호, 및 동시계류중이고 일반적으로 양도된, 2001년 7월 10일 출원, 발명의 명칭 "CAPACITOR HAVING EPOXY DIELECTRIC LAYER CURED WITH AMINOPHENYLFLUORENES"인 미국 특허 출원 일련번호 제09/902,302호, 뿐만 아니라 PCT WO 00/45634에 설명되어 있으며, 이들 각각의 전체 내용은 본 명세서에서 참고문헌으로 인용된다. 예를 들면, 상기 인용한 특허 출원은 티탄산바륨 입자가 충전된 에폭시를 포함하는 유전 물질의 제조를 설명한다. 유전 물질은 동박 지지체 상에 코팅된 다음, 함께 적층되어 커패시터 구조물을 형성할 수 있다.
도 3은 도 2의 커패시터 구조물(26)을 예시하는 투시도이다. 도 3에 나타낸 바와 같이, 커패시터 구조물(26)은 가요성으로 제조될 수 있어, 상호접속 모듈(12)에 사용하기 전에 롤 상에 웹으로 저장하는 것을 용이하게 할 수 있다. 상호접속 모듈(12)에 사용하기 위해서는, 커패시터 구조물(26)을 상호접속 모듈의 디자인에 따라 일정크기로 절단하고 예비패턴화 또는 예비드릴링할 수 있다. 구체적으로, 바이어, 트레이스 및 다른 도전 경로들은 상호접속 모듈(12)이 완전히 조립되기 전에 커패시터 구조물(26) 중에 형성될 수 있다. 이어서 커패시터 구조물(26)은 상호접속 모듈(12) 내에서 다른 층들과 함께 적층되어 칩(14)의 한 면에 및 PWB(16)의 다른 면에 부착되는 패키지를 형성할 수 있다.
커패시터 구조물(26)은 각종 상이한 상호접속 모듈에 사용될 수 있다. 또한, 몇몇 상호접속 모듈은 2개 이상의 커패시터 구조물(26)을 포함할 수 있다. 도 4-7은 이러한 다양성을 예시하는 많은 예들을 나타내지만, 본 명세서에서 광범위하게 구체화되고 특허청구된 본 발명을 제한하는 것으로 간주되어서는 안된다. 예를 들면, 커패시터 구조물(26)은 상호접속 모듈용 코어로서 사용될 수 있고, 이 때 추가의 유전 및 도전층들은 코어 주위에 형성된다. 다른 예에서는, 2개의 커패시터 구조물(26)이 사이에 끼워지는 유전 및 도전층들과 함께 금속 또는 유전 코어 주위에 형성될 수 있다. 각 경우, 커패시터 구조물(26)은 감소된 배전 임피던스에 기여하고 보다 빠른 스위칭 주파수를 촉진시킨다.
도 4는 제1 상호접속 모듈(36)을 예시하는 횡단면도이다. 상호접속 모듈(36)은 칩 부착 표면(39) 및 기판 부착 표면(41)을 갖는다. 또한, 상호접속 모듈(36)은 제1 도전층(28), 제2 도전층(30) 및 제1 유전층(32)을 갖는 커패시터 구조물(26)을 포함한다. 도 4의 예에서, 커패시터 구조물(26)은 제2 및 제3 유전층들(40, 42) 및 제3 및 제4 도전층들(46, 48)과 함께 형성된다. 도 4에 나타낸 도전층 및 유전층들은 커패시터 구조물(26) 주위에 대칭적으로 배치된다. 즉, 커패시터 구조물(26)의 한 면 상에 형성된 각 유전 또는 도전층은 커패시터 구조물의 대향하는 면 상에 형성된 동일 물질로 된 대응하는 층을 갖는다.
도 4에 추가로 나타낸 바와 같이, 제1 바이어(44)는 칩 부착 표면(39)로부터 기판 부착 표면(41)로 유전층(40, 42)을 관통하여 연장된다. 제2 바이어(45)는 칩 부착 표면(39)로부터 유전층(40)을 관통하여 연장되고, 커패시터 구조물(26)의 제1 도전층(28)에서 끝난다. 제3 바이어(47)은 기판 부착 표면(41)로부터 유전층(42)을 관통하여 연장되고, 제2 도전층(30)에서 끝난다. 각 바이어(44, 45, 47)은 마이크로전자 제작 분야에 공지되어 있는 증착 기술들 중 어느 하나를 사용하여 도전 물질로 도금된다. 별법으로, 각 바이어(44, 45, 47)은 전기 도전 물질로 충전되어 도전 경로를 형성한다.
커패시터 구조물(32)은 바이어(44)용 클리어런스 홀을 제공하도록 예비드릴링될 수 있다. 바이어(44, 45)는 칩 부착 표면(39)의 표면에서 도전 물질로 도금될 수 있다. 유사하게, 바이어(47)은 기판 부착 표면(41)의 표면에서 도전 물질로 도금될 수 있다. 땜납 마스크(50, 52)를 각각 칩 부착 표면(39) 및 기판 부착 표면(41)에 부착시켜 바이어(44, 45, 47)를 덮을 수 있다. 각 땜납 마스크(50, 52)는 각 바이어(44, 45, 47)에 인접한 접촉 패드를 노출시킨다. 예를 들면, 땜납 마스크(50)은 접촉 패드(54, 55)를 노출시키는 반면, 땜납 마스크(52)는 접촉 패드(56, 57)을 노출시킨다. 칩과 관련된 솔더 볼은 접촉 패드(54, 55) 위에서 정렬될 수 있으며, 가열되고 환류되어 접촉 패드와 전기적 및 기계적 본드를 형성한다. 마찬가지로, 기판과 관련된 솔더 볼은 접촉 패드(56, 57) 위에서 정렬될 수 있으며, 가열되고 환류되어 접촉 패드와 전기적 및 기계적 본드를 형성한다.
도 4의 예에서, 커패시터 구조물(26)은 상호접속 모듈(36)용 코어를 형성하고, 제1 및 제2 도전층(28, 30)은 전력 및 그라운드 평면을 형성한다. 제2 유전층(40)은 제1 도전층(28)과 칩 부착 표면(39) 사이에 형성되고, 제3 도전층(46)은 제2 유전층(40)과 칩 부착 표면 사이에 형성된다. 특히, 제3 도전층(46)은 패턴화되어 접촉 패드(54, 55)를 형성할 수 있다. 유사하게, 제3 유전층(42)은 제2 도전층(30)과 기판 부착 표면(41) 사이에 형성되고, 제4 도전층(48)은 제3 유전층(42)과 기판 부착 표면 사이에 형성된다. 제3 도전층(46)과 마찬가지로, 제4 도전층(48)은 패턴화되어 접촉 패드(56, 57)를 형성할 수 있다.
제2 및 제3 유전층(40, 42)는 고온 유기 유전 지지체 물질, 예를 들면 폴리이미드 및 폴리이미드 라미네이트, 에폭시 수지, 액정 중합체, 유기 물질, 또는 적어도 부분적으로 폴리테트라플루오로에틸렌을 포함하는 유전 물질의, 충전제를 갖거나 또는 갖지 않는 라미네이트로부터 제조될 수 있다. 한 실시태양에서, 유전층(40, 42)은 유기 물질, 예를 들면 폴리테트라플루오로에틸렌(PTFE), 보다 구체적으로는 시안산에스테르 및 에폭시가 함침된 발포 PTFE 또는 "ePTFE"로 이루어진다. PTFE 물질은 특히, 혼합 시안산에스테르 에폭시 접착제 및 무기 충전제를 함유하는 발포 폴리테트라플루오로에틸렌 매트릭스일 수 있다.
도전층(46, 48)은 도전 물질, 예를 들면 구리로부터 제조될 수 있다. 알루미늄, 금 또는 은과 같은 다른 공지된 도전 물질도 또한 사용될 수 있다. 이 예에서, 도전층(46, 48)은 각각 약 5 내지 14 마이크론 범위의 두께를 가질 수 있다. 한 예에서, 각 도전층(46, 48)의 두께는 약 12 마이크론이다. 유전층(40, 42)은 각각 약 20 내지 70 마이크론 범위의 두께를 가질 수 있다. 한 예에서, 각 유전(40, 42) 층의 두께는 약 36 마이크론이다, 따라서, 제1 도전층(28)의 외부 표면과 접촉 패드(55)의 내부 표면 사이의 거리는 100 마이크론 미만이고, 도 4의 예에서는 약 36 마이크론 이하이다.
상호접속 모듈(36)의 각종 층들은 열 및 압력을 사용하여 함께 스택 및 적층될 수 있다. 예를 들면 모든 층들이 한 스택으로 서로 동시에 적층될 수 있다. 별법으로는, 층들이 한 번에 하나씩 커패시터 구조물(26) 상에 형성될 수 있고, 각 적층 단계에서 첨가된 1개 또는 2개의 추가의 층들과 함께 점진적으로 증가하게 형성될 수 있다. 적층 동안, 유전층(40, 42)은 용융되어 커패시터 구조물(26)에 의해 형성된 바이어(44)용 클리어런스 홀 내로 흐른다.
바이어(44)는 칩 부착 표면(39) 및 기판 부착 표면(41) 상에서 접촉 패드들(54, 56)을 상호접속시키는 도전 경로를 형성한다. 이러한 방식으로, 바이어(44)는 칩과 관련된 I/O 또는 다른 터미날을 PWB 상의 터미날과 상호접속시킬 수 있다. 바이어(45)는 커패시터 구조물(26)의 제1 도전층(28)과 접촉 패드(55)를 상호접속시키고, 이것은 전력 평면을 형성할 수 있다. 유사하게, 바이어(47)은 제2 도전층(30)과 접촉 패드(57)을 상호접속시키고, 이것은 그라운드 평면을 형성할 수 있다. 별법으로는, 제1 및 제2 도전층(28, 30)이 각각 그라운드 평면 및 전력 평면을 형성할 수 있다.
상호접속 모듈(36)은 바이어(44, 45, 47)과 유사한 다수개의 바이어를 포함할 수 있다. 바이어(44)는 예를 들면 I/O 상호접속을 위하여, 칩 부착 표면(39) 및 기판 부착 표면(41) 상의 접촉 패드들을 상호접속시키는 작용을 한다. 바이어(45, 47)은 기판으로부터 칩으로 그라운드 및 전력 퍼텐셜을 분배시키는 작용을 한다. 특히, 상호접속 모듈(36)은 예를 들면, 전력 또는 접지전위를 PWB로부터 도전층으로 분배시키기 위하여, 기판 부착 표면(41) 상의 접촉 패드를 제1 도전층(28)과 상호접속시키는 추가의 바이어를 포함할 수 있다. 유사하게, 추가의 바이어는 제2 도전층을 칩 부착 표면(39) 상의 접촉 패드와 상호접속시켜 그라운드 또는 전력 퍼텐셜을 칩으로 분배시킬 수 있다.
바이어(44, 45, 57)은 상호접속 모듈(36)의 적층 후에 형성될 수 있다. 특히, 바이어(44)는 예를 들면, 본 명세서에서 전체 내용을 참고문헌으로 인용하고 있는 미국 특허 제6,021,564호에 설명되어 있는 드릴링 또는 레이저 박리(ablation) 방법에 의해 형성될 수 있다. 적층 후에, 땜납 마스크(50, 52)를 상호접속 모듈(36)에 첨가하여 바이어(44, 45, 47)를 덮는다. 이어서, 땜납 마스크(50, 52)를 패턴화시켜 각각 칩 및 PWB로부터 솔더 볼을 수용하기 위한 접촉 패드(54, 55, 56, 57)을 형성시킨다.
몇몇 실시태양에서, 상호접속 모듈(36)은 "플립-칩(flip-chip)" 집적 회로를 수용할 수 있다. 플립-칩 장착은 다이 또는 칩 상에 솔더 볼을 놓고, 칩을 플립핑(flipping)시키고, 칩을 지지체, 예를 들면 상호접속 모듈(36) 상의 접촉 패드와 정렬시키고, 로 중에서 솔더 볼을 환류시켜 칩과 지지체 사이에 결합을 형성시키는 것을 포함한다. 이러한 방식으로, 접촉 패드는 와이어 본딩 및 테이프-자동화 본딩(TAB) 기술에서와 같이 둘레에 한정되기 보다는, 칩 전표면에 걸쳐 분배된다. 그 결과, 이용가능한 I/O 및 전력/그라운드 터미날의 최대 수가 증가될 수 있고, 신호 및 전력/그라운드 상호접속이 칩 상에 보다 효율적으로 경로지정(route)될 수 있다.
커패시터 구조물(26)은 상호접속 모듈(36) 내에서 배전 임피던스를 상당히 감소시킨다. 제1 도전층(28)이 전력 평면이고 접촉 패드(55)가 칩 부착 표면(39) 상에 장착된 칩의 전력 입력과 접촉하는 솔더 볼에 결합된다고 할 때, 칩에 의해 관찰되는 배전 임피던스는 접촉 패드(55), 도전 바이어(45) 및 제1 도전층(28)의 합성 임피던스이다. 배전 임피던스는 용량성 성분 뿐만 아니라 유도성 성분도 포함하고, 이것은 동작 주파수에 좌우된다. 배전 임피던스의 계산 기술은 본 명세서에서 나중에 기술된다.
도 5는 칩 부착 표면(59) 및 기판 부착 표면(61)을 갖는 제2 상호접속 모듈(58)을 예시하는 단면도이다. 도 5에 나타낸 바와 같이, 상호접속 모듈(58)은 제1 및 제2 도전층(28, 30) 및 제1 유전층(32)을 갖는 중앙 커패시터 구조물(26)을 포함한다. 또한, 상호접속 모듈(58)은 중앙 커패시터 구조물(26)의 대향하는 면 상에 제2 및 제3 유전층(60, 62)을 포함한다.
제3 도전층(64)은 제2 유전층(60) 및 칩 부착 표면(59) 사이에 형성된다. 제4 도전층(66)은 제3 유전층(62)과 기판 부착 표면(61) 사이에 형성된다. 제1 및 제2 도전층(28, 30)은 전력 및 그라운드 평면을 형성할 수 있는 반면, 제3 및 제4 도전층(64, 66)은 신호층들을 형성하도록 패턴화될 수 있다.
제4 유전층(68)은 제3 도전층(64)과 칩 부착 표면(59) 사이에 형성되는 반면, 제5 유전층(70)은 제4 도전층(66)과 기판 부착 표면(61) 사이에 형성된다. 마지막으로, 도전층(71, 72)가 각각 다이 부착 표면(59) 및 기판 부착 표면(61) 상에 형성되고, 패턴화되어 바이어 형성을 위한 예비성형된 개구를 형성할 수 있다. 따라서, 바이어를 형성하는데 사용된 레이저를 단지 유전 물질만을 박리시키기 위해 인가한다.
도전층들(64, 66, 71, 72)은 모두 약 5 내지 14 마이크론의 범위, 보다 바람직하게는 12 마이크론의 두께를 갖는 구리로부터 형성될 수 있다. 각 유전층(60, 62, 68, 70)은 약 20 내지 70 마이크론의 범위, 보다 바람직하게는 36 마이크론의 두께를 가질 수 있다. 따라서, 제1 도전층(28)의 외부 표면과 접촉 패드(71)의 내부 표면 사이의 거리는 100 마이크론 미만, 보다 바람직하게는 약 88 마이크론 이하이다. 각종 층들을 함께 또는 순차적으로 적층시킬 수 있다. 도전층(64, 66)을 각각 유전층(60, 62)에 적층시킨 후, 이들은 패턴화되어 신호 트레이스를 형성시킬 수 있다. 유사하게, 도전층(71, 72)은 각각 유전층(68, 70)에 적층시 패턴화될 수 있다.
몇몇 실시태양에서, 도전층들은 구조적 단일성을 촉진시키고 열 응력에 기인한 변형에 저항하도록 "평형을 이룬다". 구체적으로, 커패시터 구조물(26)의 대향하는 면 상에 대칭적으로 위치한 도전층들은, 각각 그 위에 적층되거나 또는 도금되어 그를 가로지르는 패턴으로 에칭된 금속박과 동일한 타입을 갖도록 상호적으로 구성될 수 있으며, 각 층 내의 금속 농도는 대략 동일하다. 이러한 방식으로, 한 층의 CTE 및 다른 층의 CTE는 실질적으로 동일하며, 이에 따라 서로 평형을 이루어 열 응력 하에서의 상호접속 모듈의 뒤틀림(warp)을 최소화시킨다.
I/O 상호접속을 위해, 상호접속 모듈(58)은 많은 도전 바이어, 예를 들면 매립 바이어(buried via)(86)를 포함하고, 이것은 신호층들(64, 66)에서 유전층(60, 62) 및 접촉 전극(82, 84)를 관통하여 연장된다. 전극(82, 84)은 다시 칩 부착 표면(59) 및 기판 부착 표면(61)에서 블라인드 바이어(blind via)(78, 80)와 접촉한다. 전형적으로, 블라인드 바이어는 단지 1개의 유전층을 관통하여 형성되고 2개의 인접하는 도전층들 사이의 경로지정(routing) 접속에 사용된다. 그러나, 블라인드 바이어는 여러개의 도전층들을 접속시키기 위하여 다수개의 적층 지지체 층들을 관통하여 연장되게 형성될 수 있다. 도전층들은 패턴화될 수 있고, 나머지 층들을 전체 구조물에 결합시키기 전에 인접하는 도전층들을 접속시키는 임의의 필수적인 블라인드 바이어가 형성된다.
블라인드 바이어는 직경이 약 75 마이크론 미만인 입구 개구를 가질 수 있다. 블라인드 바이어에 대한 종횡비의 범위는 1:1 내지 5:1 범위내일 수 있다. 예를 들면, 바이어 입구 폭이 50 마이크론이고 50 마이크론의 두께를 갖는 유전층을 관통하여 연장되는 블라인드 바이어가 형성될 수 있다.
전력 및 그라운드 분배를 위해, 상호접속 모듈(58)은 또한 제1 도전 평면(28) 또는 제2 도전 평면(30)과 접촉하는 많은 전도성 매립 바이어(81, 87)를 포함한다. 바이어(81)은 신호층(66)에서 전극(79)과 접촉하고, 이것은 다시 칩 부착 표면(59)에 형성된 블라인드 바이어(77)과 접촉한다. 바이어(87)은 신호층(64)에서 전극(85)과 접촉하고, 이것은 기판 부착 표면(61)에서 블라인드 바이어(83)와 접촉한다. 각 매립 바이어는 약 3:1 내지 25:1 사이의 종횡비를 가질 수 있다.
블라인드 바이어(78, 77)은 상호접속 모듈(58)에 부착된 칩으로부터 솔더 볼을 수용한다. 솔더 볼은 가열되고 환류되어 바이어(78, 77)와의 전도성 본드를 형성하고, 이에 의해 칩 상의 I/O와 상호접속 모듈(58) 상의 I/O를 상호접속시킨다. 마찬가지로, 블라인드 바이어(80, 83)은 솔더 볼을 수용하여 기판에 대한 상호접속 모듈의 전기적 및 기계적 접속을 제공한다. 솔더 볼은 가열되고 환류되어 바이어(80, 83)와의 전도성 본드를 형성하고, 이에 의해 상호접속 모듈 상의 I/O와 기판 상의 I/O를 상호접속시킨다.
블라인드 및 매립 바이어는 저 인덕턴스 신호 경로를 제공하고, 상호접속 모듈(58) 내 임피던스를 추가로 감소시킨다. 도 5에 나타낸 바와 같이, 바이어(78)은 도전층(64)과 접촉하고, 이것은 측방향으로 진행되어 매립 바이어(86)과 접촉한다. 매립 바이어는 도전층(66)과 접촉하고, 이것은 측방향으로 진행되어 바이어(80)과 접촉한다. 이러한 방식으로, 도전층 부분은 평행하지만 수직으로 이격된 경로를 따라 경로지정되고, 이 때 전류 또는 신호는 반대 방향으로 흐른다.
신호들을 상기 방식으로 배열함으로써, 제1 신호 경로 세그먼트에 의해 형성된, 인접하는 제2 신호 경로 세그먼트와의 상호 인덕턴스는 제2 도전 경로 세그먼트에 의해 형성된 제1 도전 경로 세그먼트와의 상호 인덕턴스를 상쇄시킨다. 이것은 바이어를 통해 흐르는 전류가 제1 신호 경로 세그먼트 중에서 한 방향으로 흐르고 인접하는 신호 경로 세그먼트 중에서는 반대 방향으로 흐른다는 사실 때문이다.
역시, 도 5의 실시예에서, 커패시터 구조물(26)은 극히 얇고, 동시에 고 유전상수를 나타낸다. 그 결과, 커패시터 구조물(26)은 상호접속 모듈(58) 내에서 배전 임피던스를 감소시킨다. 블라인드 및 매립 바이어에 의해 형성된 저 인덕턴스 경로와 합해질 때, 커패시터 구조물(26)은 1.0 기가헤르쯔 이상의 고 주파수에서 약 0.6 오옴 이하의 배전 임피던스로 동작될 수 있는 상호접속 모듈을 생성시킨다.
도 6은 제3 상호접속 모듈(88)을 예시하는 횡단면도이다. 도 6에 나타낸 바와 같이, 제3 상호접속 모듈(88)은 중앙 커패시터 구조물(26)을 포함한다. 제1 및 제2 도전층들(28, 30) 및 제1 유전층(32) 외에, 상호접속 모듈(88)은 일련의 교대되는 유전층(92, 93, 94, 95, 96, 98), 뿐만 아니라 일련의 교대되는 도전층(100, 102, 104, 106)을 포함한다. 도전층(100, 102, 104, 106)은 패턴화되어 신호층을 형성할 수 있다. 도전층(28, 30)은 전력 및 그라운드 평면 층을 형성한다.
각 유전층(92, 93, 94, 95, 96, 98)은 약 20 내지 70 마이크론 범위, 보다 바람직하게는 약 35 마이크론의 두께를 가질 수 있다. 따라서, 각 유전층(92, 93, 94, 95, 96, 98)은 실질적으로 동일한 두께, 및 바람직하게는 동일한 두께 허용차를 가질 수 있다. 또한, 각 유전 물질(92, 93, 94, 95, 96, 98)은 동일한 물질로부터 형성될 수 있다. 그러나 몇몇 실시태양에서는, 커패시터 구조물(26)로부터 바깥쪽으로 배열되는 유전 물질의 일부, 예를 들면 층(92, 98)은 상호접속 모듈 적층 지지체의 굴곡 탄성율이 실질적으로 최대화되도록 내부 유전층, 예를 들면 (93, 94, 95, 96, 98)보다 높은 탄성율을 가질 수 있다.
각 도전층(100, 102, 104, 106)은 약 5 내지 14 마이크론의 범위, 보다 바람직하게는 약 12 마이크론의 두께를 가질 수 있다. 따라서, 제1 도전층(28)의 외부 표면과 접촉 패드(112)의 내부 표면 사이의 거리는 약 150 마이크론 미만일 수 있다. 도 6의 예에서, 거리는 약 136 마이크론이다.
도 6에 나타낸 바와 같이, I/O 상호접속은 블라인드 및 매립 바이어의 병용에 의해 달성된다. 구체적으로, 제1 블라인드 바이어(108)은 칩 부착 표면(89) 상에 형성되고, 제2 블라인드 바이어(110)은 기판 부착 표면(91) 상에 형성된다. 제1 및 제2 바이어(108, 110)은 각각 도금되어 전극(112, 114)를 형성한다. 각 바이어(108, 110)은 각각 칩 또는 기판으로부터 솔더 볼을 수용할 수 있다. 솔더 볼(116)은 도 6에 예시된다. 블라인드 바이어(108)은 신호층(106)에서 제3 블라인드 바이어(118)와 접촉된다. 블라인드 바이어(110)은 신호층(100)에서 제4 블라인드 바이어(120)와 접촉된다. 블라인드 바이어(118)은 신호층(104)에서 매립 바이어(122)와 접촉하는 반면, 블라인드 바이어(120)은 신호층(102)에서 동일한 매립 바이어와 접촉된다.
전력 및 그라운드 평면 상호접속은 또한 블라인드 및 매립 바이어의 조합을 사용하여 제조될 수 있다. 도 6에 추가로 나타낸 바와 같이, 칩 부착 표면(89)은 매립 바이어(121)을 포함한다. 블라인드 바이어(121)은 도금되어 전극(123)을 형성하고, 칩과 관련된 솔더 볼(125)을 수용한다. 블라인드 바이어(121)은 신호층(106)에서 제2 블라인드 바이어(127)에 커플링된다. 이어서, 블라인드바이어(127)은 신호층(104)에서 매립 바이어(129)에 커플링된다. 도 5의 예에서와 같이, 블라인드 및 매립 바이어의 배치는 상호접속 모듈(88) 내 상호 인덕턴스의 상쇄를 야기시키고, 배전 임피던스를 추가로 감소시킨다.
신호층(104)는 커패시터 구조물(26)의 제1 도전층(28)에 접촉하여 솔더 볼(125) 및 제1 도전층을 상호접속시키고, 이것은 전력 또는 그라운드 평면층으로 제공될 수 있다. 유사한 세트의 블라인드 및 매립 바이어가 제2 도전층(30)에 접근하도록 제공될 수 있다. 또한, 상기 바이어는 칩 부착 표면(89) 또는 기판 부착 표면(91)로부터 연장되어 칩 및 PWB로부터 전력 및 접지전위를 칩 및 PWB로 분배시킬 수 있다. 도 4 및 5의 예에서와 같이, 상호접속 모듈(88) 내 커패시터 구조물(26)의 혼입은 배전 임피던스를 실질적으로 감소시키고 보다 빠른 스위칭 주파수가 가능하게 한다.
도 7은 제4 상호접속 모듈(130)을 예시하는 횡단면도이다. 도 7의 예에서, 상호접속 모듈(130)은 중앙의 유전 코어(132)의 대향하는 면들 상에 형성된 2개의 커패시터 구조물(26a, 26b)를 포함한다. 상호접속 모듈(130)의 대향하는 면들은 칩 부착 표면(131) 및 기판 부착 표면(133)을 형성한다. 상호접속 모듈(130)은 또한 유전층(134, 135, 136, 136, 140, 142) 및 도전층(144, 146, 148, 150)의 교대되는 배치를 포함한다. 도전층(144, 148)은 유전 코어(132)의 대향하는 면 상에 형성되고, 전력 및 그라운드 평면을 형성할 수 있다. 도전층(146, 150)은 패턴화되어 신호 트레이스 층을 형성할 수 있고, 각각 유전층(134, 136)에 의해 도전층(144, 148)로부터 떨어져 있다.
유전층(140)은 도전층(150)과 커패시터 구조물(26a) 사이에 형성되는 반면, 유전층(135)은 도전층(146) 및 커패시터 구조물(26b) 사이에 형성된다. 유전층(136, 142)은 각각 커패시터 구조물(26a, 26b)에 인접하게 위치한다. 다수개의 바이어가 칩 부착 표면(131) 및 기판 부착 표면(133)에 형성될 수 있다. 도 7의 예에서, 도전 물질(154)로 충전된 바이어(152)는 상호접속 조립체(130)를 관통하여 연장되고, 각각 칩 부착 표면(131) 및 기판 부착 표면(133) 상의 접촉 패드들(156, 158)을 상호접속시킨다. 따라서, 바이어(152)는 칩과 PWB 사이에 I/O 상호접속을 제공할 수 있다.
바이어(160)은 칩 부착 표면(131) 상에 형성된 접촉 패드(162)로부터 연장되어 커패시터 구조물(26a)의 제1 도전층(28a)을 접촉한다. 유사하게, 바이어(164)는 기판 부착층(133) 상에 형성된 접촉 패드(166)으로부터 연장되어 커패시터 구조물(26b)의 제1 도전층(28b)을 접촉한다. 매립 바이어(168)은 상호접속 모듈(136)을 관통하여 연장되어 커패시터 구조물(26a, 26b)의 제1 도전층(28a, 28b)을 상호접속시킨다. 따라서, 바이어(160, 164 및 168)의 병용은 기판 부착 표면(133)과 칩 부착 표면(131) 사이에 전력 또는 접지전위를 분배시키는 작용을 한다.
도 7의 예에서, 도전층(144, 146, 148, 150, 28a, 28b, 30a 및 30b)에는 하기하는 기능들(기판 부착 표면(133)으로부터 칩 부착 표면(131)까지의 순서로)이 부여될 수 있다:
층 28b: 그라운드 평면
층 30b: 전력 평면
층 146: 신호 평면
층 144: 그라운드 평면
층 148: 전력 평면
층 150: 신호 평면
층 30a: 그라운드 평면
층 28a: 전력 평면
도전층(144, 146, 148, 150)은 구리로부터 형성될 수 있고 약 5 내지 35 마이크론의 범위, 보다 바람직하게는 12 마이크론의 두께를 가진다. 유전층(134, 135, 136, 136, 140, 142)은 각종 물질, 예를 들면 폴리이미드, 액정 중합체, 플루오로중합체, 에폭시 수지 등으로부터 형성될 수 있고, 약 10 내지 50 마이크론의 범위, 보다 바람직하게는 20 마이크론의 두께를 갖는다. 유전 코어(132)는 각종 물질, 예를 들면 BT(비스말레이미드 트리아진) 유리 또는 FR4로부터 제조될 수 있고, 250 내지 750 마이크론의 범위, 보다 바람직하게는 500 마이크론의 두께를 갖는다. 도전층(144, 146, 148, 150)은 이들이 각각의 유전층(134, 135, 136, 140)에 도포되어 신호 트레이스 또는 별도의 전력 및 그라운드 평면을 형성한 후에 패턴화될 수 있다. 제1 도전층(28a)의 외부 표면과 접촉 패드(156)의 내부 표면 사이의 거리는 약 50 마이크론 미만일 수 있다. 도 7의 예에서, 거리는 약 20 마이크론이다.
도전층(28a, 28b, 30a, 30b)은 상호접속 모듈(130)의 다른 층들과의 적층 전에 예비-패턴화 또는 예비-드릴링될 수 있다. 도 7의 커패시터 구조물(26a, 26b)은 실질적으로 도 4-6의 예에서 설명된 바와 같이 구성될 수 있고, 이에 의해 상호접속 모듈(130) 내 감소된 배전 임피던스를 촉진시킨다. 일반적으로, 1개 이상의 매우 얇은 고 유전상수 라미네이트, 예를 들면 커패시터 구조물(26)은 기존의 상호접속 모듈에 대표적으로 사용된 중앙의 구리 평면 또는 "코어"를 대신한다. 커패시터 구조물(26)의 고 유전상수 및 얇은 프로필은 임피던스를 감소시키는 매우 높은 커패시턴스를 생성시킨다. 또한, 커패시터 구조물로부터 칩 부착 표면 상의 접촉 패드까지의 상호접속 모듈의 두께 감소와 함께 커패시터 구조물(26)의 얇은 프로필은 임피던스를 추가로 감소시킨다.
커패시터 구조물(26)과 접촉 패드 사이의 층 수의 감소 및 두께 약 40 마이크론 미만의 얇은 유전층의 사용은 감소된 두께를 달성한다. 상기 언급한 바와 같이, 많은 응용분야에서 커패시터 구조물(26)의 제조는 예를 들면 각각의 전체 내용이 본 명세서에서 참고문헌으로 인용되는 미국 특허 제5,879,787호 또는 제6,021,564호에 설명된 바와 같이, 커패시터 구조물 라미네이트를 먼저 패턴화시켜 바람직한 바이어용 클리어런스를 형성시킨 다음, 추가의 층들을 첨가하여 커패시터 구조물로부터 바깥쪽에 패키지 구조물을 구성시킴으로써 용이하게 달성될 수 있다.
증가된 유전상수 및 감소된 커패시터(26)의 두께는 배전 임피던스를 감소시키는데 있어서 중요한 인자인 증가된 커패시턴스를 제공한다. 커패시터 면적, 유 전체 두께 및 유전상수의 영향은 하기 방정식으로 나타내어진다:
Figure 112004007294763-pct00001
상기 식 중, C는 커패시턴스이고, ε0은 자유 공간의 투자율이고, ε는 상대 유전상수이고, A는 커패시터의 면적이고, t는 두께 또는 평행한 커패시터 판들 사이의 거리이다. 따라서, 상호접속 모듈의 경우, C는 한 쌍의 평행한 도전층 또는 평면들에 의해 형성된 커패시턴스이다.
커패시턴스는 면적을 증가시키고, 유전체 두께를 감소시키고, 유전상수를 증가시키거나 또는 상기한 것들의 임의의 조합에 의해 증가될 수 있다. 불행하게도 온-칩 커패시터의 경우, 면적의 증가는 보다 큰 다이를 초래하고, 두께의 감소는 증가된 결함 밀도를 초래하고, 유전상수의 증가는 온-칩 신호 전파 지연을 증가시킨다.
그러므로, 본 발명에 의하면, 필수적인 커패시턴스가 상호접속 모듈 내에 내장된 적층 커패시터 구조물(26)에 의해 제공된다. 일반적으로, 커패시터 구조물 평면 쌍의 커패시턴스를 최대화시키면서 동시에 평면에 접속되는 직렬 인덕턴스를 최소화시키려는 노력으로 커패시터 구조물을 가능한 한 칩 부착 표면에 가깝게 물리적으로 위치시키는 것이 바람직하다. 또한, 단지 필요한 만큼의 작은 수의 회로 층들이 평면 쌍과 칩 접속 사이에 형성되고, 유전 및 도전층 두께가 최소화되는 것이 바람직하다.
도 4-7의 예에 따라 구성된 상호접속 모듈은 추가로 열 응력 존재하에서의 변형에 저항하고 결합 신뢰성을 촉진시키도록 디자인된 구조물을 더 포함할 수 있다. 구체적으로, 각 상호접속 모듈은 PWB의 CTE와 거의 일치되는 전체 열 팽창 계수(CTE)를 나타내도록 선택된, 상기한 도전층들과 유전층들의 교대되는 라미네이트로 제조된다.
추가로, 전체 내용을 본 명세서에서 참고문헌으로 인용하고 있는 미국 특허 제5,983,974호에 기재된 바와 같이, 강화제(stiffener) 고리가 상호접속 장치의 다이 부착 표면에 부착될 수 있다. 강화제 고리는 동일 표면 상에서 상호접속 모듈에 부착된 집적 회로 칩 및 임의의 다른 장치, 예를 들면 커패시터용 공동(또는 공동들)을 형성시킨다.
상호접속 모듈 패키지 내에서 칩을 덮어싸기 위해 강화제 고리에 뚜껑이 결합될 수 있다. 뚜껑은 구리와 같은 재료로 만들어 질 수 있거나, 또는 탄화규소와 같은 보강재가 그 안에 배치되어 있는 금속 물질, 예를 들면 알루미늄으로부터 제조된 프리폼(preform)을 포함할 수 있다. 이 경우, 패키지는 강화 고리의 CTE가 상호접속 모듈 및 뚜껑의 CTE와 일치하도록 디자인된다. 추가로, 강화 고리를 결합시키는데 사용되는 특정 접착제는 그의 CTE를 지지체, 고리 및 뚜껑의 CTE와 일치시키도록 선택된다. 게다가, 지지체는 전체 내용이 본 명세서에서 참고문헌으로 인용되는 미국 특허 제6,248,959호에 기재된 바와 같이 그의 CTE가 적어도 부분적으로는 칩의 것과, 또한 강화 고리의 것과 일치하도록 디자인될 수 있다.
배전 임피던스 성능 지수를 정량화하기 위한 기술에 대해 이제 설명하고자 한다. 성능 지수를 사용하여 다른 상호접속 모듈에 비하여 극히 얇은 고 유전상수 적층 커패시터 구조물을 포함하는 상호접속 모듈의 임피던스 특성을 분류할 수 있다. 배전 임피던스를 정량화시키기 위한 다른 기술들은 당 업계의 통상의 숙련인들이 알 수 있을 것이다. 따라서, 본 명세서에서 사용된 기술은 본 발명을 제한하는 것으로 간주되어서는 안된다.
임의의 고성능 다층 패키지 횡단면의 경우, 전력 또는 그라운드 전용의 많은 도전 평면들이 있다. 본 명세서에서 기재되는 시험의 경우, 입력 임피던스에 의존적인 주파수를 계산할 목적으로, 모든 전력 평면에 한 전압을 부여하고 모든 그라운드 평면에 다른 전압을 부여한다. 비록 상호접속 모듈이 여러개의 전압 요구조건 때문에 이러한 방식으로 이행되지 않을 수 있지만, 이러한 가정은 배전 임피던스의 분석을 간략화시킨다.
측정 문제는 2개의 성분, 즉 그라운드 임피던스 및 전력 임피던스로 나누어질 수 있다. 전력 및 그라운드 임피던스는 대표적으로는 상호접속 모듈(36)의 물리적인 형태 때문에 상이하게 된다. 예를 들면, 전력 및 그라운드 평면, 예를 들면 제1 및 제2 도전층(28, 30)은 대표적으로는 상호접속 모듈(36) 내에서 상이한 레벨에 및 결과적으로 칩 부착 표면(39) 상의 접촉 패드로부터 상이한 거리에 위치하게 된다.
먼저, 주파수는 전력 및 그라운드 평면이 전송 선로로 취급될 수 있을 정도로 충분히 높다고 가정된다. 이것은 200 메가헤르쯔 초과의 동작 주파수의 경우에 양호한 어림셈값이어야 한다. 따라서, 횡방향 전자(TEM) 전파가 추측될 수 있으며, 이것은 그 평면에 대한 특징적인 임피던스가 유전층(32) 내의 물질의 유전상 수, 관련된, 주변 도전층(28, 30)에 대한 간격, 및 관심을 갖는 면적에 기초하여 평가할 수 있게 만든다. 하기 과정에 따라 계산을 수행할 수 있다:
1. 다음과 같이 고유 TEM 전파 지연 Td를 산정한다:
Figure 112004007294763-pct00002
(상기 식 중, εr은 상대 유전상수이고, c는 빛의 속도이다)
2. 전송 선로 4분 파장을 계산한다:
l = 0.25/(f*Td)
(상기 식 중, l은 길이이고, f는 분석 주파수이다)
3. 적용가능한 패키지 면적을 계산한다:
l > 몸체＿크기/2인 경우,
A = (몸체_크기)2
그 밖의 경우,
A = π*l 2
(상기 식 중, 몸체＿크기는 패키지의 윤곽을 나타낸다)
4. 인접하는 평면에 대한 커패시턴스를 계산한다:
a. 제1 인접 평면
C 1 = ε r * ε 0 * A/ 평면_분리1
(상기 식 중, 평면＿분리1은 제1 도전층과 칩 사이의 거리를 나타낸다)
b. 존재할 경우, 제2 인접 평면
C 2 = ε r * ε 0 * A/ 평면_분리2
(상기 식 중, 평면＿분리2은 제2 도전층과 칩 사이의 거리를 나타낸다)
c. 총 커패시턴스
C = C 1 + C 2
5. 평면의 임피던스를 계산한다.
Z = l * Td/C
(상기 식 중, Z은 총 임피던스이고, C는 칩과 전력 또는 그라운드 평면 사이의 모든 평면들에 의해 생성된 총 커패시턴스이고, Td는 TEM 전파 지연이고, l은 상기 계산된 길이이다)
상기한 계산을 했을 때, 다음으로 인덕턴스(L)을 하기 방정식을 사용함으로써 칩 다이로부터 제1 전력 또는 그라운드 평면과의 접속까지 계산할 수 있다:
Figure 112004007294763-pct00003
상기 식 중,
d = 바이어 쌍 피치
a = 바이어 반경
t = 바이어의 길이
μ0 = 자유 공간의 투자율, 및
μr = 상대 투자율, 대표적으로는 1.0
칩과 가장 바닥의 그라운드 평면 사이에 접속이 만들어질 때까지 각각의 후속되는 전력 또는 그라운드 평면에 대해 이 계산을 반복한다.
전력/그라운드 임피던스 모델 계산의 반복은 상기 계산한 바와 같은 전송 선로 및 인덕터 모두의 네트워크로의 연결의 문제이다. 네트워크를 풀기 위하여, 전송 선로는 그라운드에서 종료되는 주파수-독립형 저항기로 취급된다. 그 다음 표준 회로 분석 기술을 사용하여 입력 임피던스에 대해 풀 수 있다. 입력 임피던스 계산을 전력 및 그라운드 네트워크 모두에 대해 반복한다. 이어서, 성능 지수를 전력 임피던스 및 그라운드 임피던스의 평균으로 정의할 수 있다.
하기 표 1에는 본 명세서에서 기재한 바와 같은 얇은 고 유전상수 커패시터 구조물을 포함하는 많은 상이한 상호접속 모듈 구성물 및 상기 커패시터 구조물이 없는 다른 상호접속 모듈의 배전 임피던스에 대한 성능 지수가 기재된다. 표 1은 500 메가헤르쯔 내지 5 기가헤르쯔의 동작 주파수 범위에 걸쳐 임피던스 성능 지수를 나타낸다.
상호접속 임피던스(OHMS) vs. 주파수(GHz)
타입 횡단면 0.5GHz 1GHz 2GHz 3GHz 4GHz 5GHz
7-층(58㎛) Gspgpsg 0.42 0.67 1.13 1.75 2.51 3.33
7-층 VIP (36㎛) Gspgpsg 0.31 0.51 0.88 1.36 1.93 2.53
*8-층 HiDk(58㎛) gsp[gp]gsp 0.35 0.62 1.10 1.69 2.35 3.08
*8-층 HiDk (36㎛) gsp[gp]gsp 0.27 0.48 0.86 1.32 1.85 2.39
*8-층 HiDk/VIP (36㎛) Xgsp[gp]gspX 0.25 0.46 0.81 1.25 1.75 2.26
*2-4-2 빌드업 HiDk ps[gp][gp]sg 0.14 0.26 0.48 0.74 1.01 1.30
4-2-4 빌드업 Pgspgspg 0.16 0.26 0.43 0.67 0.95 1.26
5-층(58㎛) Psgsp 0.62 0.85 1.27 2.00 2.99 4.13
5-층 VIP (36㎛) Psgsp 0.44 0.62 0.97 1.51 2.23 3.03
*6-층 HiDk(58㎛) ps[gp]sg 0.29 0.53 0.99 1.51 2.08 2.66
*6-층 HiDk (36㎛) ps[gp]sg 0.23 0.43 0.80 1.21 1.67 2.13
*6-층 HiDk/VIP (36㎛) Xps[gp]sgX 0.22 0.40 0.75 1.14 1.56 2.00
*4-층 HiDk (58㎛) s[gp]s 0.23 0.44 0.87 1.30 1.75 2.20
*4-층 HiDk (36㎛) s[gp]s 0.19 0.36 0.74 1.12 1.50 1.88
*4-층 HiDk/VIP (36㎛) Xs[gp]sX 0.18 0.35 0.69 1.04 1.40 1.76
세라믹 지지체상의 얇은 필름 X[gp] 0.05 0.10 0.20 0.30 0.41 0.52
표 1에서, "타입" 칸은 시험한 상호접속 모듈 구성의 타입을 말한다. 타입 칸에서, 명칭 "X-층", 예를 들면 "7-층"은 상호접속 모듈 내의 교대되는 도전층들의 수를 말한다. 명칭 "VIP"는 상호접속 모듈이 도전층의 수에 있어서, 칩 부착 및 기판 부착 표면 내 바이어와 관련된 접촉 패드 상에 구성된 층들을 포함하는 "바이어-인-패드(via-in-pad)" 구성을 말한다.
명칭 "HiDk"는 본 발명에 따른 얇은 고 유전상수 커패시터 구조물을 포함하는 구성물을 말한다. 일부 구성물은 VIP 및 HiDk 구성물이다. 명칭 "빌드업(Buildup)"은 층들이 약 500 마이크론 유전체 주위에 형성된 구성물을 말한다. 2-4-2 빌드업 HiDk로 표시된 한 경우에서는, HiDk 커패시터 구조물이 종래의 빌드업 코어에 첨가된다. 각 HiDk 구성물은 "y-x-y" 표기를 포함하는데, 여기서 x는 얼마나 많은 도전층들이 HiDk 커패시터 구조물 코어를 형성하는지를 나타내고, y는 HiDk 코어의 한 면 상에 얼마나 많은 추가의 도전층들이 형성되었는지를 나타낸다.
괄호 안의 임의의 두께는 적당한 상호접속 모듈 내에서 도전층들을 분리시키는 사이에 끼워지는 유전층의 두께를 나타낸다. 표 1에서, 모든 도전층은 12 마이크론 구리이다. 상기한 조건이 주어졌을 때, 타입 칸 중의 "5-층(58 마이크론)" 표기는 해당 상호접속 모듈이 58 마이크론 유전층들에 의해 분리된 5개의 도전층들을 갖는 것을 의미한다.
표 1 중의 "횡단면" 칸은 상호접속 모듈 내 그라운드, 전력, 신호, 및 접촉 패드 층들의 배치를 나타낸다. 명칭 "s"는 신호층을 나타내고, "g"는 그라운드 평면 층을 나타내고, "p"는 전력 평면 층을 나타내고, X는 바이어-인-패드(VIP) 층을 나타내고, [gp]는 HiDk 커패시터 구조물에 의해 형성된 전력-그라운드 평면 쌍을 나타낸다.
표 1에서, 본 발명에 따라 구성된 각 "HiDk" 모듈은 추가로 별표(*)로 구별된다. 표 1로부터 명백한 바와 같이, 8-층 HiDk (58 마이크론) 구성물을 제외하고, HiDk 구성물은 보편적으로 약 1.0 기가헤르쯔 이상인 동작 주파수에 대해 약 0.60 오옴 이하의 배전 임피던스를 생성시킨다.
상기 개략적으로 나타낸 성능 지수의 계산에서, 8-층 HiDk (36 마이크론) 구성물은 예를 들면 1.0 기가헤르쯔에서 약 0.48 오옴의 배전 임피던스를 생성시킨다. 유사하게, 8-층 HiDk/VIP 구성물은 1.0 기가헤르쯔에서 0.46 오옴의 임피던스를 생성시킨다. 심지어 6-층 HiDk(58 마이크론) 구성물은 1.0 기가헤르쯔에서 0.53 오옴의 임피던스를 생성시킨다. 눈에 띄는 것은, 층의 수가 감소함에 따라 임피던스가 매우 낮아지게 된다는 것이다. 예를 들면, 4-층 HiDk VIP 구성물의 경우, 임피던스는 1.0 기가헤르쯔에서 0.35 오옴이다. 2-4-2 빌드업 HiDk 구성물은 예를 들면 1.0 기가헤르쯔에서 0.26 오옴의 임피던스를 생성시킨다. 각 경우, 보다 낮은 임피던스가 보다 높은 속도의 스위칭을 촉진시킨다.
표 1의 마지막 행은 얇은 필름이 세라믹 지지체 상에 형성되고 본 명세서에서 설명된 바와 같은 커패시터 구조물과 합해져서 감소된 배전 임피던스를 갖는 상호접속 모듈을 실현한 실시태양을 나타낸다.
실시예 1
본 명세서에서 설명한 바와 같은 횡단면을 갖는 상호접속 모듈을 제조하는데 적합한 기초적인 방법은 상기 언급한 미국 특허 제5,879,787호 및 제6,021,564호에 개시되어 있다. 하기 실시예는 감소된 배전 임피던스를 달성하기 위해 상호접속 모듈 내에 혼입시키기 위한 패턴화된 고 유전상수 라미네이트, 즉 도 1-7을 참고로 하여 설명된 커패시터 구조물을 추가적으로 제조하기 위한 대표적인 방법을 설명한다. 이 실시예는 두께가 약 8 마이크론인 고 유전상수 물질로 된 어느 한 면 상에 약 18 마이크론 동박을 포함하는 적층 커패시터 구조물의 사용을 포함한다.
먼저, 커패시터 구조물을 형성시킨다. 18 마이크론의 두께, 140℃의 어닐 온도 및 8 ㎚의 평균 표면 조도(RMS)를 갖는, 독일 누렌베르그 소재의 칼 쉥크 아게(Carl Schenk AG)로부터 입수할 수 있는 동박 지지체가 제공된다. 화학흡착된(chemisorbed) 물질은 미국 캘리포니아주 포스터 시티 소재의 플라즈마 사이언스(Plasma Science)로부터 입수할 수 있는 장치를 사용하여 산소/아르곤 플라즈마 중에서 약 6분의 체류 시간으로 제거된다. 입상 데브리스(particular debris)는 미국 콜로라도주 보울더 소재의 웹 시스템즈, 인크.(Web Systems, Inc.)로부터 상품명 "울트라클리너(Ultracleaner)" 하에 상업적으로 입수할 수 있는 진공/초음파 웹 클리너로 제거된다.
이어서, 미국 텍사스주 휴스톤 소재의 쉘 케미칼 캄파니(Shell Chemical Company)로부터 상품명 에폰(Epon)(등록상표) 1001F 하에 상업적으로 입수할 수 있는 에폭시 6.4 그램 및 쉘 케미칼 캄파니로부터 상품명 에폰(등록상표) 1050 하에 상업적으로 입수할 수 있는 에폭시 1.6 그램을 둘 모두 미국 위스콘신주 밀워키 소재의 알드리히 케미칼(Aldrich Chemical)로부터 상업적으로 입수할 수 있는 메틸 에틸 케톤(MEK) 18 g 및 메틸 이소부틸 케톤(MBK) 35 g 중에 용해시켰다. 미국 델라웨어주 윌밍톤 소재의 아이씨아이 어메리카(ICI America)로부터 상품명 "하이퍼미어(Hypermeer) PS3" 하에 상업적으로 입수할 수 있는 폴리에스테르 및 폴리아민의 공중합체인 분산제 0.8 g을 혼합물에 첨가하였다.
350℃의 공기 중에서 15시간 동안 가열시킨, 미국 펜실베니아주 보이어타운 소재의 캐보트 퍼포먼스 머티어리얼즈(Cabot Performance Materials)로부터 상품명 "BT-8" 하에 상업적으로 입수할 수 있는 0.2 마이크론의 평균 입도를 갖는 티탄산바륨 입자 47 g을 2000 회전/분(rpm)에서 운전되는 회전자/고정자 헤드로, 미국 뉴욕주 호포지 소재의 챨스 로스 앤드 선즈(Charles Ross & Sons)로부터 상업적으로 입수할 수 있는 로스(Ross) 실험실 혼합기/유화기를 사용하여 서서히 첨가하였다. 일단 모든 티탄산바륨이 첨가되면, 속도를 6000 rpm으로 증가시키고, 티탄산바륨을 얼음욕 중에 냉각되는 용기 중에서 20분 동안 분산시켜 블렌드의 가열을 막았다. 얻어지는 블렌드는 고형분이 55 중량%이었고, 티탄산바륨 대 에폭시의 부피 비는 55:45이었다.
블렌드를 밤동안 휘저어 지지 않게 정치시켜 열등하게 분산된 응집물들이 침강되도록 하였다. 이어서 블렌드를 2 마이크론 스텐레스 강 메쉬 필터를 통해 여과시켜 제1 블렌드를 형성시켰다. 제1 블렌드의 고형분 중량%는 53%로 측정되었고, 제1 블렌드 중의 티탄산바륨의 부하량 부피%는 53%로 측정되었으며, 2개의 측정은 모두 비중계로 행하였다.
이어서, MEK 중의 에폰(등록상표) 1001F의 70 중량% 용액 8.4 g, MEK 중의 에폰(등록상표) 1050의 80 중량% 용액 1.8 g 및 2,4,6-트리스(디메틸아미노메틸)페놀 5 중량% 용액 5.4 g을 0.45 마이크론 필터를 통해 여과시킨 다음 제1 블렌드 236 g에 첨가하여 제2 블렌드를 형성하였다. 이 블렌드를 교반하거나 또는 용기를 볼 밀(볼은 없음) 상의 롤러로 하여 균질하게 만들었다. 제2 블렌드의 최종 고형분 함량은 43 중량%이었다. 제2 블렌드를 초음파 욕을 사용하여 5분 동안 탈기시켰다.
제2 블렌드를 25 피트/분(12.7 cm/초)의 웹 속도 및 40 피트/분(20 cm/초)의 그라비어 롤 속도를 사용하여 2개의 동박 상에 마이크로그라비어 코터(청정실 중에서)로 별도로 코팅시켰다. 그라비어 롤은 1 내지 1.5 마이크론의 건조 코팅 두께를 제공하도록 선택하였다. 코팅을 95℃에서 건조시킨 다음 코어 상에 권취시켜 롤을 형성하였다.
이어서 2개의 블렌드-코팅된 동박을 청정실 중에서 미국 캘리포니아주 엘 세군도 소재의 웨스턴 매그넘(Western Magnum)으로부터 상업적으로 입수할 수 있는 적층기를 사용하여 15 인치/분(0.64 cm/초) 속도의 150℃ 롤러 및 20 psi(140 kPa)의 롤러에 대한 공기 압력으로 코팅 면과 코팅 면을 함께 적층시켰다. 라미네이트를 180℃의 공기 중에서 80분 동안 경화시켰다.
경화된 라미네이트를 더 인스티튜트 포 인터컨넥팅 앤드 팩키징 일렉트로닉 서킷츠(the Institute for Interconnecting and Packaging Electronic Circuits)가 1988년 10월 발표한 IPC 시험 방법 매뉴얼, IPC-TM-650, 시험 번호 2.4.9에서 설명한 90도 박리 시험을 사용하여 시험하였다. 동박을 분리시키는데 3.4 파운드/인치(600 N/m)의 힘이 필요하였다. 경화된 라미네이트를 또한 하기 시험 방법에 의해 커패시턴스에 대해 시험하였다: 2 cm x 2 cm 전극을 표준 석판인쇄 및 구리 에칭 방법을 사용하여 라미네이트의 한 면 상에 에칭시키고, 미국 캘리포니아주 팔로 알토 소재의 휴렛 팩커드(Hewlett Packard)로부터 입수할 수 있는 4261A 모델 번호를 갖는 LCR 미터를 사용하여 1 킬로헤르쯔에서 커패시턴스를 측정하였다. 측정된 커패시턴스는 0.004의 소모 계수를 갖는 6 nF/cm2이었다.
다음에, 생성된 커패시터 라미네이트 시트를 상호접속 모듈의 치수에 따르는 크기로 절단하였다. 예시적인 크기는 33 밀리미터 x 33 밀리미터이다. 라미네이트를 트리밍하고, 펀치를 사용하여 툴링 홀(tooling hole)을 라미네이트 중에 형성시켰다. 이어서, 직경이 약 300 마이크론인 쓰루 홀일 수 있는, 석판인쇄 정렬용 기점을 툴링 홀을 정렬점으로 사용하여 펀칭된 라미네이트 시트에 레이저광선을 쬐었다.
이어서 라미네이트 내의 2개의 동박 각각을 타입 7025 15.75 인치 폭의 포토레지스트로 코팅시켰다. 라미네이트의 연부로부터 과량의 포토레지스트를 트리밍 후에, 포토레지스트-코팅된 툴링 홀을 뚫었다. 이어서, 자동 정렬을 갖는 프로폼(Proform)(등록상표) 7700 프린터를 사용하여 표준 노출 에너지에서 2개의 박 모두 상에서 포토레지스트를 상형성하였다. 이어서 포토레지스트를 탄산나트륨 용액 및 표준 셋팅을 사용하여 현상하였다. 이어서, 동박 내 클리어런스를 염화 구리 용액 및 표준 셋팅을 사용하여 에칭시켰다. 포토레지스트를 표준 셋팅을 사용하여 수산화칼륨으로 스트리핑시키는데, 단 스트리퍼 압력을 20 psi로 낮추어야 하고, 임의의 노출된 유전층에 손상을 주지 않기 위해 보다 덜 공격적인 건조가 권장될 수 있다.
라미네이트의 노출된 구리 표면을 처리하여 후속되는 순차적인 적층 단계에서의 접착성을 증가시켰다. 표면 접착성을 촉진시키기 위한 예시적인 처리는 브라운 또는 블랙 산화물, 코-브라(Co-Bra)(등록상표) 본드 처리, 또는 정착제, 예를 들면 아미노프로필 실란의 도포를 포함한다.
화성(化成) 후, 커패시터 라미네이트는 마치 패턴화된 구리 시트처럼 상호접속 모듈 패키지 내에서 가공처리되었다. 구체적으로, 커패시터 라미네이트를 다른 구리 및 유전층의 중심 내에 교대되는 스택으로 첨가하고, 라미네이트 힘을 인가하는 프레스 내에 위치시켰다. 적층 과정을 용이하게 하기 위해 압착시켰을 때 b-단계에 있는 층들에 인접하게 구리층을 위치시켜 외부 유전 및 도전층들과 HiDk 커패시터 구조물 코어를 갖는 단일의 다층 구조물을 생성시켰다. 보다 많은 수의 회로 층 또는 다양한 블라인드 및 매립 바이어 구조물을 포함시키기 위하여 여러번의 적층이 사용될 수 있다.
적층 동안, 인접하는 층들로부터의 유전 물질이 패턴화된 도전층들 사이의 오프닝으로 흘러 들어가 이들을 채운다. 유전층은 유기 PTFE-기재 물질로 이루어졌다. 상이한 조립 단계에서 상호접속 모듈 구조물 중에 블라인드 및 매립 바이어를 형성시켜 접촉 패드와 전력 및 그라운드 평면 사이에 상호접속을 제공하였다. 레이저 드릴링 기술을 사용하여 바이어를 드릴링하였다. 구체적으로, 미국 특허 제5,879,787호에 기재된 바와 같이, 266 nm 또는 355 nm에서 자외선 빔을 생성시키는 제3 또는 제4 고조파에서 Nd:YAG 펄스된 레이저를 사용하였다.
도전층들을 상호접속시키기 위하여, 블라인드 및 매립 바이어를 공지된 도금 기술, 예를 들면 무전기 도금에 이어 전기분해 도금을 사용하여 도전 물질로 여러 단계로 도금하여 라미네이트를 관통하는 도전 경로를 형성시켰다. 도금 후, 외부 도전층들을 표준 석판인쇄술을 사용하여 패턴화하여 접촉 패드를 형성시켰다. 접촉 패드를 사용하여 I/O 접속 및 전력/그라운드 접속을 만들었다. 적층 HiDk 커패시터 구조물을 포함하는 상호접속 모듈의 조립시에, 칩 상의 솔더 볼 어레이를 환류시켜 이들을 칩 부착 표면 상의 대응하는 접촉 패드에 결합시킴으로써 칩을 칩 부착 표면에 첨가한 다음, 생성된 구조물을 솔더 볼 접속을 위하여 PWB 위에 위치시켰다.
실시예 2
다른 예에서는, 상기 인용된 미국 특허 출원 일련번호 제09/902,302호에 기재된 바와 같은 분산액과 함께 커패시터 구조물을 형성시켰다. 구체적으로는, 하기 표 2에 나타낸 바와 같은 분산액을 그라비어 또는 다이 코팅 기술을 사용하여 동박 상에 코팅하였다.
성분 그램
에폰(등록상표)1001F 에폭시 + 에폰(등록상표)1050에폭시 16.0
9,9-비스(3-클로로-4-아미노페닐)플루오린 4.0
티탄산바륨, 0.2 마이크론(캐보트 퍼포먼스 머티어리얼스) 78.7
PS3 폴리에스테르/폴리아민 공중합체 분산제(유니퀴마) 1.3
5-아미노벤조트리아졸 0.08
유전체의 건조 두께는 약 2.0 내지 5.0 마이크론 범위이었다. 코팅을 무점착성 표면으로 건조시킨 다음 롤로 권취시켰다. 2개의 롤을 적층시키고, 2개의 가열 닙 롤러를 사용하여 나란히 코팅시켰다. 표준 포토레지스트 적층기를 사용하였다. 적층된 물질을 180℃에서 1.5 내지 2.5 시간 동안 경화시켰다. 종래의 포토레지스트 및 에칭제를 사용하여 한 면 또는 양 면 상에 경화된 패널을 패턴화시켜 개별 커패시터 구조물을 제조하였다.
실시예 3
상호접속 모듈에 사용하기 적합한 커패시터 구조물 제조의 다른 예로서, 상기 인용된 미국 특허 출원 일련번호 제09/902,302호 및 하기 표 3에 기재된 바와 같은 분산액을 동박 상에 코팅하였다.
성분 그램a 그램b
에폰(등록상표) 1001F 에폭시 20.2 16.2
에폰(등록상표) 1050 에폭시 5.0 4.0
9,9-비스(3-클로로-4-아미노페닐)플루오린 0 5.1
티탄산바륨, 0.2 마이크론(캐보트 퍼포먼스 머티어리얼스) 100 100
PS3 폴리에스테르/폴리아민 공중합체 분산제(유니퀴마) 1.8 1.8
메틸 에틸 케톤/메틸 이소부틸 케톤(4:6) 127 127
2,4,6-트리스(디메틸아미노메틸)페놀 0.25 0.025 또는 0
a 단지 2,4,6-트리스(디메틸아미노메틸)페놀 촉매를 경화제로 사용하는 표준 제제 b 9,9-비스(3-메틸-4-아미노페닐)플루오렌 또한 사용되었다.
상기 분산액을 그라비어 또는 다이 코팅 기술을 사용하여 코팅하였다. 에폭시에 의한 코팅 전에 정착제를 지지체 상에 코팅시킬 수 있다. 대표적으로는, 묽은 용액, 예를 들면 알콜, 예를 들면 메탄올 중의 0.05 내지 0.15 중량%를 표준 코팅 기술에 의해 도포하고, 지지체를 건조시킨다. 유전체의 건조 두께는 약 2.0 내지 5.0 마이크론 범위이었다. 코팅을 무점착성 표면으로 건조시킨 다음 롤로 권취시켰다. 2개의 롤을 순차적으로 적층시키고, 표준 포토레지스트 적층기 중에서 2개의 가열 닙 롤러를 사용하여 나란히 코팅시켰다. 적층된 물질을 180℃에서 약 2 시간 동안 경화시켰다. 종래의 포토레지스트 및 에칭제를 사용하여 한 면 또는 양 면 상에 경화된 패널을 패턴화시켜 개별 커패시터 구조물을 제조하였다.
실시예 4
다른 예에서는, 상기 인용된 미국 특허 출원 일련번호 제09/902,302호 및 하기 표 3에 기재된 바와 같은 다른 분산액을 동박 상에 코팅하였다.
성분 그램a 그램b
에폰(등록상표)1001F + 에폰(등록상표)1050에폭시 16.0 16.8
9,9-비스(3-클로로-4-아미노페닐)플루오린 4.0 3.2
아민 당량/에폭시 당량비 1:1 0.6:1
티탄산바륨, 0.2 마이크론(캐보트 퍼포먼스 머티어리얼스) 78.7 78.7
PS3 폴리에스테르/폴리아민 공중합체 분산제(유니퀴마) 1.8 1.8
5-아미노벤조트리아졸 촉매 0.08 0
초기 경화 온도(℃) 180 225
초기 경화후의 접착성(파운드/인치) 4.4 3.4
225℃에서 6시간 후의 접착성(파운드/인치) 2.0 4.0
본 실시예는 동일한 원료를 갖지만 플루오렌 화합물 대 에폭시의 비, 촉매의 존재 및 초기 경화 온도를 변화시킨 2개의 커패시터 구조물들을 비교한다. 상기 분산액을 상기 실시예 2 및 3에서와 같이 코팅 및 적층시켰다. 유전체의 건조 두께는 약 2.0 내지 5.0 마이크론 범위이었다.
본 발명의 다양한 실시태양들에 대하여 설명하였다. 이들 및 다른 실시태양들은 하기 특허 청구의 범위의 영역 내에 속한다. 예를 들면, 본 명세서에서 설명된 본 발명의 실시태양들은 각각의 전체 내용들을 본 명세서에서 참고문헌으로 인용하고 있는 하기 미국 특허들에 기재된 추가의 구조물 또는 방법들 중 어느 하나와 함께 사용될 수 있다: 미국 특허 제5,888,630호, 미국 특허 제6,018,196호, 미국 특허 제5,983,974호, 미국 특허 제5,836,063호, 미국 특허 제5,731,047호, 미국 특허 제5,841,075호, 미국 특허 제5,868,950호, 미국 특허 제5,888,631호, 미국 특허 제5,900,312호, 미국 특허 제6,011,697호, 미국 특허 제6,021,564호, 미국 특허 제6,103,992호, 미국 특허 제6,127,250호, 미국 특허 제6,143,401호, 미국 특허 제6,183,592호, 미국 특허 제6,203,891호, 및 미국 특허 제6,248,959호.






Claims (63)

  1. 집적 회로 칩에 부착하기 위한 제1 접촉 패드를 갖는 칩 부착 표면;
    인쇄 배선판에 부착하기 위한 제2 접촉 패드를 갖는 기판 부착 표면;
    제1 도전층, 제2 도전층, 및 제1과 제2 도전층 사이에 형성된 제1 유전층을 갖고, 제1 도전층, 제2 도전층 및 제1 유전층이 함께 적층되어 있는 커패시터 구조물; 및
    다수개의 제1 접촉 패드를 제1 도전층에 상호접속시키는, 상호접속 모듈 내에 형성된 도전 경로
    를 포함하고,
    상기 제1 접촉 패드, 도전 경로 및 커패시터 구조물이 1.0 기가헤르쯔 이상의 주파수에서 0.62 오옴 이하의 조합된 임피던스를 생성시키도록 각 전도성 층은 10 내지 80 마이크론 두께이고, 유전층은 8 마이크론 이하이고, 12 이상의 유전 상수를 갖는 상호접속 모듈.
  2. 제1 도전층, 제2 도전층, 및 제1과 제2 도전층 사이에 형성된 유전층을 갖고 단일 구조로 적층된 적층 커패시터 구조물을 제공하는 단계;
    커패시터 구조물의 제1 면 상에서 상호접속 모듈에 집적 회로 칩을 부착시키기 위한 제1 접촉 패드를 갖는 칩 부착 표면을 형성시키는 단계;
    커패시터 구조물의 제2 면 상에서 인쇄 배선판에 상호접속 모듈을 부착시키기 위한 제2 접촉 패드를 갖는 기판 부착 표면을 형성시키는 단계;
    커패시터 구조물, 칩 부착 표면 및 기판 부착 표면을 결합시켜 상호접속 모듈을 형성시키는 단계; 및
    다수개의 제1 접촉 패드를 제1 도전층에 상호접속시키는 도전 경로를 형성시키는 단계
    를 포함하고,
    상기 제1 접촉 패드, 도전 경로 및 커패시터 구조물이 1.0 기가헤르쯔 이상의 주파수에서 0.62 오옴 이하의 조합된 임피던스를 생성시키도록 각 전도성 층은 10 내지 80 마이크론 두께이고, 유전층은 8 마이크론 이하이고, 12 이상의 유전 상수를 갖는 상호접속 모듈의 제조 방법.
  3. 적층 커패시터 구조물;
    커패시터 구조물의 대향하는 면 상에 대칭적으로 위치된 교대되는 도전층 및 유전층 (여기서, 각 도전층은 동일 유형의 금속 포일을 갖고 각 도전층의 금속 농도가 동일함); 및
    도전층 및 유전층들을 관통하여 연장되는 1개 이상의 블라인드 비아
    를 포함하고,
    이 블라인드 비아가 도전 물질로 도금되고 충전되어 적층 커패시터 구조물과 상호접속 모듈의 외부 도전층 사이에 도전 경로를 형성시키고,
    상기 제1 접촉 패드, 도전 경로 및 커패시터 구조물이 1.0 기가헤르쯔 이상의 주파수에서 0.62 오옴 이하의 조합된 임피던스를 생성시키도록 각 전도성 층은 10 내지 80 마이크론 두께이고, 유전층은 8 마이크론 이하이고, 12 이상의 유전 상수를 갖는 상호접속 모듈.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
KR1020047002631A 2001-08-24 2002-08-22 상호접속 모듈 및 상호접속 모듈의 제조 방법 KR100896548B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US31490501P 2001-08-24 2001-08-24
US60/314,905 2001-08-24
PCT/US2002/026756 WO2003019656A2 (en) 2001-08-24 2002-08-22 Interconnect module with reduced power distribution impedance

Publications (2)

Publication Number Publication Date
KR20040040443A KR20040040443A (ko) 2004-05-12
KR100896548B1 true KR100896548B1 (ko) 2009-05-07

Family

ID=23221997

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047002631A KR100896548B1 (ko) 2001-08-24 2002-08-22 상호접속 모듈 및 상호접속 모듈의 제조 방법

Country Status (12)

Country Link
US (1) US6847527B2 (ko)
EP (1) EP1419528B1 (ko)
JP (1) JP2005501415A (ko)
KR (1) KR100896548B1 (ko)
CN (1) CN100578774C (ko)
AT (1) ATE343222T1 (ko)
AU (1) AU2002326733A1 (ko)
CA (1) CA2456769A1 (ko)
DE (1) DE60215518T2 (ko)
DK (1) DK1419528T3 (ko)
TW (1) TW559955B (ko)
WO (1) WO2003019656A2 (ko)

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW586205B (en) * 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
US7064447B2 (en) * 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
US7323767B2 (en) * 2002-04-25 2008-01-29 Micron Technology, Inc. Standoffs for centralizing internals in packaging process
WO2003100800A1 (en) * 2002-05-24 2003-12-04 Philips Intellectual Property & Standards Gmbh Decoupling module for decoupling high-frequency signals from a power supply line
US7438969B2 (en) * 2002-07-10 2008-10-21 Ngk Spark Plug Co., Ltd. Filling material, multilayer wiring board, and process of producing multilayer wiring board
TW200404484A (en) * 2002-09-02 2004-03-16 Furukawa Circuit Foil Copper foil for soft circuit board package module, for plasma display, or for radio-frequency printed circuit board
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
WO2004032588A1 (en) * 2002-10-03 2004-04-15 Amplus Communication Pte Ltd Radio frequency transceivers
US7023707B2 (en) * 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US7476813B2 (en) * 2003-05-14 2009-01-13 Rambus Inc. Multilayer flip-chip substrate interconnect layout
JP2007535123A (ja) * 2003-07-14 2007-11-29 エイブイエックス コーポレイション モジュール式電子アッセンブリーおよび製造方法
US7791210B2 (en) * 2003-11-05 2010-09-07 Lsi Corporation Semiconductor package having discrete non-active electrical components incorporated into the package
US6867124B1 (en) * 2003-12-04 2005-03-15 Intel Corporation Integrated circuit packaging design and method
EP1538640B1 (en) 2003-12-05 2016-11-16 NGK Spark Plug Co., Ltd. Capacitor and method for manufacturing the same
JP4700332B2 (ja) 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
CN1771771B (zh) * 2004-02-04 2014-09-24 揖斐电株式会社 多层印刷电路板
US7478472B2 (en) * 2004-03-03 2009-01-20 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with signal wire shielding
EP1578179A3 (en) * 2004-03-16 2006-05-03 E.I. du Pont de Nemours and Company Thick-film dielectric and conductive compositions
US7489517B2 (en) * 2004-04-05 2009-02-10 Thomas Joel Massingill Die down semiconductor package
CN100544558C (zh) * 2004-04-28 2009-09-23 揖斐电株式会社 多层印刷配线板
US7064427B2 (en) * 2004-06-07 2006-06-20 Industrial Technology Research Institute Buried array capacitor and microelectronic structure incorporating the same
US7721238B2 (en) * 2004-09-22 2010-05-18 Digi International Inc. Method and apparatus for configurable printed circuit board circuit layout pattern
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
DE102004049485B3 (de) * 2004-10-11 2005-12-01 Siemens Ag Elektrische Schaltung mit einer Mehrlagen-Leiterplatte
EP1814474B1 (en) * 2004-11-24 2011-09-14 Samy Abdou Devices for inter-vertebral orthopedic device placement
US20060131616A1 (en) * 2004-12-21 2006-06-22 Devaney Douglas E Copperless flexible circuit
US7495887B2 (en) * 2004-12-21 2009-02-24 E.I. Du Pont De Nemours And Company Capacitive devices, organic dielectric laminates, and printed wiring boards incorporating such devices, and methods of making thereof
US7541265B2 (en) * 2005-01-10 2009-06-02 Endicott Interconnect Technologies, Inc. Capacitor material for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
JP4745697B2 (ja) * 2005-03-29 2011-08-10 富士通セミコンダクター株式会社 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
US7429510B2 (en) * 2005-07-05 2008-09-30 Endicott Interconnect Technologies, Inc. Method of making a capacitive substrate using photoimageable dielectric for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
TWI295098B (en) * 2005-08-19 2008-03-21 Via Tech Inc Method for analyzing power distribution system and related techniques
US8870920B2 (en) * 2005-10-07 2014-10-28 M. Samy Abdou Devices and methods for inter-vertebral orthopedic device placement
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
US7705423B2 (en) * 2005-10-21 2010-04-27 Georgia Tech Research Corporation Device having an array of embedded capacitors for power delivery and decoupling of high speed input/output circuitry of an integrated circuit
US7504706B2 (en) * 2005-10-21 2009-03-17 E. I. Du Pont De Nemours Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7919804B2 (en) * 2005-11-08 2011-04-05 Oracle America, Inc. Power distribution for high-speed integrated circuits
US7670919B2 (en) * 2005-12-30 2010-03-02 Intel Corporation Integrated capacitors in package-level structures, processes of making same, and systems containing same
TWI286049B (en) * 2006-04-04 2007-08-21 Advanced Semiconductor Eng Circuit substrate
US20080068818A1 (en) * 2006-09-19 2008-03-20 Jinwoo Choi Method and apparatus for providing ultra-wide band noise isolation in printed circuit boards
CN101166401B (zh) * 2006-10-16 2011-11-30 辉达公司 用于在高速系统中放置多个负载的方法和系统
US20080157267A1 (en) * 2006-12-29 2008-07-03 Texas Instruments Stacked Printed Devices on a Carrier Substrate
US7646082B2 (en) * 2007-05-22 2010-01-12 International Business Machines Corporation Multi-layer circuit substrate and method having improved transmission line integrity and increased routing density
TW200919676A (en) * 2007-10-17 2009-05-01 Phoenix Prec Technology Corp Packaging substrate structure having capacitor embedded therein and method for manufacturing the same
US8564967B2 (en) * 2007-12-03 2013-10-22 Cda Processing Limited Liability Company Device and method for reducing impedance
US20090156715A1 (en) * 2007-12-14 2009-06-18 Thomas Eugene Dueber Epoxy compositions comprising at least one elastomer and methods relating thereto
US8395902B2 (en) * 2008-05-21 2013-03-12 International Business Machines Corporation Modular chip stack and packaging technology with voltage segmentation, regulation, integrated decoupling capacitance and cooling structure and process
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
US8125766B2 (en) 2008-06-13 2012-02-28 Kemet Electronics Corporation Concentrated capacitor assembly
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20100012354A1 (en) * 2008-07-14 2010-01-21 Logan Brook Hedin Thermally conductive polymer based printed circuit board
US7958789B2 (en) * 2008-08-08 2011-06-14 Tokai Rubber Industries, Ltd. Capacitive sensor
US9818680B2 (en) 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US10026720B2 (en) 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
TWI347810B (en) * 2008-10-03 2011-08-21 Po Ju Chou A method for manufacturing a flexible pcb and the structure of the flexible pcb
JP5304185B2 (ja) * 2008-11-10 2013-10-02 富士通株式会社 プリント配線板および電子装置
TWI389279B (zh) * 2009-01-23 2013-03-11 Unimicron Technology Corp 電路板結構及其製法
KR101679896B1 (ko) 2009-05-01 2016-11-25 쓰리엠 이노베이티브 프로퍼티즈 컴파니 수동 전기 물품
US8764806B2 (en) 2009-12-07 2014-07-01 Samy Abdou Devices and methods for minimally invasive spinal stabilization and instrumentation
US20110248283A1 (en) * 2010-04-07 2011-10-13 Jianjun Cao Via structure of a semiconductor device and method for fabricating the same
US8572840B2 (en) 2010-09-30 2013-11-05 International Business Machines Corporation Method of attaching an electronic module power supply
US8845728B1 (en) 2011-09-23 2014-09-30 Samy Abdou Spinal fixation devices and methods of use
US8982577B1 (en) * 2012-02-17 2015-03-17 Amkor Technology, Inc. Electronic component package having bleed channel structure and method
US20130226240A1 (en) 2012-02-22 2013-08-29 Samy Abdou Spinous process fixation devices and methods of use
US9198767B2 (en) 2012-08-28 2015-12-01 Samy Abdou Devices and methods for spinal stabilization and instrumentation
US9320617B2 (en) 2012-10-22 2016-04-26 Cogent Spine, LLC Devices and methods for spinal stabilization and instrumentation
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US20150001732A1 (en) * 2013-06-27 2015-01-01 Debendra Mallik Silicon space transformer for ic packaging
US9565762B1 (en) * 2013-12-06 2017-02-07 Marvell Israel (M.I.S.L) Ltd. Power delivery network in a printed circuit board structure
MY175520A (en) 2014-02-21 2020-07-01 Mitsui Mining & Smelting Co Ltd Copper clad laminate for forming of embedded capacitor layer, multilayered printed wiring board, and manufacturing method of multilayered printed wiring board
CN106257661B (zh) * 2015-06-16 2019-03-05 华为技术有限公司 芯片封装载板、芯片和电路板
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10857003B1 (en) 2015-10-14 2020-12-08 Samy Abdou Devices and methods for vertebral stabilization
CN106658964A (zh) * 2015-10-28 2017-05-10 碁鼎科技秦皇岛有限公司 电路板及其制作方法
CN106658965A (zh) * 2015-10-30 2017-05-10 碁鼎科技秦皇岛有限公司 载板及其制作方法
WO2017134761A1 (ja) * 2016-02-03 2017-08-10 富士通株式会社 キャパシタ内蔵多層配線基板及びその製造方法
US10225922B2 (en) * 2016-02-18 2019-03-05 Cree, Inc. PCB based semiconductor package with impedance matching network elements integrated therein
CN107665879A (zh) * 2016-07-29 2018-02-06 奥特斯奥地利科技与系统技术有限公司 器件载体及包括所述器件载体的电子系统
SG11201805911UA (en) * 2016-09-02 2018-08-30 R&D Circuits Inc Method and structure for a 3d wire block
US10973648B1 (en) 2016-10-25 2021-04-13 Samy Abdou Devices and methods for vertebral bone realignment
US10744000B1 (en) 2016-10-25 2020-08-18 Samy Abdou Devices and methods for vertebral bone realignment
WO2018100922A1 (ja) * 2016-12-02 2018-06-07 株式会社村田製作所 多層配線基板
FR3060255B1 (fr) * 2016-12-12 2019-07-19 Institut Vedecom Procede d’integration de puces de puissance parallelisable et modules electroniques de puissance
KR200485246Y1 (ko) 2017-03-09 2017-12-13 (주) 고송이엔지 기판 필름 접착용 습식 자동 커팅 라미네이팅 장치
KR102410197B1 (ko) * 2017-06-13 2022-06-17 삼성전자주식회사 전송 손실을 줄이기 위한 회로 기판 및 이를 구비한 전자 장치
US11172580B2 (en) * 2017-07-24 2021-11-09 Rosemount Aerospace Inc. BGA component masking dam and a method of manufacturing with the BGA component masking dam
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US10217708B1 (en) * 2017-12-18 2019-02-26 Apple Inc. High bandwidth routing for die to die interposer and on-chip applications
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
CN112585740A (zh) 2018-06-13 2021-03-30 伊文萨思粘合技术公司 作为焊盘的tsv
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11179248B2 (en) 2018-10-02 2021-11-23 Samy Abdou Devices and methods for spinal implantation
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
TWI713984B (zh) * 2019-01-28 2020-12-21 和碩聯合科技股份有限公司 計算導體阻抗的方法
CN111799242A (zh) * 2019-04-09 2020-10-20 矽品精密工业股份有限公司 封装堆叠结构及其制法与载板组件
CN111799182A (zh) * 2019-04-09 2020-10-20 矽品精密工业股份有限公司 封装堆叠结构及其制法
CN110600440B (zh) * 2019-05-13 2021-12-14 华为技术有限公司 一种埋入式封装结构及其制备方法、终端
US20200395283A1 (en) * 2019-06-17 2020-12-17 Western Digital Technologies, Inc. Return path cavity for single ended signal via
US11134575B2 (en) 2019-09-30 2021-09-28 Gentherm Gmbh Dual conductor laminated substrate
CN110729265B (zh) * 2019-10-21 2021-08-24 青岛海信宽带多媒体技术有限公司 一种光模块及光网络装置
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
CN112672490B (zh) * 2020-12-01 2022-09-30 吉安满坤科技股份有限公司 用于5g终端网卡的多层电路板制备方法及其5g网卡
WO2023074484A1 (ja) * 2021-10-26 2023-05-04 三菱瓦斯化学株式会社 樹脂組成物、プリプレグ、樹脂シート、積層板、金属箔張積層板、及びプリント配線板
CN114980498B (zh) * 2022-05-09 2024-04-02 江西福昌发电路科技有限公司 一种高密度互连印制板及其加工方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635767A (en) 1995-06-02 1997-06-03 Motorola, Inc. Semiconductor device having built-in high frequency bypass capacitor
WO2000066674A1 (en) * 1999-05-04 2000-11-09 Tpl, Inc. Dielectric material including particulate filler

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261153A (en) * 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
DE19602822C2 (de) * 1996-01-26 1998-02-19 Siemens Ag Kontaktfeder
US5831935A (en) * 1996-03-05 1998-11-03 Chevron U.S.A. Inc. Method for geophysical processing and interpretation using seismic trace difference for analysis and display
DE59606342D1 (de) * 1996-03-23 2001-02-22 Endress Hauser Gmbh Co Verfahren zum Herstellen von kapazitiven, in Nullpunkt-Langzeit-Fehlerklassen sortierten Keramik-Absolutdruck-Sensoren
US5745334A (en) * 1996-03-25 1998-04-28 International Business Machines Corporation Capacitor formed within printed circuit board
AU5084998A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for using photoabsorptive coatings to enhance both blind and through micro-via entrance quality
US5888630A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Apparatus and method for unit area composition control to minimize warp in an integrated circuit chip package assembly
US5879786A (en) * 1996-11-08 1999-03-09 W. L. Gore & Associates, Inc. Constraining ring for use in electronic packaging
US5888631A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
US5731047A (en) * 1996-11-08 1998-03-24 W.L. Gore & Associates, Inc. Multiple frequency processing to improve electrical resistivity of blind micro-vias
US6103992A (en) * 1996-11-08 2000-08-15 W. L. Gore & Associates, Inc. Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias
US5879787A (en) * 1996-11-08 1999-03-09 W. L. Gore & Associates, Inc. Method and apparatus for improving wireability in chip modules
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
WO1998020528A1 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. METHOD FOR IMPROVING RELIABILITY OF THIN CIRCUIT SUBSTRATES BY INCREASING THE Tg OF THE SUBSTRATE
JP4234205B2 (ja) * 1996-11-08 2009-03-04 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法
US5838063A (en) * 1996-11-08 1998-11-17 W. L. Gore & Associates Method of increasing package reliability using package lids with plane CTE gradients
US5912809A (en) * 1997-01-21 1999-06-15 Dell Usa, L.P. Printed circuit board (PCB) including channeled capacitive plane structure
EP0889096B1 (en) 1997-07-04 2002-09-11 Hitachi Chemical Company, Ltd. Modified cyanate ester group curable resin composition, and varnish, prepreg, metal clad laminated board, film, printed circuit board, and multilayered circuit board using the same
EP1895589A3 (en) * 1997-10-17 2013-04-03 Ibiden Co., Ltd. Semiconductor package substrate
US5972231A (en) * 1997-10-31 1999-10-26 Ncr Corporation Imbedded PCB AC coupling capacitors for high data rate signal transfer
US6215649B1 (en) * 1998-11-05 2001-04-10 International Business Machines Corporation Printed circuit board capacitor structure and method
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6724638B1 (en) * 1999-09-02 2004-04-20 Ibiden Co., Ltd. Printed wiring board and method of producing the same
JP3489729B2 (ja) 1999-11-19 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
JP3585796B2 (ja) * 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6388207B1 (en) * 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635767A (en) 1995-06-02 1997-06-03 Motorola, Inc. Semiconductor device having built-in high frequency bypass capacitor
WO2000066674A1 (en) * 1999-05-04 2000-11-09 Tpl, Inc. Dielectric material including particulate filler

Also Published As

Publication number Publication date
WO2003019656A2 (en) 2003-03-06
KR20040040443A (ko) 2004-05-12
TW559955B (en) 2003-11-01
CA2456769A1 (en) 2003-03-06
DE60215518T2 (de) 2007-08-30
US20040012938A1 (en) 2004-01-22
DE60215518D1 (de) 2006-11-30
JP2005501415A (ja) 2005-01-13
US6847527B2 (en) 2005-01-25
CN100578774C (zh) 2010-01-06
EP1419528B1 (en) 2006-10-18
DK1419528T3 (da) 2007-02-19
AU2002326733A1 (en) 2003-03-10
CN1547772A (zh) 2004-11-17
US20040170006A9 (en) 2004-09-02
EP1419528A2 (en) 2004-05-19
ATE343222T1 (de) 2006-11-15
WO2003019656A3 (en) 2003-11-20

Similar Documents

Publication Publication Date Title
KR100896548B1 (ko) 상호접속 모듈 및 상호접속 모듈의 제조 방법
US7164197B2 (en) Dielectric composite material
JP4079699B2 (ja) 多層配線回路基板
US6281448B1 (en) Printed circuit board and electronic components
JP4392157B2 (ja) 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
US7429510B2 (en) Method of making a capacitive substrate using photoimageable dielectric for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate
US7025607B1 (en) Capacitor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
US7384856B2 (en) Method of making an internal capacitive substrate for use in a circuitized substrate and method of making said circuitized substrate
US7449381B2 (en) Method of making a capacitive substrate for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate
JP3236818B2 (ja) 素子内蔵多層配線基板の製造方法
US20070177331A1 (en) Non-flaking capacitor material, capacitive substrate having an internal capacitor therein including said non-flaking capacitor material, and method of making a capacitor member for use in a capacitive substrate
JPH11126978A (ja) 多層配線基板
KR20070110945A (ko) 다층 프린트 배선판
WO2004064467A1 (ja) 多層配線基板、その製造方法、および、ファイバ強化樹脂基板の製造方法
JP2006210911A (ja) 回路基板内で使用されるコンデンサ材料と、コンデンサ材料を利用する回路基板と、回路基板の製造方法及び回路基板を利用する情報処理システム
JP2002261449A (ja) 部品内蔵モジュール及びその製造方法
WO2004010751A1 (ja) 多層配線板、およびその製造方法、ならびに半導体装置および無線電子装置
US20120228014A1 (en) Circuitized substrate with internal thin film capacitor and method of making same
US20010014004A1 (en) Parallel plate buried capacitor
WO2003082604A1 (en) Inverted micro-vias
US6586687B2 (en) Printed wiring board with high density inner layer structure
JP3440174B2 (ja) 多層プリント配線基板とその製造方法
EP1755161A2 (en) Interconnect module with reduced power distribution impedance
JPH09321430A (ja) 多層プリント配線基板の製造方法
JP2002252465A (ja) 多層配線基板とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee