TWI713984B - 計算導體阻抗的方法 - Google Patents
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Abstract
一種計算導體阻抗的方法。依據多個疊構區塊的多個介電常數調整多個介電常數中對應於導體所在的第一疊構區塊的第一介電常數。依據調整後的第一介電常數更新所述多個介電常數。依據更新的多個介電常數、疊構區塊厚度參數及導體的尺寸參數產生包含嵌入式疊構、表面式疊構及覆蓋式疊構的參數模型、對應於嵌入式疊構的第一等效電路特性以及對應於表面式疊構的第二等效電路特性。依據參數模型計算導體於嵌入式疊構的第一截面積與導體於覆蓋式疊構的第二截面積的面積比。依據面積比、第一和第二等效電路特性取得導體於覆蓋式疊構的阻抗設計值。
Description
本揭示內容是有關於一種阻抗設計方法，且特別是有關於一種計算導體阻抗的方法。
訊號傳輸上，各訊號會依據傳輸線的阻抗控制，來達到訊號傳輸的需求。傳統的設計流程是設計者將所設計的疊構設計完成，然後請印刷電路板（printed circuit board，PCB）板廠依據該疊構來設計阻抗線的線寬/線距，而設計者根據PCB板廠的線寬/線距去進行PCB走線的佈局（layout）。
由於阻抗設計由PCB板廠設計線寬/距，所以在設計方面需等PCB板廠的回覆後，才能進行走線的佈局。另外，PCB板整體走線空間會受限PCB板廠的阻抗線設計。若設計者能自行計算阻抗，則可省等待回覆的時間，並可依據實際走線的空間，設計符合走線空間及阻抗需求的阻抗線設計。
本揭示內容提供一種計算導體阻抗的方法，可以獲得精準的阻抗設計值。
本揭示內容的計算導體阻抗的方法，包括：依據複數個疊構區塊的複數個介電常數調整這些介電常數中對應於這些疊構區塊中的第一疊構區塊的第一介電常數，導體位於第一疊構區塊；依據調整後的第一介電常數更新介電常數；依據更新的這些介電常數、疊構區塊厚度參數及導體的尺寸參數產生包含嵌入式微帶線（embedded microstrip）疊構（底下稱為嵌入式疊構）、表面式微帶線（surface microstrip）疊構（底下稱為表面式疊構）及覆蓋式微帶線（coated microstrip）疊構（底下稱為覆蓋式疊構）的參數模型、對應於嵌入式疊構的第一等效電路特性以及對應於表面式疊構的第二等效電路特；依據參數模型來計算導體於嵌入式疊構的第一截面積與覆蓋式疊構的第二截面積的面積比；以及依據面積比、第一等效電路特性和第二等效電路特性取得導體於覆蓋式疊構的阻抗設計值。
基於上述，本揭示內容藉由修正導體所在層的介電常數，並且利用現有電路模擬軟體的模擬結果來進一步修正覆蓋型疊構的阻抗值。據此，可以改善現有電路模擬軟體無法針對覆蓋型疊構進行模擬的問題。
為讓本揭示內容的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現有的電路模擬軟體（例如，Hspice）只能定義嵌入式（embedded）疊構以及表面式（surface）疊構，因此無法精準地模擬出覆蓋式疊構（coated）的結果，其中於本揭示內容中，所述嵌入式疊構代表嵌入式的微帶線（microstrip）疊構；所述表面式疊構代表表面式的微帶線疊構，亦即導體是暴露在空氣中的；所述覆蓋式疊構代表覆蓋式的微帶線疊構。為了能夠獲得精準的阻抗設計值，本揭示內容採用現有的電路模擬軟體可以定義的嵌入式疊構與表面式疊構來計算出設計阻抗值，再配合嵌入式疊構與覆蓋式疊構的面積比，以相對關係找出覆蓋式疊構的阻抗設計值。為了使本揭示內容之內容更為明瞭，以下特舉實施例作為本揭示內容確實能夠據以實施的範例。
圖1A～圖1C是依照本揭示內容一實施例的導體的疊構類型的示意圖。圖1A所示為嵌入式疊構，圖1B所示為表面式疊構，圖1C所示為覆蓋式疊構。本實施例中是以微帶線（microstrip）並且以單端（Single End）設計為例來說明。其中，單端設計所指為一個導體。
在圖1A的疊構區塊分為疊構區塊A～D，其中疊構區塊A～C為介電質層，疊構區塊D為金屬層。導體100位於疊構區塊B中。導體100所在的疊構區塊B包含兩種材料，即，介電質材料以及導體材料。在此，假設疊構區塊A～D的材料參數（介電常數）分別為Er2、Er12、Er1以及cop1。
圖2是依照本揭示內容一實施例的計算導體阻抗的方法流程圖。在本實施例中是以微帶線為例來說明計算導體阻抗的方法，並且以單端設計來進行說明。然，在其他實施例中亦可以在帶狀線（stripline）中來使用下述的計算導體阻抗的方法，並且也可以使用差分對（Differential Pair）設計，在此並不限制。差分對設計所指為兩個導體。
本實施例是利用具有運算能力的電子裝置來執行。所述電子裝置包括處理器、儲存裝置等設備。所述處理器可採用中央處理單元（Central Processing Unit，CPU）、圖像處理單元（Graphic Processing Unit，GPU）、物理處理單元（Physics Processing Unit，PPU）、可程式化之微處理器（Microprocessor）、嵌入式控制晶片、數位訊號處理器（Digital Signal Processor，DSP）、特殊應用積體電路（Application Specific Integrated Circuits，ASIC）或其他類似裝置等來實現。所述儲存設備是任意型式的固定式或可移動式隨機存取記憶體（Random Access Memory，RAM）、唯讀記憶體（Read-Only Memory，ROM）、快閃記憶體（Flash memory）、安全數位卡（Secure Digital Memory Card，SD）、硬碟或其他類似裝置或這些裝置的組合。
在步驟S205中，依據複數個疊構區塊的複數個介電常數調整所述介電常數中對應於這些疊構區塊中導體所在的第一疊構區塊的第一介電常數。在此，依據這些介電常數中覆蓋導體上下兩層分別的兩個介電常數設定導體所在的第一疊構區塊的第一介電常數。而第一疊構區塊的第一介電常數係覆蓋導體上下兩層分別的兩個介電常數之和的0.45倍至0.55倍。
以圖1A而言，由於疊構區塊B被疊構區塊A所覆蓋，因此在一般電路模擬軟體中會將導體所在的介電層（疊構區塊B）的介電常數Er12定義為Er2（疊構區塊A的介電常數）。但是，此一設定計算出來的結果與實際量測值的差異較大。因此，在本實施例中可以基於覆蓋導體100上下兩層（疊構區塊A與疊構區塊C）的介電常數來設定導體100所在的疊構區塊B的介電常數。例如，進一步將疊構區塊B的介電常數Er12設定為0.45～0.55倍的(Er1+Er2)。
接著，在步驟S207中，依據調整後的第一介電常數來更新所述介電常數。換句話說，以圖1A而言，更新所述多個介電常數Er2、Er12、Er1以及cop1中的介電常數Er12。
接著，在步驟S210中，依據更新的這些介電常數、疊構區塊厚度參數及導體的尺寸參數產生包含嵌入式疊構、表面式疊構及覆蓋式疊構的參數模型、對應於嵌入式疊構的第一等效電路特性以及對應於表面式疊構的第二等效電路特性。在此，將更新的這些介電常數、疊構區塊厚度參數及導體的尺寸參數輸入電路模擬軟體，之後自電路模擬軟體輸出第一等效電路特性以及第二等效電路特性。
舉例來說，將更新的這些介電常數（包括調整後的導體100所在的疊構區塊B的介電常數Er12）、疊構區塊厚度參數（即，疊構區塊A～疊構區塊D各層的厚度）及導體的尺寸參數輸入至電路模擬軟體（例如為Hspice），電路模擬軟體會產生包含嵌入式疊構、表面式疊構及覆蓋式疊構的參數模型、第一等效電路特性以及第二等效電路特性，其中第一等效電路特性和第二等效電路特性各自包含對應的電阻值、電感值、電容值以及電導值。
圖3A～圖3B是依照本揭示內容一實施例的電路模擬軟體的介面示意圖。圖3A所示為嵌入式疊構的模擬介面300A，圖3B所示為表面式疊構的模擬介面300B。在模擬介面A中包括疊構顯示介面301A、參數輸入介面302A以及結果顯示介面303A。在模擬介面300B中包括疊構顯示介面301B、參數輸入介面302B以及結果顯示介面303B。疊構顯示介面301A、301B用以顯示疊構類型。參數輸入介面302B、302B用以供使用者輸入參數，包括導體的尺寸參數（wu、w、we）、疊構區塊厚度參數（各疊構區塊的厚度sm、t、h1、tg1）、介電層的介電常數（Er1、Er2）、散逸因數Df。結果顯示介面303A、303B用以顯示模擬結果，包括電感值Lo、電容值Co、阻抗值Z、傳輸速率（time delay）TD等。
舉例來說，將更新後的介電常數、疊構區塊厚度參數及導體的尺寸參數輸入至電路模擬軟體的參數輸入介面302B、302B之後，便可自電路模擬軟體的顯示介面303A獲得對應於嵌入式疊構的第一等效電路特性。例如，第一等效電路特性包括導體於嵌入式疊構的第一電感值Lembedded
（結果顯示介面303A中的電感值Lo）與第一電容值Cembedded
（結果顯示介面303A中的電容值Co）。並且自結果顯示介面303B獲得對應於表面式疊構的第二等效電路特性。例如，第二等效電路特性包括導體於表面式疊構下的第二電感值Lsurface
（結果顯示介面303B中的電感值Lo）與第二電容值Csurface
（結果顯示介面303B中的電容值Co）。
在步驟S215中，依據參數模型來計算導體於嵌入式疊構的第一截面積與導體於覆蓋式疊構的第二截面積的面積比。在此，利用導體的尺寸參數以及疊構區塊厚度參數，分別計算第一截面積與第二截面積。
一併參照圖4A及圖4B，圖4A及圖4B是依照本揭示內容一實施例的計算截面積的示意圖。圖4A表示嵌入式疊構的第一截面積，第一截面積為包括導體100以及其所在介電層的面積。圖4B表示覆蓋式疊構的第二截面積，第二截面積為包括導體100以及覆蓋於導體100的覆蓋層的面積。
第一截面積與第二截面積兩者的長度計算範圍為導體100的寬度w加上自導體100往兩側各延伸一指定距離。舉例來說，指定距離為參考層的厚度的整數倍，例如n倍，參考層為導體100所在的疊構區塊的下一層。參照圖1A、圖1C、圖3A、圖3C，參考層為疊構區塊C，疊構區塊C的厚度為h1。如圖4A及圖4B所示，指定距離為自導體100往左右各自延伸n倍h1的長度。
第一截面積A1的計算公式如下：
A1=(2nh1+w)×(t+sm)。
第一截面積A2的計算公式如下：
A2=0.5×(2w-1)×(t+sm-H)+(2nh1+w)×H。
其中，H為覆蓋層的厚度。
H=(1-hu)×{sm/(1-hu)+t}=0.5(2sm+t)。
hu為含水率，在此假設hu=50%。
面積比Aratio
的計算公式如下：
Aratio
=A2/A1=
。
接著，在步驟S220中，依據面積比、第一等效電路特性和第二等效電路特性取得導體於覆蓋式疊構的阻抗設計值。例如，依據面積比、第一等效電路特性和第二等效電路特性，用內插法計算導體於覆蓋式疊構的第三等效電路特性，並且依據第三等效電路特性計算阻抗設計值。
以圖3A、圖3B而言，自圖3A的模擬介面300A獲得第一等效電路特性的第一電感值Lembedded
以及第一電容值Cembedded
，自圖3B的模擬介面300B獲得第二等效電路特性的第二電感值Lsurface
以及第二電容值Csurface
。接著，利用面積比Aratio
、第一電感值Lembedded
以及第二電感值Lsurface
，算出預估電感值Lcoated
。利用面積比Aratio
、第一電容值Cembedded
以及第二電容值Csurface
，算出預估電容值Ccoated
。公式如下：
；
。
並且，可進一步利用預估電感值Lcoated
與預估電容值Ccoated
來獲得阻抗設計值Zcoated
以及傳輸速率TDcoated
。公式如下：
；
。
表1列出了自電路模擬軟體所輸出的嵌入式疊構與表面式疊構參數模型以及最後所獲得的覆蓋式疊構的參數。而在本實施例中，針對導體100所在疊構區塊的介電常數作了修正（底下稱為修正一），並且採用了嵌入式疊構與覆蓋式疊構的面積比對覆蓋式疊構做了修正（底下稱為修正二）。據此，於表2中列出了採用修正一及/或修正二的所獲得的結果比較。並且，於表3列出與實際值的差異。
表1
| 單端設計 | 嵌入式疊構 | 表面式疊構 | 覆蓋式疊構 |
| 截面積(mil2 ) | 48.48 | 32.62 | |
| 截面積比(%) | 100.00 | 67.28 | |
| 等效電感(nH/inch) | 7.615 | 7.615 | 7.615 |
| 等效電容(pF/inch) | 3.142 | 2.449 | 2.963 |
| 阻抗值(ohm) | 49.23 | 55.76 | 50.70 |
| 傳輸速率(ps/inch) | 154.668 | 136.563 | 150.195 |
表2
| 單端設計 | 實際 量測 | 修改前 | 僅採用 修正一 | 僅採用 修正二 | 採用修正一及修正二 | |
| 模擬設定 | h1/sm(mil) | 2.7 / 0.5 | 2.7 / 0.5 | 2.7 / 0.5 | 2.7 / 0.5 | 2.7 / 0.5 |
| t/tg1(mil) | 1.9 / 1.25 | 1.9 / 1.25 | 1.9 / 1.25 | 1.9 / 1.25 | 1.9 / 1.25 | |
| Er1/Er2 | 3.75/3.85 | 3.75/3.85 | 3.75/3.85 | 3.75/3.85 | 3.75/3.85 | |
| W/wu(mil) | 4.0 / 3.0 | 4.0 / 3.0 | 4.0 / 3.0 | 4.0 / 3.0 | 4.0 / 3.0 | |
| 模擬結果 | 阻抗值(ohm) | 50.56 | 49.69 | 49.75 | 51.50 | 50.70 |
| 傳輸速率(ps/inch) | 149.806 | 153.255 | 153.054 | 147.860 | 150.195 | |
| 等效電感(nH/inch) | 7.574 | 7.615 | 7.615 | 7.615 | 7.615 | |
| 等效電容(pF/inch) | 2.963 | 3.085 | 3.076 | 2.871 | 2.963 |
表3
| 與實際值的差異 | 修改前 | 僅採用 修正一 | 僅採用 修正二 | 採用修正一及修正二 | ||
| 模擬結果 | 阻抗值(ohm) | -0.87 | -0.81 | 0.94 | 0.14 | |
| 傳輸速率(ps/inch) | 3.449 | 3.248 | -1.946 | 0.389 | ||
| 等效電感(nH/inch) | 0.041 | 0.041 | 0.041 | 0.041 | ||
| 等效電容(pF/inch) | 0.122 | 0.113 | -0.092 | 0.000 | ||
由表3可以清楚地知道，同時採用修正一及修正二可以獲得更精準的模擬結果。
上述實施例為單端設計。底下再舉一例來說明差分對設計。
圖5A及圖5B是依照本揭示內容另一實施例的計算截面積的示意圖。圖5A表示嵌入式疊構的第一截面積。圖5B表示覆蓋式疊構的第二截面積。第一截面積與第二截面積兩者的長度計算範圍為兩個導體之間距離的寬度（2w+s）加上自導體往兩側各延伸一指定距離，指定距離為參考層的厚度的n倍，參考層為導體所在的疊構區塊的下一層。在此，假設參考層的厚度為h1。如圖5A及圖5B所示，面積參考區域為自兩個導體往外側各自延伸n倍h1的長度。
第一截面積A1’的計算公式如下：
A1’=(2nh1+2w+s)×(t+sm)。
第一截面積A2’的計算公式如下：
A2’=(2w-1)×(t+sm-H)+(2nh1+2w+S)×H。
其中，S為兩個導體之間的距離；
H=(1-hu)×{sm/(1-hu)+t}=0.5(2sm+t)。
hu為含水率，在此假設hu=50%。
面積比Aratio
的計算公式如下：
Aratio
=A2’/A1’=
接著，利用面積比與參數模型來求出導體於覆蓋式疊構下的阻抗設計值。表4所示為自電路模擬軟體輸出的參數模型。
表4
| 嵌入式疊構 | 表面式疊構 | ||
| Lemb12 | 3.90551e-8 | Lsur12 | 4.02362e-8 |
| Lemb22 | 2.68543e-7 | Lsur22 | 2.695079e-7 |
| Cemb12 | -1.40551e-11 | Csur12 | -6.77165e-12 |
| Cemb22 | 1.28268e-10 | Csur22 | 1.06693e-10 |
利用下述公式來算出預估電感值Lcoated12
、Lcoated22
與預估電容值Ccoated12
、Ccoated22
。
；
；
；
。
之後，進一步利用預估電感值Lcoated12
、Lcoated22
與預估電容值Ccoated12
、Ccoated22
來獲得阻抗設計值Zcoated
以及傳輸速率TDcoated
。公式如下：
；
。
表5列出了自電路模擬軟體所輸出的嵌入式疊構與表面式疊構參數模型以及最後所獲得的覆蓋式疊構的參數。於表6中列出了採用修正一及/或修正二的所獲得的結果比較。表7列出與實際值的差異。
表5
| 嵌入式疊構 | 表面式疊構 | 覆蓋式疊構 | |
| 截面積(mil2 ) | 121.00 | 87.40 | |
| 截面積比(%) | 100.00 | 72.23 | |
| 等效電感(nH/inch) | (Lemb12 / Lemb22 ) 0.992/6.821 | (Lsur12 / Lsur22 ) 1.022/6.733 | (Lcoated12 / Lcoated22 ) 1.000/6.797 |
| 等效電容(pF/inch) | (Cemb12 / Cemb22 ) -0.357/3.258 | (Csur12 / Csur22 ) -0.172/2.710 | (Ccoated12 / Ccoated22 ) -0.306/3.106 |
| 阻抗值(ohm) | 80.32 | 90.38 | 82.77 |
| 傳輸速率(ps/inch) | 145.159 | 128.990 | 140.855 |
表6
| 差分對設計 | 實際 量測 | 修改前 | 僅採用 修正一 | 僅採用 修正二 | 採用修正一及修正二 | |
| 模擬設定 | h1/sm(mil) | 4.0 / 0.5 | 4.0 / 0.5 | 4.0 / 0.5 | 4.0 / 0.5 | 4.0 / 0.5 |
| t/tg1(mil) | 2.1 / 1.25 | 2.1 / 1.25 | 2.1 / 1.25 | 2.1 / 1.25 | 2.1 / 1.25 | |
| Er1/Er2 | 3.5 / 3.8 | 3.5 / 3.8 | 3.5 / 3.8 | 3.5 / 3.8 | 3.5 / 3.8 | |
| W/wu(mil) | 7.77/6.77 | 7.77/6.77 | 7.77/6.77 | 7.77/6.77 | 7.77/6.77 | |
| S(mil) | 7.0 | 7.0 | 7.0 | 7.0 | 7.0 | |
| 模擬結果 | 阻抗值(ohm) | 82.52 | 80.49 | 80.32 | 83.22 | 82.77 |
| 傳輸速率(ps/inch) | 140.497 | 144.840 | 145.159 | 140.097 | 140.855 |
表7
| 與實際值的差異 | 修改前 | 僅採用 修正一 | 僅採用 修正二 | 採用修正一及修正二 | ||
| 模擬結果 | 阻抗值(ohm) | -2.03 | -2.20 | 0.70 | 0.25 | |
| 傳輸速率(ps/inch) | 4.343 | 4.662 | -0.400 | 0.358 | ||
由表7可以清楚地知道，同時採用修正一及修正二可以獲得更精準的模擬結果。
綜上所述，本揭示內容採用現有的電路模擬軟體可以定義的嵌入式疊構與表面式疊構來計算出設計阻抗值，再配合嵌入式疊構與覆蓋式疊構的面積比，以相對關係找出覆蓋式疊構的阻抗設計值。並且，為了能夠獲得更精準的阻抗設計值，還可進一步來重新設定導體所在的介電層的介電常數。以調整介電常數加上截面積分配法兩種組合可以獲得比較接近實際量測的模擬結果。據此，在選擇PCB板廠之前便可獲得精準的模擬結果，因此可以省下等待PCB板廠回報的時間，並且可依據實際走線的空間，設計符合走線空間及阻抗需求的阻抗線設計。
雖然本揭示內容已以實施例揭露如上，然其並非用以限定本揭示內容，任何所屬技術領域中具有通常知識者，在不脫離本揭示內容的精神和範圍內，當可作些許的更動與潤飾，故本揭示內容的保護範圍當視後附的申請專利範圍所界定者為準。
100:導體
300A、300B:模擬介面
301A、301B:疊構顯示介面
302A、302B:參數輸入介面
303A、303B:結果顯示介面
S205～S220:計算導體阻抗的方法各步驟
A～D:疊構區塊
H:覆蓋層的厚度
nh1:面積參考區域
S:兩個導體之間的距離
sm、t:疊構區塊的厚度
wu、w:導體的尺寸參數
圖1A～圖1C是依照本揭示內容一實施例的導體的疊構類型的示意圖。
圖2是依照本揭示內容一實施例的計算導體阻抗的方法流程圖。
圖3A～圖3B是依照本揭示內容一實施例的電路模擬軟體的介面示意圖。
圖4A及圖4B是依照本揭示內容一實施例的計算截面積的示意圖。
圖5A及圖5B是依照本揭示內容另一實施例的計算截面積的示意圖。
S205~S220:計算導體阻抗的方法各步驟
Claims (10)
- 一種計算導體阻抗的方法，包括： 依據複數個疊構區塊的複數個介電常數調整該些介電常數中對應於該些疊構區塊中的一第一疊構區塊的一第一介電常數，一導體位於該第一疊構區塊； 依據調整後的該第一介電常數更新該些介電常數； 依據更新的該些介電常數、一疊構區塊厚度參數及該導體的尺寸參數產生包含一嵌入式疊構、一表面式疊構及一覆蓋式疊構的一參數模型、對應於該嵌入式疊構的一第一等效電路特性以及對應於該表面式疊構的一第二等效電路特性； 依據該參數模型計算該導體於該嵌入式疊構的一第一截面積與該導體於該覆蓋式疊構的一第二截面積的一面積比；以及 依據該面積比、該第一等效電路特性和該第二等效電路特性取得該導體於該覆蓋式疊構的一阻抗設計值。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中依據該些疊構區塊的該些介電常數調整該些介電常數中對應於該些疊構區塊中的該第一疊構區塊的該第一介電常數的步驟包括： 依據該些介電常數中覆蓋該導體上下兩層分別的兩個介電常數設定該導體所在的該第一疊構區塊的該第一介電常數。
- 如申請專利範圍第2項所述的計算導體阻抗的方法，其中該第一疊構區塊的該第一介電常數係覆蓋該導體上下兩層分別的兩個介電常數之和的0.45倍至0.55倍。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中依據更新的該些介電常數、該疊構區塊厚度參數及該導體的尺寸參數產生該第一等效電路特性以及該第二等效電路特性的步驟包括： 將更新的該些介電常數、該疊構區塊厚度參數及該導體的尺寸參數輸入一電路模擬軟體；以及 自該電路模擬軟體輸出該第一等效電路特性以及該第二等效電路特性。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中依據該面積比、該第一等效電路特性和該第二等效電路特性取得該導體於該覆蓋式疊構的該阻抗設計值的步驟包括： 依據該面積比、該第一等效電路特性和該第二等效電路特性，用內插法計算該導體於該覆蓋式疊構的一第三等效電路特性；以及 依據該第三等效電路特性計算該阻抗設計值。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中該第一等效電路特性和該第二等效電路特性各自包含對應的一電阻值、一電感值、一電容值以及一電導值。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，更包括： 利用該面積比、該第一等效電路特性之一第一電感值以及該第二等效電路特性之一第二電感值，算出一預估電感值； 利用該面積比、該第一等效電路特性之一第一電容值以及該第二等效電路特性之一第二電容值，算出一預估電容值；以及 利用該預估電感值與該預估電容值來獲得該阻抗設計值以及一傳輸速率。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，更包括： 分別針對一單端設計與一差分對設計來計算該面積比，藉此分別求出該單端設計與該差分對設計中，該導體於該覆蓋式疊構下的該阻抗設計值。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中該第一截面積為包括該導體以及其所在介電層的面積，該第二截面積為包括該導體以及覆蓋於該導體的一覆蓋層的面積。
- 如申請專利範圍第1項所述的計算導體阻抗的方法，其中該第一截面積與該第二截面積兩者的長度計算範圍為該導體的寬度加上自該導體往兩側各延伸一指定距離，該指定距離為一參考層的厚度的整數倍，該參考層為該導體所在的該第一疊構區塊的下一層。
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