WO2022213515A1 - 电路仿真方法及设备 - Google Patents

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WO2022213515A1
WO2022213515A1 PCT/CN2021/108816 CN2021108816W WO2022213515A1 WO 2022213515 A1 WO2022213515 A1 WO 2022213515A1 CN 2021108816 W CN2021108816 W CN 2021108816W WO 2022213515 A1 WO2022213515 A1 WO 2022213515A1
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circuit
layout
target
circuit unit
target circuit
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English (en)
French (fr)
Inventor
徐帆
Original Assignee
长鑫存储技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Definitions

  • the embodiments of the present application relate to the technical field of integrated circuits, and in particular, to a circuit simulation method and device.
  • Embodiments of the present application provide a circuit simulation method and device, which can improve the pre-layout simulation accuracy of the circuit.
  • an embodiment of the present application provides a circuit simulation method, the method comprising:
  • the minimum circuit unit layer includes at least one target circuit unit
  • a parasitic effect circuit is added to the first circuit structure, a target circuit structure corresponding to the circuit schematic diagram is generated, and simulation is performed based on the target circuit structure.
  • an embodiment of the present application provides a circuit simulation device, the device comprising:
  • the minimum circuit unit layer includes at least one target circuit unit
  • a determining module configured to determine the area of each target circuit unit in the minimum circuit unit layer in the circuit layout layout, and determine the relative distribution position of each target circuit unit in the circuit layout layout;
  • circuit generation module configured to generate a first circuit structure based on the top-level structure, the respective target circuit units, and the areas and relative distribution positions of the respective target circuit units in the circuit layout;
  • a simulation module configured to add a parasitic effect circuit to the first circuit structure, generate a target circuit structure corresponding to the circuit schematic diagram, and perform simulation based on the target circuit structure.
  • an embodiment of the present application provides an electronic device, including: at least one processor and a memory;
  • the memory stores computer-executable instructions
  • the at least one processor executes computer-executable instructions stored in the memory, causing the at least one processor to perform the circuit simulation method provided by the first aspect.
  • an embodiment of the present application provides a computer-readable storage medium, where computer-executable instructions are stored in the computer-readable storage medium, and when a processor executes the computer-executable instructions, the implementation as provided in the first aspect is realized circuit simulation method.
  • an embodiment of the present application provides a computer program product, including a computer program that, when executed by a processor, implements the circuit simulation method provided in the first aspect.
  • FIG. 1 is a schematic flowchart of a circuit simulation method provided in an embodiment of the present application.
  • FIG. 2 is a schematic diagram of a multi-layer circuit structure provided in an embodiment of the present application.
  • FIG. 3 is a schematic diagram of a flattened circuit structure obtained after the multi-layer circuit structure shown in FIG. 2 is pretreated;
  • FIG. 4 is a schematic diagram of a first circuit structure in an embodiment of the present application.
  • FIG. 5 is another schematic flowchart of a circuit simulation method provided in an embodiment of the present application.
  • FIG. 6 is a schematic diagram of a target circuit structure in an embodiment of the present application.
  • FIG. 7 is a schematic diagram of a program module of a circuit simulation apparatus provided in an embodiment of the application.
  • FIG. 8 is a schematic diagram of a hardware structure of an electronic device provided in an embodiment of the present application.
  • module refers to any known or later developed hardware, software, firmware, artificial intelligence, fuzzy logic or combination of hardware or/and software code capable of performing the function associated with that element.
  • the circuit schematic diagram is usually used directly for simulation, and the influence of the parasitic components of the metal wiring in the later stage is not considered, resulting in a large difference between the results of the pre-simulation stage and the actual measurement data of the chip, and the simulation accuracy is not high. high.
  • a circuit simulation method is provided in the embodiments of the present application.
  • the circuit designer can accurately simulate and simulate the parasitic effects in the circuit layout only by relying on the circuit schematic diagram in the pre-layout simulation stage, thereby Effectively improve the simulation accuracy before the layout of the circuit.
  • Detailed description is given below by using detailed embodiments.
  • the above circuit simulation method can be applied to the pre-layout simulation stage of various circuits, such as the pre-layout simulation stage of a memory chip, the pre-layout simulation stage of a processor chip, etc., which are not limited in the embodiments of the present application.
  • FIG. 1 is a schematic flowchart of a circuit simulation method provided in an embodiment of the application.
  • the method includes:
  • the above-mentioned minimum circuit unit layer includes at least one target circuit unit.
  • the circuit structure corresponding to the circuit schematic diagram may be preprocessed to include only the top-level structure and the flattening of the minimum circuit unit layer. Circuit configuration.
  • FIG. 2 is a schematic diagram of a multi-layer circuit structure provided in the embodiments of the present application.
  • the circuit schematic diagram includes circuit structure A, circuit structures B1, B2, and circuit units C1, C2, C3, wherein the circuit units C1, C2, C3 are the smallest circuit units in the circuit schematic diagram.
  • the circuit structure A can be regarded as the top-level structure of the circuit schematic diagram
  • the circuit structures B1 and B2 can be regarded as the middle-layer structure of the circuit schematic diagram
  • the circuit units C1, C2, and C3 are regarded as the minimum circuit of the circuit schematic diagram. unit layer.
  • FIG. 3 is a schematic diagram of a flattened circuit structure obtained after the multi-layer circuit structure shown in FIG. 2 is pretreated.
  • the multi-layer circuit structure shown in FIG. 2 may be processed to extract circuit structure A and circuit units C1, C2, and C3 in the minimum circuit unit layer, and then use circuit structure A and each circuit
  • the connection relationship of the cells C1, C2, and C3 constitutes the flat circuit structure shown in FIG. 3 .
  • S102 Determine the area of each target circuit unit in the minimum circuit unit layer in the circuit layout layout, and determine the relative distribution position of each target circuit unit in the circuit layout layout.
  • each circuit unit in the circuit schematic is usually fixed, while the area of each circuit unit in the actual circuit layout is usually determined by the type, function, and actual structure of the circuit unit, that is, the same circuit.
  • the area size of a cell in the schematic may not be the same as the area in the circuit layout.
  • the area of each target circuit unit in the actual circuit layout can be determined according to the type, function, and actual structure of each target circuit unit.
  • the relative distribution position of each circuit unit in the circuit schematic diagram is usually determined by the designer for the purpose of convenient connection and easy understanding of the circuit principle, while the relative distribution of each circuit unit in the actual circuit layout
  • the location needs to follow the preset location distribution rules for the purpose of optimizing circuit performance, that is, the location of the same circuit unit in the circuit schematic may not be the same as the location in the circuit layout.
  • the position distribution rule corresponding to the circuit schematic diagram can be obtained, and according to the position distribution rule, it is determined that each target circuit unit is in the circuit layout layout relative distribution position.
  • the area size of each target circuit unit in the above-mentioned flattened circuit structure may be adjusted according to the area of each target circuit unit in the circuit layout layout.
  • the relative distribution position of each target circuit unit in the circuit layout adjust the relative distribution position of each target circuit unit in the above-mentioned flattened circuit structure, and use the adjusted flattened circuit structure as the above-mentioned first circuit structure.
  • the area size of each target circuit unit in the above-mentioned first circuit structure is the same as or proportional to the area size of each target circuit unit in the circuit layout, and the relative distribution position of each target circuit unit in the above-mentioned first circuit structure It is the same as the relative distribution position of each target circuit unit in the circuit layout.
  • FIG. 4 is a schematic diagram of a first circuit structure in the embodiment of the present application.
  • the area sizes of the circuit units C1, C2, and C3 in the above-mentioned flattened circuit structure can be adjusted according to the areas of the circuit units C1, C2, and C3 in the circuit layout;
  • the relative distribution positions of C3 and C3 in the circuit layout are adjusted, and the relative distribution positions of the circuit units C1, C2, and C3 in the above-mentioned flattened circuit structure are adjusted, thereby obtaining the first circuit structure shown in FIG. 4 .
  • the first circuit structure generated by the above step S103 can have the same or similar structure as the actual circuit layout.
  • a parasitic effect circuit can be added to the first circuit structure to simulate the parasitic effect between each target circuit unit.
  • the simulation result of the simulation based on the target circuit structure can be used as the pre-layout simulation result of the circuit schematic diagram.
  • FIG. 5 is another schematic flowchart of the circuit simulation method provided in the embodiment of the present application.
  • the method includes:
  • the above-mentioned flattened circuit structure can be obtained based on the top-level structure of the circuit schematic diagram and each circuit unit in the minimum circuit unit layer.
  • the area and relative distribution position of each circuit unit in the above-mentioned minimum circuit unit layer in the circuit layout layout are predetermined.
  • Step a Traverse each target circuit unit, and determine whether each target circuit unit traversed belongs to a standard circuit unit; if the target circuit unit currently traversed belongs to a standard circuit unit, proceed to step b; otherwise, perform step c.
  • Step b Determine the area of the currently traversed target circuit unit according to the layout size corresponding to the target circuit unit in the standard circuit unit library.
  • the layout area corresponding to the target circuit unit in the standard circuit unit library can be Determined to be the area of the target circuit unit currently traversed.
  • Step c Determine the area of the currently traversed target circuit unit according to the standard components used by the currently traversed target circuit unit.
  • the layout area of each standard component used by the currently traversed target circuit unit may be determined first, and then the sum of the layout areas of the above-mentioned standard components is determined as the currently traversed target circuit area of the unit.
  • any circuit unit when any circuit unit is decomposed to the bottom layer, it is composed of digital standard cells (STD Cell) and transistors (analog circuit parts). Therefore, in this embodiment, it can be determined by an automated script or manual inspection method. Find out how many digital standard cells and transistors are used by the target circuit unit currently traversed. However, the layout area of a single digital standard unit and transistor is fixed and can be determined directly from the layout. Therefore, after determining the number and type of standard components used by the target circuit unit currently traversed, each standard unit The area of the current traversed target circuit unit can be obtained by accumulating the area of the device.
  • STD Cell digital standard cells
  • transistors analog circuit parts
  • the length and width of each standard component in the layout can also be measured to calculate the value of each standard component.
  • the area of the current traversed target circuit unit can be obtained by accumulating the area of each standard component.
  • the length of the A-type components can be obtained by measurement as L A
  • the width is H A
  • the length of the B-type components is L B and the width is H B
  • the circuit symbol corresponding to each target circuit unit may be generated according to the area of each target circuit unit in the circuit layout layout, wherein the size of the circuit symbol corresponding to each target circuit unit is the same as that of each target circuit unit.
  • the area in the circuit layout layout is proportional; at the same time, based on the circuit symbols corresponding to each target circuit unit, and the relative distribution position of each target circuit unit in the circuit layout layout, a first circuit structure is generated, in which the corresponding circuit symbols of each target circuit unit are generated.
  • the relative distribution position of the circuit symbols in the first circuit structure is the same as the relative distribution position of each target circuit unit in the circuit layout.
  • the first circuit structure can be made to have the same or similar structure as the actual circuit layout.
  • the parasitic parameters of each parasitic element in the parasitic effect circuit can be determined according to the pin positions of each circuit symbol in the first circuit structure ; Add a parasitic effect circuit in the first circuit structure according to the parasitic parameters of each parasitic element in the parasitic effect circuit.
  • the length of the metal trace of each parasitic element can be determined according to the pin position of each circuit symbol in the first circuit structure, and then preset according to the length of the metal trace of each parasitic element and the metal trace.
  • the above-mentioned parasitic effect circuit adopts a network topology type structure.
  • the above-mentioned parasitic effect circuit may adopt a fish-bone topology network parasitic model circuit.
  • the fish-bone topology The network parasitic model circuit can be closer to the metal trace layout of the actual circuit layout, so as to simulate the parasitic effects in the circuit layout more accurately.
  • FIG. 6 is a schematic diagram of a target circuit structure in the embodiment of the present application.
  • circuit symbol c1 includes pins P1 and P2
  • circuit symbol c2 includes pin P3
  • circuit symbol c3 includes pin P4.
  • Ymax is the maximum value in the ordinates of pins P1, P2, P3, and P4
  • Ymin is the minimum value in the ordinates of pins P1, P2, P3, and P4.
  • L1, L2, L3, L4, L5, and L6 are used to indicate the lengths of the metal traces of the parasitic elements RC1, RC2, RC3, RC4, RC5, and RC6, respectively.
  • the sizes of L1 , L2 , L3 , L4 , L5 , and L6 may be determined according to the coordinates of the central axis and the pins P1 , P2 , P3 , and P4 , respectively. details as follows:
  • X P1 represents the abscissa of pin P1
  • X P3 represents the abscissa of pin P3
  • X P4 represents the abscissa of pin P4
  • Y P1 represents the ordinate of pin P1
  • Y P2 represents the ordinate of pin P2 Coordinates
  • Y P3 represents the ordinate of pin P3
  • Y P4 represents the ordinate of pin P4.
  • an actual layout may include multiple metal layers.
  • the minimum widths corresponding to different metal layers may be predetermined according to the design rules of the manufacturing process and the layout rules of the circuit layout.
  • the metal traces of the parasitic element may use different metal layers in different directions, for example, different metal layers may be used in the X-axis direction and the Y-axis direction.
  • the width of the metal traces of each parasitic element may be determined according to the minimum width corresponding to the metal layer used for the metal traces and circuit layout design requirements.
  • the sheet resistance R sh and the parasitic capacitance C unit per unit area of the metal traces of different metal layers can be determined according to the design rules of the manufacturing process.
  • the parasitic parameters of the above-mentioned parasitic elements include parasitic resistance and parasitic capacitance, wherein the parasitic resistance R can be calculated in the following manner:
  • the parasitic capacitance C can be calculated by:
  • L represents the length of the metal trace of the parasitic element
  • W represents the width of the metal trace
  • FIG. 7 is a schematic diagram of a program module of a circuit simulation apparatus provided in an embodiment of the application, and the circuit simulation apparatus 70 includes:
  • the preprocessing module 701 is used to determine the top-level structure and the minimum circuit unit layer of the circuit schematic diagram.
  • the determining module 702 is configured to determine the area of each target circuit unit in the minimum circuit unit layer in the circuit layout layout, and determine the relative distribution position of each target circuit unit in the circuit layout layout.
  • the circuit generation module 703 is configured to generate a first circuit structure based on the above-mentioned top-level structure, each target circuit unit, and the area and relative distribution position of each target circuit unit in the circuit layout.
  • the simulation module 704 is configured to add a parasitic effect circuit to the first circuit structure, generate a target circuit structure corresponding to the circuit schematic diagram, and perform simulation based on the target circuit structure.
  • the first circuit Adding a parasitic effect circuit to the structure can more accurately simulate the parasitic effect between each target circuit unit and effectively improve the simulation accuracy before the circuit layout.
  • the determining module 702 is used to:
  • the determining module 702 is specifically configured to:
  • the determining module 702 is further configured to:
  • the position distribution rule corresponding to the circuit schematic diagram is obtained, and the relative distribution position of each target circuit unit in the circuit layout is determined according to the position distribution rule.
  • circuit generation module 703 is used to:
  • the circuit symbol corresponding to each target circuit unit is generated, wherein the size of the circuit symbol corresponding to each target circuit unit is proportional to the area of each target circuit unit in the circuit layout layout.
  • a first circuit structure is generated, wherein the circuit symbols corresponding to each target circuit unit are in the first circuit structure.
  • the relative distribution positions in the are the same as the relative distribution positions of each target circuit unit in the circuit layout.
  • the simulation module 704 is used to:
  • the parasitic parameters of each parasitic element in the parasitic effect circuit are determined; according to the parasitic parameters of each parasitic element in the parasitic effect circuit, the parasitic effect is added in the first circuit structure circuit.
  • the simulation module 704 is specifically used for:
  • the above-mentioned parasitic effect circuit adopts a network topology type structure.
  • the embodiments of the present application further provide an electronic device, the electronic device includes at least one processor and a memory; wherein, the memory stores computer execution instructions; the above-mentioned at least one processor Executing the computer execution instructions stored in the memory to implement various steps in the circuit simulation method described in the foregoing embodiments may refer to the relevant descriptions in the foregoing method embodiments, which will not be repeated in this embodiment.
  • FIG. 8 is a schematic diagram of a hardware structure of an electronic device according to an embodiment of the present application.
  • the electronic device 80 in this embodiment includes: a processor 801 and a memory 802; wherein:
  • a memory 802 for storing computer-executed instructions
  • the processor 801 is configured to execute the computer-executed instructions stored in the memory to implement the various steps in the circuit simulation method described in the foregoing embodiment. For details, please refer to the relevant description in the foregoing method embodiment, which will not be repeated here in this embodiment. .
  • the memory 802 may be independent or integrated with the processor 801 .
  • the device When the memory 802 is set independently, the device further includes a bus 803 for connecting the memory 802 and the processor 801 .
  • the embodiments of the present application also provide a computer-readable storage medium, where computer-executable instructions are stored in the computer-readable storage medium, and when the processor executes the computer-executable instructions
  • a computer-readable storage medium where computer-executable instructions are stored in the computer-readable storage medium, and when the processor executes the computer-executable instructions
  • the embodiments of the present application also provide a computer program product, including a computer program, which, when executed by a processor, can implement the circuits described in the foregoing embodiments
  • a computer program product including a computer program, which, when executed by a processor, can implement the circuits described in the foregoing embodiments
  • the disclosed apparatus and method may be implemented in other manners.
  • the device embodiments described above are only illustrative.
  • the division of the modules is only a logical function division. In actual implementation, there may be other division methods.
  • multiple modules may be combined or integrated. to another system, or some features can be ignored, or not implemented.
  • the shown or discussed mutual coupling or direct coupling or communication connection may be through some interfaces, indirect coupling or communication connection of devices or modules, and may be in electrical, mechanical or other forms.
  • modules described as separate components may or may not be physically separated, and components shown as modules may or may not be physical units, that is, may be located in one place, or may be distributed to multiple network units. Some or all of the modules may be selected according to actual needs to achieve the purpose of the solution in this embodiment.
  • each functional module in each embodiment of the present application may be integrated in one processing unit, or each module may exist physically alone, or two or more modules may be integrated in one unit.
  • the units formed by the above modules can be implemented in the form of hardware, or can be implemented in the form of hardware plus software functional units.
  • the above-mentioned integrated modules implemented in the form of software functional modules may be stored in a computer-readable storage medium.
  • the above-mentioned software function modules are stored in a storage medium, and include several instructions to enable a computer device (which may be a personal computer, a server, or a network device, etc.) or a processor (English: processor) to execute the various embodiments of the present application. part of the method.
  • processor may be a central processing unit (English: Central Processing Unit, referred to as: CPU), or other general-purpose processors, digital signal processors (English: Digital Signal Processor, referred to as: DSP), application-specific integrated circuits (English: Application Specific Integrated Circuit, referred to as: ASIC) and so on.
  • a general purpose processor may be a microprocessor or the processor may be any conventional processor or the like. The steps of the method disclosed in conjunction with the application can be directly embodied as executed by a hardware processor, or executed by a combination of hardware and software modules in the processor.
  • the memory may include high-speed RAM memory, and may also include non-volatile storage NVM, such as at least one magnetic disk memory, and may also be a U disk, a removable hard disk, a read-only memory, a magnetic disk or an optical disk, and the like.
  • NVM non-volatile storage
  • the bus may be an Industry Standard Architecture (ISA) bus, a Peripheral Component (PCI) bus, or an Extended Industry Standard Architecture (EISA) bus, or the like.
  • ISA Industry Standard Architecture
  • PCI Peripheral Component
  • EISA Extended Industry Standard Architecture
  • the bus can be divided into address bus, data bus, control bus and so on.
  • the buses in the drawings of the present application are not limited to only one bus or one type of bus.
  • the above-mentioned storage medium may be implemented by any type of volatile or non-volatile storage device or a combination thereof, such as static random access memory (SRAM), electrically erasable programmable read only memory (EEPROM), erasable Except programmable read only memory (EPROM), programmable read only memory (PROM), read only memory (ROM), magnetic memory, flash memory, magnetic disk or optical disk.
  • SRAM static random access memory
  • EEPROM electrically erasable programmable read only memory
  • EPROM erasable except programmable read only memory
  • PROM programmable read only memory
  • ROM read only memory
  • magnetic memory flash memory
  • flash memory magnetic disk or optical disk.
  • a storage medium can be any available medium that can be accessed by a general purpose or special purpose computer.
  • An exemplary storage medium is coupled to the processor, such that the processor can read information from, and write information to, the storage medium.
  • the storage medium can also be an integral part of the processor.
  • the processor and the storage medium may be located in application specific integrated circuits (Application Specific Integrated Circuits, ASIC for short).
  • ASIC Application Specific Integrated Circuits
  • the processor and the storage medium may also exist in the electronic device or the host device as discrete components.

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Abstract

本申请实施例提供了一种电路仿真方法及设备，方法包括：确定电路原理图的顶层结构与最小电路单元层；确定最小电路单元层中的各个目标电路单元在电路版图布局中的面积与相对分布位置；基于上述顶层结构、各个目标电路单元，各个目标电路单元在电路版图布局中的面积与相对分布位置，生成第一电路结构；在第一电路结构中添加寄生效应电路，生成电路原理图对应的目标电路结构，并基于目标电路结构进行仿真。本申请中，利用上述目标电路结构可以更加准确的模拟出各目标电路单元之间的寄生效应，从而可以有效提升电路的版图前仿真精度。

Description

电路仿真方法及设备
本申请要求于2021年04月07日提交中国专利局、申请号为2021103729418、申请名称为“电路仿真方法及设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及集成电路技术领域，尤其涉及一种电路仿真方法及设备。
背景技术
电路版图在设计之前需要先根据现有的电路原理图，进行版图前仿真，以确定电路原理图设计是否符合标准。
随着集成电路工艺节点的不断缩小，电路设计中的寄生效应除了对集成电路的信号完整性、可靠性造成影响外，还会对信号时序、噪音、功耗等也造成一定的影响。传统的版图前仿真阶段，由于没有考虑后期金属布线寄生元件的影响，或者所加入的寄生效应表征模型不够准确，导致版图前仿真阶段的结果与实际芯片的量测数据差异较大，从而影响电路的版图前仿真精度。
发明内容
本申请实施例提供一种电路仿真方法及设备，可以提升电路的版图前仿真精度。
第一方面，本申请实施例提供了一种电路仿真方法，该方法包括：
确定电路原理图的顶层结构与最小电路单元层；其中，所述最小电路单元层中至少包括一个目标电路单元；
确定所述最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定所述各个目标电路单元在电路版图布局中的相对分布位置；
基于所述顶层结构、所述各个目标电路单元，以及所述各个目标电路单元在所述电路版图布局中的面积与相对分布位置，生成第一电路结构；
在所述第一电路结构中添加寄生效应电路，生成所述电路原理图对应的目标电路结构，并基于所述目标电路结构进行仿真。
第二方面，本申请实施例提供了一种电路仿真装置，该装置包括：
预处理模块，用于确定电路原理图的顶层结构与最小电路单元层；其中，所述最小电路单元层中至少包括一个目标电路单元；
确定模块，用于确定所述最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定所述各个目标电路单元在电路版图布局中的相对分布位置；
电路生成模块，用于基于所述顶层结构、所述各个目标电路单元，以及所述各个目标电路单元在所述电路版图布局中的面积与相对分布位置，生成第一电路结构；
仿真模块，用于在所述第一电路结构中添加寄生效应电路，生成所述电路原理图对应的目标电路结构，并基于所述目标电路结构进行仿真。
第三方面，本申请实施例提供了一种电子设备，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如第一方面提供的电路仿真方法。
第四方面，本申请实施例提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如第一方面提供的电路仿真方法。
第五方面，本申请实施例提供了一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时，实现如第一方面提供的电路仿真方法。
本申请实施例所提供的电路仿真方法及设备，由于生成的第一电路结构中各目标电路单元的电路符号面积和相对分布位置，与实际需要进行仿真的电路版图相同或近似，因此，通过在第一电路结构中添加寄生效应电路，可以更加准确的模拟出各目标电路单元之间的寄生效应，有效提升电路的版图前仿真精度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而 易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例中提供的一种电路仿真方法的流程示意图；
图2为本申请实施例中提供的一种多层电路结构的示意图；
图3为图2中所示多层电路结构经过预处理之后得到的扁平化电路结构的示意图；
图4为本申请实施例中第一电路结构的示意图；
图5为本申请实施例中提供的一种电路仿真方法的另一流程示意图；
图6为本申请实施例中目标电路结构的示意图；
图7为本申请实施例中提供的一种电路仿真装置的程序模块示意图；
图8为本申请实施例中提供的一种电子设备的硬件结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，虽然本申请中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本申请中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本申请的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本申请中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的 其它组件。
本申请中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
目前，为了提升芯片的电学性能，电路版图在设计之前需要先根据现有的电路原理图，进行版图前仿真，以确定电路原理图设计是否符合标准。
传统的电路版图前仿真阶段，通常都是直接利用电路原理图进行仿真，没有考虑后期金属布线寄生元件的影响，导致前仿真阶段的结果与芯片实际的量测数据差异较大，仿真精度并不高。
为了解决上述技术问题，本申请实施例中提供了一种电路仿真方法，电路设计者可以在版图前仿真阶段，仅仅依靠电路原理图就能准确模拟出电路版图中的寄生效应并进行仿真，从而有效提升了电路的版图前仿真精度。下面采用详细的实施例进行详细说明。
其中，上述电路仿真方法可以应用于各类电路的版图前仿真阶段，例如存储芯片版图前仿真阶段、处理器芯片版图前仿真阶段等，本申请实施例中不做限定。
参照图1，图1为本申请实施例中提供的电路仿真方法的流程示意图，在一种可行的实施方式中，该方法包括：
S101、确定电路原理图的顶层结构与最小电路单元层。
其中，上述最小电路单元层中至少包括一个目标电路单元。
本申请实施例中，当电路原理图包含三层或三层以上电路结构时，可以对电路原理图对应的电路结构进行预处理，将其处理为只包括顶层结构与最小电路单元层的扁平化电路结构。
为了更好的理解本申请实施例，参照图2，图2为本申请实施例中提供的一种多层电路结构的示意图。在图2中，电路原理图包括电路结构A、电路结构B1、B2，以及电路单元C1、C2、C3，其中，电路单元C1、C2、C3为电路原理图中的最小电路单元。
本申请实施例中，可以将电路结构A视为电路原理图的顶层结构，电路结构B1、B2视为电路原理图的中间层结构，电路单元C1、C2、C3视为电路原理图的最小电路单元层。
参照图3，图3为图2中所示多层电路结构经过预处理之后得到的扁平化电路结构的示意图。
在一种可行的实施方式中，可以对图2中所示多层电路结构进行处理，提取电路结构A与最小电路单元层中的电路单元C1、C2、C3，然后利用电路结构A与各电路单元C1、C2、C3的连接关系构造出图3所示的扁平化电路结构。
S102、确定最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定各个目标电路单元在电路版图布局中的相对分布位置。
可以理解的是，电路原理图中各个电路单元的面积通常是固定的，而实际电路版图布局中各个电路单元的面积则通常是由电路单元的类型、功能、实际结构等决定的，即同一电路单元在电路原理图中的面积大小与在电路版图布局中的面积大小可能并不相同。
本申请实施例中，在确定最小电路单元层中的各个目标电路单元之后，可以根据各个目标电路单元的类型、功能、实际结构等，确定出各个目标电路单元在实际电路版图布局中的面积。
另外，还可以理解的是，电路原理图中各个电路单元的相对分布位置通常是由设计人员来决定的，以方便连接，便于理解电路原理为目的，而实际电路版图中各个电路单元的相对分布位置则需要遵循预先设置的位置分布规则，以优化电路性能为目的，即同一电路单元在电路原理图中的位置与在电路版图布局中的位置可能并不相同。
本申请实施例中，在确定电路原理图的顶层结构与最小电路单元层之后，可以获取电路原理图对应的位置分布规则，并根据该位置分布规则，确定出各个目标电路单元在电路版图布局中的相对分布位置。
S103、基于顶层结构、各个目标电路单元，以及各个目标电路单元在电路版图布局中的面积与相对分布位置，生成第一电路结构。
在一种可行的实施方式中，可以在图3所示的扁平化电路结构上，按照各个目标电路单元在电路版图布局中的面积，调整上述扁平化电路结构中的各个目标电路单元的面积大小；同时，按照各个目标电路单元在电路版图布局中相对分布位置，调整上述扁平化电路结构中的各个目标电路单元的相对分布位置，并将调整后的扁平化电路结构作为上述第一电路结构。
其中，各个目标电路单元在上述第一电路结构中的面积大小与各个目标电路单元在电路版图布局中的面积大小相同或者成一定比例，各个目标电路单元在上述第一电路结构中的相对分布位置与各个目标电路单元在电路版图布局中的相对分布位置相同。
为了更好的理解本申请实施例，参照图4，图4为本申请实施例中第一电路结构的示意图。
本申请实施例中，可以按照电路单元C1、C2、C3在电路版图布局中的面积，调整电路单元C1、C2、C3在上述扁平化电路结构中的面积大小；同时，按照电路单元C1、C2、C3在电路版图布局中相对分布位置，调整电路单元C1、C2、C3在上述扁平化电路结构中的相对分布位置，从而得到图4所示的第一电路结构。
可以理解的是，通过上述步骤S103生成的第一电路结构，能够具有与实际电路版图相同或近似的结构。
S104、在第一电路结构中添加寄生效应电路，生成电路原理图对应的目标电路结构，并基于该目标电路结构进行仿真。
本申请实施例中，在生成上述第一电路结构后，即可在该第一电路结构中添加寄生效应电路，以模拟出各目标电路单元之间的寄生效应。
在生成上述目标电路结构之后，基于该目标电路结构进行仿真的仿真结果即可作为电路原理图的版图前仿真结果。
本申请实施例所提供的电路仿真方法，由于生成的第一电路结构中各目标电路单元的电路符号面积和相对分布位置，与实际的电路版图相同或近似，因此，通过在第一电路结构中添加寄生效应电路，可以更加准确的模拟出各目标电路单元之间的寄生效应，有效提升电路的版图前仿真精度。
基于上述实施例中所描述的内容，在本申请一种可行的实施方式中，参照图5，图5为本申请实施例中提供的电路仿真方法的另一流程示意图，在一种可行的实施方式中，该方法包括：
S501.对电路原理图进行预处理，得到扁平化电路结构。
在本申请实施例中，可以基于电路原理图的顶层结构与最小电路单元层中的各个电路单元，来得到上述扁平化电路结构。
S502.调整扁平化电路结构中各个电路单元的面积与相对分布位置， 得到第一电路结构。
在本申请实施例中，预先确定上述最小电路单元层中的各个电路单元在电路版图布局中的面积与相对分布位置。
可选的，在确定上述最小电路单元层中的各个电路单元在电路版图布局中的面积时，可以采用以下方式：
步骤a：遍历各个目标电路单元，并确定遍历到的各个目标电路单元是否属于标准电路单元；若当前遍历到的目标电路单元属于标准电路单元，则继续执行步骤b；否则，执行步骤c。
步骤b：根据标准电路单元库中目标电路单元对应的版图大小，确定当前遍历到的目标电路单元的面积。
可以理解的是，由于电路版图中标准电路单元的面积是固定的，因此，若当前遍历到的目标电路单元属于标准电路单元时，则可以将标准电路单元库中该目标电路单元对应的版图面积确定为是当前遍历到的目标电路单元的面积。
步骤c：根据当前遍历到的目标电路单元所采用的标准元器件，确定当前遍历到的目标电路单元的面积。
在一种可行的实施方式中，可以先确定当前遍历到的目标电路单元所采用的各个标准元器件的版图面积，然后将上述各个标准元器件的版图面积之和确定为当前遍历到的目标电路单元的面积。
可以理解的是，任何一个电路单元分解到最底层时，都是由数字标准单元(STD Cell)和晶体管(模拟电路部分)组成，因此，本实施例中可以通过自动化脚本或者人工检查的方法确定出当前遍历到的目标电路单元总共使用了多少个数字标准单元和晶体管。而单个数字标准单元和晶体管的版图面积是固定不变且能够从版图中直接确定的，因此，在确定当前遍历到的目标电路单元所采用的标准元器件的数量以及类型后，将各标准元器件的面积累加即可得到当前遍历到的目标电路单元的面积。
在另一种可行的实施方式中，在确定当前遍历到的目标电路单元所采用的标准元器件后，还可以通过测量版图中各标准元器件的长度和宽度，来计算出各标准元器件的面积，然后将各标准元器件的面积累加即可得到当前遍历到的目标电路单元的面积。
例如，假设当前遍历到的目标电路单元采用了3个A型元器件和2个B型元器件，通过测量可得A型元器件的长度为L A，宽度为H A，B型元器件长度为L B，宽度为H B，则可以确定当前遍历到的目标电路单元的面积S为：
S＝3L A*H A+2L B*H B
在本申请实施例中，可以先根据各个目标电路单元在电路版图布局中的面积，生成各个目标电路单元对应的电路符号，其中，各个目标电路单元对应的电路符号的大小与各个目标电路单元在电路版图布局中的面积成正比；同时，基于各个目标电路单元对应的电路符号，与各个目标电路单元在电路版图布局中的相对分布位置，生成第一电路结构，其中，各个目标电路单元对应的电路符号在第一电路结构中的相对分布位置与各个目标电路单元在电路版图布局中的相对分布位置相同。由此，可以使第一电路结构能够具有与实际的电路版图相同或近似的结构。
S503.在第一电路结构中添加寄生效应电路，得到目标电路结构。
在一种可行的实施方式中，在上述第一电路结构中添加寄生效应电路时，可以根据第一电路结构中的各个电路符号的引脚位置，确定寄生效应电路中的各个寄生元件的寄生参数；根据寄生效应电路中的各个寄生元件的寄生参数，在第一电路结构中添加寄生效应电路。
在本实施例中，可以根据第一电路结构中的各个电路符号的引脚位置，确定各个寄生元件的金属走线的长度，然后根据各个寄生元件的金属走线的长度与金属走线预设的宽度，以及金属走线的方块电阻与单位面积寄生电容，确定第一电路结构中的各个寄生元件的寄生参数。
可选的，上述寄生效应电路采用网络拓扑型结构。
在一种可行的实施方式中，上述寄生效应电路可以采用鱼骨头拓扑网络寄生模型电路，与传统的电路符号与电路符号之间形成的P2P(点到点)型寄生模型相比，鱼骨头拓扑网络寄生模型电路，能够更加接近实际电路版图的金属走线布局，从而更加准确的模拟出电路版图中的寄生效应。
为了更好的理解本申请实施例，参照图6，图6为本申请实施例中目标电路结构的示意图。
本实施例中，假设电路符号c1包含引脚P1、P2，电路符号c2包含引 脚P3，电路符号c3包含引脚P4。以水平方向为X轴，竖直方向为Y轴，确定寄生效应电路100内中轴线101的位置，其中中轴线的纵坐标Ymid可以通过以下方式确定：
Ymid＝0.5*(Ymax+Ymin)
其中，Ymax为引脚P1、P2、P3、P4的纵坐标中的最大值，Ymin为引脚P1、P2、P3、P4的纵坐标中的最小值。
其中，L1、L2、L3、L4、L5、L6分别用于表示寄生元件RC1、RC2、RC3、RC4、RC5、RC6的金属走线的长度。
在一种可行的实施方式中，可以依据中轴线与引脚P1、P2、P3、P4的坐标来分别确定L1、L2、L3、L4、L5、L6的大小。具体如下：
L1＝X P3-X P1
L2＝X P4-X P3
L3＝Y P1-Ymid
L4＝Y P2-Ymid
L5＝Ymid-Y P3
L6＝Ymid-Y P4
其中，X P1表示引脚P1的横坐标，X P3表示引脚P3的横坐标，X P4表示引脚P4的横坐标；Y P1表示引脚P1的纵坐标，Y P2表示引脚P2的纵坐标，Y P3表示引脚P3的纵坐标，Y P4表示引脚P4的纵坐标。
可以理解的是，实际的版图会包括多个金属层，在本申请一种可行的实施方式中，可以依据制程工艺的设计规则和电路版图布局规则，预先确定不同的金属层对应的最小宽度。
在一些实施方式中，寄生元件的金属走线在不同的方向可以使用不同的金属层，例如在X轴方向与Y轴方向可以使用不同的金属层。
其中，各个寄生元件的金属走线的宽度，可以根据金属走线所使用的金属层对应的最小宽度和电路版图设计需求来确定。而不同金属层金属走线的方块电阻R sh与单位面积寄生电容C unit，可以根据制程工艺的设计规则确定。
在一种可行的实施方式中，上述各个寄生元件的寄生参数包括寄生电阻与寄生电容，其中，寄生电阻R可以通过以下方式计算：
R＝R sh*L/W
寄生电容C可以通过以下方式计算：
C＝C unit*W*L
其中，L表示寄生元件的金属走线的长度，W表示金属走线的宽度。
本申请实施例所提供的电路仿真方法，由于生成的第一电路结构中各目标电路单元的电路符号的面积和相对分布位置，与实际的电路版图相同或近似，因此，通过在第一电路结构中添加寄生效应电路，可以更加准确的模拟出各目标电路单元之间的寄生效应，有效提升电路的版图前仿真精度。
基于上述实施例中所描述的内容，本申请实施例中还提供一种电路仿真装置。参照图7，图7为本申请实施例中提供的一种电路仿真装置的程序模块示意图，该电路仿真装置70包括：
预处理模块701，用于确定电路原理图的顶层结构与最小电路单元层。
确定模块702，用于确定最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定各个目标电路单元在电路版图布局中的相对分布位置。
电路生成模块703，用于基于上述顶层结构、各个目标电路单元，以及各个目标电路单元在电路版图布局中的面积与相对分布位置，生成第一电路结构。
仿真模块704，用于在第一电路结构中添加寄生效应电路，生成电路原理图对应的目标电路结构，并基于目标电路结构进行仿真。
本申请实施例所提供的电路仿真装置70，由于生成的第一电路结构中各目标电路单元的电路符号的面积和相对分布位置，与实际的电路版图相同或近似，因此，通过在第一电路结构中添加寄生效应电路，可以更加准确的模拟出各目标电路单元之间的寄生效应，有效提升电路的版图前仿真精度。
在一种可行的实施方式中，确定模块702用于：
遍历各个目标电路单元，并确定遍历到的各个目标电路单元是否属于标准电路单元；若当前遍历到的目标电路单元属于标准电路单元，则根据标准电路单元库中目标电路单元对应的版图大小，确定当前遍历到的目标 电路单元的面积；若当前遍历到的目标电路单元不属于标准电路单元，则根据当前遍历到的目标电路单元所采用的标准元器件，确定当前遍历到的目标电路单元的面积。
在一种可行的实施方式中，确定模块702具体用于：
确定当前遍历到的目标电路单元所采用的各个标准元器件的版图面积；将上述各个标准元器件的版图面积之和确定为当前遍历到的目标电路单元的面积。
在一种可行的实施方式中，确定模块702还用于：
获取电路原理图对应的位置分布规则，根据该位置分布规则，确定各个目标电路单元在电路版图布局中的相对分布位置。
在一种可行的实施方式中，电路生成模块703用于：
根据各个目标电路单元在电路版图布局中的面积，生成各个目标电路单元对应的电路符号，其中，各个目标电路单元对应的电路符号的大小与各个目标电路单元在电路版图布局中的面积成正比。
基于上述顶层结构、各个目标电路单元对应的电路符号，与各个目标电路单元在电路版图布局中的相对分布位置，生成第一电路结构，其中，各个目标电路单元对应的电路符号在第一电路结构中的相对分布位置与各个目标电路单元在电路版图布局中的相对分布位置相同。
在一种可行的实施方式中，仿真模块704用于：
根据第一电路结构中的各个电路符号的引脚位置，确定寄生效应电路中的各个寄生元件的寄生参数；根据寄生效应电路中的各个寄生元件的寄生参数，在第一电路结构中添加寄生效应电路。
在一种可行的实施方式中，仿真模块704具体用于：
根据第一电路结构中的各个电路符号的引脚位置，确定各个寄生元件的金属走线的长度；根据各个寄生元件的金属走线的长度与金属走线预设的宽度，以及金属走线的方块电阻与单位面积寄生电容，确定第一电路结构中的各个寄生元件的寄生参数。
在一种可行的实施方式中，上述寄生效应电路采用网络拓扑型结构。
需要说明的是，本申请实施例中预处理模块701、确定模块702、电路生成模块703以及仿真模块704具体执行的内容可以参阅上述电路仿真方 法各个实施例中的相关内容，此处不做赘述。
进一步的，基于上述实施例中所描述的内容，本申请实施例中还提供了一种电子设备，该电子设备包括至少一个处理器和存储器；其中，存储器存储计算机执行指令；上述至少一个处理器执行存储器存储的计算机执行指令，以实现如上述实施例中描述的电路仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例此处不再赘述。
为了更好的理解本申请实施例，参照图8，图8为本申请实施例提供的一种电子设备的硬件结构示意图。
如图8所示，本实施例的电子设备80包括：处理器801以及存储器802；其中：
存储器802，用于存储计算机执行指令；
处理器801，用于执行存储器存储的计算机执行指令，以实现上述实施例中描述的电路仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例此处不再赘述。
可选地，存储器802既可以是独立的，也可以跟处理器801集成在一起。
当存储器802独立设置时，该设备还包括总线803，用于连接所述存储器802和处理器801。
进一步的，基于上述实施例中所描述的内容，本申请实施例中还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，以实现如上述实施例中描述的电路仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例此处不再赘述。
进一步的，基于上述实施例中所描述的内容，本申请实施例中还提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时，可以实现如上述实施例中描述的电路仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例此处不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以 有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例所述方法的部分步骤。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合申请所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(Extended Industry Standard Architecture，EISA)总线等。总线 可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于专用集成电路(Application Specific Integrated Circuits，简称：ASIC)中。当然，处理器和存储介质也可以作为分立组件存在于电子设备或主控设备中。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (19)

  1. 一种电路仿真方法，所述方法包括：
    确定电路原理图的顶层结构与最小电路单元层；其中，所述最小电路单元层中至少包括一个目标电路单元；
    确定所述最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定所述各个目标电路单元在电路版图布局中的相对分布位置；
    基于所述顶层结构、所述各个目标电路单元，以及所述各个目标电路单元在所述电路版图布局中的面积与相对分布位置，生成第一电路结构；
    在所述第一电路结构中添加寄生效应电路，生成所述电路原理图对应的目标电路结构，并基于所述目标电路结构进行仿真。
  2. 根据权利要求1所述的方法，其中，所述确定所述最小电路单元层中的各个目标电路单元在电路版图布局中的面积，包括：
    遍历所述各个目标电路单元，并确定遍历到的各个目标电路单元是否属于标准电路单元；
    若当前遍历到的目标电路单元属于标准电路单元，则根据标准电路单元库中所述目标电路单元对应的版图大小，确定当前遍历到的目标电路单元的面积；
    若当前遍历到的目标电路单元不属于标准电路单元，则根据当前遍历到的目标电路单元所采用的标准元器件，确定当前遍历到的目标电路单元的面积。
  3. 根据权利要求2所述的方法，其中，所述根据当前遍历到的目标电路单元所采用的标准元器件，确定当前遍历到的目标电路单元的面积，包括：
    确定当前遍历到的目标电路单元所采用的各个标准元器件的版图面积；
    将所述各个标准元器件的版图面积之和确定为当前遍历到的目标电路单元的面积。
  4. 根据权利要求1所述的方法，其中，所述确定所述各个目标电路单元在电路版图布局中的相对分布位置，包括：
    获取所述电路原理图对应的位置分布规则；
    根据所述位置分布规则，确定所述各个目标电路单元在所述电路版图 布局中的相对分布位置。
  5. 根据权利要求1所述的方法，其中，所述基于所述顶层结构、所述各个目标电路单元，以及所述各个目标电路单元在所述电路版图布局中的面积与相对分布位置，生成第一电路结构，包括：
    根据所述各个目标电路单元在所述电路版图布局中的面积，生成所述各个目标电路单元对应的电路符号，其中，所述各个目标电路单元对应的电路符号的大小与所述各个目标电路单元在所述电路版图布局中的面积成正比；
    基于所述顶层结构、所述各个目标电路单元对应的电路符号，与所述各个目标电路单元在所述电路版图布局中的相对分布位置，生成所述第一电路结构，其中，所述各个目标电路单元对应的电路符号在所述第一电路结构中的相对分布位置与所述各个目标电路单元在所述电路版图布局中的相对分布位置相同。
  6. 根据权利要求5所述的方法，其中，所述在所述第一电路结构中添加寄生效应电路，包括：
    根据所述第一电路结构中的各个电路符号的引脚位置，确定所述寄生效应电路中的各个寄生元件的寄生参数；
    根据所述寄生效应电路中的各个寄生元件的寄生参数，在所述第一电路结构中添加所述寄生效应电路。
  7. 根据权利要求6所述的方法，其中，所述根据所述第一电路结构中的各个电路符号的引脚位置，确定所述寄生效应电路中的各个寄生元件的寄生参数，包括：
    根据所述第一电路结构中的各个电路符号的引脚位置，确定各个寄生元件的金属走线的长度；
    根据所述各个寄生元件的金属走线的长度与所述金属走线预设的宽度，以及所述金属走线的方块电阻与单位面积寄生电容，确定所述第一电路结构中的各个寄生元件的寄生参数。
  8. 根据权利要求7所述的方法，其中，所述寄生效应电路采用网络拓扑型结构。
  9. 一种电路仿真装置，所述装置包括：
    预处理模块，用于确定电路原理图的顶层结构与最小电路单元层；其中，所述最小电路单元层中至少包括一个目标电路单元；
    确定模块，用于确定所述最小电路单元层中的各个目标电路单元在电路版图布局中的面积，以及确定所述各个目标电路单元在电路版图布局中的相对分布位置；
    电路生成模块，用于基于所述顶层结构、所述各个目标电路单元，以及所述各个目标电路单元在所述电路版图布局中的面积与相对分布位置，生成第一电路结构；
    仿真模块，用于在所述第一电路结构中添加寄生效应电路，生成所述电路原理图对应的目标电路结构，并基于所述目标电路结构进行仿真。
  10. 根据权利要求9所述的装置，其中，所述确定模块用于：
    遍历所述各个目标电路单元，并确定遍历到的各个目标电路单元是否属于标准电路单元；
    若当前遍历到的目标电路单元属于标准电路单元，则根据标准电路单元库中所述目标电路单元对应的版图大小，确定当前遍历到的目标电路单元的面积；
    若当前遍历到的目标电路单元不属于标准电路单元，则根据当前遍历到的目标电路单元所采用的标准元器件，确定当前遍历到的目标电路单元的面积。
  11. 根据权利要求10所述的装置，其中，所述确定模块具体用于：
    确定当前遍历到的目标电路单元所采用的各个标准元器件的版图面积；
    将所述各个标准元器件的版图面积之和确定为当前遍历到的目标电路单元的面积。
  12. 根据权利要求9所述的装置，其中，所述确定模块还用于：
    获取所述电路原理图对应的位置分布规则；
    根据所述位置分布规则，确定所述各个目标电路单元在所述电路版图布局中的相对分布位置。
  13. 根据权利要求9所述的装置，其中，所述电路生成模块用于：
    根据所述各个目标电路单元在所述电路版图布局中的面积，生成所述各个目标电路单元对应的电路符号，其中，所述各个目标电路单元对应的 电路符号的大小与所述各个目标电路单元在所述电路版图布局中的面积成正比；
    基于所述顶层结构、所述各个目标电路单元对应的电路符号，与所述各个目标电路单元在所述电路版图布局中的相对分布位置，生成所述第一电路结构，其中，所述各个目标电路单元对应的电路符号在所述第一电路结构中的相对分布位置与所述各个目标电路单元在所述电路版图布局中的相对分布位置相同。
  14. 根据权利要求13所述的装置，其中，所述仿真模块，用于：
    根据所述第一电路结构中的各个电路符号的引脚位置，确定所述寄生效应电路中的各个寄生元件的寄生参数；
    根据所述寄生效应电路中的各个寄生元件的寄生参数，在所述第一电路结构中添加所述寄生效应电路。
  15. 根据权利要求14所述的装置，其中，所述仿真模块具体用于：
    根据所述第一电路结构中的各个电路符号的引脚位置，确定各个寄生元件的金属走线的长度；
    根据所述各个寄生元件的金属走线的长度与所述金属走线预设的宽度，以及所述金属走线的方块电阻与单位面积寄生电容，确定所述第一电路结构中的各个寄生元件的寄生参数。
  16. 根据权利要求15所述的装置，其中，所述寄生效应电路采用网络拓扑型结构。
  17. 一种电子设备，包括：至少一个处理器和存储器；
    所述存储器存储计算机执行指令；
    所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如权利要求1所述的电路仿真方法。
  18. 一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1所述的电路仿真方法。
  19. 一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时，实现权利要求1所述的电路仿真方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116432476A (zh) * 2023-06-12 2023-07-14 合肥晶合集成电路股份有限公司 方块电阻模型的建模方法
CN117034858A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112966465B (zh) * 2021-04-07 2022-04-26 长鑫存储技术有限公司 电路仿真方法及设备
CN114611452A (zh) * 2022-03-22 2022-06-10 成都华大九天科技有限公司 基于电路原理图在版图中自动生成Sub Cell的方法
CN117172191B (zh) * 2023-11-02 2024-01-30 北京芯愿景软件技术股份有限公司 一种版图布局的生成方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895648A (zh) * 2018-08-22 2020-03-20 无锡华润上华科技有限公司 功率器件及其电阻的仿真方法与功率器件的仿真工具
CN111008514A (zh) * 2019-10-28 2020-04-14 北京时代民芯科技有限公司 一种抗辐射加固模块级电路仿真测试方法
CN112149379A (zh) * 2020-08-14 2020-12-29 全芯智造技术有限公司 用于仿真集成电路的方法和设备以及计算机可读介质
US10878166B1 (en) * 2018-10-08 2020-12-29 Synopsys, Inc. Self-organized snapping for repeater planning
CN112966465A (zh) * 2021-04-07 2021-06-15 长鑫存储技术有限公司 电路仿真方法及设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005267019A (ja) * 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法及び設計装置
US8856701B1 (en) * 2013-03-12 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of radio-frequency and microwave device generation
CN105631075B (zh) * 2014-11-04 2018-09-11 中国科学院微电子研究所 一种标准单元优化方法及系统
CN108399299A (zh) * 2018-03-02 2018-08-14 京东方科技集团股份有限公司 一种集成电路物理版图生成方法及装置
CN109684755B (zh) * 2018-12-28 2023-05-09 佛山中科芯蔚科技有限公司 一种数模混合芯片异步电路全定制方法及系统
CN111488717B (zh) * 2020-04-15 2022-06-10 飞腾信息技术有限公司 标准单元时序模型的抽取方法、装置、设备及存储介质

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895648A (zh) * 2018-08-22 2020-03-20 无锡华润上华科技有限公司 功率器件及其电阻的仿真方法与功率器件的仿真工具
US10878166B1 (en) * 2018-10-08 2020-12-29 Synopsys, Inc. Self-organized snapping for repeater planning
CN111008514A (zh) * 2019-10-28 2020-04-14 北京时代民芯科技有限公司 一种抗辐射加固模块级电路仿真测试方法
CN112149379A (zh) * 2020-08-14 2020-12-29 全芯智造技术有限公司 用于仿真集成电路的方法和设备以及计算机可读介质
CN112966465A (zh) * 2021-04-07 2021-06-15 长鑫存储技术有限公司 电路仿真方法及设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116432476A (zh) * 2023-06-12 2023-07-14 合肥晶合集成电路股份有限公司 方块电阻模型的建模方法
CN116432476B (zh) * 2023-06-12 2023-09-01 合肥晶合集成电路股份有限公司 方块电阻模型的建模方法
CN117034858A (zh) * 2023-10-10 2023-11-10 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置
CN117034858B (zh) * 2023-10-10 2023-12-29 北京智芯仿真科技有限公司 大面积叠加的集成电路版图快速网格剖分方法及装置

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