JP2005501415A - 電力分配インピーダンスを低減した相互接続モジュール - Google Patents

Abstract

電力分配インピーダンスを低減し、それにより、より高い周波数動作を促進するために、集積回路チップ用相互接続モジュールは、薄い高誘電率埋込みキャパシタ構造を組入れる。相互接続モジュールは、はんだボール接続部によって集積回路チップをプリント配線板に確実に取付け、一方、１．０ギガヘルツを超える動作周波数で、約０．６０オーム以下の低い電力分配インピーダンスを与えることができる。

Description

【技術分野】
【０００１】
本発明は、集積回路チップとともに使用するための相互接続モジュールに関する。
【背景技術】
【０００２】
多層相互接続モジュールは、集積回路チップを、機械的に支持し、プリント配線板に電気的に取付けるために、半導体産業において広く使用されている。相互接続モジュールは、１つのチップまたは多数のチップを支持するように構成することができ、典型的には、ＳＣＭ（シングルチップモジュール）またはＭＣＭ（マルチチップモジュール）という名称で特定される。
【０００３】
相互接続モジュールは、集積回路チップを、プリント配線板によって保持される信号線、電源線、および他の構成要素に、電気的に結合するのに役立つ相互接続を与える。特に、相互接続モジュールは、チップの、高密度に実装された入力および出力（Ｉ／Ｏ）を、プリント配線板上の対応するＩ／Ｏに再分配する相互接続を与える。電気的相互接続に加えて、相互接続モジュールは、典型的には、チップをプリント配線板に機械的に結合するのに役立ち、熱消散および環境保護などの他の機能を行うことができる。
【０００４】
高周波動作を支持するために、チップダイならびに相互接続モジュール内の電源分配線および接地分配線または電源分配面および接地分配面の間で低インピーダンスを得ることが重要である。より低い周波数の場合、パッケージ内およびプリント配線板上に別々のデカップリングキャパシタを配置することによって、十分に低いインピーダンスを得ることができる。しかし、周波数が増加するにつれて、別々のキャパシタが発生する固有直列インダクタンスによって、十分に低いインピーダンスを得るのが、ますます、困難になる。さらに、相互接続モジュール内の鉛、はんだバンプ、ビア、めっきされた貫通孔、およびトレースにより、別々のキャパシタは、増加したインダクタンスによって、より高い周波数で十分に機能できなくなる。
【０００５】
別々のキャパシタの代替として、いくつかのチップは、ダイ内に形成された内部キャパシタ構造を含む。具体的には、「オンチップ」キャパシタは、デバイス製造中に製作することができ、キャパシタ、電源線および接地線、ならびに論理回路およびバッファ回路の間に低インダクタンス経路を与える。残念ながら、オンチップキャパシタにより、ダイサイズが大きくなり、歩留りが低下することによって、集積回路チップのコストが著しく増加する。
【０００６】
さらに、ダイに加えることができるオンチップキャパシタンスの量は、典型的には、空間の制約、および隣接したトレースの信号伝播特徴に悪影響を及ぼすのを回避するために制限しなければならない誘電率によって、制限される。また、オンチップキャパシタとドライバまたはレシーバとの間の相互接続は、通常、高抵抗率金属、たとえば、アルミニウムの使用によって、比較的高い抵抗の経路である。したがって、内部キャパシタの有用性が制限される。
【特許文献１】
米国特許第５，８８８，６３０号明細書
【特許文献２】
米国特許第６，０１８，１９６号明細書
【特許文献３】
米国特許第５，９８３，９７４号明細書
【特許文献４】
米国特許第５，８３６，０６３号明細書
【特許文献５】
米国特許第５，７３１，０４７号明細書
【特許文献６】
米国特許第５，８４１，０７５号明細書
【特許文献７】
米国特許第５，８６８，９５０号明細書
【特許文献８】
米国特許第５，８８８，６３１号明細書
【特許文献９】
米国特許第５，９００，３１２号明細書
【特許文献１０】
米国特許第６，０１１，６９７号明細書
【特許文献１１】
米国特許第６，０２１，５６４号明細書
【特許文献１２】
米国特許第６，１０３，９９２号明細書
【特許文献１３】
米国特許第６，１２７，２５０号明細書
【特許文献１４】
米国特許第６，１４３，４０１号明細書
【特許文献１５】
米国特許第６，１８３，５９２号明細書
【特許文献１６】
米国特許第６，２０３，８９１号明細書
【特許文献１７】
米国特許第６，２４８，９５９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般に、本発明は、低インピーダンス電源および接地分配をもたらすために薄い高誘電率キャパシタ構造を組入れた相互接続モジュール、ならびにそのような相互接続モジュールを製造する方法に関する。
【課題を解決するための手段】
【０００８】
本発明によって構成される相互接続モジュールは、はんだボール接続部によって集積回路チップをプリント配線板（ＰＷＢ）に確実に取付け、一方、１．０ギガヘルツを超える周波数を含む、高い動作周波数で、約０．６０オーム以下の低い電力分配インピーダンスを与えることができる。このように、相互接続モジュールは、非常に高い周波数で、同時切換え出力（ＳＳＯ）ノイズ、コアサグ（ｃｏｒｅ ｓａｇ）、および信号劣化の他の形態を制限するのに効果的である。
【０００９】
本発明による相互接続モジュールは、ともに積層されて単一構造を形成する、一連の交互の誘電体層および導電層を組入れてもよい。積層された相互接続構造は、チップ、プリント配線板、および相互接続モジュール内のさまざまな層の間に相互接続導電経路を与える、いくつかのビアおよびパターニングされた信号層を組入れてもよい。相互接続モジュールは、はんだボールによって、それぞれ、チップおよび基板上の対応するパッドに取付けるためのコンタクトパッドを定めるチップ取付面および基板取付面を含む。さまざまな層は、チップおよびＰＷＢとの確実な相互接続を促進する熱膨張係数（ＣＴＥ）を示すように選択される。
【００１０】
相互接続構造は、埋込みキャパシタを形成する、１以上の薄い高キャパシタンス面ラミネートを組入れることによって、電力分配インピーダンスを低減する。各埋込みキャパシタは、高誘電率材料が２つの導電箔の間に挟まれた、非常に薄いラミネートによって、形成することができる。薄い厚さおよび高誘電率は、キャパシタンスを増加させ、電源および接地分配インピーダンスを低減する。チップ取付面とキャパシタとの間にある層の数、したがって、相互接続モジュールの厚さは、また、直列インダクタンスを低減し、電力分配インピーダンスをさらに低減するように、制限することができる。
【００１１】
いくつかの実施の形態において、埋込みキャパシタは、相互接続モジュールのコアを形成してもよい。他の実施の形態において、１以上の埋込みキャパシタをコアの周りに作ってもよい。各々の場合、電源面および接地面は、ビアを収容し、制御インピーダンスを支持するために、相互接続モジュールに組入れる前または後に、適切にパターニングすることができる。一例として、埋込みキャパシタ構造は、相互接続モジュールに組入れる前に、１対の導電箔上にコーティングされ、積層され、パターニングされた高誘電率材料の形態をとってもよい。この場合、キャパシタ構造に予め穴をあけて、相互接続モジュールのビアのためのクリアランスホールを形成してもよい。
【００１２】
１つの実施の形態において、本発明は、チップ取付面と、基板取付面と、キャパシタ構造とを含む相互接続モジュールに関する。チップ取付面は、集積回路チップを相互接続モジュールに取付けるための第１のコンタクトパッドを定める。基板取付面は、相互接続モジュールをプリント配線板に取付けるための第２のコンタクトパッドを定める。キャパシタ構造は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に形成された誘電体層とを有する。相互接続モジュール内に形成された導電経路が、第１のコンタクトパッドの一部を第１または第２の導電層に相互接続する。有利に、第１のコンタクトパッド、導電経路、およびキャパシタ構造は、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合されたインピーダンスを発生してもよい。
【００１３】
別の実施の形態において、本発明は、相互接続モジュールを形成する方法であって、積層キャパシタ構造を提供する工程と、チップ取付面を形成する工程と、基板取付面を形成する工程と、キャパシタ構造、チップ取付面、および基板取付面を積層して、相互接続モジュールを形成する工程とを含む、方法に関する。キャパシタ構造は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に形成された誘電体層とを含む。チップ取付面は、キャパシタ構造の第１の側の、集積回路チップを相互接続モジュールに取付けるための第１のコンタクトパッドを定める。基板取付面は、キャパシタ構造の第２の側の、相互接続モジュールをプリント配線板に取付けるための第２のコンタクトパッドを定める。この方法は、第１のコンタクトパッドの一部を第１または第２の導電層に相互接続する導電経路を形成する工程をさらに含む。第１のコンタクトパッド、導電経路、およびキャパシタ構造は、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合されたインピーダンスを発生する。
【００１４】
追加された実施の形態において、本発明は、交互の導電層および有機誘電体層を有する積層基材を含む相互接続モジュールを提供する。積層基材は、少なくとも、第１の導電層、第１の導電層に隣接して配置された第１の有機誘電体層、第２の導電層、および第２の導電層に隣接して配置された第２の有機誘電体層を含む。第１の導電層は、チップ取付層を定め、第２の導電層は、基板取付層を定める。積層キャパシタ構造は、第１の誘電体層と第２の誘電体層との間に形成され、厚さが約４２ミクロン以下であり、誘電率が約１２以上である。一例において、第１および第２の導電層の各々の厚さは、約１２ミクロンであり、誘電体層の厚さは、約８ミクロンである。キャパシタ構造の外面と第１の導電層の内面との間の距離は、約１００ミクロン以下である。
【００１５】
さらなる実施の形態において、本発明は、積層キャパシタ構造と、キャパシタ構造の両側の周りに積層された交互の導電層および誘電体層と、導電層および誘電体層の一部または全部を通って延在する１以上のビアとを含む相互接続モジュールであって、ビアが、めっきされるか、導電材料が充填されて、相互接続モジュールの積層キャパシタ構造と外側の導電層との間に導電経路を定め、コンタクトパッド、導電経路、およびキャパシタ構造が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合された電源および接地分配インピーダンスを発生する、相互接続モジュールを提供する。
【００１６】
本発明は、いくつかの利点をもたらすことができる。たとえば、相互接続モジュールを、非常に高い誘電率を有する、非常に薄いキャパシタ構造とともに作製することができる。したがって、相互接続モジュールは、より高い周波数で、低い電力分配インピーダンスを与えることができ、それにより、性能を向上させることができる。特に、電源および接地分配インピーダンスを低減して、本発明による相互接続モジュールは、外部バスのためのより高速の切換え時間を可能にし、したがって、システム帯域幅を増加させることができる。
【００１７】
さらに、相互接続モジュールを作製する方法は、２つの銅箔の間に形成された誘電体コーティングの形態をとってもよい積層キャパシタ構造の使用から利益が得られる。したがって、導電層をめっきする必要がなく、製造性の容易さを促進する。積層キャパシタ構造は、他の層と組合わせる前に、予め構成し、パターニングし、予め穴をあけることができ、それにより、相互接続モジュールの構成を容易にし、また、積層キャパシタ構造を、適切な動作について予めテストすることができる。さらに、積層キャパシタ構造は、相互接続モジュールに使用する前に、受入れ可能な電気的動作について予めテストすることができる。
【００１８】
本発明の１以上の実施の形態の詳細は、添付の図面および以下の説明に記載されている。本発明の他の特徴、目的、および利点は、説明および図面ならびに特許請求の範囲から明らかとなるであろう。
【００１９】
ここで使用される「導電（ｃｏｎｄｕｃｔｉｖｅ）」という用語は、導電（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｎｄｕｃｔｉｖｅ）を意味する。
【発明を実施するための最良の形態】
【００２０】
図１は、相互接続モジュール１２を組入れた電子パッケージ１０を示す側断面図である。説明されるように、相互接続モジュール１２は、高周波切換え用途に特に有用な低インピーダンス電力分配特徴を示す。特に、相互接続モジュール１２は、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の電力分配インピーダンスを与えることができる。電力分配インピーダンスを低減するために、相互接続モジュール１２は、非常に薄く、非常に高い誘電率の材料を使用する埋込みキャパシタ構造を組入れる。
【００２１】
図１に示されているように、相互接続モジュール１２は、集積回路チップ１４をプリント配線板（ＰＷＢ）１６に取付ける中間構成要素として役立つ。図２に示されているように、相互接続モジュール１２は、ともに積層されて単一構造を形成する導電層および誘電体層の交互のスタックを含む。相互接続モジュール１２内に形成されたビアは、チップ１４からのＩ／ＯをＰＷＢ１６上の対応するＩ／Ｏまでルーティングするのに役立つ導電経路を与え、ＰＷＢとチップとの間で電源電位および接地電位を分配する。
【００２２】
チップ１４は、はんだボール接続部１８のアレイによって、相互接続モジュール１２に電気的および機械的に結合してもよい。はんだボール接続部１８は、チップ１４の下面および相互接続モジュール１２の上面のコンタクトパッドに電気的に結合されている。相互接続モジュール１２およびチップ１４を互いに対して取付ける場合、はんだボール接続部１８を加熱して、はんだリフローを行い、対向するコンタクトパッド間に導電結合を形成する。アンダーフィル接着剤２０を加えて、はんだボール１８間の空隙を充填し、それにより、相互接続モジュール１２とチップ１４との機械的結合を強化することができる。アンダーフィル接着剤２０は、硬化させると固化するエポキシ樹脂から形成することができ、したがって、相互接続モジュール１２に対するチップ１４の移動を低減することができる。したがって、はんだボール１８によって形成された電気的接続は、使用中、機能しなくなる可能性が少ない。
【００２３】
相互接続モジュール１２は、同様の配置で、ＰＷＢ１６に取付けられている。特に、はんだボール接続部２２は、相互接続モジュール１２上のコンタクトパッドをＰＷＢ１６上の対応するコンタクトパッドに電気的および機械的に結合するのに役立つ。ＰＷＢ１６上のコンタクトパッドは、ＰＷＢのさまざまな層内に形成された導電トレースまたは導電ビアに電気的に結合してもよい。また、必要に応じて、アンダーフィル接着剤２４を加えて、相互接続モジュール１２とＰＷＢ１６との機械的結合を強化することができる。確実な結合を促進するために、相互接続モジュール１２は、好ましくは、ＰＷＢ１６の熱膨張係数（ＣＴＥ）に近似するＣＴＥを有する。このように、相互接続モジュール１２は、集積回路チップ１４をＰＷＢ１６に確実に取付けることができる。さらに、以下で詳細に説明されるように、相互接続モジュール１２は、内部キャパシタ構造を使用して、１．０ギガヘルツを超える周波数を含む、高い動作周波数で、約０．６０オーム以下の低い電力分配インピーダンスを得る。このように、相互接続モジュールは、非常に高い周波数で、同時切換え出力（ＳＳＯ）ノイズ、コアサグ、および信号劣化の他の形態を制限するのに効果的である。
【００２４】
図２は、相互接続モジュール１２に使用されるキャパシタ構造２６を示す側断面図である。キャパシタ構造２６は、第１の導電層２８と、第２の導電層３０と、誘電体層３２とを含んでもよい。誘電体層３２は、１つの誘電体層で形成してもよいし、図２に示されているように、第１および第２の誘電体副層３４、３６で形成してもよい。特に、誘電体層は、誘電体材料を、第１および第２の導電層２８、３０のうちの少なくとも１つにコーティングし、次に、熱および圧力を加えて、キャパシタ構造２６を積層し、誘電体層を硬化させることによって、形成してもよい。いくつかの場合、誘電体層３４、３６を、各導電層２８、３０に、それぞれ、コーティングすることができる。
【００２５】
第１および第２の導電層２８、３０は、銅箔で形成することができ、電源面および接地面として役立つ。誘電体層３２は、高誘電率粒子を充填したエポキシ樹脂の形態をとってもよい。誘電体粒子は、たとえば、チタン酸バリウム、チタン酸バリウムストロンチウム、酸化チタン、およびチタン酸鉛ジルコニウムからなる群から選択してもよい。充填したエポキシ樹脂を、たとえばロールコーティングによって、導電層２８、３０の一方または両方にコーティングし、乾燥させることができる。導電層２８、３０は、各々、厚さが、約１０から８０ミクロン、より好ましくは、１０から４０ミクロンであってもよい。１つの実施の形態において、各導電層２８、３０の厚さは、約１８ミクロンである。
【００２６】
一例として、誘電体材料を、両方の箔にコーティングすることができる。コーティングが乾燥した後、箔のコーティング面をともに接合することができ、結果として生じる構造を、熱および圧力を用いて積層して、誘電体材料を硬化させることができる。キャパシタ構造２６は、好ましくは、非常に薄く、非常に高い誘電率を示す。たとえば、誘電体層３２の誘電体材料は、好ましくは、硬化すると、全乾燥厚さが、約８ミクロン以下、より好ましくは、約１から４ミクロンとなるように、配合する。さらに、誘電体材料は、約１２以上、より好ましくは、約１２から１５０の高誘電率を有する。
【００２７】
結果として生じる積層キャパシタ構造２６は、各々が、厚さが約１０から４０ミクロンの範囲内であり、誘電率が１２から１５０の範囲内である、２つの箔層を含み、１ｃｍ^２あたり約１．４から１３２ナノファラッドの範囲内のキャパシタンスを有し、チップ１４のための著しく低い電力分配インピーダンスに寄与する。具体的には、第１のコンタクトパッド、導電経路、および第１または第２の導電層が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合されたインピーダンスを発生する。このように、キャパシタ構造２６を組入れると、チップ１４内のより高速の周波数切換えを促進する。
【００２８】
相互接続モジュール１２に使用するのに適した積層キャパシタ構造、およびそのような構造の製造方法が、米国特許第６，２７４，２２４号明細書、および、２００１年７月１０日に出願された、アミノフェニルフルオレンとともに硬化したエポキシ樹脂誘電体層を有するキャパシタ（ＣＡＰＡＣＩＴＯＲ ＨＡＶＩＮＧ ＥＰＯＸＹ ＤＩＥＬＥＣＴＲＩＣ ＬＡＹＥＲ ＣＵＲＥＤ ＷＩＴＨ ＡＭＩＮＯＰＨＥＮＹＬＦＬＵＯＲＥＮＥＳ）という名称の、同時係属中の、かつ同一譲受人による米国特許出願第０９／９０２，３０２号明細書、ならびにＰＣＴ公報ＷＯ ００／４５６３４に記載され、その各々の内容全体を、引用により、ここに援用する。たとえば、上記特許出願は、チタン酸バリウム粒子を充填したエポキシ樹脂を含む誘電体材料の調製を記載している。誘電体材料を銅箔基材上にコーティングし、次に、これらをともに積層してキャパシタ構造を形成してもよい。
【００２９】
図３は、図２のキャパシタ構造２６を示す斜視図である。図３に示されているように、キャパシタ構造２６は、柔軟性にすることができ、相互接続モジュール１２に使用する前に、ロール上にウェブとして蓄積するのを容易にすることができる。相互接続モジュール１２に使用するために、キャパシタ構造２６は、適切なサイズにカットし、相互接続モジュールの設計に従って、予めパターニングするか、予め穴をあけることができる。特に、相互接続モジュール１２を完全に組立てる前に、ビア、トレース、および他の導電経路を、キャパシタ構造２６中に形成することができる。次に、キャパシタ構造２６を、相互接続モジュール１２内の他の層とともに積層して、一方の面がチップ１４に取付けられ、他方の面がＰＷＢ１６に取付けられるパッケージを形成することができる。
【００３０】
キャパシタ構造２６は、さまざまな異なった相互接続モジュールに使用することができる。さらに、いくつかの相互接続モジュールは、２以上のキャパシタ構造２６を組入れてもよい。図４−７は、この変形を示すいくつかの例を示すが、本発明を、ここに広く具体化され、請求されているように限定するものとみなすべきではない。たとえば、キャパシタ構造２６を、相互接続モジュールのコアとして使用し、コアの周りに付加的な誘電体層および導電層を作ることができる。別の例において、２つのキャパシタ構造２６を、間にある誘電体層および導電層とともに、金属コアまたは誘電体コアの周りに作ってもよい。各々の場合、キャパシタ構造２６は、電力分配インピーダンスの低減に寄与し、より高速の周波数切換えを促進する。
【００３１】
図４は、第１の相互接続モジュール３６を示す側断面図である。相互接続モジュール３６は、チップ取付面３９と、基板取付面４１とを有する。さらに、相互接続モジュール３６は、第１の導電層２８と、第２の導電層３０と、第１の誘電体層３２とを有するキャパシタ構造２６を含む。図４の例において、キャパシタ構造２６は、第２および第３の誘電体層４０、４２ならびに第３および第４の導電層４６、４８と組合せて形成されている。図４に示された導電層および誘電体層は、キャパシタ構造２６の周りに対称的に配置されている。すなわち、キャパシタ構造２６の一方の側に形成された各誘電体層または導電層は、キャパシタ構造の反対側に形成された、対応する同じ材料の層を有する。
【００３２】
図４にさらに示されているように、第１のビア４４は、誘電体層４０、４２を通って、チップ取付面３９から基板取付面４１まで延在する。第２のビア４５は、チップ取付面３９から誘電体層４０を通って延在し、キャパシタ構造２６の第１の導電層２８で終わる。第３のビア４７は、基板取付面４１から誘電体層４２を通って延在し、第２の導電層３０で終わる。各ビア４４、４５、４７は、マイクロエレクトロニクス製造技術において周知の堆積技術のいずれかを用いて、導電材料でめっきする。代わりに、各ビア４４、４５、４７に、導電材料を充填して、導電経路を定める。
【００３３】
キャパシタ構造３２に予め穴をあけて、ビア４４のためのクリアランスホールを設けてもよい。ビア４４、４５を、チップ取付面３９の表面において、導電材料でめっきすることができる。同様に、ビア４７を、基板取付面４１の表面において、導電材料でめっきすることができる。はんだマスク５０、５２を、それぞれ、チップ取付面３９および基板取付面４１に付与して、ビア４４、４５、４７を被覆することができる。各はんだマスク５０、５２は、各ビア４４、４５、４７に隣接したコンタクトパッドを露出する。たとえば、はんだマスク５０は、コンタクトパッド５４、５５を露出し、はんだマスク５２は、コンタクトパッド５６、５７を露出する。チップと関連したはんだボールを、コンタクトパッド５４、５５の上で整列させ、加熱し、リフローして、コンタクトパッドとの電気的および機械的結合を形成することができる。同様に、基板と関連したはんだボールを、コンタクトパッド５６、５７の上で整列させ、加熱し、リフローして、コンタクトパッドとの電気的および機械的結合を形成することができる。
【００３４】
図４の例において、キャパシタ構造２６は、相互接続モジュール３６のコアを形成し、第１および第２の導電層２８、３０は、電源面および接地面を形成する。第２の誘電体層４０は、第１の導電層２８とチップ取付面３９との間に形成され、第３の導電層４６は、第２の誘電体層４０とチップ取付面との間に形成されている。特に、第３の導電層４６をパターニングして、コンタクトパッド５４、５５を形成することができる。同様に、第３の誘電体層４２は、第２の導電層３０と基板取付面４１との間に形成され、第４の導電層４８は、第３の誘電体層４２と基板取付面との間に形成されている。第３の導電層４６のように、第４の導電層４８をパターニングして、コンタクトパッド５６、５７を形成することができる。
【００３５】
第３および第４の誘電体層４０、４２は、充填剤を使用して、または使用せずに、ポリイミドおよびポリイミドラミネート、エポキシ樹脂、液晶ポリマー、有機材料、または少なくとも部分的にポリテトラフルオロエチレンからなる誘電体材料などの高温有機誘電体基材材料のラミネートから形成してもよい。１つの実施の形態において、誘電体層４０、４２は、ポリテトラフルオロエチレン（ＰＴＦＥ）などの有機材料、特に、シアン酸エステルおよびエポキシ樹脂を含浸させた発泡ＰＴＦＥまたは「ｅＰＴＦＥ」から作製される。ＰＴＦＥ材料は、特に、混合されたシアン酸エステル−エポキシ樹脂接着剤および無機充填剤を含有する発泡ポリテトラフルオロエチレンマトリックスであってもよい。
【００３６】
導電層４６、４８は、銅などの導電材料から形成してもよい。アルミニウム、金、または銀などの、他の周知の導電材料も使用することができる。この例において、各導電層４６、４８の厚さは、約５から１４ミクロンの範囲内であってもよい。一例において、各導電層４６、４８の厚さは、約１２ミクロンである。各誘電体層４０、４２の厚さは、約２０から７０ミクロンの範囲内であってもよい。一例において、各誘電体４０、４２層の厚さは、約３６ミクロンである。したがって、第１の導電層２８の外面とコンタクトパッド５５の内面との間の距離は、１００ミクロン未満であり、図４の例では、約３６ミクロン以下である。
【００３７】
相互接続モジュール３６のさまざまな層を、ともに積重ね、熱および圧力を用いて積層することができる。たとえば、全層を、同時に、別のものとスタックに積層することができる。代わりに、層を、一度に１つずつキャパシタ構造２６上に作り、各積層工程で１または２の付加的な層を加えて増分的に作ることができる。積層中、誘電体層４０、４２は、溶融し、ビア４４のためにキャパシタ構造２６によって定められたクリアランスホールに流入する。
【００３８】
ビア４４は、チップ取付面３９および基板取付面４１上のコンタクトパッド５４、５６を相互接続する導電経路を形成する。このように、ビア４４は、チップと関連したＩ／Ｏまたは他の端子を、ＰＷＢ上の端子に相互接続することができる。ビア４５は、コンタクトパッド５５とキャパシタ構造２６の第１の導電層２８とを相互接続し、第１の導電層２８は、電源面を形成してもよい。同様に、ビア４７は、コンタクトパッド５７と第２の導電層３０とを相互接続し、第２の導電層３０は、接地面を形成してもよい。代わりに、第１および第２の導電層２８、３０は、それぞれ、接地面および電源面を形成してもよい。
【００３９】
相互接続モジュール３６は、ビア４４、４５、４７と同様の多数のビアを含んでもよい。ビア４４は、たとえばＩ／Ｏ相互接続のために、チップ取付面３９および基板取付面４１上のコンタクトパッドを相互接続するのに役立つ。ビア４５、４７は、基板からチップに接地電位および電源電位を分配するのに役立つ。特に、相互接続モジュール３６は、たとえば、ＰＷＢから導電層に電源電位または接地電位を分配するために、基板取付面４１上のコンタクトパッドと第１の導電層２８とを相互接続する、付加的なビアを含んでもよい。同様に、付加的なビアが、チップに接地電位または電源電位を分配するために、第２の導電層をチップ取付面３９上のコンタクトパッドに相互接続してもよい。
【００４０】
ビア４４、４５、５７は、相互接続モジュール３６の積層後に形成することができる。特に、ビア４４は、たとえば米国特許第６，０２１，５６４号明細書に記載されているように、穴あけまたはレーザアブレーションプロセスによって形成することができ、この特許の内容全体を、引用により、ここに援用する。積層後、はんだマスク５０、５２を相互接続モジュール３６に加えて、ビア４４、４５、４７を被覆する。次に、はんだマスク５０、５２をパターニングして、それぞれ、チップおよびＰＷＢからはんだボールを受けるためのコンタクトパッド５４、５５、５６、５７を定める。
【００４１】
いくつかの実施の形態において、相互接続モジュール３６は、「フリップチップ」集積回路を受入れてもよい。フリップチップ実装では、ダイまたはチップ上にはんだボールを配置し、チップを、ひっくり返し、相互接続モジュール３６などの基材上のコンタクトパッドと整列させ、炉内ではんだボールをリフローして、チップと基材とのボンディングを確立する。このように、コンタクトパッドを、ワイヤボンディングおよびテープ自動ボンディング（ＴＡＢ）技術のように周辺に限定するのではなく、チップ表面全体に分配する。その結果、利用できるＩ／Ｏおよび電源／接地端子の最大数を増加させることができ、信号および電源／接地相互接続を、チップ上に、より効率的にルーティングすることができる。
【００４２】
キャパシタ構造２６は、相互接続モジュール３６内の電力分配インピーダンスを著しく低減する。第１の導電層２８が電源面であり、コンタクトパッド５５が、チップ取付面３６上に実装されたチップの電源入力と接触するはんだボールに結合されていると想定すると、チップによって観察される電力分配インピーダンスは、コンタクトパッド５５、導電ビア４５、および第１の導電層２８の組合されたインピーダンスである。電力分配インピーダンスは、容量成分だけではなく、誘導成分を含み、動作周波数に依存する。電力分配インピーダンスの計算技術は、本説明において後で述べる。
【００４３】
図５は、チップ取付面５９と基板取付面６１とを有する第２の相互接続モジュール５８を示す側断面図である。図５に示されているように、相互接続モジュール５８は、第１および第２の導電層２８、３０と、第１の誘電体層３２とを有する中心のキャパシタ構造２６を含む。さらに、相互接続モジュール５８は、中心のキャパシタ構造２６の両側の第２および第３の誘電体層６０、６２を含む。
【００４４】
第３の導電層６４が、第２の誘電体層６０とチップ取付面５９との間に形成されている。第４の導電層６６が、第３の誘電体層６２と基板取付面６１との間に形成されている。第１および第２の導電層２８、３０は、電源面および接地面を形成してもよく、第３および第４の導電層６４、６６は、パターニングして信号層を形成してもよい。
【００４５】
第４の誘電体層６８が、第３の導電層６４とチップ取付面５９との間に形成され、第５の誘電体層７０が、第４の導電層６６と基板取付面６１との間に形成されている。最後に、導電層７１、７２を、それぞれ、ダイ取付面５９および基板取付面６１上に形成し、パターニングして、ビア形成のために予め形成されたアパーチャを定めることができる。したがって、ビアを形成するのに使用されるレーザを付与して、誘電体材料のみをアブレーションする。
【００４６】
導電層６４、６６、７１、７２はすべて、厚さが、約５から１４ミクロンの範囲内であり、より好ましくは、１２ミクロンである銅から形成してもよい。各誘電体層６０、６２、６８、７０の厚さは、約２０から７０ミクロンの範囲内であり、より好ましくは、３６ミクロンであってもよい。したがって、第１の導電層２８の外面とコンタクトパッド７１の内面との間の距離は、１００ミクロン未満であり、より好ましくは、約８８ミクロン以下である。さまざまな層を、ともに、または順次に積層することができる。導電層６４、６６を、それぞれ、誘電体層６０、６２に積層した後、パターニングして、信号トレースを定めことができる。同様に、導電層７１、７２を、それぞれ、誘電体層６８、７０に積層後、パターニングすることができる。
【００４７】
いくつかの実施の形態において、導電層は、構造的均一性を促進し、熱応力による変形に抵抗するために、「バランスがとれて」いる。特に、キャパシタ構造２６の両側に対称的に配置された導電層は、各々、同じタイプの金属箔を、積層するかめっきし、パターンにエッチングするように、相互に構成してもよく、各層の金属濃度は、ほぼ同じである。このように、一方の層のＣＴＥと他方の層のＣＴＥが実質的に同じであり、それにより、互いにバランスをとり、熱応力下での相互接続モジュールの反りを最小にする。
【００４８】
Ｉ／Ｏ相互接続の場合、相互接続モジュール５８は、埋込みビア８６などの、いくつかの導電ビアを含み、これらは、誘電体層６０、６２、および信号層６４、６６にあるコンタクト電極８２、８４を通って延在する。電極８２、８４は、チップ取付面５９および基板取付面６１にあるブラインドビア７８、８０と接触する。典型的には、ブラインドビアは、１つの誘電体層のみを通って形成され、２つの隣接した導電層間の接続をルーティングするために使用される。しかし、多数の導電層を接続するために複数の積層された基材層を通って延在するブラインドビアを形成することができる。残りの層を全体的な構造に結合する前に、導電層をパターニングすることができ、隣接した導電層を接続するための任意の必要なブラインドビアを形成することができる。
【００４９】
ブラインドビアは、直径約７５ミクロン未満の入口アパーチャを有してもよい。ブラインドビアのアスペクト比の範囲は、１：１から５：１の範囲内であってもよい。たとえば、ビア入口幅が５０ミクロンであり、厚さが５０ミクロンの誘電体層を通って延在するブラインドビアを形成してもよい。
【００５０】
電源および接地分配の場合、相互接続モジュール５８は、また、第１の導電面２８または第２の導電面３０と接触する、いくつかの導電性埋込みビア８１、８７を含む。ビア８１は、信号層６６にある電極７９と接触し、これは、チップ取付面５９に形成されたブラインドビア７７と接触する。ビア８７は、信号層６４にある電極８５と接触し、これは、基板取付面６１にあるブラインドビア８３と接触する。各埋込みビアのアスペクト比は、約３：１から２５：１であってもよい。
【００５１】
ブラインドビア７８、７７は、相互接続モジュール５８に取付けられたチップからはんだボールを受ける。はんだボールを、加熱し、リフローして、ビア７８、７７との導電結合を形成し、それにより、チップ上のＩ／Ｏと相互接続モジュール５８上のＩ／Ｏとを相互接続する。同様に、ブラインドビア８０、８３は、相互接続モジュールの、基板への電気的および機械的接続を与えるためのはんだボールを受ける。はんだボールを、加熱し、リフローして、ビア８０、８３との導電結合を形成し、それにより、相互接続モジュール上のＩ／Ｏと基板上のＩ／Ｏとを相互接続する。
【００５２】
ブラインドビアおよび埋込みビアは、低インダクタンス信号経路を与え、相互接続モジュール５８内のインピーダンスをさらに低減する。図５に示されているように、ビア７８は、導電層６４と接触し、導電層６４は、横方向に進み、埋込みビア８６と接触する。埋込みビアは、導電層６６と接触し、導電層６６は、横方向に進み、ビア８０と接触する。このように、導電層の部分は、平行であるが垂直に隔置された経路に沿ってルーティングされ、電流または信号は、互いに反対の方向に流れる。
【００５３】
上記のように信号を配列することによって、第１の信号経路セグメントと隣接した第２の信号経路セグメントとによって形成された相互インダクタンスが、第２の導電経路セグメントと第１の導電経路セグメントとによって形成された相互インダクタンスを相殺する。これは、ビアを通って流れる電流が、第１の信号経路セグメント内で１つの方向に流れ、隣接した信号経路セグメント内で反対方向に流れることによる。
【００５４】
また、図５の例において、キャパシタ構造２６は、非常に薄く、同時に、高誘電率を示す。その結果、キャパシタ構造２６は、相互接続モジュール５８内の電力分配インピーダンスを低減する。ブラインドビアおよび埋込みビアによって定められた低インダクタンス経路と組合せると、キャパシタ構造２６は、約０．６０オーム以下の電力分配インピーダンスで、１．０ギガヘルツを超える高い周波数で動作できる相互接続モジュールをもたらす。
【００５５】
図６は、第３の相互接続モジュール８８を示す側断面図である。図６に示されているように、第３の相互接続モジュール８８は、中心のキャパシタ構造２６を含む。第１および第２の導電層２８、３０、ならびに第１の誘電体層３２に加えて、相互接続モジュール８８は、一連の交互の誘電体層９２、９３、９４、９５、９６、９８、および一連の交互の導電層１００、１０２、１０４、１０６を含む。導電層１００、１０２、１０４、１０６をパターニングして、信号層を形成してもよい。導電層２８、３０は、電源面層および接地面層を形成する。
【００５６】
各誘電体層９２、９３、９４、９５、９６、９８の厚さは、約２０から７０ミクロンの範囲内であってもよく、より好ましくは、約３５ミクロンであってもよい。したがって、各誘電体層９２、９３、９４、９５、９６、９８は、実質的に同じ厚さであり、好ましくは、同じ厚さ公差を有する。さらに、各誘電体材料９２、９３、９４、９５、９６、９８は、同じ材料から形成することができる。しかし、いくつかの実施の形態において、相互接続モジュール積層基材の曲げ弾性率が実質的に最小になるように、キャパシタ構造２６から外側に配列された誘電体材料の一部、たとえば、層９２、９８は、内側の誘電体層、たとえば、９３、９４、９５、９６より弾性率が高くてもよい。
【００５７】
各導電層１００、１０２、１０４、１０６の厚さは、約５から１４ミクロンの範囲内であってもよく、より好ましくは、約１２ミクロンであってもよい。したがって、第１の導電層２８の外面とコンタクトパッド１１２の内面との間の距離は、約１５０ミクロン未満であってもよい。図６の例において、この距離は約１３６ミクロンである。
【００５８】
図６に示されているように、Ｉ／Ｏ相互接続は、ブラインドビアと埋込みビアとの組合せによって得られる。特に、第１のブラインドビア１０８が、チップ取付面８９上に形成され、第２のブラインドビア１１０が、基板取付面９１上に形成されている。第１および第２のビア１０８、１１０は、めっきされ、それぞれ、電極１１２、１１４を形成する。各ビア１０８、１１０は、それぞれ、チップまたは基板からはんだボールを受けてもよい。はんだボール１１６が、図６に示されている。ブラインドビア１０８は、信号層１０６にある第３のブラインドビア１１８と接触する。ブラインドビア１１０は、信号層１００にある第４のブラインドビア１２０と接触する。ブラインドビア１１８は、信号層１０４にある埋込みビア１２２と接触し、ブラインドビア１２０は、信号層１０２にある同じ埋込みビアと接触する。
【００５９】
電源面および接地面相互接続は、また、ブラインドビアと埋込みビアとの組合せを用いて作製することができる。図６にさらに示されているように、チップ取付面８９は、ブラインドビア１２１を含む。ブラインドビア１２１は、めっきされて電極１２３を形成し、チップと関連したはんだボール１２５を受ける。ブラインドビア１２１は、信号層１０６にある第２のブラインドビア１２７に結合されている。ブラインドビア１２７は、信号層１０４にある埋込みビア１２９に結合されている。図５の例のように、ブラインドビアと埋込みビアとの配列は、相互接続モジュール８８内の相互インダクタンスを相殺し、電力分配インピーダンスをさらに低減する。
【００６０】
信号層１０４は、キャパシタ構造２６の第１の導電層２８と接触して、はんだボール１２５と第１の導電層とを相互接続し、第１の導電層は、電源面層または接地面層として役立つことができる。第２の導電層３０にアクセスするために、同様の組のブラインドビアおよび埋込みビアを設けることができる。さらに、そのようなビアは、チップおよびＰＷＢに、およびこれらから、電源電位および接地電位を分配するために、チップ取付面８９または基板取付面９１から延在してもよい。図４および図５の例のように、相互接続モジュール８８にキャパシタ構造２６を組入れると、実質的に電力分配インピーダンスを低減し、より高速の周波数切換えを可能にする。
【００６１】
図７は、第４の相互接続モジュール１３０を示す側断面図である。図７の例において、相互接続モジュール１３０は、中心の誘電体コア１３２の両側に形成された２つのキャパシタ構造２６ａ、２６ｂを含む。相互接続モジュール１３０の両側は、チップ取付面１３１および基板取付面１３３を形成する。相互接続モジュール１３０は、また、交互の配列の誘電体層１３４、１３５、１３６、１３６、１４０、１４２および導電層１４４、１４６、１４８、１５０を含む。導電層１４４、１４８は、誘電体コア１３２の両側に形成され、電源面および接地面を形成してもよい。導電層１４６、１５０は、パターニングして信号トレース層を形成することができ、それぞれ、誘電体層１３４、１３６によって、導電層１４４、１４８から分離されている。
【００６２】
誘電体層１４０は、導電層１５０とキャパシタ構造２６ａとの間に形成され、誘電体層１３５は、導電層１４６とキャパシタ構造２６ｂとの間に形成されている。誘電体層１３６、１４２は、それぞれ、キャパシタ構造２６ｂおよび２６ａに隣接して配置されている。チップ取付面１３１および基板取付面１３３に多数のビアを形成することができる。図７の例において、導電材料１５４で充填されたビア１５２が、相互接続アセンブリ１３０を通って延在し、それぞれチップ取付面１３１および基板取付面１３３上のコンタクトパッド１５６、１５８を相互接続する。したがって、ビア１５２は、チップとＰＷＢとの間のＩ／Ｏ相互接続を与えてもよい。
【００６３】
ビア１６０が、チップ取付面１３１上に形成されたコンタクトパッド１６２から延在して、キャパシタ構造２６ａの第１の導電層２８ａと接触する。同様に、ビア１６４が、基板取付層１３３上に形成されたコンタクトパッド１６６から延在して、キャパシタ構造２６ｂの第１の導電層２８ｂと接触する。埋込みビア１６８は、相互接続モジュール１３６を通って延在して、キャパシタ構造２６ａ、２６ｂの第１の導電層２８ａ、２８ｂを相互接続する。したがって、ビア１６０、１６４、および１６８の組合せは、基板取付面１３３とチップ取付面１３１との間で電源電位または接地電位を分配するのに役立つ。
【００６４】
図７の例において、導電層１４４、１４６、１４８、１５０、２８ａ、２８ｂ、３０ａ、および３０ｂには、（基板取付面１３３からチップ取付面１３１までの順に）次の機能を割当てることができる。
層２８ｂ：接地面
層３０ｂ：電源面
層１４６：信号面
層１４４：接地面
層１４８：電源面
層１５０：信号面
層３０ａ：接地面
層２８ａ：電源面
【００６５】
導電層１４４、１４６、１４８、１５０は、銅から形成することができ、厚さが、約５から３５ミクロンの範囲内であってもよく、より好ましくは、１２ミクロンであってもよい。誘電体層１３４、１３５、１３６、１３６、１４０、１４２は、ポリイミド、液晶ポリマー、フルオロポリマー、エポキシ樹脂などのさまざまな材料から形成してもよく、厚さが、約１０から５０ミクロンの範囲内であってもよく、より好ましくは、２０ミクロンであってもよい。誘電体コア１３２は、ＢＴ（ビス−マレイミドトリアジン）ガラスまたはＦＲ４などのさまざまな材料から形成してもよく、厚さが、２５０から７５０ミクロンの範囲内であってもよく、より好ましくは、５００ミクロンであってもよい。導電層１４４、１４６、１４８、１５０は、それぞれの誘電体層１３４、１３５、１３６、１４０に付与した後、パターニングして、信号トレースを定めるか、電源面および接地面を分離することができる。第１の導電層２８ａの外面とコンタクトパッド１５６の内面との間の距離は、約５０ミクロン未満であってもよい。図７の例において、この距離は約２０ミクロンである。
【００６６】
導電層２８ａ、２８ｂ、３０ａ、３０ｂは、相互接続モジュール１３０の他の層と積層する前に、予めパターニングするか、予め穴をあけることができる。図７のキャパシタ構造２６ａ、２６ｂは、実質的に図４−６の例で説明されたように構成してもよく、それにより、相互接続モジュール１３０内の電力分配インピーダンスの低減を促進してもよい。一般に、１以上の、キャパシタ構造２６などの非常に薄い高誘電率ラミネートは、典型的には既存の相互接続モジュールに使用される、中心の銅面または「コア」に取って代わる。キャパシタ構造２６の高誘電率および薄いプロファイルにより、インピーダンスを低減する、非常に高いキャパシタンスが発生する。さらに、キャパシタ構造２６の薄いプロファイルを、キャパシタ構造からチップ取付面上のコンタクトパッドまでの相互接続モジュールの厚さの減少と組合せると、インピーダンスがさらに低減する。
【００６７】
キャパシタ構造２６とコンタクトパッドとの間の層の数を減らし、厚さが約４０ミクロン未満の薄い誘電体層を使用すると、厚さが薄くなる。上記のように、多くの用途におけるキャパシタ構造２６の製造は、たとえば、米国特許第５，８７９，７８７号明細書または第６，０２１，５６４号明細書に記載されているように、まず、キャパシタ構造ラミネートをパターニングして、望ましいところにビアのためのクリアランスを形成し、次に、付加的な層を加えることによって、キャパシタ構造ラミネートから外側にパッケージ基材を構成することによって、容易に行うことができ、各特許の内容全体を、引用により、ここに援用する。
【００６８】
誘電率を増加させ、キャパシタ構造２６の厚さを薄くすることにより、電力分配インピーダンスを低減する主な要因である、キャパシタンスの増加をもたらす。キャパシタ面積、誘電体厚さ、および誘電率の影響は、次の式で表される。
【数１】

ここで、Ｃはキャパシタンスであり、ε_０は自由空間の誘電率であり、εは相対誘電率であり、Ａはキャパシタの面積であり、ｔは平行なキャパシタプレート間の厚さまたは距離である。したがって、相互接続モジュールの場合、Ｃは、１対の平行な導電層または導電面によって形成されたキャパシタンスである。
【００６９】
キャパシタンスは、面積を増加させるか、誘電体厚さを薄くするか、誘電率を増加させるか、または上記のいずれかの組合せによって、増加させることができる。オンチップキャパシタの場合、残念ながら、面積を増加させると、ダイが大きくなり、厚さを薄くすると、欠陥密度が増加し、誘電率を増加させると、オンチップ信号伝播遅延が増加する。
【００７０】
したがって、本発明によれば、必要なキャパシタンスは、相互接続モジュール内に埋込まれた積層キャパシタ構造２６によって与えられる。一般に、面に接続する直列インダクタンスを最小にし、同時に、キャパシタ構造面対のキャパシタンスを最大にしようとして、キャパシタ構造を、できるだけチップ取付面の近くに物理的に配置することが望ましい。さらに、キャパシタ構造面対とチップ接続との間に、必要最小限の回路層のみを形成し、誘電体層および導電層の厚さを最小にすることが望ましい。
【００７１】
図４−７の例に従って構成された相互接続モジュールは、ボンディング信頼性を促進し、かつ熱応力の存在下で変形に抵抗するように設計された構造をさらに含んでもよい。特に、各相互接続モジュールは、ＰＷＢのＣＴＥとほぼ一致する全熱膨張係数（ＣＴＥ）を示すように選択された、上記の導電層および誘電体層の交互のラミネートから作製される。
【００７２】
さらに、米国特許第５，９８３，９７４号明細書に記載されているように、スチフナーリングを相互接続デバイスのダイ取付面に付着してもよく、この特許の内容全体を、引用により、ここに援用する。スチフナーリングは、集積回路チップ、および同じ面上で相互接続モジュールに取付けられている、キャパシタなどの任意の他のデバイスのための１つのキャビティ（または複数のキャビティ）を定める。
【００７３】
リッドをスチフナーリングに結合して、相互接続モジュールパッケージ内にチップを閉込めてもよい。リッドは、銅などの材料から作製してもよいし、炭化ケイ素などの強化材料が配置された、アルミニウムなどの金属材料から作製されたプリフォームを含んでもよい。この場合、補剛リングのＣＴＥが相互接続モジュールおよびリッドのＣＴＥと一致するように、パッケージを設計する。さらに、補剛リングを結合するのに使用される特定の接着剤は、それらのＣＴＥが、基材、リング、およびリッドのＣＴＥと一致するように選択する。さらに、米国特許第６，２４８，９５９号明細書に記載されているように、基材は、そのＣＴＥが、少なくとも部分的に、チップのＣＴＥ、および補剛リングのＣＴＥにも一致するように、設計することができ、この特許の内容全体を、引用により、ここに援用する。
【００７４】
ここで、電力分配インピーダンスの性能指数（ｆｉｇｕｒｅ ｏｆ ｍｅｒｉｔ）を定量化するための技術を説明する。この性能指数は、ここで説明されるような非常に薄い高誘電率積層キャパシタ構造を組入れた相互接続モジュールのインピーダンス特性を、他の相互接続モジュールと比較して、分類するのに使用することができる。電力分配インピーダンスを定量化するための他の技術は、当業者には思いつくであろう。したがって、ここで説明される技術は、本発明を限定するものとみなすべきではない。
【００７５】
いかなる高性能多層パッケージ断面にも、電源または接地専用のいくつかの導電面がある。ここで説明されるテストの目的のために、周波数依存入力インピーダンスを計算しようとして、全電源面を１つの電圧に割当て、全接地面を別の電圧に割当てる。多数の電圧要件によって、相互接続モジュールは、このように実現されないかもしれないが、この想定により、電力分配インピーダンスの分析が簡単になる。
【００７６】
測定問題は、２つの成分、すなわち、接地インピーダンスと電源インピーダンスに分けることができる。電源インピーダンスおよび接地インピーダンスは、典型的には、相互接続モジュール３６の物理的構成によって、異なる。たとえば、電源面および接地面、たとえば、第１および第２の導電層２８、３０は、典型的には、相互接続モジュール３６内の異なったレベルに配置され、その結果、チップ取付面３９上のコンタクトパッドから異なった距離に配置される。
【００７７】
まず、周波数が、電源面および接地面を伝送線として扱うことができるほど十分に高いと想定する。これは、２００メガヘルツを超える動作周波数の十分な近似値でなければならない。したがって、横電磁（ＴＥＭ）伝播を想定することができ、これにより、これらの面の特性インピーダンスを、誘電体層３２の材料の誘電率、周囲の導電層２８、３０までの関連した間隔、周波数、および対象の面積に基いて、推定することができる。計算は、次の手順に従って行うことができる。
１．固有ＴＥＭ伝播遅延Ｔｄを次のとおりに推定する。
【数２】

ここで、εｒは相対誘電率であり、ｃは光の速度である。
２．伝送線４分の１波長を計算する。
ｌ＝０．２５／（ｆ^＊Ｔｄ）
ここで、ｌは長さであり、ｆは分析の周波数である。
３．適用可能なパッケージ面積を計算する。
ｌ＞本体＿サイズ／２の場合
Ａ＝（本体＿サイズ）^２
あるいは
Ａ＝π^＊ｌ^２
ここで、本体＿サイズは、パッケージの外形を表す。
４．隣接した面のキャパシタンスを計算する。
ａ．第１の隣接した面
Ｃ_１＝ε_ｒ ^＊ε_０ ^＊Ａ／面＿分離_１
ここで、面＿分離_１は、第１の導電層とチップとの間の距離を表す。
ｂ．第２の隣接した面が存在する場合
Ｃ_２＝ε_ｒ ^＊ε_０ ^＊Ａ／面＿分離_２
ここで、面＿分離_２は、第２の導電層とチップとの間の距離を表す。
ｃ．全キャパシタンス
Ｃ＝Ｃ_１＋Ｃ_２
５．面のインピーダンスを計算する。
Ｚ＝ｌ^＊Ｔｄ／Ｃ
ここで、Ｚは全インピーダンスであり、Ｃは、チップと電源面または接地面との間のすべての面が発生する全キャパシタンスであり、ＴｄはＴＥＭ伝播遅延であり、ｌは、上で計算された長さである。
【００７８】
上記計算値が与えられると、次に、下記式を用いて、チップダイから第１の電源面または接地面との接続までのインダクタンス（Ｌ）を計算することができる。
【数３】

ここで、
ｄ＝ビア対のピッチ、
ａ＝ビア半径、
ｔ＝ビアの長さ、
μ_０＝自由空間の透過率、
μ_ｒ＝相対透過率、典型的には１．０。
このインダクタンスの計算を、チップダイと最も下の接地面との間で接続が作られるまで、次の電源面層または接地面層ごとに、繰返す。
【００７９】
電源／接地インピーダンスモデル計算の繰返しは、上で計算されたような伝送線およびインダクタを結合してネットワークにする問題である。ネットワークを解くために、伝送線を、接地で終わる周波数独立抵抗として扱う。次に、標準回路分析技術を用いて、入力インピーダンスを求めることができる。入力インピーダンス計算を、電源ネットワークおよび接地ネットワークの両方について、繰返す。次に、性能指数を、電源インピーダンスと接地インピーダンスとの平均値と定義することができる。
【００８０】
下記表１に記載されているのは、ここで説明されるような薄い高誘電率キャパシタ構造を組入れた相互接続モジュール、およびそのようなキャパシタ構造のない、他の相互接続モジュールを含む、いくつかの異なった相互接続モジュール構造の電力分配インピーダンスの性能指数である。表１は、５００メガヘルツから５ギガヘルツの動作周波数範囲にわたるインピーダンス性能指数を示す。
【００８１】
【表１】

【００８２】
表１において、「タイプ」列は、テストされた相互接続モジュール構造のタイプを指す。タイプ列において、「Ｘ層」という表示、たとえば、「７層」は、相互接続モジュール内の交互の導電層の数を指す。「ＶＩＰ」という表示は、相互接続モジュールが、チップ取付面および基板取付面内のビアと関連したコンタクトパッド上に構成された導電層の数を含む、「ビア−イン−パッド（ｖｉａ−ｉｎ−ｐａｄ）」構造を指す。
【００８３】
「ＨｉＤｋ」という表示は、本発明による薄い高誘電率キャパシタ構造を組入れた構造を指す。いくつかの構造は、ＶＩＰ構造およびＨｉＤｋ構造の両方である。「ビルドアップ」表示は、５００ミクロンの誘電体の周りに層が作られている構造を指す。１つの場合、示された２−４−２ビルドアップＨｉＤｋにおいて、ＨｉＤｋキャパシタ構造が従来のビルドアップコアに加えられている。各ＨｉＤｋ構造は、「ｙ−ｘ−ｙ」表示を含み、ここで、ｘは、どのくらいの導電層がＨｉＤｋキャパシタ構造コアを形成するかを示し、ｙは、どのくらいの付加的な導電層がＨｉＤｋコアの両側に形成されているかを示す。
【００８４】
括弧内の厚さは、関連する相互接続モジュール内の導電層を分離する、間にある誘電体層の厚さを示す。表１において、導電層はすべて、１２ミクロンの銅である。上記条件が与えられると、タイプ列の「５層（５８ミクロン）」表示は、考慮中の相互接続モジュールが、５８ミクロンの誘電体層によって分離された５の導電層を有することを示す。
【００８５】
表１の「断面」列は、相互接続モジュール内の接地層、電源層、信号層、およびコンタクトパッド層の配列を示す。「ｓ」という表示は信号層を示し、「ｇ」は接地面層を示し、「ｐ」は電源面層を示し、Ｘはビア−イン−パッド（ＶＩＰ）層を示し、［ｇｐ］は、ＨｉＤｋキャパシタ構造によって形成された電源面−接地面対を示す。
【００８６】
表１において、本発明に従って構成された各「ＨｉＤｋ」モジュールは、さらに、アスタリスク（^＊）で特定されている。表１から明らかなように、８層ＨｉＤｋ（５８ミクロン）構造を除いて、ＨｉＤｋ構造は、一般に、約１．０ギガヘルツ以上の動作周波数で、約０．６０オーム以下の電力分配インピーダンスを発生する。
【００８７】
上で概略を述べた性能指数計算値が与えられると、８層ＨｉＤｋ（３６ミクロン）構造は、たとえば、１．０ギガヘルツで、約０．４８オームの電力分配インピーダンスを発生する。同様に、８層ＨｉＤｋ／ＶＩＰ構造は、１．０ギガヘルツで、０．４６オームのインピーダンスを発生する。６層ＨｉＤｋ（５８ミクロン）構造でさえ、１．０ギガヘルツで、０．５３オームのインピーダンスを発生する。特に、層の数が減少するにつれて、インピーダンスが非常に低くなる。たとえば、４層ＨｉＤｋ ＶＩＰ構造の場合、インピーダンスは、１．０ギガヘルツで、０．３５オームである。２−４−２ビルドアップＨｉＤｋ構造は、たとえば、１．０ギガヘルツで、０．２６オームのインピーダンスを発生する。各々の場合、より低いインピーダンスが、より高速の切換えを促進する。
【００８８】
表１の最後の行は、電力分配インピーダンスを低減した相互接続モジュールを実現するために、薄膜が、セラミック基材上に形成され、ここで説明されたようなキャパシタ構造と組合されている、実施の形態を表す。
【実施例】
【００８９】
実施例１
ここで説明されたような断面を有する相互接続モジュールの製造に適した基本的な方法は、上記の米国特許第５，８７９，７８７号明細書および第６，０２１，５６４号明細書に開示されている。次の実施例は、電力分配インピーダンスを低減するために、相互接続モジュールに組入れるための、パターニングされた高誘電率ラミネート、すなわち、上記図１−７を参照して説明されたようなキャパシタ構造を、さらに製造するための代表的な方法を記載する。本実施例は、厚さが約８ミクロンの高誘電率材料の両側に約１８ミクロンの銅箔を含む積層キャパシタ構造の使用を伴う。
【００９０】
まず、キャパシタ構造を形成する。厚さ１８ミクロン、アニール温度摂氏１４０°、および平均表面粗さ（ＲＭＳ）８ｎｍの、ドイツ、ニュールンベルグのカールシェンクＡＧ（Ｃａｒｌ Ｓｃｈｅｎｋ ＡＧ、Ｎｕｒｅｎｂｅｒｇ，Ｇｅｒｍａｎｙ）から入手可能な銅箔基材を提供する。酸素／アルゴンプラズマ中で、カリフォルニア州フォスター・シティのプラズマ・サイエンス（Ｐｌａｓｍａ Ｓｃｉｅｎｃｅ，Ｆｏｓｔｅｒ Ｃｉｔｙ，Ｃａｌｉｆｏｒｎｉａ）から入手可能なデバイスを使用して、滞留時間約６分で、化学吸着材料を除去する。「ウルトラクリーナ」（Ｕｌｔｒａｃｌｅａｎｅｒ）という商品名で、コロラド州ボールダーのウェブ・システムズ・インコーポレイテッド（Ｗｅｂ Ｓｙｓｔｅｍｓ Ｉｎｃ．ｏｆ Ｂｏｕｌｄｅｒ，Ｃｏｌｏｒａｄｏ）から市販されている真空／超音波ウェブクリーナで、特定のデブリを除去する。
【００９１】
次に、エポン（Ｅｐｏｎ）（登録商標）１００１Ｆという商品名で、テキサス州ヒューストンのシェル・ケミカル・カンパニー（Ｓｈｅｌｌ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ，ｏｆ Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ）から市販されているエポキシ樹脂６．４グラムと、エポン（登録商標）１０５０という商品名で、シェル・ケミカル・カンパニーから市販されているエポキシ樹脂１．６グラムとを、ウィスコンシン州ミルウォーキーのアルドリッチ・ケミカル（Ａｌｄｒｉｃｈ Ｃｈｅｍｉｃａｌ，Ｍｉｌｗａｕｋｅｅ，Ｗｉｓｃｏｎｓｉｎ）から市販されているメチルエチルケトン（ＭＥＫ）１８ｇおよびメチルイソブチルケトン（ＭＢＫ）３５ｇに溶解した。「ハイパーミーア（Ｈｙｐｅｒｍｅｅｒ）ＰＳ３」という商品名で、デラウェア州ウィルミントンのＩＣＩアメリカ（ＩＣＩ Ａｍｅｒｉｃａ，Ｗｉｌｍｉｎｇｔｏｎ，Ｄｅｌａｗａｒｅ）から市販されている、分散剤、すなわち、ポリエステルとポリアミンとのコポリマー、０．８ｇを、混合物に加えた。
【００９２】
空気中、摂氏３５０度で、１５時間、加熱した、「ＢＴ−８」という商品名で、ペンシルバニア州ボヤータウンのカボット・パフォーマンス・マテリアルズ（Ｃａｂｏｔ Ｐｅｒｆｏｒｍａｎｃｅ Ｍａｔｅｒｉａｌｓ，Ｂｏｙｅｒｔｏｗｎ，Ｐｅｎｎｓｙｌｖａｎｉａ）から市販されている、平均粒度０．２ミクロンのチタン酸バリウム粒子４７ｇを、２０００毎分回転数（ｒｐｍ）で動作する回転子／固定子ヘッドを有する、ニューヨーク州ホーポージのチャールズ・ロス＆サンズ（Ｃｈａｒｌｅｓ Ｒｏｓｓ＆Ｓｏｎｓ，Ｈａｕｐｐａｕｇｅ，Ｎｅｗ Ｙｏｒｋ）から市販されている、ロス（Ｒｏｓｓ）実験用ミキサ／乳化機を使用して、ゆっくり加えた。一旦、チタン酸バリウムをすべて加えると、速度を６０００ｒｐｍに上昇させ、ブレンドの加熱を防止するために、氷浴中で冷却されたコンテナ内で、２０分間、チタン酸バリウムを分散させた。結果として生じるブレンドは、５５重量％固形分であり、チタン酸バリウムとエポキシ樹脂との体積比は、５５：４５であった。
【００９３】
ブレンドを、一晩、そのまま放置して、分散の不十分な凝集体を沈降させた。次に、ブレンドを、２ミクロンのステンレス鋼メッシュフィルタで濾過して、第１のブレンドを形成した。第１のブレンドの重量パーセント固形分を５３％で測定し、第１のブレンド中のチタン酸バリウムの体積パーセント充填量を５３％で測定し、両方の測定を重量分析で行った。
【００９４】
次に、エポン（登録商標）１００１ＦをＭＥＫに溶かした７０重量％溶液８．４ｇ、エポン（登録商標）１０５０をＭＥＫに溶かした８０重量％溶液１．８ｇ、および２，４，６−トリス（ジメチルアミノメチル）フェノールの５重量％溶液５．４ｇを、０．４５ミクロンのフィルタで濾過し、次に、第１のブレンド２３６ｇに加えて、第２のブレンドを形成した。このブレンドを、撹拌するか、コンテナローラをボールミル（ボールなし）上に置くことによって、均質にした。第２のブレンドの最終固形分は、４３重量％であった。第２のブレンドを、超音波浴を用いて、５分間、脱気した。
【００９５】
第２のブレンドを、マイクログラビアコータ（クリーンルーム内）で、２５フィート／分（１２．７ｃｍ／秒）のウェブ速度、および４０フィート／分（２０ｃｍ／秒）のグラビアロール速度を用いて、２つの銅箔上に、別々にコーティングした。１から１．５ミクロンの乾燥コーティング厚さを与えるように、グラビアロールを選択した。コーティングを、摂氏９５度で乾燥させ、次に、コア上に巻いて、ロールを形成した。
【００９６】
次に、クリーンルーム内で、カリフォルニア州エル・セグンドのウェスタン・マグナム（Ｗｅｓｔｅｒｎ Ｍａｇｎｕｍ，Ｅｌ Ｓｅｇｕｎｄｏ，Ｃａｌｉｆｏｒｎｉａ）から市販されているラミネータを使用して、１５インチ／分（０．６４ｃｍ／秒）の速度の、摂氏１５０°のローラ、および２０ｐｓｉ（１４０ｋＰａ）のローラに対する空気圧力で、２つの、ブレンドをコーティングした銅箔を、コーティング面からコーティング面に、ともに積層した。ラミネートを、空気中、摂氏１８０度で、８０分間、硬化させた。
【００９７】
電子回路相互接続・実装協会（ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｆｏｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｎｇ ａｎｄ Ｐａｃｋａｇｉｎｇ Ｅｌｅｃｔｒｏｎｉｃ Ｃｉｒｃｕｉｔｓ）によって発行された、１９８８年１０月付の、ＩＰＣテスト方法マニュアル（ＩＰＣ Ｔｅｓｔ Ｍｅｔｈｏｄ Ｍａｎｕａｌ）、ＩＰＣ−ＴＭ−６５０、テスト番号２．４．９に記載された９０度剥離テストを用いて、硬化ラミネートをテストした。銅箔を分離するのに、３．４ポンド／インチ（６００Ｎ／ｍ）の力が必要であった。硬化ラミネートを、また、次のテスト方法によって、キャパシタンスについてテストした。標準フォトリソグラフィおよび銅エッチング手順を用いて、２ｃｍ×２ｃｍの電極をラミネートの片面にエッチングし、カリフォルニア州パロ・アルトのヒューレット・パッカード（Ｈｅｗｌｅｔｔ Ｐａｃｋａｒｄ，Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ）から入手可能な、モデル番号４２６１ＡのＬＣＲメータを使用して、１キロヘルツで、キャパシタンスを測定した。測定したキャパシタンスは、６ｎＦ／ｃｍ^２であり、消散係数は０．００４であった。
【００９８】
次に、結果として生じるキャパシタラミネートのシートを、相互接続モジュールの寸法に応じて、適切なサイズにカットした。例示的なサイズは、３３ミリメートル×３３ミリメートルである。ラミネートをトリミングし、パンチを使用して、ラミネートにツーリングホールを形成した。次に、直径約３００ミクロンの貫通孔であってもよい、フォトリソグラフィアライメントの基準（Ｆｉｄｕｃｉａｌｓ）を、ツーリングホールをアライメントポイントとして用いて、レーザ光をあてて、穴をあけたラミネートシート内に設けた。
【００９９】
次に、ラミネート中の２つの各銅箔に、タイプ７０２５の幅１５．７５インチのフォトレジストをコーティングした。ラミネートの端縁から余分なフォトレジストをトリミングした後、フォトレジストをコーティングしたツーリングホールを貫通させた（ｐｉｅｒｃｅｄ）。次に、自動アライメントのプロフォーム（Ｐｒｏｆｏｒｍ）（登録商標）７７００プリンタを使用して、標準照射エネルギーで、両方の箔上にフォトレジストをイメージングした。次に、炭酸ナトリウム溶液および標準セッティングを用いて、フォトレジストを現像した。次に、銅箔中のクリアランスを、塩化第二銅溶液および標準セッティングでエッチングした。ストリッパ圧力を２０ｐｓｉに下げなければならず、露出した誘電体層のいずれかの損傷を回避するために、あまり積極的でない乾燥が勧められる以外は、標準セッティングを用いて、フォトレジストを水酸化カリウムでストリッピングした。
【０１００】
その後の順次的積層工程で接着力を高めるために、ラミネートの露出した銅表面を処理した。表面接着を促進するための処理例としては、褐色または黒色酸化物、Ｃｏ−Ｂｒａ（登録商標）ボンド（Ｂｏｎｄ）処理、またはアミノプロピルシランなどの接着促進剤の付与が挙げられる。
【０１０１】
形成後、キャパシタラミネートを、パターニングされた銅シートであるかのように、相互接続モジュールパッケージ内で処理した。特に、キャパシタラミネートを、交互のスタック中の他の銅層および誘電体層の中心に加え、プレス内に配置し、積層力を加えた。銅層を、積層プロセスを容易にするためにプレス時にｂ段階である層に隣接して配置し、外側の誘電体層および導電層を有するＨｉＤｋキャパシタ構造コアを有する単一の多層構造をもたらした。より多い回路層数またはさまざまなブラインドビア構造および埋込みビア構造を組入れるために、多数の積層を用いてもよい。
【０１０２】
積層中、隣接した層の誘電体材料が、パターニングされた導電層の間の開口部に流入し、開口部を充填した。誘電体層は、有機ＰＴＦＥベースの材料から作製した。組立ての異なった段階で、穴あけによって、相互接続モジュール構造にブラインドビアおよび埋込みビアを形成し、コンタクトパッドならびに電源面および接地面の相互接続をもたらした。ビアは、レーザ穴あけ技術を用いてあけた。特に、米国特許第５，８７９，７８７号明細書に記載されているように、第３または第４の調波でＮｄ：ＹＡＧパルスレーザを使用して、２６６ｎｍまたは３５５ｎｍで紫外線ビームを発生した。
【０１０３】
導電層を相互接続するために、無電解めっきとその後の電解めっきなどの、既知のめっき技術を用いて、ブラインドビアおよび埋込みビアを導電材料で段階的にめっきして、ラミネートを通る導電経路を定めた。めっき後、標準フォトリソグラフィ技術を用いて、外側の導電層をパターニングして、コンタクトパッドを形成した。コンタクトパッドを使用して、Ｉ／Ｏ接続および電源面／接地面接続を作った。積層ＨｉＤｋキャパシタ構造を含む相互接続モジュールの組立後、チップ上のはんだボールのアレイをリフローして、はんだボールをチップ取付面上の対応するコンタクトパッドに結合することによって、チップをチップ取付面に加え、次に、結果として生じる構造を、ＰＷＢの上に配置して、はんだボール接続を行った。
【０１０４】
実施例２
別の実施例において、上記米国特許出願第０９／９０２，３０２号明細書に記載されているように、キャパシタ構造を分散系で形成した。特に、下記表２に示されたような分散系を、グラビアコーティングまたはダイコーティング技術を用いて、銅箔上にコーティングした。
【０１０５】
【表２】

【０１０６】
誘電体の乾燥厚さは、約２．０から５．０ミクロンであった。コーティングを乾燥させて、粘着性のない表面にし、次に、巻いてロールにした。２つの加熱されたニップローラを使用して、２つのロールを、積層し、並行してコーティングした。標準フォトレジストラミネータを使用した。積層材料を、摂氏１８０度で、１．５から２．５時間、硬化させた。従来のフォトレジストおよびエッチャントを使用して、硬化パネルの片面または両面をパターニングして、個別のキャパシタ構造を製造した。
【０１０７】
実施例３
相互接続モジュールに使用するのに適したキャパシタ構造の製造の別の例として、上記米国特許出願第０９／９０２，３０２号明細書および下記表３に記載されたような分散系を、銅箔上にコーティングした。
【０１０８】
【表３】

【０１０９】
上記分散系を、グラビアコーティングまたはダイコーティング技術を用いて、コーティングした。エポキシ樹脂によるコーティングの前に、接着促進剤を基材上にコーティングしてもよい。典型的には、希薄溶液、たとえば、メタノールなどのアルコール中０．０５から０．１５重量％を、標準コーティング技術で塗布し、基材を乾燥させた。誘電体の乾燥厚さは、約２．０から５．０ミクロンであった。コーティングを乾燥させて、粘着性のない表面にし、次に、巻いてロールにした。その後、標準フォトレジストラミネータの２つの加熱されたニップローラを使用して、２つのロールを、積層し、並行してコーティングした。積層材料を、摂氏１８０度で、約２時間、硬化させた。次に、従来のフォトレジストおよびエッチャントを使用して、硬化パネルの片面または両面をパターニングして、個別のキャパシタ構造を製造した。
【０１１０】
実施例４
別の例において、上記米国特許出願第０９／９０２，３０２号明細書および下記表３に記載されたような別の分散系を、銅箔上にコーティングした。
【０１１１】
【表４】

【０１１２】
本実施例では、同じ原料を有するが、フルオレン化合物とエポキシ樹脂との比、触媒の存在、および最初の硬化温度を変えた、２つのキャパシタ構造を比較する。上記分散系を、上記実施例２および３のように、コーティングおよび積層した。誘電体の乾燥厚さは、約２．０から５．０ミクロンであった。
【０１１３】
本発明のさまざまな実施の形態を説明した。これらおよび他の実施の形態は、特許請求の範囲の範囲内である。たとえば、ここで説明された本発明の実施の形態を、文献１〜１７に記載された、付加的な構造またはプロセスのいずれかと組合せて使用してもよく、各文献の内容全体を、引用により、ここに援用する。
【図面の簡単な説明】
【０１１４】
【図１】集積回路チップをプリント配線板に取付ける相互接続モジュールを組入れた電子パッケージを示す側断面図である。
【図２】相互接続モジュールに使用されるキャパシタ構造を示す側断面図である。
【図３】図２のキャパシタ構造を示す斜視図である。
【図４】相互接続モジュールの第１の実施の形態を示す側断面図である。
【図５】相互接続モジュールの第２の実施の形態を示す側断面図である。
【図６】相互接続モジュールの第３の実施の形態を示す側断面図である。
【図７】相互接続モジュールの第４の実施の形態を示す側断面図である。

Claims (63)

1. 相互接続モジュールであって、
   集積回路チップに取付けるための第１のコンタクトパッドを定めるチップ取付面と、
   プリント配線板に取付けるための第２のコンタクトパッドを定める基板取付面と、
   第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に形成された第１の誘電体層とを有し、前記第１の導電層、前記第２の導電層、および前記第１の誘電体層が、ともに積層されている、キャパシタ構造と、
   複数の前記第１のコンタクトパッドを前記第１の導電層に相互接続する、前記相互接続モジュール内に形成された導電経路とを含み、
   前記第１のコンタクトパッド、前記導電経路、および前記キャパシタ構造が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合されたインピーダンスを発生する、相互接続モジュール。
2. 付加的な導電層および付加的な誘電体層、すなわち、
   前記第１の導電層と前記チップ取付面との間に形成された第２の誘電体層と、
   前記第２の誘電体層と前記チップ取付面との間に形成された第３の導電層と、
   前記第２の導電層と前記基板取付面との間に形成された第３の誘電体層と、
   前記第３の誘電体層と前記基板取付面との間に形成された第４の導電層とをさらに含む、請求項１に記載の相互接続モジュール。
3. 前記付加的な誘電体層が、混合されたシアン酸エステル−エポキシ樹脂接着剤および無機充填剤を含有する発泡ポリテトラフルオロエチレンマトリックスから形成され、前記相互接続モジュールの層が、ともに積層されて、積層パッケージを形成する、請求項２に記載の相互接続モジュール。
4. 前記第１の導電層からの電源、および前記第２の導電層からの接地電位を分配するために、複数の前記第１のコンタクトパッドと、対応する複数の前記第１および第２の導電層とを相互接続するビアに、前記導電経路が結合されている、請求項１に記載の相互接続モジュール。
5. 前記第１および第２の導電層が銅箔であり、前記第１の誘電体層が、前記銅箔の少なくとも１つに形成された誘電体材料のコーティングである、請求項１に記載の相互接続モジュール。
6. 前記誘電体材料が、誘電体粒子を充填したエポキシ樹脂を含む、請求項５に記載の相互接続モジュール。
7. 前記誘電体粒子が、平均粒度が約０．２ミクロンのチタン酸バリウム粒子を含む、請求項６に記載の相互接続モジュール。
8. 前記銅箔の各々が、前記コーティングを受ける面で、平均表面粗さが約８ｎｍである、請求項５に記載の相互接続モジュール。
9. 前記第１の導電層、前記第２の導電層、および前記誘電体層の積層時、前記エポキシ樹脂を硬化させる、請求項６に記載の相互接続モジュール。
10. 前記誘電体粒子が、チタン酸バリウム、チタン酸バリウムストロンチウム、酸化チタン、およびチタン酸鉛ジルコニウムからなる群から選択される、請求項６に記載の相互接続モジュール。
11. 前記第１の誘電体層が、厚さが約８ミクロン以下であり、誘電率が少なくとも約１２である、請求項１に記載の相互接続モジュール。
12. 前記銅箔の各々の厚さが、約１２ミクロン以下である、請求項５に記載の相互接続モジュール。
13. 前記キャパシタ構造が、厚さが約３２ミクロン以下であり、誘電率が少なくとも約１２である、請求項１に記載の相互接続モジュール。
14. 前記チップ取付面が、前記集積回路チップの個別のはんだボール接続部を接続する前記第１のコンタクトパッドのアレイを定める、請求項１に記載の相互接続モジュール。
15. 前記導電経路が、複数の前記第１のコンタクトパッドと前記第３の導電層とを相互接続し、複数の前記第２のコンタクトパッドと前記第４の導電層とを相互接続し、前記第３および第４の導電層を相互接続する導電ビアを含む、請求項２に記載の相互接続モジュール。
16. 前記第１の導電層が電源層であり、前記第２の導電層が接地層であり、前記第３および第４の導電層が信号層である、請求項２に記載の相互接続モジュール。
17. １以上の前記第１のコンタクトパッドと前記第３の導電層とを相互接続するための第１のビアと、
    前記第３の導電層と前記第１の導電層とを相互接続するための、前記第１のビアからずれた第２のビアとをさらに含み、
    前記相互接続モジュールが、前記第１の導電ビアの方向にルーティングされた、前記第３の導電層中の第１の部分と、前記第２の導電ビアの方向にルーティングされた、前記第１の導電層中の第２の部分とを有する電気信号経路を定め、
    前記第２の導電ビアの前記配置により、前記電気信号経路の第１の部分と前記電気信号経路の第２の部分とによって形成された相互インダクタンスが、前記電気信号経路の第２の部分と前記電気信号経路の第１の部分とによって形成された相互インダクタンスを相殺することができる、請求項２に記載の相互接続モジュール。
18. 付加的な導電層および付加的な誘電体層をさらに含み、前記付加的な誘電体層が、同じ材料から作製され、ほぼ同じ厚さおよび同じ厚さ公差を有し、前記層のすべてが、別のものに積層されて、前記相互接続モジュールを形成する、請求項２に記載の相互接続モジュール。
19. 前記第１の導電層が電源層であり、前記第２の導電層が接地層であり、前記さらに付加的な導電層が信号層である、請求項１８に記載の相互接続モジュール。
20. 前記キャパシタ構造が第１のキャパシタ構造であり、前記相互接続モジュールが、
    第３の導電層と、第４の導電層と、前記第３の導電層と前記第４の導電層との間に形成された第２の誘電体層とを有する第２のキャパシタ構造と、
    前記第１のキャパシタ構造と前記第２のキャパシタ構造との間に形成された第３の誘電体層とをさらに含み、前記導電経路が、複数の前記第２のコンタクトパッドを前記第４の導電層に相互接続する、請求項１に記載の相互接続モジュール。
21. 前記第１および第２の誘電体層の各々が、厚さが約８ミクロン以下であり、誘電率が少なくとも約１２である、請求項２０に記載の相互接続モジュール。
22. 前記キャパシタ構造が、前記相互接続モジュールに組入れる前に、満足のいく電気的動作について、予めテストされている、請求項１に記載の相互接続モジュール。
23. その実装面上に複数の個別のはんだボール接続部を有するタイプの半導体チップをさらに含み、
    少なくとも１つのラミナが、前記相互接続モジュールの最少２つの層、すなわち、少なくとも１つの誘電体層および少なくとも１つの導電層の積層によって形成され、少なくとも１つのラミナが、中に無機充填剤材料が配置されたポリテトラフルオロエチレンから、少なくとも部分的に形成されている誘電体層を含み、
    少なくとも１つのビアが、前記少なくとも１つのラミナを通って延在し、前記ビアが、７５μｍ未満の、前記導電層中の入口アパーチャと、３：１から２５：１のアスペクト比とを有し、
    前記相互接続モジュールのコンタクトパッドが、前記半導体チップの個別のはんだボール接続部に接続されている、請求項１に記載の相互接続モジュール。
24. 前記相互接続モジュールのチップ取付面上に実装された集積回路チップと、
    異なった熱膨張係数を示す、少なくとも２つの領域を有するリッドとをさらに含み、前記領域の一方の熱膨張係数が、前記集積回路チップの面内熱膨張係数と実質的に一致し、前記領域の他方の熱膨張係数が、前記相互接続の面内熱膨張係数と実質的に一致する、請求項１に記載の相互接続モジュール。
25. 前記リッドが、少なくとも１つの開口部を有するマトリックス材料中に配置された金属材料から作製され、かつ、少なくとも２つの厚さを有するプリフォームと、前記少なくとも１つの開口部に嵌合されたインサートとをさらに含み、前記インサートが、熱膨張係数の異なった第２の材料から作製される、請求項２４に記載の相互接続モジュール。
26. 前記リッドが、拘束リングを介して前記相互接続モジュールに接続可能であり、前記リッドの第２の領域の熱膨張係数が、前記拘束リングの面内熱膨張係数と実質的に一致する、請求項２４に記載の相互接続モジュール。
27. 前記マトリックス材料が炭化ケイ素であり、前記金属材料がアルミニウムである、請求項２６に記載の相互接続モジュール。
28. 前記キャパシタ構造を通る対称面の周りに、交互に配置され、垂直に積重ねられた誘電体層および導電層に配列された、複数の付加的な誘電体層および導電層をさらに含み、
    前記付加的な誘電体層が、前記キャパシタ構造の両側にそれぞれ配置された第２および第３の誘電体層を含み、前記第２および第３の誘電体層が、同じ材料から作製され、ほぼ同じ厚さおよび同じ厚さ公差を有し、
    前記スタックの最も外側の層が、実質的に同じ厚さの導電層であり、前記最も外側の導電層の厚さが、他のいかなる導電層より厚く、
    複数の前記付加的な誘電体層が、前記他の誘電体層に比べて、より高い弾性率を有し、前記より高い弾性率を有する前記複数の前記誘電体層が、前記積層された基材の曲げ弾性率が実質的に最大になるように、前記他の誘電体層に対して、前記水平方向の対称面から外側に配列されている、請求項１に記載の相互接続モジュール。
29. 少なくとも１つの付加的な導電層と、ガラス転移温度Ｔ_ｇが２００℃より高く、体積熱膨張係数が７５ｐｐｍ／℃であり、無機充填剤材料を有する有機材料である、前記導電層に結合された少なくとも１つの付加的な誘電体層と、前記チップ取付面に電気的に取付けられたチップとをさらに含む、請求項３に記載の相互接続モジュール。
30. 前記少なくとも１つの導電層および前記少なくとも１つの誘電体層がともに結合され、結果として生じる積層基材の厚さが、約２５ミクロンから約７５０ミクロンである、請求項２９に記載の相互接続モジュール。
31. 前記付加的な誘電体層が、ポリイミド、ポリイミドラミネート、エポキシ樹脂、液晶ポリマー、およびフルオロポリマーからなる群から選択される、請求項３０に記載の相互接続モジュール。
32. 前記相互接続モジュールの少なくとも最も外側の誘電体層を通って延在する、少なくとも１つのビアをさらに含み、各ビアが、入口アパーチャを有し、各それぞれの入口アパーチャの入口幅が約７５μｍ以下であり、少なくとも１つのビアが、少なくとも約１０：１のアスペクト比と、幅分散が約１０μｍ^２の出口とを有する、貫通ビアである、請求項１に記載の相互接続モジュール。
33. 前記最も外側の誘電体層が、前記相互接続モジュールに結合された、ポリイミド、エポキシ樹脂、ポリテトラフルオロエチレン、および液晶ポリマー接着剤からなる群から選択される高温有機誘電体基材材料である、請求項３２に記載の相互接続モジュール。
34. 少なくとも１つのビアが、アスペクト比が１：１以上のブラインドビアである、請求項３２に記載の相互接続モジュール。
35. 相互接続モジュールを形成する方法であって、
    第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に形成された誘電体層とを有し、単一構造に積層されている、積層キャパシタ構造を提供する工程と、
    前記キャパシタ構造の第１の側の、集積回路チップを前記相互接続モジュールに取付けるための第１のコンタクトパッドを定めるチップ取付面を形成する工程と、
    前記キャパシタ構造の第２の側の、前記相互接続モジュールをプリント配線板に取付けるための第２のコンタクトパッドを定める基板取付面を形成する工程と、
    前記キャパシタ構造、前記チップ取付面、および前記基板取付面を結合して、前記相互接続モジュールを形成する工程と、
    複数の前記第１のコンタクトパッドを前記第１の導電層に相互接続する導電経路を形成する工程とを含み、
    前記第１のコンタクトパッド、前記導電経路、および前記キャパシタ構造が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合されたインピーダンスを発生する、方法。
36. 付加的な誘電体層および付加的な導電層を形成する工程、すなわち、
    前記第１の導電層と前記チップ取付面との間に第２の誘電体層を形成する工程と、
    前記第２の誘電体層と前記チップ取付面との間に第３の導電層を形成する工程と、
    前記第２の導電層と前記基板取付面との間に第３の誘電体層を形成する工程と、
    前記第３の誘電体層と前記基板取付面との間に第４の導電層を形成する工程とをさらに含む、請求項３５に記載の方法。
37. 前記付加的な誘電体層が、混合されたシアン酸エステル−エポキシ樹脂接着剤および無機充填剤を含有する発泡ポリテトラフルオロエチレンマトリックスから形成され、前記方法が、前記層をすべてともに積層して、積層パッケージを形成する工程をさらに含む、請求項３６に記載の方法。
38. 少なくとも１つの前記第１のコンタクトパッドと前記第３の導電層とを相互接続し、複数の前記第２のコンタクトパッドと前記第４の導電層とを相互接続し、前記第３および第４の導電層の部分を相互接続する導電ビアを含むように、前記導電経路を形成する工程をさらに含む、請求項３６に記載の方法。
39. 前記第１の導電層が電源層であり、前記第２の導電層が接地層であり、前記付加的な導電層が信号層である、請求項３６に記載の方法。
40. 前記チップ取付面が、前記集積回路チップの個別のはんだボール接続部を接続する前記第１のコンタクトパッドのアレイを定める、請求項３５に記載の方法。
41. 前記第１の導電層からの電源、および前記第２の導電層からの接地電位を分配するために、複数の前記第１のコンタクトパッドと前記第１および第２の導電層とを相互接続するビアを含むように、前記導電経路を形成する、請求項３５に記載の方法。
42. 前記相互接続モジュールを形成する前に、前記第１の導電層、前記第２の導電層、および前記誘電体層をともに積層する工程をさらに含む、請求項３５に記載の方法。
43. 前記第１および第２の導電層が銅箔であり、前記第１の誘電体層が、前記銅箔の少なくとも１つに形成された誘電体材料のコーティングである、請求項４２に記載の方法。
44. 前記誘電体材料が、チタン酸バリウム、チタン酸バリウムストロンチウム、酸化チタン、およびチタン酸鉛ジルコニウムからなる群から選択される誘電体粒子を充填したエポキシ樹脂を含む、請求項４２に記載の方法。
45. 前記誘電体粒子が、平均粒度が約０．２ミクロンのチタン酸バリウム粒子を含む、請求項４４に記載の方法。
46. 前記銅箔の各々が、前記コーティングを受ける面で、平均表面粗さが約８ｎｍである、請求項４３に記載の方法。
47. 前記第１の導電層、前記第２の導電層、および前記第１の誘電体層の積層中に、前記エポキシ樹脂を硬化させる、請求項４６に記載の方法。
48. 前記第１の誘電体層が、厚さが約８ミクロン以下であり、誘電率が約１２以上であり、前記積層キャパシタ構造中の前記銅箔の各々の厚さが、約１０ミクロンから約４０ミクロンである、請求項３５に記載の方法。
49. １以上の前記第１の導電パッドと前記第３の導電層とを相互接続するために、ブラインドビア、貫通ビア、および埋込みビアからなる群から選択される第１の導電ビアを形成する工程と、
    前記第３の導電層と前記第１の導電層とを相互接続するために、前記第１の導電ビアからずれた、ブラインドビア、貫通ビア、および埋込みビアからなる群から選択される第２の導電ビアを形成する工程とをさらに含み、
    前記相互接続モジュールが、前記第１の導電ビアの方向にルーティングされた、前記第３の導電層中の第１の部分と、前記第２の導電ビアの方向にルーティングされた、前記第１の導電層中の第２の部分とを有する電気信号経路を定め、
    前記第２の導電ビアの前記配置により、前記電気信号経路の第１の部分と前記電気信号経路の第２の部分とによって形成された相互インダクタンスが、前記電気信号経路の第２の部分と前記電気信号経路の第１の部分とによって形成された相互インダクタンスを相殺することができる、請求項３６に記載の方法。
50. さらに付加的な導電層および誘電体層を提供し、前記提供された層をすべてともに積層して、積層パッケージを形成する工程を含み、さらに付加的な誘電体層が、同じ材料から作製され、ほぼ同じ厚さおよび同じ厚さ公差を有する、請求項３６に記載の方法。
51. 前記第１の導電層が電源層であり、前記第２の導電層が接地層であり、任意の付加的な導電層が信号層である、請求項３６に記載の方法。
52. 前記キャパシタ構造が第１のキャパシタ構造であり、前記方法が、
    第３の導電層と、第４の導電層と、前記第３の導電層と前記第４の導電層との間の第２の誘電体層とを有する第２のキャパシタ構造を形成する工程と、
    前記第１のキャパシタ構造と前記第２のキャパシタ構造との間に第３の誘電体層を形成する工程とをさらに含み、前記導電経路が、複数の前記第１および第２のコンタクトパッドを前記第４の導電層に相互接続し、前記第１および第２の誘電体層の各々が、厚さが約８ミクロン以下であり、誘電率が約１２以上である、請求項３５に記載の方法。
53. 前記相互接続モジュールに組入れる前に、前記キャパシタ構造を、満足のいく電気的動作について、予めテストする工程をさらに含む、請求項３５に記載の方法。
54. 前記第１の導電層上に第２の誘電体層を形成する工程と、
    前記第２の誘電体層上に、予め形成されたアパーチャを有する、露出した第３の導電層を形成する工程と、
    各々が第１の１パルスあたりのエネルギー密度を有する複数のレーザパルスを用いて、前記第２の誘電体層を通って前記第１の導電層までレーザ穴あけを行って、前記第３の導電層の予め形成されたアパーチャ内の位置にブラインドビアを形成する工程であって、前記第１の１パルスあたりのエネルギー密度が、前記第２の誘電体層のアブレーションしきい値より大きく、前記第１の導電層のアブレーションしきい値より小さい、工程と、
    各々が第２の１パルスあたりのエネルギー密度を有する、所定の数のパルスで、前記第１の導電層にレーザ穴あけを行う工程であって、前記第２のエネルギー密度が、前記第１の導電層のアブレーションしきい値より大きく、前記所定の数のパルスにより、前記レーザ穴あけによって露出した前記第１の導電層の表面が溶融する、工程とをさらに含む、請求項３６に記載の方法。
55. 前記ブラインドビアに導電材料を充填する工程をさらに含む、請求項５４に記載の方法。
56. 前記第３の導電層が、複数の予め形成されたアパーチャを有し、前記方法が、前記第２の誘電体層を通って前記第１の導電層までレーザ穴あけを行って、前記第１の導電層の少なくとも２つの予め形成されたアパーチャ内の位置にブラインドビアを形成する工程を行うことによって、複数のブラインドビアを形成する工程と、各ブラインドビアで、その場で、前記第３の導電層にレーザ穴あけを行う工程とをさらに含む、請求項３５に記載の方法。
57. レーザの出力光学素子と積層された相互接続モジュールの露出面との間に第１のマスクを配置する工程であって、前記第１のマスクが、前記相互接続モジュール内のビアの位置に対応する第１のアパーチャを有する、工程と、
    前記第１のマスクと前記レーザの出力光学素子との間に第２のマスクを配置する工程であって、前記第２のマスクが、前記レーザからのレーザビーム出力の主ビーム内に配置された第２のアパーチャを有し、前記第２のアパーチャが、前記レーザビームのサイドローブが、前記相互接続モジュールの露出面に達するのを阻止する、工程と、
    前記相互接続モジュールにレーザ穴あけを行ってビアを設ける工程と、
    前記相互接続モジュールの露出面上に光吸収性ポリマー層を付与する工程と、
    前記光吸収性層を通って前記相互接続モジュールにレーザ穴あけを行って前記ビアを設けることによって、アブレーションされた材料を形成する工程と、
    前記ビアを囲む前記光吸収性層上に前記アブレーションされた材料を再堆積させる工程と、
    前記光吸収性層、および前記光吸収性層上の前記再堆積させたアブレーションされた材料を除去することによって、前記ビアの入口を改良する工程とをさらに含む、請求項３５に記載の方法。
58. 第１の所定のパターンでトレパンされた複数のレーザパルスを用いて、前記相互接続の頂部露出面から前記相互接続の底部露出面まで、前記相互接続にレーザ穴あけを行って貫通ビアを設ける工程であって、前記第１の所定のパターンでトレパンされた各パルスが、第１の１パルスあたりのエネルギー密度を有する、工程と、
    第２の所定のパターンでトレパンされた複数のレーザパルスを用いて、レーザ穴あけを行って前記貫通ビアを設ける工程であって、前記第２の所定のパターンでトレパンされた各パルスが、第２の１パルスあたりのエネルギー密度を有し、前記第２の１パルスあたりのエネルギー密度が、前記第１の１パルスあたりのエネルギー密度より大きく、前記第２の所定のパターンが、前記第１の所定のパターン内である、工程とをさらに含む、請求項３５に記載の方法。
59. 前記相互接続にレーザ穴あけを行う前に、前記相互接続の露出した頂面に光吸収性ポリマー層を付与する工程と、
    前記光吸収性層を通って前記相互接続にレーザ穴あけを行って前記貫通ビアを設けることによって、アブレーションされた材料を形成する工程と、
    前記アパーチャを囲む前記光吸収性層上に前記アブレーションされた材料を再堆積させる工程と、
    前記光吸収性層、および前記光吸収性層上の前記再堆積させたアブレーションされた材料を除去することによって、前記貫通ビアの入口を改良する工程とをさらに含む、請求項３５に記載の方法。
60. 前記付加的な導電層が、銅、金、銀、およびアルミニウムからなる群から選択される材料から作製される、請求項３６に記載の方法。
61. 同じタイプの材料の第３および第４の導電層を形成する工程と、
    前記第３および第４の層の一方をパターニングして、電気回路パターンを形成し、それにより、材料の分布を有する、パターニングされた層を形成する工程と、
    前記第３および第４の導電層の他方の材料の分布を、前記パターニングされた層の材料の分布と一致するように変更する工程とをさらに含む、請求項３５に記載の方法。
62. 請求項３５に記載の相互接続モジュールを作製する方法であって、
    中心の積層キャパシタ構造の周りの、積層された交互の導電層および誘電体層と、
    前記導電層および誘電体層を通って１以上のブラインドビアを形成する工程と、
    前記ブラインドビアに導電材料を充填して、前記相互接続モジュールの積層キャパシタ構造と外側の導電層との間に導電経路を定める工程と、
    前記ブラインドビアをめっきする工程と、
    前記外側の導電層をパターニングして、前記ブラインドビアの上方にコンタクトパッドを形成する工程とを含み、
    前記コンタクトパッド、前記導電経路、および前記キャパシタ構造が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合された電力分配インピーダンスを発生する、方法。
63. 積層キャパシタ構造と、
    前記キャパシタ構造の両側に積層された交互の導電層および誘電体層と、
    前記導電層および誘電体層を通って延在する、１以上のブラインドビアとを含む相互接続モジュールであって、前記ブラインドビアが、めっきされ、導電材料が充填されて、前記相互接続モジュールの積層キャパシタ構造と外側の導電層との間に導電経路を定め、
    前記コンタクトパッド、前記導電経路、および前記キャパシタ構造が、約１．０ギガヘルツ以上の周波数で、約０．６０オーム以下の組合された電力分配インピーダンスを発生する、相互接続モジュール。