CN110291633B - 用于可并行化集成功率芯片的方法以及电力电子模块 - Google Patents

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Abstract

本发明涉及一种方法，其包括：1)制造第一基板(EB1)和第二基板，该制造包括使用空间预留装置(HM1、HM2)，该第一基板和第二基板通过在形成基底(MB1)的铜制板上层压绝缘和导电内层(PP、CP)而制成，至少一个电子芯片夹设在基板中，该基板制造成上层压表面具有匹配的轮廓；2)通过基板的匹配轮廓而堆叠并接合基板；并且3)对所述基板进行压力组装，以制造用于集成电力电子设备的所述层压分总成。该方法需要使用称为IMS类型的技术。

Description

用于可并行化集成功率芯片的方法以及电力电子模块
相关申请的交叉引用
本发明要求于2016年12月12日提交的申请号为1662335的法国专利申请的优先权，其内容(文本、附图和权利要求)通过引用并入本文。
技术领域
本发明一般涉及电力电子领域。更具体地，本发明涉及一种用于集成电力电子芯片的方法，该方法允许并行生产。本发明还涉及通过实施上述方法而制成的电力电子设备和模块。
背景技术
集成电子芯片以制造电路实质上是连续性过程。由此导致可能相对较长的制造时间，而该制造时间对成本产生重大影响。众所周知的，制造过程并行化是用于减少制造时间和增加产量的解决方案，然而如果没有促进性技术进步，则该制造过程的并行化通常需要大量投资。
在如运输、工业、照明、加热等的众多活动领域中，普遍存在诸如电源模块的电力电子电路。随着朝向可再生且产生较少CO2排放的能源进行期望的能量过渡，电力电子技术将得到进一步普及，并且必须应对不断增长的经济和技术上的限制。例如，在运输领域，汽车工业受到极其严格的污染排放标准的制约，这些标准通过车辆的电气化引发了真正技术变革。在面临大规模生产工业中占主导地位的严格重量限制、体积限制和成本限制的情况下，车辆的电气化需要在电力电子芯片的集成方法中实现技术进步。
在当前技术状态下，通常使用称为HDI的技术来提高集成度并减小功率模块的尺寸，HDI是英文中的“High Density Interconnect(高密度互连)”。通常，在称为PCB的印刷电路上实现的HDI技术是以组件的空间设置优化为基础，空间设置的优化尤其是通过使用更薄的互连带和称为“微孔”的互连微孔来进行，其中PCB是指英文中的“Printed CircuitBoard(印刷电路板)”。使用激光钻孔以及诸如钎焊、称为TLP焊接的瞬时液相焊接、或者金属纳米颗粒粉末烧结的各种焊接技术。
还已知的是，堆叠印刷电路板以制造3D架构。因此，申请DE102014010373A1提出了一种电子模块，其包括第一印刷电路板和第二印刷电路板，第一印刷电路板和第二印刷电路板叠置并各自包括电子组件。使用烧结方法以将板连接在一起。此外，申请US2016/133558A1描述了一种功率模块，其包括夹在两个散热板之间的中央印刷电路板。电子组件安装在中央板中。
然而，面对大规模生产所需的成本降低以及集成度和紧凑性的提高，HDI技术具有局限性。实际上，诸如激光钻孔的所使用的某些技术并不能使生产过程的并行化变得更简单，反而形成价格降低的阻碍。
可实现的集成度受到通过带和微孔互连所占据的体积限制。这些通过带或微孔的互连引入了寄生电感，这些寄生电感与较高的斩波频率或切换频率相抵抗。为了减少产生的热量并保护电路免受潜在的破坏性过电压，需要降低寄生电感。然而，尤其是在功率转换器中切换频率的增加有利于紧凑性。
集成度的增高和电子功率模块的紧凑性需要提高对组件的热约束。需要高性能冷却以保持有源元件和无源元件的温度低于临界温度，从而达到热平衡并保证功率模块的可靠性。为此，功率模块的架构和所使用的技术必须允许在最接近组件处提取耗散的能量。
现在看来，期望提出一种新技术，该技术在诸如功率模块的集成电力电子设备的并行制造中、以及在电子芯片的集成和设备的紧凑性中实现进步。
发明内容
根据第一方面，本发明涉及一种用于集成电力电子芯片的方法，该方法用于制造层压分总成，该层压分总成用于集成电力电子设备。根据本发明，该方法包括：
-制造第一基板和第二基板，该制造包括使用空间预留装置，基板中的每一个通过在形成金属基底的板上层压绝缘内层和导电内层而制成，至少一个电子芯片设置在第一基板和第二基板中的任一个中，并且第一基板和第二基板制造成其上层压表面具有匹配的轮廓；
-通过具有匹配轮廓的第一基板和第二基板的上表面而堆叠并接合第一基板和第二基板；并且
-对第一基板和第二基板进行压力组装，以制造用于集成电力电子设备的层压分总成。
根据本发明的特定特征，空间预留装置用于产生至少一个位置，该位置用于至少一个芯片。
根据另一特定特征，对第一基板和第二基板的制造还包括使用指示及定位元件，该指示及定位元件用于制造内层中的至少一个。
根据另一特定特征，对第一基板和第二基板的绝缘内层和导电内层的层压是在形成铜制金属基底的板上实现的。
根据另一特定特征，在制造第一基板和第二基板期间，通过称为IMS类型的技术形成层压的绝缘内层和导电内层。
根据另一特定特征，在制造第一基板和第二基板期间，B阶预浸料介电部分是通过空心冲头模具冲压和/或铣切和/或刀切而在B阶预浸料薄片的基础上制造的，并且设置在基板的相应位置中。
根据另一特定特征，在制造第一基板和第二基板期间，导电部分是通过空心冲头模具冲压和/或铣切和/或刀切而在铜箔的基础上制成的，并且设置在基板的相应位置中。
根据另一特定特征，在制造第一基板和第二基板期间，介电部分和导电部分是通过空心冲头模具冲压和/或铣切和/或刀切或激光切割而在覆铜箔层压板的基础上制成的，并且设置在基板的相应位置中。
根据另一特定特征，在制造第一基板和第二基板期间，内层的形成包括通过光刻精确限定连接图案。
根据另一特定特征，在制造第一基板和第二基板期间，内层的形成包括在确定位置沉积第一级电互连材料，该确定位置包括专用于至少一个电子芯片的位置，沉积借助焊膏分配器来进行。
根据另一特定特征，对第一基板和第二基板的压力组装包括通过真空层压炉处理。
根据另一方面，本发明还涉及一种电力电子模块形式的集成电力电子设备，该设备包括第一层压分总成和第二层压分总成以及中央冷却液流通空间，该第一层压分总成和第二层压分总成通过执行如上简述的方法制成，该中央冷却液流通空间设置在第一分总成和第二分总成之间，第一层压分总成和第二层压分总成叠置并连接在一起，并且分别包括形成桥臂的第一电力电子开关和第二电力电子开关。
根据特定特征，电力电子开关是MOSFET或IGBT类型的晶体管。
附图说明
通过参照附图阅读下面对根据本发明的多个特定实施例的详细描述，本发明的其他优点和特征将更清楚地显现，在附图中：
图1a和图1b示出了具有MOSFET晶体管和IGBT晶体管的晶体管桥臂的两个示意图；
图2至图10是简化剖视图，其示出了根据本发明的用于集成电子芯片的方法的步骤；并且
图11至图12是简化剖视图，其示出了用于空气冷却模块和液体冷却模块的根据本发明的功率模块的第一实施例和第二实施例。
具体实施方式
下面在制造晶体管切换桥臂或半桥形式的功率模块的背景下，描述根据本发明的方法的特定实施例。
在图1a和图1b中示出了功率模块的两个示例。这些模块可以相关联以形成完整的切换桥，或者并联以传递期望的电流。
如图1a和图1b所示，这些功率模块由晶体管切换桥臂或半桥形成。通常，桥臂包括在英文中分别被称为“下侧”和“上侧”的上部晶体管和下部晶体管，以及相关的二极管。图1a示出了第一桥臂BM的示意图，第一桥臂BM由MOSFET晶体管MTHS和MTLS以及分别与晶体管相关联的二极管MDHS和MDLS组成。图1b示出了第二桥臂BI的示意图，第二桥臂BI由IGBT晶体管ITHS和ITLS以及其相关联的二极管IDHS和IDLS组成。
在下面的描述中，所制造的功率模块被认为是如图1a所示的桥臂BM，也就是说，包括MTHS和MTLS两个MOSFET晶体管，以及分别与晶体管相关联的二极管MDHS和MDLS。在部分配置中，与晶体管相关联的二极管应当已经集成到晶体管的芯片中，使得对这些二极管的设置不再是必需的。应注意到，在下文中，所制造的功率模块和桥臂这两个都具有相同的参照标记BM。还应注意到，通过以IGBT晶体管代替MOSFET晶体管，该描述也适用于图1b的桥臂BI。
通常，在本发明中使用众所周知并良好掌握的电力电子制造技术，其主要来自称为IMS(指英文中的“Insulated Metal Substrate(绝缘金属基板)”)的技术。因此，在根据本发明的方法中，可以使用包括层压、光刻、金属电沉积、湿法蚀刻等不同制造技术的组合。对于组件的焊接，可以使用称为TLP焊接的瞬时液相焊接、金属纳米颗粒粉末烧结或扩散焊接。还使用空心冲头模具冲压，以在绝缘膜或绝缘薄片、以及铜膜或铜薄片中切割出待附着元件，该元件在制造过程中附着到模块的基板中。在附着到基板的操作期间，还将使用用于指示和定位的装置以及空间预留装置。
参照图2至图10，现在将详细描述根据本发明的用于集成电力电子芯片的方法中所涉及的不同制造步骤。这些步骤允许制造存在于根据本发明的功率模块中的层叠内层，以及夹层结构的一般架构。
图2示出了功率模块的分总成的基板EB1，其处于初始阶段。
在图2的制造步骤中，空间预留元件HM1和HM2最开始分别设置在板MB1的抬升表面SH1和SH2上，该板MB1形成金属基底。金属基底MB1优选为铜制。
如图2中所示，金属基底MB1预先定型以形成抬升表面HM1和HM2以及位置MP。通常通过机械去除材料或通过光刻来实现金属基底MB1的预先定型。
在基底MB1上，B阶预浸料介电部分PPb在该基底MB1相应的位置MP处沉积。这里的B阶预浸料介电部分PPb通常是涂有环氧型树脂并部分聚合化的编织玻璃纤维电介质。诸如Téflon(注册商标)或聚酰亚胺的其他电介质可用于特殊应用。介电部分PPb可以通过对B阶预浸料薄片进行空心冲头模具冲压或通过铣切或刀切来实现。
在图3所示的步骤中，指示及定位元件LM1和LM2设置在空间预留元件HM1和HM2的两侧。这些元件LM1、LM2作为限制抵靠导电部分PPb并用于限定铜制导电部分CP的位置，该导电部分CP部分地覆盖介电部分PPb。在图4中所示的未被导电部分CP覆盖的部分NC保留在位置MP的侧壁处。
通过空心冲头模具冲压或通过铣切或刀切而在铜片的基础上获得导电部分CP。通过真空压制或通过真空层压炉处理而在金属基底MB1上实现对部分PPb和部分CP所在层的层压。在图3中，介电部分PPb以其聚合成介电层PP的形式示出。
在变型中，应注意到，可以在称为CCL(代指英文中的“Copper Clad Laminate(覆铜箔层压板)”)的覆铜箔层压板的基础上获得图3的层叠基板EB1。由介电层和铜覆盖层形成的层压部分在层压板中切割出来并附着在位置MP上，如果需要，位置MP可以预先涂覆树脂。在金属基底MB1上的层压部分的层形结构是通过真空压制或通过真空层压炉处理实现。
在图4中，指示及定位元件LM1和LM2被去除并使未被导电部分CP覆盖的部分NC显现。
在图5和图6的步骤示出了光刻操作，其用于高精度地限定铜制的连接图案。在这些作为示例的附图中，示出了抬升表面SH2的侧壁侧的导电部分CP1的宽度的调节。
在图5中，光刻胶树脂PS涂覆在基板EB1的上层压表面上。然后，通过使用丝网印刷掩模并暴露于紫外线辐射而以常规方式限定并形成通过湿法蚀刻腐蚀的表面部分。
在图5中，示出基板EB1准备用于铜的湿法蚀刻。去除金属部分CP1a并因此精确地形成连接图案。
在步骤6中，通过已知方法除去光刻胶树脂PS，例如通过氧等离子体、干酸洗或通过溶剂处理。如图6所示，连接图案包括在蚀刻部分CP1之后精确限定的导电部分CP2。
在图7中所示的步骤，涉及形成位置L1和L2，其用于分别容纳晶体管MT的芯片和二极管MD的芯片。元件HM1和HM2所预留的空间分别专用于位置L1和L2。
在图7的步骤中，B阶预浸料的介电部分PPb1在基板EB1的表面部分上以多层形式沉积。该步骤允许配置沉积电互连材料以及安装电子芯片所需的空腔和电绝缘部分。以与图2的部分PPb类似地实现并设置节点部分PPb1。
位置L1包括两个空腔L10和L11，其用于容纳电互连材料。空腔L10对应于元件HM1所预留的空间，并且用于基底MB1和晶体管MT的漏电极(图1a中的DHS或DLS)之间的电接触。空腔L11通过沉积节点部分PPb1形成，并且用于导电部分CP2与晶体管MT的栅电极(图1a中的GHS或GLS)之间的电接触。
位置L2包括空腔20，其完全通过空间预留元件HM2限定并用于电互连材料。空腔L20用于基底MB1和二极管MD的阴电极(图1a)之间的电接触。
在图8的步骤中，去除空间预留元件HM1和HM2，并且在沉积电互连材料之后将组件MT和MD的芯片设置在位置L1和L2中。
在图8中，B阶预浸料的介电部分PPb1显示为完全聚合，并且形成介电层PP。然而，应注意到，在部分PPb1尚未完全聚合时也可进行该制造步骤。
如图8中所示，电互连材料EI1沉积在空腔L10、空腔L11以及空腔L20中。通常，电互连材料EI1是适用于FLI型互连的焊膏，该FLI是指英文中的“First Level Interconnect(第一级互连)”。借助焊膏分配器实现第一级电互连材料EI1的沉积。
图9示出了基板EB1与相匹配的基板EB2的组装，基板EB1通过图2至图8的制造步骤实现。根据与基板EB1的制造步骤类似的制造步骤来制造基板EB2。应注意到，优选地，根据本发明的基板EB1和EB2在不同的生产线上并行制造，这允许显着减少制造时间。
如图9所示，基板EB2的上层压表面轮廓与基板EB1的上层压表面轮廓相匹配并相贴合。
基板EB2包括位置L3和L4，其分别对应于基板EB1的位置L1和L2。位置L1和L2的表面覆盖有电互连材料EI2，其与衬底EB1的材料EI1相同，该电互连材料EI2用于将晶体管MT芯片和二极管MD芯片的源电极(图1a中的SHS或SLS)和阳电极(图1a)分别电连接到板BM2，该板BM2形成基板EB2的金属基底。
基板EB2包括B阶预浸料介电部分PPb2，其设置成与基板EB1的介电部分PP(PPb1)相对应。
如图9中所示，基板EB1和EB2彼此压靠并在其内层中限制组件MT和MD的芯片。最终组装和实现层压分总成是通过真空压制或通过真空层压炉处理来实现。在该最终组装期间，涉及介电部分的最终聚合和通过电互连材料的连接。
图10示出了图9中的组装步骤的实施变型。在该实施变型中，在与基板EB2的位置L3和L4对齐的情况下，第一级电互连材料EI2沉积到电子芯片MT和MD的上表面。然后，通过与上面针对图9所述方式相同的方式进行最终组装。
如上参照图2至图10所述的根据本发明的方法允许制造具有夹层结构型层压架构的功率分总成或完整的电力电子装置。与诸如HDI技术的已知的其他技术相比，这里提出的方法允许同时减少制造时间、提高性能、增加紧凑性，该制造时间的减少是通过芯片集成过程的并行化并利用IMS型的经过验证且经济的技术而引起的。特别地，在没有过孔或微型过孔的情况下实现的分总成的内部连接性的优化允许减少寄生电感并进一步集成。由于组件的两侧存在大量高导热率的铜，接近电子组件且设置在电子组件两侧的具有两个铜制板(MB1、MB2)的夹层架构极大地促进了耗散热量的排出。
参照图11和图12，现在描述如图1a和图1b中所示的桥臂形式的功率模块的第一特定实施例EM1和第二特定实施例EM2。
这些功率模块EM1和EM2通过两个层压分总成BBHS和BBLS的堆叠构建，通过与上面参照图2至图10所述方式类似地方式来制造这些层压分总成BBHS和BBLS。
通常，应注意到，根据本发明的层压分总成是基本单元，其可被组装以构成相对较复杂的集成电力电子器件。对两个堆叠的基本单元的组装通常在压力下并进炉处理而实现。两个单元之间的机械和电气连接将通过焊接确保。
图11中所示的模块EM1是空气冷却的实施例。如果需要，通过组装多个功率模块EM1形成的功率转换器可以配备热耗散装置。热耗散装置包括一个或多个散热器，其与铜制部分MB1、MB2电绝缘地热接触。本发明的架构允许通过常规的散热器来有效地提取耗散热量，从而在一定数量的应用中避免使用诸如相变冷却装置的较昂贵的装置。
图10的单元BBLS和BBHS之间的连接平面IP处的机械和电气连接可以通过称为TLP的过渡液相焊接、通过烧结进行连接或通过上述其他焊接技术而实现。
如图11所示，模块EM1在此配备有控制电路CTRL，其设置在模块的上部，并且通过介电层DLHS与单元BBHS的铜制部分MB1电绝缘。介电层DLLS设置在模块的下部并确保单元BBLS的该部分电绝缘。电路CTRL包括根据上述技术实现的多个层压层。如果需要，有源组件和无源组件可以内置在电路CTRL的内层之间，或者通过钎焊或导电胶而以常规方式表面安装在电路上。
图12中所示的模块EM2是液体冷却的实施例，其适用于大功率的应用。
类似于图11的模块，模块EM2包括单元BBLS和BBHS、设置在模块的上部的控制电路CTRL、以及介电层DLHS和DLHS，除此之外，模块EM2还包括冷却液流通空间CC。用于在压力下冷却的介电液体可以例如用作载热冷却液。空间CC设置在模块EM2的中间部分，其分别与单元BBLS和BBHS的铜制板MB1和MB2直接接触。
根据本发明的功率模块的其他实施例当然是可能的，例如在模块的上部和下部中还包括冷却液循环空间的模块。然后，通过在每个单元BBHS，BBLS的两侧流通的冷却液来冷却单元BBLS和BBHS，以便进一步提取热量。
本发明不限于这里作为示例描述的特定实施例。根据本发明的应用，本领域技术人员可以做出属于所附权利要求范围内的各种修改和变型。

Claims (13)

1.一种用于集成电力电子芯片(MT、MD)的方法，其用于制造层压分总成(BBHS、BBLS)，所述层压分总成用于集成电力电子设备(EM1、EM2)，其特征在于，所述方法包括：
-制造第一和第二基板(EB1、EB2)，所述制造包括使用空间预留装置(HM1、HM2)，所述基板(EB1、EB2)中的每一个通过在形成金属基底(MB1、MB2)的板上层压绝缘和导电内层(PP、CP、EI)而制成，所述至少一个电子芯片(MT、MD)设置在所述第一和第二基板(EB1、EB2)中的任一个中，并且所述第一和第二基板(EB1、EB2)制造成其上层压表面具有匹配的轮廓；
-通过具有匹配轮廓的所述第一和第二基板的上表面而堆叠并接合所述第一和第二基板(EB1、EB2)；并且
-对所述第一和第二基板(EB1、EB2)进行压力组装，以制造所述层压分总成(BBHS、BBLS)。
2.根据权利要求1所述的方法，其特征在于，所述空间预留装置用于为所述至少一个芯片(MT、MD)产生至少一个位置(L1、L2)。
3.根据权利要求1或2所述的方法，其特征在于，对所述第一和第二基板(EB1、EB2)的制造还包括使用指示及定位元件(LM1、LM2)，所述指示及定位元件用于制造所述内层中的至少一个。
4.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，对所述第一和第二基板(EB1、EB2)的绝缘和导电内层(PP、CP、EI)的层压是在形成铜制金属基底(MB1、MB2)的板上实现的。
5.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，通过称为绝缘金属基板IMS类型的技术形成所述层压的绝缘和导电内层(PP、CP、EI)。
6.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，B阶预浸料介电部分(PPb)是通过空心冲头模具冲压和/或铣切和/或刀切而在B阶预浸料薄片的基础上制造的，并且设置在所述基板(EB1、EB2)的相应位置(MP)中。
7.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，导电部分(CP)是通过空心冲头模具冲压和/或铣切和/或刀切而在铜箔的基础上制成的，并且设置在所述基板(EB1、EB2)的相应位置(MP)中。
8.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，介电和导电部分(PP、CP)是通过空心冲头模具冲压和/或铣切和/或刀切或激光切割而在覆铜箔层压板(CCL)的基础上制成的，并且设置在所述基板(EB1、EB2)的相应位置(MP)中。
9.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，所述内层的形成包括通过光刻精确限定连接图案(CP、CP1、CP2)。
10.根据权利要求1或2所述的方法，其特征在于，在制造所述第一和第二基板(EB1、EB2)期间，所述内层的形成包括在确定位置(L10、L11、L20、L3、L4)沉积第一级电互连材料(EI1、EI2、FLI)，所述确定位置包括专用于所述至少一个电子芯片(MT、MD)的位置，所述沉积借助焊膏分配器来进行。
11.根据权利要求1或2所述的方法，其特征在于，对所述第一和第二基板(EB1、EB2)的压力组装包括通过真空层压炉处理。
12.一种电力电子模块形式的集成电力电子设备，其特征在于，包括第一和第二层压分总成(BBHS、BBLS)以及中央冷却液流通空间(EM2、CC)，所述第一和第二层压分总成通过执行根据权利要求1至11中任一项所述的方法制成，所述中央冷却液流通空间设置在所述第一和第二分总成(BBHS、BBLS)之间，所述第一和第二层压分总成(BBHS、BBLS)叠置并连接在一起，并且分别包括形成桥臂(BM、BI)的第一和第二电力电子开关(MTHS、MTLS；ITHS、ITLS)。
13.根据权利要求12所述的设备，其特征在于，所述电力电子开关是MOSFET或IGBT类型的晶体管。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3060254B1 (fr) * 2016-12-12 2019-07-26 Institut Vedecom Procede d'integration de puces de puissance et modules electroniques de puissance
FR3094567B1 (fr) * 2019-03-28 2021-05-21 Inst Vedecom Procédé de fabrication bas coût d’un élément modulaire de commutation de puissance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1547772A (zh) * 2001-08-24 2004-11-17 3M 具有降低的功率分配阻抗的互连模块
CN101466202A (zh) * 2007-12-17 2009-06-24 欧瑟公司 使用适于插入非表面组件的高导热性基底材料制造印刷电路板的方法
WO2015072105A1 (ja) * 2013-11-12 2015-05-21 株式会社デンソー パワーモジュール

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442033B1 (en) * 1999-09-24 2002-08-27 Virginia Tech Intellectual Properties, Inc. Low-cost 3D flip-chip packaging technology for integrated power electronics modules
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
US8063440B2 (en) * 2009-05-28 2011-11-22 GM Global Technology Operations LLC Power electronics power module with imbedded gate circuitry
AT514085B1 (de) * 2013-06-11 2014-10-15 Austria Tech & System Tech Leistungsmodul
DE102014010373A1 (de) * 2014-07-12 2015-01-15 Daimler Ag Elektronisches Modul für ein Kraftfahrzeug
DE102015107109B4 (de) * 2015-05-07 2023-10-05 Infineon Technologies Ag Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1547772A (zh) * 2001-08-24 2004-11-17 3M 具有降低的功率分配阻抗的互连模块
CN101466202A (zh) * 2007-12-17 2009-06-24 欧瑟公司 使用适于插入非表面组件的高导热性基底材料制造印刷电路板的方法
WO2015072105A1 (ja) * 2013-11-12 2015-05-21 株式会社デンソー パワーモジュール

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