WO2018109315A1 - Procede d'integration de puces de puissance parallelisable et modules electroniques de puissance - Google Patents

Procede d'integration de puces de puissance parallelisable et modules electroniques de puissance Download PDF

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    • H05K2201/10166—Transistor

Definitions

  • the invention generally relates to the field of power electronics. More particularly, the invention relates to a method of integration of power electronic chips allowing parallel manufacturing. The invention also relates to electronic devices and power modules obtained by the implementation of the aforementioned method.
  • Power electronic circuits such as power modules
  • power electronics are very present in many fields of activity such as transport, industries, lighting, heating, etc.
  • energy transition towards renewable and less CO2-emitting energy sources power electronics will become more widespread and will have to respond to increasing economic and technological constraints.
  • transport sector the automobile industry is subject to very stringent emission standards for polluting discharges that lead to a real technological change with the electrification of vehicles.
  • the electrification of vehicles faced with the heavy constraints of weight, bulk and cost that predominate in this mass production industry requires technological advances in the processes of integration of power electronic chips.
  • HDI technology "High Density Interconnect” in English
  • PCB printed circuit boards
  • TLP welding transient liquid phase welding
  • sintering of metal nanoparticle powder it is usual to use the so-called HDI technology, "High Density Interconnect” in English, to increase the level of integration and reduce the size of the power modules.
  • the HDI technology generally implemented on printed circuit boards known as PCB, from the “Printed Circuit Board” in English, is based on an optimization of the spatial implantation of the components by using, in particular, thinner interconnection tapes and micro-holes. interconnection called “microvias”. It is used laser beam drilling as well as various welding techniques such as for example brazing, transient liquid phase welding known as TLP welding or sintering of metal nanoparticle powder.
  • the application DE102014010373A1 proposes an electronic module comprising first and second printed circuit boards which are superimposed and each include an electronic component. A sintering process is used to link the cards together. Furthermore, the application US2016 / 133558A1 describes a power module comprising a central printed circuit board which is sandwiched between two heat dissipation plates. Electronic components are located in the central card.
  • HDI technology finds its limits in the face of cost reductions that are necessary for mass production and increasing the level of integration and compactness. Indeed, some techniques used, such as laser drilling, do not facilitate the parallelization of manufacturing processes and hinder cost reductions.
  • the level of integration that can be achieved is limited by the volume occupied by the interconnections with ribbons and microvias. These interconnections with ribbons or cables introduce parasitic inductances that oppose higher switching or switching frequencies. The reduction of parasitic inductances is necessary to reduce the heat generated and to protect the circuit against potentially destructive overvoltages. However, the increase in switching frequencies is favorable for compactness, particularly in power converters. [009] Increasing the level of integration and the compactness of the electronic power modules accentuate the thermal stresses on the components. High performance cooling is required to maintain the junction temperatures of the active components below critical values, to achieve thermal equilibrium and to ensure the reliability of the power modules. For this, the architecture of the power modules and the technologies used must allow extraction of the energy dissipated closer to the components.
  • the invention relates to a method for integrating power electronic chips for producing a laminated subassembly for an integrated electronic power device.
  • the method comprises:
  • first and second blanks including a use of space reservation means, each of the blanks being made by laminating insulating and conductive inner layers on a metal base plate, at least one electronic chip being implanted in one or the other of the first and second blanks, and the first and second blanks being made with complementary profiles of their high lamination surfaces;
  • the space reservation means are used for the realization of at least one location for said at least one chip.
  • the production of the first and second blanks also includes a use of indexing and setting elements for the production of at least one of the inner layers.
  • the lamination of the insulating and conductive inner layers of the first and second blanks is carried out on a copper metal base plate.
  • the laminating insulating and conducting internal layers are formed with so-called IMS type techniques.
  • dielectric portions of prepreg stage B are made from a stage B prepreg sheet by die stamping and / or a cutter with a cutter and / or a blade and are located in respective locations of the blanks.
  • conductive portions are made from a copper foil by die stamping and / or a cutter with a milling cutter. and / or at the blade and are implanted in respective locations of the blanks.
  • dielectric and conductive portions are made from a copper-coated laminate by die stamping and / or cutting. with the cutter and / or blade or laser, and are located in respective locations of the blanks.
  • the formation of the inner layers includes a precise definition of connection patterns by photolithography.
  • the formation of the inner layers includes a deposition of a first-level electrical interconnection material at specific locations including locations dedicated to said minus an electronic chip, the deposition being carried out using a solder paste distributor.
  • the press assembly of the first and second blanks includes a vacuum lamination bake.
  • the invention also relates to an integrated electronic power device in the form of an electronic power module, the device comprising first and second laminated subassemblies produced by the implementation of the method such as briefly described above and a central coolant circulation space arranged between the first and second subassemblies, the first and second laminated subassemblies being superimposed and bonded together and comprising respectively first and second electronic power switches. forming a bridge branch.
  • the electronic power switches are transistors of the MOSFET or IGBT type.
  • FIGS. and 1b show two transistor bridge branch schemes, with MOSFET transistors and IGBT transistors;
  • Figs.2 to 10 are simplified sectional views showing steps of the method of integrating electronic chips according to the invention;
  • Figs. 1 and 12 are simplified sectional views showing first and second embodiments of a power module according to the invention, for an air-cooled module and a liquid-cooled module.
  • FIG. 1a A particular embodiment of the method according to the invention is now described above in the context of the realization of a power module in the form of a bridge branch, or half bridge, switching to transistors.
  • Two examples of power modules are shown in Figs. 1a and 1b. These modules can be associated to form complete switching bridges or associated in parallel to pass the desired current.
  • FIG. 1 shows a diagram of a first BM bridge branch formed of MOSFET, MTHS and MTLS transistors, and of MDHS and MDLS diodes respectively associated with the transistors.
  • Fig. 1b shows a diagram of a second bridge branch B1 formed of IGBT, ITHS and ITLS transistors, and their associated IDHS and I DLS diodes.
  • the power module manufactured is a bridge branch BM as shown in Fig.la, that is to say, comprising two transistors MOSFET, MTHS and MTLS. , and MDHS and MDLS diodes respectively associated with the transistors.
  • the diodes associated with the transistors will already be integrated in the chips of the transistors, so that their implantations will not be necessary.
  • the manufactured power module and the bridge branch both have a reference reference BM below. It will also be noted that this description also applies to the bridge branch B1 of FIG. 1b, replacing the MOSFET transistors with IGBT transistors.
  • Fig.2 shows a blank EB1, at an initial stage, a subset of a power module.
  • space reservation elements HM1 and HM2 are firstly placed on high surfaces SH1 and SH2 of a metal base plate MB1, respectively .
  • the metal base MB1 is preferably made of copper.
  • the metal base MB1 is profiled beforehand so as to form the high surfaces HM1 and HM2 and MP locations.
  • the prior profile of the MB1 metal base is typically obtained by mechanical removal of material or photolithography.
  • Dielectric portions PPb of prepreg stage B are deposited on the base plate MB1 at respective locations MP thereof.
  • the dielectric portions PPb of stage B prepreg are typically here woven glass fiber dielectrics coated with an epoxy type resin and partially polymerized. Other dielectrics such as Teflon (trademark) or polyimide may, however, be used for special applications.
  • the dielectric portions PPb may be obtained by die stamping of a stage B prepreg sheet, or by cutting with a cutter or blade. In the step shown in FIG.
  • indexing and setting elements LM1 and LM2 are arranged on either side of the space reservation elements HM1 and HM2. These elements LM1, LM2, abut against the conductive portions PPb and their function is to define the place of copper conductive portions CP which partially overlap the dielectric portions PPb. NC portions not covered by the conductive portions CP, marked in Fig.4, are left at the side walls of the locations MP.
  • the conductive portions CP are obtained from a copper foil by die stamping or by cutting with a cutter or blade.
  • the layering of the portions PPb and CP on the MB1 metal base is obtained by vacuum pressing or vacuum lamination.
  • the dielectric portions PPb are shown in FIG. 3 in their polymerized form as a dielectric layer PP.
  • the laminated blank EB1 of Fig.3 from a copper coated laminate called CCL ("Copper Clad Laminate" in English).
  • CCL Copper Clad Laminate
  • the laminate portions formed of a dielectric layer and a copper coating are cut from a laminate panel and reported in the MP locations which may if necessary be pre-coated with resin.
  • the stratification of the laminate portions on the MB1 metal base is obtained by vacuum pressing or vacuum lamination.
  • the indexing and setting elements LM1 and LM2 have been removed and reveal NC parts not covered by the conductive portions CP.
  • Figs.5 and 6 show a photolithography operation for defining with high precision the copper connection patterns.
  • a photoresist PS is coated on the high lamination surfaces of the blank EB1.
  • the surface portions to etch in wet etching are then defined and released in a conventional manner using a screen printing mask and exposure to ultraviolet radiation.
  • the blank EB1 is shown ready for wet etching copper.
  • a metal portion CP1a is removed and the connection pattern is thus accurately made.
  • the PS photoresist resin was removed by known methods such as, for example, oxygen plasma treatment, dry etching or solvent removal.
  • the connection pattern comprises a conductive portion CP2 defined precisely after the etching of the portion CP1.
  • the step shown in Fig.7 relates to the shaping of locations L1 and L2 for respectively receiving the chip of a transistor MT and the chip of a diode MD.
  • the spaces reserved by the elements HM1 and HM2 are dedicated respectively to the locations L1 and L2.
  • dielectric portions PPb1 of prepreg of stage B are deposited in several layers, on surface portions of the blank EB1. This step makes it possible to configure the cavities and the electrical insulation parts necessary for the removal of the electrical interconnection material and the implantation of the electronic chips.
  • the dielectric portions PPb1 are obtained and implanted in a similar manner to the portions PPb of FIG.
  • the location L1 comprises two cavities L10 and L1 1 for receiving an electrical interconnection material.
  • the cavity L10 corresponds to the space reserved by the element HM1 and is provided for the electrical contact between the base plate MB1 and a drain electrode (DHS or DLS in FIG. 1a) of the transistor MT.
  • the cavity L11 is formed by the removal of the dielectric portions PPb1 and is provided for the electrical contact between the conductive portion CP2 and a gate electrode (GHS OR GLS in Fig. 1a) of the transistor MT.
  • the location L2 comprises a cavity L20 entirely defined by the space reservation element HM2 and intended for the electrical interconnection material.
  • the cavity L20 is provided for electrical contact between the base plate MB1 and a cathode electrode (Fig.l a) of the diode MD.
  • the space reservation elements HM1 and HM2 are removed and the chips of the components MT and MD are put in place in the locations L1 and L2 after the removal of a material electrical interconnection.
  • the dielectric portions PPb1 of prepreg stage B are shown as fully polymerized and forming PP dielectric layers. Note however that this manufacturing step can be performed while the PPb1 portions remain not fully polymerized.
  • the electrical interconnection material EU is deposited in cavities L10, L11 and L20.
  • the electrical interconnection material EU is typically a solder paste which is adapted to a FLI type interconnection of "First Level Interconnect" in English.
  • the deposition of the first level electrical interconnection material EU is carried out using a solder paste distributor.
  • Fig.9 shows the assembly of the blank EB1, obtained by the manufacturing steps of Figs.2 to 8, and a complementary blank EB2.
  • the blank EB2 is produced by following manufacturing steps similar to those of the blank EB1. It should be noted that drafts EB1 and EB2, in accordance with the invention, are manufactured in parallel on different manufacturing lines, which allows a consequent decrease in manufacturing time.
  • the high lamination surface profile of the blank EB2 is complementary and matches that of the blank EB1.
  • the blank EB2 has locations L3 and L4 which respectively correspond to the locations L1 and L2 of the blank EB1.
  • the surfaces of the locations L1 and L2 are covered with a first level electrical interconnection material EI2, identical to the EU material of the substrate EB1, for the electrical connection of a source electrode (SHS OR SLS in FIG. and an anode electrode (Fig.la) of transistor chips MT and diode MD to a metal base plate BM2 of the blank EB2, respectively.
  • SHS OR SLS source electrode
  • Fig.la anode electrode
  • the blank EB2 comprises dielectric portions PPb2 of prepreg stage B which are arranged in correspondence with the dielectric portions PP (PPb1) of the blank EB1. As shown in Fig.9, the blanks EB1 and EB2 are pressed against each other and trap chips MT and MD components in their inner layers. Final assembly and obtaining of the laminated subassembly is achieved by vacuum pressing or vacuum laminating. The final polymerization of the dielectric portions and the connections with the electrical interconnection material occur during this final assembly.
  • Fig.10 shows a variant of the assembly step of Fig.9.
  • the first level electrical interconnection material EI2 is deposited on the upper faces of the electronic chips MT and MD in correspondence with the locations L3 and L4 of the blank EB2.
  • Final assembly is then performed in the same manner as described above for Fig.9.
  • the method according to the invention authorizes the manufacture of power subassemblies or complete power electronic devices with a laminated sandwich architecture.
  • the process proposed here allows both a reduction of the time manufacturing process brought about by the parallelization of the chip integration process and the use of proven and economical IMS-type techniques, increased performance and increased compactness.
  • the optimization of the internal connectivity of the subassemblies, carried out without vias or microvias, allows in particular a reduction of parasitic inductances and more integration.
  • These power modules EM1 and EM2 are built by stacking two laminated subsets BBHS and BBLS manufactured in a similar manner to that described above with reference to Figs.2 to 10.
  • the laminated subassemblies according to the invention are elementary bricks that can be assembled to form integrated electronic power devices of greater or lesser complexity.
  • the assembly of two stacked elementary bricks is typically carried out in press and in the oven. The mechanical and electrical connections between the two bricks will be ensured by welding.
  • the EM1 module shown in Fig. 1 is an air-cooled embodiment.
  • a power converter formed by the assembly of several power modules EM1 may be equipped if necessary heat dissipation means. These heat dissipation means will comprise one or more radiators in thermal contact, electrically isolated, with the copper parts MB1, MB2.
  • the architecture of the invention allows efficient extraction of calories dissipated with conventional radiators, thus avoiding in a number of applications to use more expensive means such as phase change cooling devices.
  • the mechanical and electrical connection at the IP junction plane between the BBLS and BBHS bricks of FIG. 10 can be obtained by a transient liquid phase welding known as TLP, a sintering connection or by other techniques. solder indicated above. As shown in FIG.
  • the EM module 1 is equipped here with a control circuit CTRL arranged at the top of the module and electrically isolated by a DLHS dielectric layer, from the copper part MB1 of the BBHS brick.
  • a DLLS dielectric layer is arranged at the bottom of the module and provides electrical isolation of this part of the BBLS brick.
  • the CTRL circuit comprises several laminated layers made according to the techniques described above. Active and passive components may, if necessary, be buried between the inner layers of the CRTL circuit, or else surface-mounted on the circuit in conventional manner by soldering or conductive glue.
  • the EM2 module shown in FIG. 12 is a liquid-cooled embodiment which is suitable for high power applications.
  • the module EM2 also comprises a space CC coolant circulation.
  • a dielectric liquid for cooling under pressure may for example be used as a coolant coolant.
  • the space CC is provided in the central part of the module EM2, in direct contact with the copper plates ⁇ 1 and MB2 bricks BBLS and BBHS, respectively.

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Abstract

Le procédé comprend 1) une réalisation de première et deuxième ébauches (EB1) incluant une utilisation de moyens de réservation d'espace (HM1, HM2), par stratification de couches internes isolantes et conductrices (PP, CP) sur des plaques en cuivre formant base (MB1), au moins une puce électronique étant implantée en sandwich entre les ébauches qui sont réalisées avec des profils complémentaires de leurs surfaces hautes de stratification, 2) un empilement et emboîtement des ébauches par leurs profils complémentaires,et 3)un assemblage à la presse des ébauches pour réaliser un sous-ensemble stratifié destiné à un dispositif électronique intégré de puissance. Le procédé fait appel à l'utilisation de techniques de type dit IMS.

Description

PROCEDE D'INTEGRATION DE PUCES DE PUISSANCE PARALLELISABLE ET MODULES ELECTRONIQUES DE PUISSANCE
[001 ] La présente invention revendique la priorité de la demande française 1662335 déposée le 12 décembre 2016 dont le contenu (texte, dessins et revendications) est ici incorporé par référence.
[002] L'invention concerne de manière générale le domaine de l'électronique de puissance. Plus particulièrement, l'invention se rapporte à un procédé d'intégration de puces électroniques de puissance autorisant une fabrication en parallèle. L'invention se rapporte aussi à des dispositifs et modules électroniques de puissance obtenus par la mise en œuvre du procédé susmentionné.
[003] L'intégration des puces électroniques pour la fabrication des circuits est un processus essentiellement séquentiel. Il en découle des temps de fabrication qui peuvent être plus au moins longs selon les circuits et qui impactent les coûts de manière substantielle. La parallélisation d'un processus de fabrication est une solution bien connue pour réduire les temps de fabrication et augmenter les volumes, mais elle demande souvent des investissements lourds si des progrès technologiques facilitateurs ne sont pas réalisés.
[004] Les circuits électroniques de puissance, tels que les modules de puissance, sont très présents dans de nombreux domaines d'activité tels que les transports, les industries, l'éclairage, le chauffage, etc. Avec la transition énergétique souhaitée vers des sources d'énergie renouvelable et moins productrices d'émissions de CO2, l'électronique de puissance est appelée à se généraliser encore davantage et devra répondre à des contraintes économiques et technologiques croissantes. Par exemple, dans le domaine des transports, l'industrie automobile est soumise à des normes d'émission de rejets polluants très contraignantes qui conduisent à une véritable mutation technologique avec l'électrification des véhicules. L'électrification des véhicules confrontée aux fortes contraintes de poids, d'encombrement et de coût qui prédominent dans cette industrie de production de masse demande des avancées technologiques dans les procédés d'intégration des puces électroniques de puissance. [005] Dans l'état actuel de la technique, il est habituel de faire appel à la technologie dite HDI, de « High Density Interconnect » en anglais, pour augmenter le niveau d'intégration et réduire la taille des modules de puissance. La technologie HDI implémentée généralement sur des circuits imprimés dit PCB, de « Printed Circuit Board » en anglais, est fondée sur une optimisation de l'implantation spatiale des composants en utilisant notamment des rubans d'interconnexion plus fins et des micro-trous d'interconnexion dits « microvias ». Il est utilisé le perçage par rayon laser ainsi que différentes techniques de soudure telles que par exemple le brasage, la soudure en phase liquide transitoire dite soudure TLP ou le frittage de poudre de nanoparticules métalliques.
[006] Il est connu aussi d'empiler des cartes de circuit imprimé pour réaliser des architectures 3D. Ainsi, la demande DE102014010373A1 propose un module électronique comportant des première et deuxième cartes de circuit imprimé qui sont superposées et incluent chacune un composant électronique. Un procédé de frittage est utilisé pour lier les cartes ensemble. Par ailleurs, la demande US2016/133558A1 décrit un module de puissance comprenant une carte de circuit imprimé centrale qui est disposée en sandwich entre deux plaques de dissipation thermique. Des composants électroniques sont implantés dans la carte centrale.
[007] La technologie HDI trouve cependant ses limites face aux réductions de coût qui sont nécessaires pour des productions de masse et l'augmentation du niveau d'intégration et de la compacité. En effet, certaines techniques utilisées, telles que le perçage laser, ne facilitent pas la parallélisation des processus de fabrication et font obstacle à des réductions de coût.
[008] Le niveau d'intégration qu'il est possible d'obtenir est limité par le volume occupé par les interconnexions avec rubans et microvias. Ces interconnexions avec rubans ou câbles introduisent des inductances parasites qui s'opposent à des fréquences de découpage ou de commutation plus élevées. La réduction des inductances parasites est nécessaire pour réduire la chaleur générée et protéger le circuit par rapport à des surtensions potentiellement destructrices. Or l'augmentation des fréquences de commutation est favorable à la compacité, notamment dans les convertisseurs de puissance. [009] L'accroissement du niveau d'intégration et de la compacité des modules électroniques de puissance accentuent les contraintes thermiques sur les composants. Un refroidissement performant est nécessaire pour maintenir les températures de jonction des composants actifs en dessous de valeurs critiques, pour atteindre un équilibre thermique et garantir la fiabilité des modules de puissance. Pour cela, l'architecture des modules de puissance et les technologies utilisées doivent permettre une extraction de l'énergie dissipée au plus près des composants.
[0010] Il apparaît aujourd'hui souhaitable de proposer une technologie nouvelle autorisant des avancées dans la parallélisation de la fabrication des dispositifs électroniques intégrés de puissance, tels que les modules de puissance, ainsi que dans l'intégration des puces électroniques et la compacité des dispositifs.
[001 1 ] Selon un premier aspect, l'invention concerne un procédé d'intégration de puces électroniques de puissance pour la réalisation d'un sous-ensemble stratifié destiné à un dispositif électronique intégré de puissance. Conformément à l'invention, le procédé comprend :
- une réalisation de première et deuxième ébauches incluant une utilisation de moyens de réservation d'espace, chacune des ébauches étant réalisée par stratification de couches internes isolantes et conductrices sur une plaque formant base métallique, au moins une puce électronique étant implantée dans l'une ou l'autre des première et deuxième ébauches, et les première et deuxième ébauches étant réalisées avec des profils complémentaires de leurs surfaces hautes de stratification ;
- un empilement et emboîtement des première et deuxième ébauches par leurs surfaces hautes avec des profils complémentaires ; et
- un assemblage à la presse des première et deuxième ébauches pour réaliser le sous-ensemble stratifié destiné au dispositif électronique intégré de puissance. [0012] Selon une caractéristique particulière du procédé selon l'invention, les moyens de réservation d'espace sont utilisés pour la réalisation d'au moins un emplacement destiné à ladite au moins une puce.
[0013] Selon une autre caractéristique particulière, la réalisation des première et deuxième ébauches inclut également une utilisation d'éléments d'indexation et de mise en place pour la réalisation d'au moins une des couches internes.
[0014] Selon encore une autre caractéristique particulière, la stratification des couches internes isolantes et conductrices des première et deuxième ébauches est réalisée sur une plaque formant base métallique en cuivre. [0015] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, les couches internes isolantes et conductrices stratifiées sont formées avec des techniques de type dit IMS.
[0016] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, des portions diélectriques de préimprégné de stade B sont réalisées à partir d'une feuille de préimprégné de stade B par un matriçage à l'emporte-pièce et/ou une découpe à la fraise et/ou à la lame et sont implantées dans des emplacements respectifs des ébauches.
[0017] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, des portions conductrices sont réalisées à partir d'une feuille de cuivre par un matriçage à l'emporte-pièce et/ou une découpe à la fraise et/ou à la lame et sont implantées dans des emplacements respectifs des ébauches.
[0018] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, des portions diélectriques et conductrices sont réalisées à partir d'une laminé revêtu de cuivre par un matriçage à l'emporte- pièce et/ou une découpe à la fraise et/ou à la lame ou laser, et sont implantées dans des emplacements respectifs des ébauches. [0019] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, la formation des couches internes inclut une définition précise de motifs de connexion par photolithographie.
[0020] Selon encore une autre caractéristique particulière, lors de la réalisation des première et deuxième ébauches, la formation des couches internes inclut un dépôt d'un matériau d'interconnexion électrique de premier niveau à des emplacements déterminés incluant des emplacements dédiés à ladite au moins une puce électronique, le dépôt étant effectué à l'aide d'un répartiteur de pâte à braser. [0021 ] Selon encore une autre caractéristique particulière, l'assemblage à la presse des première et deuxième ébauches inclut un passage au four de stratification sous vide.
[0022] Selon un autre aspect, l'invention concerne également un dispositif électronique intégré de puissance sous la forme d'un module électronique de puissance, le dispositif comprenant des premier et deuxième sous-ensembles stratifiés réalisés par la mise en œuvre du procédé tel que décrit brièvement ci- dessus et un espace central de circulation de liquide de refroidissement agencé entre les premier et deuxième sous-ensembles, les premier et deuxième sous- ensembles stratifiés étant superposés et liées ensemble et comprenant respectivement des premier et deuxième interrupteurs électroniques de puissance formant une branche de pont.
[0023] Selon une caractéristique particulière, les interrupteurs électroniques de puissance sont des transistors de type MOSFET ou IGBT.
[0024] D'autres avantages et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description détaillée ci-dessous de plusieurs formes de réalisation particulières de l'invention, en référence aux dessins annexés, dans lesquels : les Fig.l a et 1 b montrent deux schémas de branches de pont à transistors, avec des transistors MOSFET et des transistors IGBT ; les Figs.2 à 10 sont des vues en coupe simplifiées montrant des étapes du procédé d'intégration de puces électroniques selon l'invention ; et les Figs.1 1 et 12 sont des vues en coupe simplifiées montrant des première et deuxième formes de réalisation d'un module de puissance selon l'invention, pour un module à refroidissement par air et un module à refroidissement liquide.
[0025] Un mode de réalisation particulier du procédé selon l'invention est maintenant décrit ci-dessus dans le cadre de la réalisation d'un module de puissance sous la forme d'une branche de pont, ou demi-pont, de commutation à transistors. [0026] Deux exemples de modules de puissance sont représentés aux Figs.l a et 1 b. Ces modules peuvent être associés pour former des ponts complets de commutation ou associés en parallèle pour passer le courant voulu.
[0027] Comme montré aux Figs.l a et 1 b, ces modules de puissance sont formés d'une branche de pont, ou demi-pont, de commutation à transistors. La branche de pont comprend de manière classique un transistor haut et un transistor bas, dits respectivement «low side» et «high side» en anglais, et des diodes associées. La Fig.l a montre un schéma d'une première branche de pont BM formée de transistors MOSFET, MTHS et MTLS, et de diodes MDHS et MDLS respectivement associées aux transistors. La Fig.l b montre un schéma d'une deuxième branche de pont Bl formée de transistors IGBT, ITHS et ITLS, et de leurs diodes IDHS et I DLS associées.
[0028] Dans la description ci-dessous, il est considéré que le module de puissance fabriqué est une branche de pont BM telle que montrée à la Fig.l a, c'est-à-dire, comprenant deux transistors MOSFET, MTHS et MTLS, et des diodes MDHS et MDLS respectivement associées aux transistors. Dans certaines configurations les diodes associées aux transistors seront déjà intégrées dans les puces des transistors, de sorte que leurs implantations ne seront pas nécessaires. On notera que le module de puissance fabriqué et la branche de pont ont tous deux ci-dessous un même repère de référence BM. On notera également que cette description s'applique aussi à la branche de pont Bl de la Fig.l b en remplaçant les transistors MOSFET par des transistors IGBT.
[0029] De manière générale, il est utilisé dans l'invention des techniques de fabrication d'électronique de puissance connues et bien maîtrisées issues essentiellement de la technologie dite IMS (de « Insulated Métal Substrate» en anglais). Ainsi, il pourra être fait appel dans le procédé selon l'invention à une combinaison de différentes techniques de fabrication comprenant la stratification, la photolithographie, l'électrodéposition de métal, la gravure humide et d'autres. Pour la soudure des composants, il pourra être fait appel à la soudure en phase liquide transitoire dite soudure TLP, le frittage de poudre de nanoparticules métalliques ou la soudure par diffusion . Un matriçage à l 'emporte-pièce sera également util isé pour la découpe dans des films ou feuilles d'isolant et de cuivre des éléments à reporter dans l'ébauche du module en cours de fabrication . Il sera également fait appel à des moyens d'indexation et de mise en place et des moyens de réservation d'espace lors des opérations de report sur l'ébauche.
[0030] En référence également aux Figs.2 à 10, il est maintenant décrit en détail différentes étapes de fabrication intervenant dans le procédé d'intégration de puces électroniques de puissance selon l'invention. Ces étapes permettent la réalisation des couches internes stratifiées présentes dans un module de puissance selon l'invention et une architecture générale en sandwich.
[0031 ] La Fig.2 représente une ébauche EB1 , à un stade initial, d'un sous- ensemble d'un module de puissance.
[0032] Dans l'étape de fabrication de la Fig.2, des éléments de réservation d'espace HM1 et HM2 sont mis en place de prime abord sur des surfaces hautes SH 1 et SH2 d'une plaque MB1 formant base métallique, respectivement. La base métall ique MB1 est préférentiel lement en cuivre.
[0033] Comme cela apparaît à la Fig.2, la base métallique MB1 est profilée préalablement de manière à former les surfaces hautes HM1 et HM2 et des emplacements MP. Le profil préalable de la base métallique MB1 est typiquement obtenu par enlèvement mécanique de matière ou par photolithographie. [0034] Des portions diélectriques PPb de préimprégné de stade B sont déposées sur la plaque de base MB1 à des emplacements respectifs MP de celle-ci. Les portions diélectriques PPb de préimprégné de stade B sont typiquement ici des diélectriques de fibres de verre tissées enduits d'une résine de type époxy et partiellement polymérisés. D'autres diélectriques tels que Téflon (marque déposée) ou polyimide pourront cependant être utilisés pour des applications spéciales. Les portions diélectriques PPb pourront être obtenues par un matriçage à l'emporte- pièce d'une feuille de préimprégné de stade B, ou bien par une découpe à la fraise ou à la lame. [0035] Dans l'étape montrée à la Fig.3, des éléments d'indexation et de mise en place LM1 et LM2 sont disposés de part et d'autre des éléments de réservation d'espace HM1 et HM2. Ces éléments LM1 , LM2, viennent en butée contre les portions conductrices PPb et ont pour fonction de définir la place de portions conductrices CP en cuivre qui recouvrent partiellement les portions diélectriques PPb. Des parties NC non recouvertes par les portions conductrices CP, repérées à la Fig.4, sont laissées au niveau de parois latérales des emplacements MP.
[0036] Les portions conductrices CP sont obtenues à partir d'une feuille de cuivre par un matriçage à l'emporte-pièce ou bien par une découpe à la fraise ou à la lame. La stratification des couches des portions PPb et CP sur la base métallique MB1 est obtenue par pressage sous vide ou passage au four de stratification sous vide. Les portions diélectriques PPb sont montrées à la Fig.3 sous leur forme polymérisée en une couche diélectrique PP.
[0037] En variante, on notera qu'il est possible d'obtenir l'ébauche stratifiée EB1 de la Fig.3 à partir d'un laminé revêtu de cuivre dit CCL (de «Copper Clad Laminate» en anglais). Les portions de laminé formées d'une couche diélectrique et d'un revêtement de cuivre sont découpées dans un panneau de laminé et reportées dans les emplacements MP qui peuvent si nécessaire être enduits préalablement de résine. La stratification des portions de laminé sur la base métallique MB1 est obtenue par pressage sous vide ou passage au four de stratification sous vide. [0038] A la Fig.4, les éléments d'indexation et de mise en place LM1 et LM2 ont été retirés et laissent apparaître les parties NC non recouvertes par les portions conductrices CP.
[0039] Les étapes des Figs.5 et 6 montrent une opération de photolithographie destinée à définir avec une haute précision les motifs de connexion en cuivre. Dans ces figures, à titre d'exemple, il est montré l'ajustement de la largeur d'une portion conductrice CP1 du côté d'une paroi latérale de la surface haute SH2.
[0040] A la Fig.5, une résine photorésist PS est enduite sur les surfaces hautes de stratification de l'ébauche EB1 . Les parties de surface à attaquer en gravure humide sont ensuite définies et dégagées de manière classique en faisant appel à un masque de sérigraphie et une exposition à un rayonnement ultraviolet.
[0041 ] A la Fig.5, l'ébauche EB1 est montrée prête pour la gravure humide du cuivre. Une portion métallique CP1 a est retirée et le motif de connexion est ainsi réalisé avec précision. [0042] A l'étape 6, la résine photorésist PS a été retirée par des méthodes connues telles que par exemple un traitement par plasma d'oxygène, un décapage par voie sèche ou au solvant. Comme montré à la Fig.6, le motif de connexion comporte une portion conductrice CP2 définie avec précision après la gravure de la portion CP1 . [0043] L'étape montrée à la Fig.7 concerne la mise en forme d'emplacements L1 et L2 destinés à recevoir respectivement la puce d'un transistor MT et la puce d'une diode MD. Les espaces réservés par les éléments HM1 et HM2 sont dédiés respectivement aux emplacements L1 et L2.
[0044] Dans l'étape de la Fig.7, des portions diélectriques PPb1 de préimprégné de stade B sont déposées en plusieurs couches, sur des parties superficielles de l'ébauche EB1 . Cette étape permet de configurer les cavités et les parties d'isolation électrique nécessaires à la dépose du matériau d'interconnexion électrique et à l'implantation des puces électroniques. Les portions diélectriques PPb1 sont obtenues et implantées de manière analogue aux portions PPb de la Fig.2. [0045] L'emplacement L1 comporte deux cavités L10 et L1 1 destinées à recevoir un matériau d'interconnexion électrique. La cavité L10 correspond à l'espace réservé par l'élément HM1 et est prévue pour le contact électrique entre la plaque de base MB1 et une électrode de drain (DHS ou DLS à la Fig.l a) du transistor MT. La cavité L11 est formée par la dépose des portions diélectriques PPb1 et est prévue pour le contact électrique entre la portion conductrice CP2 et une électrode de grille (GHS OU GLS à la Fig.1 a) du transistor MT.
[0046] L'emplacement L2 comporte une cavité L20 entièrement définie par l'élément de réservation d'espace HM2 et destinée au matériau d'interconnexion électrique. La cavité L20 est prévue pour le contact électrique entre la plaque de base MB1 et une électrode de cathode (Fig.l a) de la diode MD.
[0047] Dans l'étape de la Fig.8, les éléments de réservation d'espace HM1 et HM2 sont retirés et les puces des composants MT et MD sont mises en place dans les emplacements L1 et L2 après la dépose d'un matériau d'interconnexion électrique.
[0048] A la Fig.8, les portions diélectriques PPb1 de préimprégné de stade B sont montrées comme totalement polymérisées et formant des couches diélectriques PP. On notera cependant que cette étape de fabrication peut être effectuée alors que les portions PPb1 restent non totalement polymérisées. [0049] Comme montré à la Fig.8, le matériau d'interconnexion électrique EU est déposé dans les cavités L10, L11 et L20. Le matériau d'interconnexion électrique EU est typiquement une pâte à braser qui est adaptée à une interconnexion de type FLI, de « First Level Interconnect » en anglais. Le dépôt du matériau d'interconnexion électrique de premier niveau EU est réalisé à l'aide d'un répartiteur de pâte à braser.
[0050] La Fig.9 montre l'assemblage de l'ébauche EB1 , obtenue par les étapes de fabrication des Figs.2 à 8, et d'une ébauche complémentaire EB2. L'ébauche EB2 est réalisée en suivant des étapes de fabrication analogues à celles de l'ébauche EB1 . On notera que les ébauches EB1 et EB2, conformément à l'invention, sont fabriquées en parallèle sur des lignes de fabrication différentes, ce qui autorise une diminution conséquente du temps de fabrication.
[0051 ] Comme montré à la Fig.9, le profil de surface haute de stratification de l'ébauche EB2 est complémentaire et épouse celui de l'ébauche EB1 . [0052] L'ébauche EB2 comporte des emplacements L3 et L4 qui correspondent respectivement aux emplacements L1 et L2 de l'ébauche EB1 . Les surfaces des emplacements L1 et L2 sont recouvertes d'un matériau d'interconnexion électrique de premier niveau EI2, identique au matériau EU du substrat EB1 , pour la liaison électrique d'une électrode de source (SHS OU SLS à la Fig.l a) et d'une électrode d'anode (Fig.l a) des puces de transistor MT et diode MD à une plaque BM2 formant base métallique de l'ébauche EB2, respectivement.
[0053] L'ébauche EB2 comprend des portions diélectriques PPb2 de préimprégné de stade B qui sont disposées en correspondance avec les portions diélectriques PP(PPb1 ) de l'ébauche EB1 . [0054] Comme cela apparaît à la Fig.9, les ébauches EB1 et EB2 sont plaquées l'une contre l'autre et emprisonnent les puces des composants MT et MD dans leurs couches internes. L'assemblage final et l'obtention du sous-ensemble stratifié est réalisé par pressage sous vide ou passage au four de stratification sous vide. La polymérisation finale des portions diélectriques et les liaisons avec le matériau d'interconnexion électrique interviennent pendant cet assemblage final.
[0055] La Fig.10 montre une variante de l'étape d'assemblage de la Fig.9. Dans cette variante, le matériau d'interconnexion électrique de premier niveau EI2 est déposé sur des faces hautes des puces électroniques MT et MD en correspondance avec les emplacements L3 et L4 de l'ébauche EB2. L'assemblage final est réalisé ensuite de la même manière que décrit ci-dessus pour la Fig.9.
[0056] Le procédé selon l'invention, tel que décrit plus haut en référence aux Figs.2 à 10, autorise la fabrication de sous-ensembles de puissance ou de dispositifs électroniques de puissance complets avec une architecture stratifiée en sandwich. Comparativement aux autres technologies connues, telles que la technologie HDI, le procédé proposé ici autorise à la fois une réduction du temps de fabrication apportée par la parallélisation du processus d'intégration des puces et l'utilisation de techniques éprouvées et économiques de type IMS, une augmentation des performances et une compacité accrue. L'optimisation de la connectique interne des sous-ensembles, réalisée sans vias ni microvias, autorise notamment une réduction des inductances parasites et davantage d'intégration. L'architecture en sandwich avec deux plaques en cuivre (MB1 , MB2), proches et disposées de part et d'autre des composants électroniques, facilite grandement l'évacuation des calories dissipées, du fait des masses de cuivre de conductibilité thermique élevée présentes de part et d'autre des composants. [0057] En référence aux Figs.1 1 et 12, il est maintenant décrit des première et deuxième formes de réalisation particulières EM1 et EM2 d'un module de puissance sous la forme d'une branche de pont comme montré aux Figs.1 a et 1 b.
[0058] Ces modules de puissance EM1 et EM2 sont construits par empilement de deux sous-ensembles stratifiés BBHS et BBLS fabriqués de manière analogue à celui décrit ci-dessus en référence aux Figs.2 à 10.
[0059] De manière générale, on notera que les sous-ensembles stratifiés selon l'invention sont des briques élémentaires qui peuvent être assemblées pour constituer des dispositifs électroniques intégrés de puissance de complexité plus ou moins grande. L'assemblage de deux briques élémentaires empilées est typiquement réalisé sous presse et passage au four. Les liaisons mécaniques et électriques entre les deux briques seront assurées par soudure.
[0060] Le module EM1 montré à la Fig .1 1 est une forme de réalisation à refroidissement par air. Un convertisseur de puissance formé par l'assemblage de plusieurs modules de puissance EM1 pourra être équipé si nécessaire de moyens de dissipation thermique. Ces moyens de dissipation thermique comprendront un ou plusieurs radiateurs en contact thermique, électriquement isolé, avec les parties en cuivre MB1 , MB2. L'architecture de l'invention autorise une extraction efficace des calories dissipées avec des radiateurs classiques, évitant ainsi dans un certain nombre d'applications de faire appel à des moyens plus coûteux tels que des dispositifs de refroidissement à changement de phase. [0061 ] La liaison mécanique et électrique au niveau du plan de jonction IP entre les briques BBLS et BBHS de la Fig.1 0 pourra être obtenue par une soudure à phase liquide transitoire dite TLP, une liaison par frittage ou par d'autres techniques de soudure indiquées plus haut. [0062] Comme montré à la Fig.1 1 , le module EM 1 est équipé ici d'un circuit de commande CTRL disposé en partie haute du module et isolé électriquement, par une couche diélectrique DLHS, de la partie en cuivre MB1 de la brique BBHS. Une couche diélectrique DLLS est disposé en partie basse du module et assure une isolation électrique de cette partie de la brique BBLS. Le circuit CTRL comporte plusieurs couches stratifiées réalisées selon les techniques décrites plus haut. Des composants actifs et passifs pourront si nécessaire être enfouis entre les couches internes du circuit CRTL, ou bien implantés en surface sur le circuit de manière classique par brasure ou colle conductrice.
[0063] Le module EM2 montré à la Fig.1 2 est une forme de réalisation à refroidissement liquide qui est adaptée pour des applications de forte puissance.
[0064] Outre les briques BBLS et BBHS, le circuit de commande CTRL disposé sur la partie haute du module, et les couches diélectrique DLHS et DLHS, de manière similaire au module de la Fig.1 1 , le module EM2 comprend également un espace de circulation de liquide de refroidissement CC. Un liquide diélectrique de refroidissement sous pression pourra par exemple être utilisé en tant que liquide de refroidissement caloporteur. L'espace CC est prévu en partie centrale du module EM2, en contact direct avec les plaques en cuivre ΜΒ1 et MB2 des briques BBLS et BBHS, respectivement.
[0065] D'autres formes de réalisation de modules de puissance selon l'invention sont bien entendu possibles, comme par exemple un module comprenant également des espaces de circulation de liquide de refroidissement en partie haute et basse du module. Les briques BBLS et BBHS sont alors refroidies par le liquide de refroidissement circulant de part et d'autre de chaque brique BBHS, BBLS, de manière à extraire davantage de calories. [0066] L'invention ne se limite pas aux formes de réalisation particulières qui ont été décrites ici à titre d'exemple. L'homme du métier, selon les applications de l'invention, pourra apporter différentes modifications et variantes qui entrent dans la portée des revendications ci-annexées.

Claims

REVENDICATIONS
1 ) Procédé d'intégration de puces électroniques de puissance (MT, MD) pour la réalisation d'un sous-ensemble stratifié (BBHS, BBLS) destiné à un dispositif électronique intégré de puissance (EM1 , EM2), caractérisé en ce qu'il comprend :
- une réalisation de première et deuxième ébauches (EB1 , EB2) incluant une utilisation de moyens de réservation d'espace (HM1 , HM2), chacune desdites ébauches (EB1 , EB2) étant réalisée par stratification de couches internes isolantes et conductrices (PP, CP, El) sur une plaque formant base métallique (MB1 , MB2), au moins une dite puce électronique (MT, MD) étant implantée dans l'une ou l'autre desdites première et deuxième ébauches (EB1 , EB2), et lesdites première et deuxième ébauches (EB1 , EB2) étant réalisées avec des profils complémentaires de leurs surfaces hautes de stratification ;
- un empilement et emboîtement desdits première et deuxième ébauches (EB1 , EB2) par leurs surfaces hautes avec des profils complémentaires ; et
- un assemblage à la presse desdites première et deuxième ébauches (EB1 , EB2) pour réaliser ledit sous-ensemble stratifié (BBHS, BBLS).
2) Procédé selon la revendication 1 , caractérisé en ce que lesdits moyens de réservation d'espace sont utilisés pour la réalisation d'au moins un emplacement (L1 , L2) destiné à ladite au moins une puce (MT, MD).
3) Procédé selon la revendication 1 ou 2, caractérisé en ce que la réalisation desdites première et deuxième ébauches (ΕΒ1 , EB2) inclut également une utilisation d'éléments d'indexation et de mise en place (LM1 , LM2) pour la réalisation d'au moins une desdits couches internes.
4) Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), la stratification des couches internes isolantes et conductrices (PP, CP, El) desdites première et deuxième ébauches (EB1 , EB2) est réalisée sur une plaque formant base métallique en cuivre (MB1 , MB2).
5) Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), lesdites couches internes isolantes et conductrices stratifiées (PP, CP, El) sont formées avec des techniques de type dit IMS.
6) Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), des portions diélectriques de préimprégné de stade B (PPb) sont réalisées à partir d'une feuille de préimprégné de stade B par un matriçage à l'emporte- pièce et/ou une découpe à la fraise et/ou à la lame et sont implantées dans des emplacements respectifs (MP) desdites ébauches (EB1 , EB2).
7) Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), des portions conductrices (CP) sont réalisées à partir d'une feuille de cuivre par un matriçage à l'emporte-pièce et/ou une découpe à la fraise et/ou à la lame et sont implantées dans des emplacements respectifs (MP) desdites ébauches (EB1 , EB2).
8) Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), des portions diélectriques et conductrices (PP, CP) sont réalisées à partir d'une laminé revêtu de cuivre (CCL) par un matriçage à l'emporte-pièce et/ou une découpe à la fraise et/ou à la lame, et sont implantées dans des emplacements respectifs (MP) desdites ébauches (EB1 , EB2). 9) Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), la formation desdites couches internes inclut une définition précise de motifs de connexion (CP, CP1 , CP2) par photolithographie.
10) Procédé selon l'une quelconque des revendications 1 à 9, caractérisé en ce que lors de la réalisation desdites première et deuxième ébauches (EB1 , EB2), la formation desdites couches internes inclut un dépôt d'un matériau d'interconnexion électrique de premier niveau (EU , EI2, FLI) à des emplacements déterminés (L10, L1 1 , L20, L3, L4) incluant des emplacements dédiés à ladite au moins une puce électronique (MT, MD), ledit dépôt étant effectué à l'aide d'un répartiteur de pâte à braser.
1 1 ) Procédé selon l'une quelconque des revendications 1 à 10, caractérisé en ce que l'assemblage à la presse desdites première et deuxième ébauches (EB1 , EB2) inclut un passage au four de stratification sous vide.
12) Dispositif électronique intégré de puissance sous la forme d'un module électronique de puissance, caractérisé en ce qu'il comprend des premier et deuxième sous-ensembles stratifiés (BBHS, BBLS) réalisés par la mise en œuvre du procédé selon l'une quelconque des revendications 1 à 1 1 et un espace central de circulation de liquide de refroidissement (EM2, CC) agencé entre lesdits premier et deuxième sous-ensembles (BBHS, BBLS), lesdits premier et deuxième sous-ensembles stratifiés (BBHS, BBLS) étant superposés et liés ensemble et comprenant respectivement des premier et deuxième interrupteurs électroniques de puissance (MTHS, MTLS ; ITHS, ITLS) formant une branche de pont (BM, Bl).
13) Dispositif selon la revendication 12, caractérisé en ce que lesdits interrupteurs électroniques de puissance sont des transistors de type MOSFET ou IGBT.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3060254B1 (fr) * 2016-12-12 2019-07-26 Institut Vedecom Procede d'integration de puces de puissance et modules electroniques de puissance
FR3094567B1 (fr) * 2019-03-28 2021-05-21 Inst Vedecom Procédé de fabrication bas coût d’un élément modulaire de commutation de puissance

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014010373A1 (de) 2014-07-12 2015-01-15 Daimler Ag Elektronisches Modul für ein Kraftfahrzeug
US20160133558A1 (en) 2013-06-11 2016-05-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Power Module

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442033B1 (en) * 1999-09-24 2002-08-27 Virginia Tech Intellectual Properties, Inc. Low-cost 3D flip-chip packaging technology for integrated power electronics modules
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
ES2334193B1 (es) * 2007-12-17 2011-01-17 Eurocir, S.A. Procedimiento de fabricacion de placas de circuito impreso con materiales base de alta conductibilidad termica aptas para la insercion de componentes no superficiales.
US8063440B2 (en) * 2009-05-28 2011-11-22 GM Global Technology Operations LLC Power electronics power module with imbedded gate circuitry
JP2015095560A (ja) * 2013-11-12 2015-05-18 株式会社デンソー パワーモジュール
DE102015107109B4 (de) * 2015-05-07 2023-10-05 Infineon Technologies Ag Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160133558A1 (en) 2013-06-11 2016-05-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Power Module
DE102014010373A1 (de) 2014-07-12 2015-01-15 Daimler Ag Elektronisches Modul für ein Kraftfahrzeug

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