CN1193411C - 解决与蚀刻沟道过程有关的光学边缘效应的器件与方法 - Google Patents
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Abstract
根据本发明的第一方面，提供了一种改进型半导体衬底。该改进型半导体衬底包括：1)半导体衬底；2)至少一层缓冲层，它设置在至少部分衬底上；以及3)多个沟道，它包括a)多个内部沟道，其延伸到半导体衬底内以及b)至少一个浅薄的外围沟道，延伸到至少一层缓冲层内但是不延伸到半导体衬底内。根据本发明的另一个方面，提供了一种在半导体衬底内选择成型沟道的方法。根据本发明的又一个方面，提供了一种包括至少一个外围沟道和多个内部沟道的沟道DMOS晶体管结构。该结构包括：1)第一导电型衬底；2)体区，它位于衬底上，所述体区具有第二导电型，其中外围沟道和内部沟道通过该体区延伸；3)绝缘层，嵌入每个外围沟道与内部沟道之间；4)第一导电电极，覆盖每个绝缘层；以及5)第一导电型的源极区，位于与每个内部沟道相邻，但是与至少一个外围沟道不相邻的体区内。
Description
背景技术
目前，半导体处理技术可以创建亚微米范围内的特征图形尺寸。在这种小型化程度，因为通常所谓“光学邻近效应”引起的特征图形尺寸的变化会变得显著。通常，邻近效应是指因为靠近附近的其它特征图形引起的特征图形尺寸的变化。具体地说，光学邻近效应是光刻期间产生的邻近效应。因为光学邻近效应，所以给定特征图形的尺寸会根据其与其它特征图形之间的间隔发生变化。
在导致光学邻近效应的现象中有与成像特征图形有关的各种衍射图形。光学邻近效应的一个例子是在等同线路的致密阵列内(densearray of equal lines)的隔离印刷线与印刷线之间可能发生的尺寸差值。
光学邻近效应的具体后果是出现被其它特征图形包围的内部特征图形与未被其它特征图形包围的外围特征图形显著不同的情况。(在这些情况下，通常将光学邻近效应称为光学边缘效应。)例如，目前，在以亚微米特征尺寸进行的光刻过程中，外围光学抗蚀剂特征图形通常显示显著光学边缘效应。因此，在其它特征图形之中蚀刻的硅沟道经常受损。因此，采用所蚀刻的硅沟道的器件，例如沟道DMOSFETS(双扩散金属氧化物半导体场效应晶体管)、沟道肖特基势垒整流管、DRAM(动态随机存取存储器)器件以及其沟道用于隔离单独集成电路的器件也经常因为光学边缘效应受损。
图1A和图1B示出这种边缘效应的例子。这两个图示出利用光学抗蚀剂特征图形之间的孔径蚀刻沟道的情况。更具体地说，如图1A所示，利用光刻过程，对硅衬底10成型光学抗蚀剂特征图形15a、15b、15c、15d。如图所示，分别位于其它特征图形(在此未示出内部特征图形15a左侧的特征图形)之间的内部特征图形15a、15b和15c具有大致垂直的侧壁。不幸的是，因为在此讨论的光学边缘效应，未位于其它特征图形之间的外围特征图形15d具有大致倾斜的侧壁，如图所示。
图1B示出在对图形光学抗蚀剂硅衬底进行蚀刻步骤后获得的结果。从该图中可以看出，因为光学抗蚀剂特征图形15a、15b和15c的侧壁具有大致垂直属性，所以硅侧壁10a、10b和10c也大致垂直。相反，因为光学抗蚀剂特征图形15d的侧壁具有大致倾斜状态，所以硅侧壁10d也大致倾斜，因此在沟道底部形成锐角。
在其它例子中，利用氧化硅或氮化硅光掩模蚀刻硅衬底。参考图2A，通过光学抗蚀剂特征图形15a、15b、15c、15d蚀刻氧化硅层或氮化硅层以在硅衬底10上成型氧化硅特征图形或氮化硅特征图形17a、17b、17c、17d。如图2A所示，分别位于其它光学抗蚀剂特征图形之间的内部光学抗蚀剂特征图形15a、15b、15c具有大致垂直的侧壁，而未位于其它光学抗蚀剂特征图形之间的外围光学抗蚀剂特征图形15d具有大致倾斜侧壁。氧化硅特征图形或氮化硅特征图形17a至17d也一样。然后，清除光学抗蚀剂特征图形15a、15b、15c和15d，仅保留氧化硅特征图形或氮化硅特征图形17a、17b、17c和17d。图2B示出利用仅作为掩蔽特征图形的氧化硅特征图形或氮化硅特征图形17a、17b、17c和17d蚀刻硅衬底10的结果。如图所示，该结果与利用光学抗蚀剂特征图形15a、15b、15c和15d蚀刻衬底10实现的结果非常相同(参考图1B)。具体地说，因为氧化硅特征图形或氮化硅特征图形17a、17b、17c具有大致垂直侧壁，所以硅侧壁10a、10b和10c也大致垂直。此外，因为氧化硅特征图形或氮化硅特征图形17d具有大致倾斜侧壁，所以导致沟道特征图形具有大致倾斜硅侧壁10d，并在沟道底部产生锐角。
在更多的其它例子中，通过利用光学抗蚀剂特征图形和氧化硅或氮化硅特征图形定义的掩模蚀刻硅衬底。如图3所示，分别位于其它光学抗蚀剂特征图形之间的内部光学抗蚀剂特征图形15a、15b、15c具有大致垂直侧壁，而未位于其它光学抗蚀剂特征图形之间的外围光学抗蚀剂特征图形15d具有如图所示的大致倾斜侧壁。氧化硅特征图形或氮化硅特征图形17a至17d也一样。对于硅衬底10，因为特征图形15a/17a、15b/17b和15ac/17c具有大致垂直侧壁，所以硅侧壁10a、10b和10c也大致垂直。相反，因为特征图形15d/17d倾斜并且包括光学抗蚀剂和氧化物或氮化物的组合的事实，所以在沟道底部形成锐角，如图1和2B所示。此外，在氧化物或氮化物特征图形17d成型的接口处底切(undercut)硅衬底10。
在上述所有情况下，光学邻近效应产生不希望的沟道特性，包括倾斜侧壁和锐角底部。因此，在本技术领域内需要解决蚀刻的沟道特征图形上的光学邻近效应问题。
其它技术通过在单元周围放置虚设的沟道解决了DRAM应用中因为光学邻近效应产生的问题。请参考，例如J.Fung Chen、Tom Laidig、Kurt E.Wampler和Roger Caldwell编写的“Practical Method forFull-Chip Optical Proximity Correction，”SPIE Proceedings，Vol.3051，1997；J.Fung Chen、Tom Laidig、Kurt E.Wampler和Roger Caldwell编写的发表在BACUS，1997上的论文“An OPC Roadmap to 0.14mmDesign Rules”；J.Li，D.Bernard，J.Rey，V.Boksha编写的“Model-BasedOptical Proximity Correction Including Photo-resist Effects”Proc.SPIE，V.3051，1997，P.643-651；N.Shamma、F.Sporon-Fiedler、E.Lin编写的“A Method for Correction of Proximity Effect in Optical Lithography”KTI Microlithography Seminar Interface’91，P.145；Chris A.Mack编写的“Evaluating Proximity Effects Using 3-D Optical LithographySimulation，”Semiconductor International July 1996 P.237；O.Otto等编写的“Automated optical proximity correction-a rule-based approach，”SPIEProceedings，V.2197，P.278，1997；A.Kornblit等编写的“Role of etchpattern fidelity in the printing of optical proximity corrected photomasks，”EIPB’95，1995。
然而，尽管如此在本技术领域内仍需要另一种方法来解决这些问题。
发明内容
本发明致力于满足本技术领域内的这些以及其它需要。
根据本发明的第一方面，提供了一种改进的半导体衬底。该改进的半导体衬底包括：(1)半导体衬底；(2)至少一层缓冲层，其成型在至少部分衬底上；以及(3)多个沟道，包括(a)多个延伸到半导体衬底内的内部沟道以及(b)至少一个延伸到至少一层缓冲层内但是不延伸到半导体衬底内的浅的外围沟道。
在一个优选实施例中，在半导体衬底上的至少一个浅的外围沟道区域内提供至少一层缓冲层，而在半导体衬底上的多个内部沟道区域内不提供缓冲层。
在另一个优选的实施例中，在半导体衬底上的至少一个浅的外围沟道区域内成型至少一层缓冲层，并在半导体衬底上的多个内部沟道区域内成型至少一层缓冲层。然而，多个内部沟道区域内的至少一层缓冲层比至少一层浅的外围沟道区域内的至少一层缓冲层薄。(例如：多个内部沟道区域内的缓冲层可以包括一单层缓冲层，而至少一层浅的外围沟道内的缓冲层可以包括两层缓冲层。)因此，每个内部沟道通过多个内部沟道区域内的至少一层缓冲层延伸到半导体衬底内，而每个浅的外围沟道不通过至少一个浅的外围沟道区域内的至少一层缓冲层延伸(并因此不延伸到半导体衬底内)。
根据本发明的又一个方面，提供了一种在半导体衬底上成型沟道的方法。该方法包括：(1)提供半导体衬底；(2)在衬底上提供一构图的抗蚀刻层，该图形层具有多个沟道孔径，包括(a)至少一个外围沟道孔径和(b)多个内部沟道孔径；(3)在每个外围沟道孔径与半导体衬底之间形成至少一层缓冲层；以及(4)执行蚀刻处理，其中在半导体衬底上的每个内部沟道孔径位置蚀刻内部沟道，并且利用至少一层缓冲层，防止在半导体衬底上的每个外围孔径位置蚀刻外围沟道。
在一个优选实施例中，该方法进一步包括在每个内部沟道孔径与半导体衬底之间提供至少一层缓冲层。然而，在每个外围沟道孔径与半导体衬底之间的至少一层缓冲层的总厚度大于在每个内部沟道孔径与半导体衬底之间的至少一层缓冲层的总厚度。(例如，每个内部沟道孔径与半导体衬底之间的缓冲层可以包括一层缓冲层，而每个外围沟道孔径与半导体衬底之间的缓冲层包括两层缓冲层)。因此，在蚀刻过程中，内部沟道是通过至少一层缓冲层并进入半导体衬底上的每个内部沟道孔径位置来蚀刻的，而不通过位于每个外围沟道孔径位置的至少一层缓冲层(并因此不蚀刻到衬底内)来蚀刻沟道。
优选缓冲层包括氧化物层和氮化物层。优选衬底是硅衬底。
许多器件可以采用根据本发明的改进型衬底和方法，包括沟道DMOS晶体管、沟道肖特基势垒整流管以及DRAM器件。
根据本发明的又一个方面，提供了一种包括至少一个外围沟道和多个内部沟道的沟道DMOS晶体管结构。该结构包括：(1)第一导电型衬底；(2)体区，它位于衬底上具有第二导电型，其中外围沟道和内部沟道通过该体区延伸；(3)绝缘层，嵌入每个外围沟道与内部沟道之间；(4)第一导电电极，覆盖每个绝缘层；以及(5)第一导电型的源极区，位于与每个内部沟道相邻，但是与至少一个外围沟道不相邻的体区内。该结构还可以包括：漏极，位于与体区相对的衬底表面上；以及源极，至少位于部分源极区上。
优选地，第一导电型是n型导电性，而第二导电型是p型导电型。优选地，绝缘层是氧化物层，而且导电电极包括多晶硅。在特定优选实施例中，沟道DMOS晶体管结构进一步包括绝缘区(例如硼磷硅玻璃(borophosphosilicate))，它位于内部沟道内的每个第一导电电极之上。
本发明的一个优势在于，以有效、经济方式，对不利于外围沟道特征图形的光学边缘效应进行处理。
本发明的另一个优势在于，可以显著改善具有外围沟道特征图形的产品的性能，例如：沟道DMOS器件、沟道肖特基势垒整流管、DRAM器件，以及采用外围沟道特征图形的其它器件。
根据如下的发明详述和权利要求，本发明的这些以及其它实施例和优势将变得更加明显。
附图的简要说明
图1A是应用构图的光学抗蚀剂图形后的半导体衬底的截面图。
图1B是应用构图的光学抗蚀剂图形和完成后续蚀刻过程后的半导体衬底的截面图。
图2A是提供有光学抗蚀剂和氧化物或氮化物特征图形的半导体衬底的截面图。
图2B是在清除光学抗蚀剂后并且在通过剩余氧化物或氮化物特征图形进行蚀刻后，图2A所示半导体衬底的截面图。
图3是在通过光学抗蚀剂和氧化物或氮化物特征图形进行蚀刻后，图2A所示半导体衬底的截面图。
图4A至4C是示出根据本发明实施例成型沟道过程的截面图。
图5A至5C是示出根据本发明实施例成型沟道过程的截面图。
图6是根据本发明实施例的沟道DMOS晶体管的截面图。
发明详述
以下将参考附图更全面说明本发明，附图示出本发明的优选实施例。然而，可以以各种不同方式实现本发明，而且不应该将本发明局限于在此描述的实施例。
在此，术语“外围沟道”是指成型在表面上，并且在其一侧上具有而在其另一侧上不具有的一种或多种类似结构的沟道或部分沟道。同样，术语“内部沟道”是指成型在表面上并且在其两侧上均具有的一种或多种类似结构的沟道或部分沟道。“内部沟道孔径”是指在所构图形的抗蚀刻层上的孔径，根据通过该孔径的足够蚀刻深度导致内部沟道的成型。“外围沟道孔径”是指在所构图形的抗蚀刻层上的孔径，根据通过该孔径的足够蚀刻深度，导致外围沟道的成型。如下所述，在本发明的某些实施例中，外围沟道孔径实际上不导致在蚀刻后在半导体衬底上成型沟道，而是导致仅在缓冲层上成型浅的沟道。
图4A至4C示出本发明的第一实施例。如图4A所示，利用本技术领域内众所周知的技术(例如：化学汽相沉淀积(CVD))，在优先为硅衬底的衬底100的表面100a上成型氮化物或氧化物特征图形102，优选地利用氧化硅或氮化硅层成型氮化物或氧化物特征图形102。
然后，如图4B所示，在部分表面100上以及在部分氧化物或氮化物特征图形102上形成具有特征图形104a、104b、104c和104d的所构图形的光学抗蚀剂层(特征图形104c和104d部分覆盖特征图形102的两侧102a和102b，而暴露特征图形102的上部中心表面)。与特征图形104a、104b和104c不同，特征图形104d未位于两个其它特征图形之间，因此受到光学边缘效应的影响，如图4B中的倾斜面104o所示。
然后，对图4B所示的结构执行蚀刻步骤，例如活性离子蚀刻步骤，其中相对于氧化物或氮化物特征图形102，优选地蚀刻衬底100。因此，如图4C所示，在衬底100的特征图形104a与104b之间和特征图形104b与104c之间形成沟道106。然而，因为在特征图形104c与104d之间存在氧化物或氮化物特征图形102，所以仅在氮化物特征图形102上形成浅的沟道107，而且在衬底100上不形成沟道。
如图1B所示，在衬底上没有氧化物或氮化物特征图形102的此外围位置成型沟道，预期这种沟道因为光学边缘效应而具有锐角底部。因此，通过在光学抗蚀剂层104的外围沟道孔径的下方成型氧化物或氮化物特征图形102，可以防止产生不利结果。
图5A至5C示出第二实施例。如图5A所示，利用本技术领域内众所周知的技术，例如CVD，在衬底100的表面100a上成型氮化物或氧化物特征图形102。随后，仍利用本技术领域内众所周知的技术，例如CVD，在表面100a和氧化物或氮化物特征图形102上成型氮化物或氧化物层103。
如图5B所示，在氧化物或氮化物层103上成型具有光学抗蚀剂特征图形104a、104b、104c、104d的构图的光学抗蚀剂层。然后，执行氧化物或氮化物蚀刻处理，例如活性离子蚀刻过程，在该蚀刻过程中，产生图形氧化物或氮化物层103，并在衬底100上形成沟道106，如图所示。此蚀刻步骤足以蚀刻通过氧化物或氮化物层103，但是还不足以蚀刻通过氧化物或氮化物层102。因此，在氧化物或氮化物层103上的光学抗蚀剂特征图形104a与104b之间、特征图形104b与104c之间以及特征图形104c与104d之间形成孔径。此外，通过特征图形104a/103a与104b/103b确定的孔径以及特征图形104b/103b与104c/103c确定的孔径，在衬底100上蚀刻沟道106。然而，因为附加氧化物或氮化物厚度，所以在氧化物或氮化物层102上的光学抗蚀剂特征图形104c与104d之间不形成孔径，因此在衬底100上的此位置不形成沟道。如图3所示，在衬底100上由特征图形104c/103c与104d/103d确定的外围位置形成沟道，预期该沟道具有锐角底部，并且该沟道右侧被底切。
除了在沟道蚀刻步骤之前消除光学抗蚀剂特征图形104a、104b、104c和104d外，结合图5A和5B说明的同样过程形成图5C所示的结构。在衬底100上在特征图形103c与103d确定的外围位置形成沟道，预期该沟道已经受到不利光学边缘效应的影响，如图2B所示，其中该沟道具有倾斜侧壁和锐角底部。
将结合图6说明本发明的另一个实施例。图6示出根据本发明构造的两个沟道DMOS单元250。与现有技术器件类似，在此实施例中，沟道MOS单元250包括n+衬底200，在n+衬底200上生长轻度n掺杂外延层202，作为DMOS单元250的漏极。在n+衬底的底部喷镀导电层(未示出)，作为DMOS单元的公共漏极接点。在n掺杂外延层202部分，形成反向(p型)导电型体区204，作为DMOS单元250的栅极区。还形成n+区212，作为DMOS单元250的源极。导电层216作为DMOS单元250的公共源极接点，使各源极(即：各n+区212)互相短路。形成嵌入氧化物层206a并填充多晶硅210a的沟道区。填充氧化物206a和多晶硅210a的填充的沟道作为DMOS单元250的栅电极。利用BPSG(硼磷硅玻璃)结构214使多晶硅210a与导电层216(源极接点)绝缘，从而允许单独地偏置栅极和源极。
如上所述，因为光学边缘效应，所以外围沟道通常存在缺陷。因此，在成型外围DMOS器件的例子中，在外围DMOS器件的栅极与源极之间经常发生短路。为了避免出现这种问题，在此实施例中，建立虚设的外围器件252。在这种情况下，尽管外围(右侧)沟道内填充了氧化物层206b和多晶硅210b，但是仍不能形成n+源极区(并因此不需要成型BPSG绝缘结构)。这样，避免了在外围沟道内发生栅极与源极之间短路的可能性，因为源极被完全消除。
如前所述，与DMOS单元250相连的多晶硅区210a必须与源极接点216电绝缘以实现正常工作。相反，与虚设的外围器件252相连的多晶硅区210b可以与源极接点216发生短路。通常，与DMOS单元250相连的各多晶硅区210a电连接在一起(未示出)，从而使得一组分立器件的性能就象是一个大规模晶体管。然而，由于在虚设的外围器件252内源极接点216与多晶硅区210b短路，所以必须注意确保多晶硅210b不与多晶硅210a发生电连接。否则，会在DMOS器件的源极与栅极之间发生短路。这通常是通过将外围沟道与其它沟道隔离开来实现的。
现在，简要说明形成图6所示结构的过程。在初始处理步骤，利用本技术领域内众所周知的处理步骤，以同样方式构造DMOS单元250和虚设的外围器件252。例如，在传统N+掺杂衬底200上生长N掺杂外延层202。然后，在注入与扩散步骤形成P体区204。由于在整个衬底上该P体区均匀，所以不需要掩模。然后，利用氧化物层覆盖外延层表面，通常暴光此氧化物层并形成图形氧化物层，以在该氧化物层上留下掩模开口。例如，利用活性离子蚀刻，通过掩模开口干蚀刻各沟道。如图6所示，对应于虚设的外围器件252的外围(右侧)沟道通常因为光学边缘效应存在缺陷。然后，在整个结构上沉淀氧化物层206，以便氧化物层206覆盖沟道壁和P体区204的表面。接着，在整个表面上形成多晶硅层210，用于填充各沟道。通常对多晶硅层210掺杂氯化磷，或者注入砷或磷以降低其电阻率。
在这方面，在外围(右侧)沟道上喷镀掩蔽层。然后，对多晶硅层210和氧化物层206进行蚀刻以优化多晶硅层210的厚度，并暴光各沟道之间的P体区部分。接着，利用光学抗蚀剂掩蔽处理以形成具有孔径的构图掩蔽层，该孔径确定n+区212。通常，在注入与扩散过程形成n+区212。在形成虚设的外围器件252过程中，不形成孔径，并因此不形成N+区。然后，以传统方式消除掩蔽层。随后，通过在该结构上形成并构图BPSG层以确定BPSG区214，以传统方式完成DMOS单元。(如上所述，由于虚设的外围器件不含有N+源区，所以不需要BPSG区。)然后，在整个结构上喷镀如图所示的导电层216。
尽管在此对各种实施例进行了具体描述和说明，但是，应当理解上述对本发明所做的各种变换和变更将由上述教导所包括，并且这些变换和变更在所附权利要求所述范围内，而不会脱离本发明的精神和范围。作为特定例子，本发明方法可以用于形成其各种半导体区的导电性与在此描述的半导体区的导电性相反的结构。
Claims (21)
1.一种在半导体衬底上提供沟道的方法，该方法包括：
提供半导体衬底；
在所述衬底上提供构图的抗蚀刻层，所述构图层具有多个沟道孔径，它包括(a)至少一个外围沟道孔径和(b)多个内部沟道孔径；
在每个外围沟道孔径与半导体衬底之间提供至少一层缓冲层；以及
执行蚀刻处理，其中在所述半导体衬底上的每个内部沟道孔径位置蚀刻内部沟道，并且其中通过所述至少一层缓冲层，防止外围沟道在每个外围孔径位置蚀刻进所述半导体衬底。
2.根据权利要求1所述的方法，其中所述缓冲层是氧化物层。
3.根据权利要求1所述的方法，其中所述缓冲层是氮化物层。
4.根据权利要求1所述的方法，其中所述半导体衬底是硅衬底。
5.根据权利要求1所述的方法，其中所述沟道是在制造沟道DMOS晶体管过程中形成的。
6.根据权利要求1所述的方法，其中所述沟道是在制造沟道肖特基势垒整流管过程中形成的。
7.根据权利要求1所述的方法，其中所述沟道是在制造DRAM器件的过程中形成的。
8.根据权利要求1所述的方法，该方法进一步包括：在每个内部沟道孔径与半导体衬底之间提供至少一层缓冲层，
其中在每个外围沟道孔径与半导体衬底之间的至少一层缓冲层的总厚度大于在每个内部沟道孔径与半导体衬底之间的至少一层缓冲层的总厚度，并且
其中在所述蚀刻过程中，内部沟道通过所述至少一层缓冲层蚀刻，并在每个内部沟道孔径位置上进入所述半导体衬底蚀刻。
9.根据权利要求8所述的方法，其中在每个内部沟道孔径与半导体衬底之间的缓冲层包括一单层缓冲层，并且其中在每个外围沟道孔径与半导体衬底之间的缓冲层包括两层缓冲层。
10.根据权利要求8所述的方法，其中从氧化物层和氮化物层中选择缓冲层。
11.根据权利要求8所述的方法，其中所述半导体衬底是硅衬底。
12.一种包括蚀刻的沟道的半导体衬底，它包括：
半导体衬底；
至少一层缓冲层，提供在至少部分所述衬底上；以及
多个沟道，包括(a)多个延伸到所述半导体衬底内的内部沟道以及(b)至少一个延伸到所述至少一层缓冲层内但是不延伸到半导体衬底内的浅的外围沟道。
13.根据权利要求12所述的包括蚀刻的沟道的半导体衬底，其中在所述半导体衬底上的所述至少一个浅的外围沟道区域内提供至少一层缓冲层，而且在所述半导体衬底上的所述多个内部沟道区域内不提供缓冲层。
14.根据权利要求12所述的包括蚀刻的沟道的半导体衬底，
其中在所述半导体衬底上的所述至少一个浅的外围沟道区域内提供至少一层缓冲层，
其中在所述半导体衬底上的所述多个内部沟道区域内提供至少一层缓冲层，
其中所述多个内部沟道区域内的所述至少一层缓冲层比所述至少一个浅的外围沟道区域内的所述至少一层缓冲层薄，
其中每个内部沟道通过所述多个内部沟道区域内的所述至少一层缓冲层延伸并进入所述半导体衬底，以及
其中每个浅的外围沟道不通过所述至少一个浅的外围沟道区域内的所述至少一层缓冲层延伸，并且不延伸进所述半导体衬底内。
15.根据权利要求14所述的包括蚀刻的沟道的半导体衬底，
其中所述多个内部沟道区域内的所述缓冲层包括一单层缓冲层，并且
其中所述至少一个浅的外围沟道区域内所述缓冲层包括两层缓冲层。
16.根据权利要求12所述的包括蚀刻的沟道的半导体衬底，其中缓冲层是氧化物层。
17.根据权利要求12所述的包括蚀刻的沟道的半导体衬底，其中缓冲层是氮化物层。
18.根据权利要求12所述的包括蚀刻的沟道的半导体衬底，其中半导体衬底是硅衬底。
19.一种沟道DMOS晶体管，包括
半导体衬底；
至少一层缓冲层，提供在至少部分所述衬底上；以及
多个沟道，包括(a)多个延伸到所述半导体衬底内的内部沟道以及(b)至少一个延伸到所述至少一层缓冲层内但是不延伸到半导体衬底内的浅的外围沟道。
20.一种肖特基势垒整流管，包括
半导体衬底；
至少一层缓冲层，提供在至少部分所述衬底上；以及
多个沟道，包括(a)多个延伸到所述半导体衬底内的内部沟道以及(b)至少一个延伸到所述至少一层缓冲层内但是不延伸到半导体衬底内的浅的外围沟道。
21.一种DRAM器件，包括。
半导体衬底；
至少一层缓冲层，提供在至少部分所述衬底上；以及
多个沟道，包括(a)多个延伸到所述半导体衬底内的内部沟道以及(b)至少一个延伸到所述至少一层缓冲层内但是不延伸到半导体衬底内的浅的外围沟道。
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