CN1100351C - 快速eeprom单元及其制造方法 - Google Patents

快速eeprom单元及其制造方法 Download PDF

Info

Publication number
CN1100351C
CN1100351C CN96107303A CN96107303A CN1100351C CN 1100351 C CN1100351 C CN 1100351C CN 96107303 A CN96107303 A CN 96107303A CN 96107303 A CN96107303 A CN 96107303A CN 1100351 C CN1100351 C CN 1100351C
Authority
CN
China
Prior art keywords
silicon chip
type
film
foreign ion
flash eeprom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96107303A
Other languages
English (en)
Other versions
CN1143815A (zh
Inventor
安在春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of CN1143815A publication Critical patent/CN1143815A/zh
Application granted granted Critical
Publication of CN1100351C publication Critical patent/CN1100351C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明揭示一种快速EEPROM单元,特别是一种对于一个浮动栅极用使用掩模的蚀刻工艺将第一多晶硅膜形成图形,注入杂质离子形成一个源区和漏区,形成一个向沟道方向延伸的控制栅极,而使其尺寸减到最小的单元。此外,本发明提供一种独特的结构防止在自调节蚀刻过程中硅基片下陷,因此改善器件的可靠性。

Description

快速EEPROM单元及其制造方法
本发明涉及一种快速EEPROM(电可擦可编程只读存储器〕单元及其制造方法,特别是有一个向浮动栅极的沟道方向延伸的控制栅极的单元。
具有编程和擦除功能的快速EEPROM,其单元种类分成叠栅结构和分离栅结构。现参照附图加以说明。说明书附图1A到1C表示习用的具有叠栅结构的单元的制造方法。
图1A到1C是一个习用的具有叠栅结构的快速EEPROM单元沿图2的A-A方向的剖面图,用于解释制造方法。
在图1A中,沟道氧化膜2和第一多晶硅膜3顺序沉积于具有一个场区和一个有源区的硅基片1上。然后,第一多晶硅膜3和沟道氧化膜2顺序使用照相和蚀刻工艺形成图形,如图2所示。再将介质薄膜4和第二多晶硅膜5置于所成形的结构上,介质薄膜4是由顺序沉积氧化膜和氮化膜所形成。
参考图1B,在成形结构上涂上光致抗蚀剂膜(未表示〕后,对于一个控制栅极用使用掩模的照相工艺将光致抗蚀剂膜形成图形。用使用形成图形的光致抗蚀剂膜作为掩膜的自调节蚀刻工艺,将第二多晶硅膜5、介质薄膜4、第一多晶硅膜3、沟道氧化膜2顺序蚀刻,形成存储单元的栅极,在此单元中沟道氧化膜2、浮动栅极3A、介质薄膜4、控制栅极5A都叠加。
在图1C中,去掉光致抗蚀剂膜后,在暴露的硅基片1上注入杂质离子形成源区和漏区(6和7)。界层介质薄膜8沉积于成形结构上。然后,界层介质薄膜8形成露出硅基片的图形,因此形成一个接触洞9。图2中的标号10表示场区隔离。
如上所详细描述,因为现有技术中的EEPROM单元,每两个单元需要一个接触洞,这就限制了减小单元面积。此外,硅基片(图2中的“s”区)可能会下陷。而第一多晶片已通过图1B的自调节蚀刻工艺在此被蚀刻。这会使得源线的连续性变坏而导致可靠性问题。为了解决此类问题,可使用埋结工艺使场区氧化膜形成之前源线就已形成。即使在这种情况下,也会由于杂质离子的横向扩散,使单元面积的缩小受到另一限制。
本发明的一个目的是提供一种快速EEPROM单元和制造这种单元的一种方法,它能解决以上缺点和减小单元面积。本发明的另一个目的是提供一种有一个向浮动栅极的沟道方向伸展的控制栅极的快速EEPROM单元。
为了达到上述目的,按照本发明的一个快速EEPROM单元阵列,组成如下:
许多按行和列的方式排列在硅基片上的浮动栅极;
许多按行的方式连续沉积于浮动栅极和硅基片上的控制栅极;
许多形成在硅基片上按列方向排列在浮动栅极之间的隔离区;以及
许多形成在硅基片上,按行方向沉积在控制栅极之下并位于浮动栅极之间的源线和漏线。
一种制造快速EEPROM单元的方法,包括以下步骤:
在硅基片上顺序形成沟道氧化膜、第一多晶硅膜、介质薄膜;
顺序在介质薄膜、第一多晶硅膜、沟道氧化膜上形成图形;
注入第一杂质离子形成一个源区和一个漏区;
用氧化的方法在源区和漏区形成一个氧化膜;
将第二多晶硅膜沉积于上述成形结构上;
顺序在第二多晶硅膜的选择区、已成图形的介质薄膜、已成图形的第一多晶硅膜、和已成图形的沟道氧化膜上形成图形,以便形成具有浮动栅极和控制栅极叠加结构的单元阵列,控制栅极向源区和漏区的垂直方向延伸;
通过选择区域将第二杂质离子注入到硅基片形成一个单元隔离区。
为了充分理解本发明的本质和目的,下面结合附图对发明进行详细描述:
图1A到1C是用于解释按现有技术制造一个具有叠栅结构的EEPROM单元的制造方法的剖面图。
图2是一个用于解释图1A到1C的草图;
图3A到3C是用于解释按本发明制造一个具有叠栅结构的EEPROM单元的方法的剖面图;和
图4是表示按本发明制造一个EEPROM单元的方法的草图。
相似的参考特征在几个附图中代表相似部分。
图3A到3C是剖面图,用于解释按本发明制造具有叠栅结构的EEPROM单元的方法。参考图4,解释将在下面给出。(图3A和3B是图4沿C-C方向的剖面图,图3C是图4沿B-B方向的剖面图〕
在图3A中,沟道氧化膜2、第一多晶硅膜3B、第一氧化膜12、氮化膜13(第一氧化膜12和氮化膜13形成介质薄膜14〕在硅基片上顺序形成,整个区域是一个有源区。在成形结构上涂上光致抗蚀剂膜11,对浮动栅极用使用掩模的照相工艺将光致抗蚀剂膜11形成图形,将介质薄膜14的暴露区形成图形,然后将已成图形的光致抗蚀剂膜11作为掩模形成第一多晶硅膜3B和沟道氧化膜2。然后,将第一杂质离子注入到暴露的硅基片1中,一个源区6A和一个漏区7A就形成了。
在上述工艺中,当硅基片1是p-型时,第一杂质离子是n-型。当硅基片1是n-型时,第一杂质离子是p-型。当硅基片1是p-型时,高浓度注入象砷一样的n-型杂质离子形成源区和漏区。
图3B表示在去掉光致抗蚀剂膜11后经过氧化工艺后,第二氧化膜16便厚厚地生成在源区和漏区(6A和7A〕上,然后将第二多晶硅膜15沉积于成形结构上。在上述氧化工艺过程中,在源区和漏区(6A和7A〕形成第二厚氧化膜16,它的形成是由于注入杂质离子提高了氧化膜的生长率所致。
在图3C中,在成形结构上涂上光致抗蚀剂膜11,对于一个控制栅极用使用掩模的照相工艺将光致抗蚀剂膜17形成图形,在将第二多晶硅膜15形成图形,然后将已成图形的光致抗蚀剂膜17作为掩模用自调节蚀刻工艺加工已成图形的介质薄膜14、已成图形的第一多晶硅膜3B、和已成图形的沟道氧化膜2。结果,就生成了具有重叠的浮动栅极3B和控制栅极15A结构的单元阵列,其中控制栅极15A向沟道方向延伸,图3C是图4沿B-B方向的剖面图。如图3B所示,由于注入杂质离子所引起生成的很厚的第二氧化膜16在上述自调节蚀刻工艺(图3C未表示〕过程中能防止硅基片1被暴露,硅基片1下陷现象就不会发生。此外,因为图3B(图4中的C-C剖面〕中的控制栅极15A与沟道向同一方向延伸,源线和漏线被连接而所形成单元阵列的外部接触点(即,在单元阵列内不必有接触点〕,它能使单元面积小型化。
通过对控制栅极使用掩模的蚀刻工艺,如图4所示的硅基片1的选择区F被暴露,通过选择区F将第二杂质离子注入硅基片中形成单元隔离区18。单元隔离区18防止在沟道之间产生穿通现象。因为注入杂质离子形成单元隔离区18时没有附加掩模工序,所以它能避免习用的隔离工艺中出现的需要调节容许间隙所引起的增加单元面积的情况。
在上文所述中,当硅基片1是p-型时,第二杂质离子是p-型。当硅基片1是n-型时,第二杂质离子是n-型。当硅基片1是p-型时,高浓度注入象硼一样的p-型杂质离子形成单元隔离区18。
按本发明形成单元阵列,包含以下步骤:
许多按行和列的方式排列在硅基片上的浮动栅极;
许多按行的方式连续沉积于浮动栅极和硅基片上的控制栅极;
许多形成在硅基片上,按列方向排列在浮动栅极之间的隔离区;以及
许多形成在硅基片上,按行方向沉积在控制栅极之下并位于浮动栅极之间的源线和漏线。
当硅基片是p-型掺杂时这里的源线和漏线是n-型掺杂,隔离区是p-型掺杂。当硅基片是n-型掺杂时源线和漏线是p-型掺杂,隔离区是n-型掺杂。而且,源线和漏线在单元阵列区没有接触。
如上所述,按本发明,对于一个浮动栅极用使用掩模的蚀刻工艺将第一多晶硅膜形成图形,通过注入杂质离子形成源区和漏区,并形成向沟道方向延伸的控制栅极,便可使单元尺寸减到最小。而且,通过防止硅基片在自调节蚀刻工艺中下陷,本发明在器件可靠性方面有显著的效应。
上文尽管用最佳实施例在一定程度上对本发明进行了描述,但也只是描述了本发明的原理。需要明确的是本发明不仅仅限于这里所述和图示的最佳实施例。因此,在本发明的范围和精神内可以产生各种变化,而且它们都包括在本发明的更进一步的实施例中。

Claims (10)

1.一种快速EEPROM单元阵列,包含:
许多按行和列的方式排列在硅基片上的浮动栅极;
许多按行的方式连续沉积于所说浮动栅极和所说硅基片上的控制栅极;
许多形成在所说硅基片上,按列方向排列在所说浮动栅极之间的隔离区;以及
许多形成在所说硅基片上,按行方向沉积在所说控制栅极之下并位于所说浮动栅极之间的源线和漏线。
2.根据权利要求1所说的快速EEPROM单元阵列,其特征在于:当所说硅基片是p-型杂质时,所说源线和漏线是n-型杂质,所说隔离区是p-型杂质。
3.根据权利要求1所说的快速EEPROM单元阵列,其特征在于:当所说硅基片是n-型杂质时,所说源线和漏线是p-型杂质,所说隔离区是n-型杂质。
4.根据权利要求1所说的快速EEPROM单元阵列,其特征在于:所说源线和漏线在所说单元阵列区没有接触。
5.一种制造快速EEPROM单元的方法包括以下步骤:
在硅基片上顺序形成沟道氧化膜、第一多晶硅膜、介质薄膜;
顺序在所说介质薄膜、所说第一多晶硅膜、和所说沟道氧化膜上形成图形;
注入第一杂质离子形成一个源区和一个漏区;
用氧化的方法在所说源区和所说漏区形成一个氧化膜;
将第二多晶硅膜沉积于上述成形结构上;
顺序在所说第二多晶硅膜、所说已成图形的介质薄膜、所说已成图形的第一多晶硅膜、和所说已成图形的沟道氧化膜上形成图形,以便形成具有重叠的浮动栅极和控制栅极结构的单元阵列,并且所说控制栅极向所说源区和漏区的垂直方向延伸;
通过所说选择区域将第二杂质离子注入到所说硅基片中形成一个单元隔离区。
6.根据权利要求5的方法,其特征在于:当所说硅基片是p-型时,所说第一杂质离子是n-型,而所说第二杂质离子是p-型。
7.根据权利要求5的方法,其特征在于:当所说硅基片是n-型时,所说第一杂质离子是p-型,而所说第二杂质离子是n-型。
8.根据权利要求5的方法,其特征在于:当所说硅基片是p-型时,高浓度注入n-型杂质离子形成所说源区和所说漏区,高浓度注入p-型杂质离子形成所说单元隔离区。
9.根据权利要求8的方法,其特征在于:所说n-型杂质离子是砷。
10.根据权利要求8的方法,其特征在于:所说p-型杂质离子是硼。
CN96107303A 1995-04-25 1996-04-25 快速eeprom单元及其制造方法 Expired - Fee Related CN1100351C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR9736/95 1995-04-25
KR1019950009736A KR0172271B1 (ko) 1995-04-25 1995-04-25 플래쉬 이이피롬 셀의 제조방법
KR9736/1995 1995-04-25

Publications (2)

Publication Number Publication Date
CN1143815A CN1143815A (zh) 1997-02-26
CN1100351C true CN1100351C (zh) 2003-01-29

Family

ID=19412871

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96107303A Expired - Fee Related CN1100351C (zh) 1995-04-25 1996-04-25 快速eeprom单元及其制造方法

Country Status (5)

Country Link
KR (1) KR0172271B1 (zh)
CN (1) CN1100351C (zh)
DE (1) DE19616603C2 (zh)
GB (1) GB2300302B (zh)
TW (1) TW306069B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1298026C (zh) * 2003-10-30 2007-01-31 上海集成电路研发中心有限公司 一种用于制造闪烁存储器控制栅堆积结构形成工艺的改进方法
KR100871547B1 (ko) * 2007-08-14 2008-12-01 주식회사 동부하이텍 노어 플래시 메모리 소자 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5371030A (en) * 1991-04-18 1994-12-06 National Semiconductor Corporation Method of fabricating field oxide isolation for a contactless flash EPROM cell array

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0247868A (ja) * 1988-08-10 1990-02-16 Fujitsu Ltd 不揮発性半導体記憶装置
US5350706A (en) * 1992-09-30 1994-09-27 Texas Instruments Incorporated CMOS memory cell array
WO1994014196A1 (en) * 1992-12-08 1994-06-23 National Semiconductor Corporation High density contactless flash eprom array using channel erase
DE69417211T2 (de) * 1994-04-12 1999-07-08 Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5371030A (en) * 1991-04-18 1994-12-06 National Semiconductor Corporation Method of fabricating field oxide isolation for a contactless flash EPROM cell array

Also Published As

Publication number Publication date
GB2300302A (en) 1996-10-30
GB9608086D0 (en) 1996-06-19
GB2300302B (en) 1999-07-21
TW306069B (zh) 1997-05-21
DE19616603A1 (de) 1996-10-31
CN1143815A (zh) 1997-02-26
KR0172271B1 (ko) 1999-02-01
KR960039406A (ko) 1996-11-25
DE19616603C2 (de) 2002-12-12

Similar Documents

Publication Publication Date Title
US5397725A (en) Method of controlling oxide thinning in an EPROM or flash memory array
US5070032A (en) Method of making dense flash eeprom semiconductor memory structures
US6274902B1 (en) Nonvolatile floating gate memory with improved interpoly dielectric
KR100239459B1 (ko) 반도체 메모리 소자 및 그 제조방법
CN1868069A (zh) 用于减少短沟道效应的凹陷沟道快闪架构
CN1812130A (zh) 存储器件及其制造方法
CN1449573A (zh) 解决与蚀刻沟道过程有关的光学边缘效应的器件与方法
KR19980056441A (ko) 플래쉬 메모리 셀의 제조방법
US6124168A (en) Method for forming an asymmetric floating gate overlap for improved device performance in buried bit-line devices
CN1713395A (zh) 能够调整阈值电压的半导体器件及其制造方法
US5981339A (en) Narrower erase distribution for flash memory by smaller poly grain size
US20020177269A1 (en) Method of fabricating a flash memory cell
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
CN1100351C (zh) 快速eeprom单元及其制造方法
US6249021B1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US5789295A (en) Method of eliminating or reducing poly1 oxidation at stacked gate edge in flash EPROM process
US7271435B2 (en) Modified source/drain re-oxidation method and system
US20050054161A1 (en) Method of decreasing charging effects in oxide-nitride-oxide (ONO) memory arrays
CN1286165C (zh) 非易失性存储器及其制造方法
CN1133215C (zh) 只读存储器及其制造方法
KR950011030B1 (ko) 반도체 장치의 이이피롬 제조방법
KR19980045174A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US6319762B1 (en) Method for fabricating poly-spacers
CN100343980C (zh) 非挥发性存储元件及其制造方法
KR960014468B1 (ko) 플레쉬 메모리 및 그 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030129

Termination date: 20100425