DE19616603C2 - EEPROM-Flashzellen-Reihenanordnung sowie ein Verfahren zu deren Herstellung - Google Patents
EEPROM-Flashzellen-Reihenanordnung sowie ein Verfahren zu deren HerstellungInfo
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- 238000000034 method Methods 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 38
- 150000002500 ions Chemical class 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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Description
Die Erfindung betrifft eine EEPROM-Flashzellen-Reihenanordnung
und ein Verfahren zu
deren Herstellung.
Bei einem Flash-EEPROM, der sowohl mit Programmier- wie Lösch
funktion ausgestattet ist, werden die Zelltypen in solche mit
Stapelstruktur und solche mit geteilter Struktur unterteilt.
Anhand von Fig. 1A bis 1C wird zunächst ein Herstellungsver
fahren einer herkömmlichen Zelle mit Stapelstruktur beschrie
ben.
Fig. 1A bis 1C zeigen zur Erklärung des Herstellungsverfahrens
entlang der A-A-Linie in Fig. 2 geschnittene Ansichten einer
herkömmlichen EEPROM Flashzelle mit Stapelstruktur.
Nach Fig. 1A werden eine Tunneloxidschicht 2 und eine erste
Polysiliziumschicht 3 nacheinander auf einem Siliziumsubstrat
1 abgeschieden, welches ein Feldgebiet und ein aktives Gebiet
aufweist. Anschliessend werden die erste Poysiliziumschicht 3
und die Tunneloxidschicht 2 nacheinander unter Verwendung ei
ner Belichtungs- und Ätzbehandlung gemustert; dies ist in Fig.
2 gezeigt. Sodann werden eine dielektrische Schicht 4 und eine
zweite Polysiliziumschicht 5 auf der entstandenen Struktur ab
geschieden, wobei die dielektrische Schicht 4 durch aufeinanderfolgende
Abscheidung einer Oxidschicht und einer Nitrid
schicht gebildet wird.
Wie Fig. 1B zeigt, wird nach Beschichtung der entstandenen
Struktur mit einem Fotolack (nicht dargestellt) der Fotolack
film mittels einer Belichtungsbehandlung gemustert unter Ver
wendung einer Maske für die Steuergate-Elektrode. Mittels ei
ner selbstjustierenden Ätzbehandlung, wobei der gemusterte Fo
tolackfilm als Maske verwendet wird, werden die zweite Polysi
liziumschicht 5, die dielektrische Schicht 4, die erste Poly
siliziumschicht 3 und die Tunneloxidschicht 2 nacheinander ge
ätzt, wodurch die Gate-Elektrode einer Speicherzelle mit über
einander gestapelter Anordnung der Tunneloxidschicht 2, des
Floatinggate 3A, der dielektrischen Schicht 4 und des Steuer
gate 5A zur Ausbildung gelangt.
Wie Fig. 1C zeigt, werden nach der Erfindung des Fotolackfil
mes durch Injizierung von Fremdionen in das freiliegende Sili
ziumsubstrat 1 ein Sourcegebiet 6 und ein Draingebiet 7 gebil
det. Anschliessend wird eine dielektrische Zwischenschicht 8
auf der entstandenen Struktur abgeschieden. Danach wird die
dielektrische Zwischenschicht 8 gemustert, bis das Silizium
substrat 1 freiliegt, wodurch eine Kontaktöffnung 9 entsteht.
Die Bezugsnummer 10 in Fig. 2 bezeichnet eine Feldisolation.
Aus der vorangegangenen Detailbeschreibung geht hervor, dass
eine EEPROM Zelle der bekannten Art eine Kontaktöffnung für je
zwei Zellen benötigt und demzufolge der Spielraum zur Minimie
rung der Zellfläche beschränkt ist. Dazu kommt, dass es mögli
cherweise zu einer Unterschneidung des Siliziumsubstrates
(siehe Gebiet in Fig. 2) kommen kann, wo das erste Polysilizi
um bereits geätzt wurde durch eine selbstjustierende Ätzbe
handlung (Fig. 1B). Dies kann zu einer Verschlechterung der
Kontinuität einer Sourceleitung und damit zu Zuverlässigkeits
problemen führen. Zur Behebung dieser Art von Schwierigkeiten
kann ein Verfahren mit eingegrabenem Übergang verwendet wer
den, bei dem die Sourceleitung vor dem Aufwachsen einer Feld
oxidschicht ausgebildet wird. Doch auch in diesem Fall stellt
die seitliche Diffusion von Fremdionen eine Beschränkung bei
der Reduzierung der Zellfläche dar.
Aufgabe der Erfindung ist es, eine EEPROM-Flashzellen-Reihenanordnung und ein
Verfahren zu deren Herstellung zu schaffen, mit denen die oben
genannten Nachteile behoben sind und die Zellfläche minimiert
werden kann.
Eine EEPROM-Flashzellen-Reihenanordnung gemäß der
Erfindung weist die Merkmale des Patentanspru
ches 1 auf. Dabei sind die folgenden Merkmale grundsätzlich
aus der GB-A-2243718 bekannt: Eine Vielzahl von Floatinggates,
die auf einem Siliziumsubstrat in Zeilen- und Spaltenform an
geordnet sind; eine Vielzahl von Steuergates, die fortlaufend
in Zeilen auf den Floatinggates und dem Siliziumsubstrat ange
ordnet sind; eine Vielzahl von auf dem Siliziumsubstrat ausge
bildeten Isolationszonen, die zwischen den Floatinggates in
Spaltenrichtung angeordnet sind; und eine Vielzahl von auf dem
Siliziumsubstrat ausgebildeten Source- und Drainleitungen, die
unter den Steuergates und zwischen den Floatinggates in Zei
lenrichtung angeordnet sind.
Ein Verfahren zur Herstellung einer EEPROM Flashzelle gemäß
der Erfindung weist die
Verfahrensschritte des Patentanspruchs 3 auf. Dabei sind die folgenden
Schritte grundsätzlich aus der JP-A-2-47868 bekannt: Aufeinanderfolgende
Ausbildung einer Tunneloxidschicht; einer ersten
Polysiliziumschicht, und einer dielektrischen Schicht auf ei
nem Siliziumsubstrat; aufeinanderfolgende Musterung der die
lektrischen Schicht der ersten Polysiliziumschicht 5 und der
Tunneloxidschicht; Ausbildung eines Source- und Draingebiets
durch eine Injizierung von ersten Fremdionen; Ausbildung einer
Oxidschicht auf dem Source- und Draingebiet durch Oxidation;
Abscheidung einer zweiten Polysiliziumschicht auf der entstan
denen Struktur; und aufeinanderfolgende Musterung eines ausge
wählten Gebiets der zweiten Polysiliziumschicht der gemuster
ten dielektrischen Schicht, der gemusterten ersten Polysilizi
umschicht und der Tunneloxidschicht derart, dass eine Zellen
reihenanordnung mit Stapelstruktur aus einem Floatinggate und
Steuergate entsteht, wobei sich das Steuergate senkrecht zum
Source- und Draingebiet erstreckt.
Weiterbildungen der Erfindung sind in den Unteransprüchen ent
halten.
Die Erfindung wird nachfolgend anhand einer Ausführungsform
und der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1C: geschnittene Ansichten zur Erläuterung
eines bekannten Verfahrens zur Herstellung
einer EEPROM-Flashzellen-Reihenanordnung mit Stapelstruktur;
Fig. 2: einen Übersichtsplan zur Verdeutlichung der
Fig. 1A bis 1C;
Fig. 3A bis 3C: geschnittene Ansichten zur Erläuterung
eines Verfahrens zur Herstellung einer
erfindungsgemäßen EEPROM-Flashzellen-Reihenanordnung mit
Stapelstruktur;
Fig. 4: einen Übersichtsplan zur Illustration eines
Verfahrens zur Herstellung einer erfin
dungsgemäßen EEPROM-Flashzellen-Reihenanordnung.
In der Zeichnung beziehen sich gleichartige Bezugszeichen auf
gleichartige Teile.
Fig. 3A bis 3C zeigen geschnittene Ansichten zur Erläuterung
eines Verfahrens zur Herstellung einer erfindungsgemäßen
EEPROM-Flashzellen-Reihenanordnung mit Gate-Stapelstruktur. Unter Bezugnahme
auf Fig. 4 folgen Erläuterungen. Fig. 3A und 3B zeigen
geschnittene Ansichten entlang der C-C-Linie in Fig. 4, und
Fig. 3C zeigt eine geschnittene Ansicht entlang der B-B-Linie
in Fig. 4.
Nach Fig. 3A werden eine Tunneloxidschicht 2, eine erste
Polysiliziumschicht 3B, eine erste Oxidschicht 12 und eine
Nitridschicht 13 (wobei die Oxidschicht 12 und Nitridschicht
13 zusammen eine dielektrische Schicht 14 bilden)
nacheinander auf einem Siliziumsubstrat 1 gebildet, dessen
gesamter Bereich ein aktives Gebiet darstellt. Nachdem die
entstandene Struktur mit einem Fotolackfilm 11 beschichtet
wurde, eine Musterung des Fotolackfilmes 11 mittels einer
Belichtungsbehandlung unter Verwendung einer Maske für eine
Floatinggate-Elektrode und eine Musterung eines freiliegendes
Gebiets der dielektrischen Schicht 14 vorgenommen wurden,
werden die erste Polysiliziumschicht 3B und die
Tunneloxidschicht 2 unter Verwendung des gemusterten
Fotolackfilmes 11 als Maske gebildet. Im Anschluss daran
werden durch eine Injizierung von ersten Fremdionen in das
freiliegende Siliziumsubstrat 1 ein Sourcegebiet 6A und
Draingebiet 7A gebildet.
Bei den obigen Behandlungsschritten ist, wenn das
Siliziumsubstrat 1 vom p-Typ ist, die erste Frendionendotage
vom n-Typ. Wenn das Siliziumsubstrat 1 vom n-Typ ist, ist die
erste Fremdiondotage vom p-Typ. Wenn schließlich das
Siliziumsubstrat 1 vom p-Typ ist, werden die Source- und
Draingebiete durch Injizierung mit Fremdionen vom n-Typ wie
Arsen in hoher Konzentration gebildet.
Fig. 3B zeigt, dass nach Entfernung des Fotolackfilmes 11
durch Oxidation eine zweite Oxidschicht 16 dick auf dem
Sourcegebiert 6A und Draingebiet 7A aufgewachsen ist, und
dass danach auf der entstandenen Struktur eine zweite
Polysiliziumschicht 15 abgeschieden wurde. Im Zuge des
erwähnten Oxidationsvorgangs wird auf dem Sourcegebiet 6A und
Draingebiet 7A eine zweite dicke Oxidschicht 16 ausgebildet;
dies ist auf die erhöhte Aufwachsrate der Oxidschicht
aufgrund der injizierten Fremdionen zurückzuführen.
Nach Fig. 3C werden, nachdem die entstandene Struktur mit
Fotolackfilm 17 beschichtet wurde, die Musterung des
Fotolackfilmes 17 mittels einer Belichtungsbehandlung unter
Verwendung einer Maske für die Floatinggate-Elektrode, sowie
die aufeinderfolgende Musterung einer zweiten Polysilizium
schicht 15, der gemusterten dielektrischen Schicht 14, der
gemusterten ersten Polysiliziumschicht 3B und der gemusterten
Tunneloxidschicht 2 durch eine selbstjustierende Ätzbehand
lung unter Verwendung des gemusterten Fotolackfilmes 17 als
Maske durchgeführt. Daraus entsteht eine
Zellenreihenanordnung, bei der das Floatinggate 3B und das
Steuergate 15A gestapelt sind, wobei sich das Steuergate 15A
sich in Kanalrichtung erstreckt; Fig. 3C zeigt eine
geschnittene Ansicht entlang der Linie B-B in Fig. 4. Aus
Fig. 3B ist zu erkennen, dass, da die durch die injizierten
Fremdionen entstandene dick aufgewachsene zweite Oxidschicht
16 das Siliziumsubstrat 1 während der obenerwähnten
selbstjustierenden Ätzbehandlung (in Fig. 3C nicht
dargestellt) an einer Belichtung hindert, eine
Unterschneidung des Siliziumsubstrats 1 nicht auftritt. Da
überdies das Steuergate 15A nach Fig. 3B (entlang der C-C-
Linie in Fig. 4 geschnittene Ansicht) sich in der gleichen
Richtung wie der Kanal erstreckt und die Source- und
Drainleitungen zur Ausbildung eines Kontakts ausserhalb der
Zellanordnung verbunden sind (was heisst, dass innerhalb der
Zellanordnung kein Kontakt benötigt wird), besteht die
Möglichkeit zur Minimierung der Zellfläche.
Durch die Ätzbehandlung unter Verwendung der Maske für das
Steuergate wird ein ausgewähltes Gebiet F des Silizium
substrats 1 freigelegt, wie aus Fig. 4 zu erkennen ist. Durch
eine Injizierung von zweiten Fremdionen in das
Siliziumsubstrat durch das ausgewählte Gebiet F entsteht eine
Zellisolationszone 18. Die Zellisolationszone 18 verhindert
das Durchschlag(punch-through)phänomen von einem Kanal zu
einem anderen. Da die Zellisolationszone 18 durch Injizierung
von Fremdionen ohne einen zusätzlichen Maskierungsschritt
ausgebildet werden kann, kann die Vergrößerung der
Zellfläche, bedingt durch die bei herkömmlichen Isolierungs
verfahren erforderliche Justierungstoleranz, vermieden
werden.
In der vorangehenden Beschreibung ist, wenn das
Siliziumsubstrat 1 vom p-Typ ist, die zweite Ionendotage vom
p-Typ. Wenn das Siliziumsubstrat 1 vom n-Typ ist, ist die
zweite Ionendotage vom n-Typ. Ferner, wenn das Silizium
substrat 1 vom p-Typ ist, wird die Zellisolierungszone 18
durch Injizieren von Fremdionen vom p-Typ wie Bor in hoher
Konzentration gebildet.
Die Ausbildung der erfindungsgemäßen Reihenanordnung von
Zellen umfasst die folgenden Schritte:
Bildung einer Vielzahl von Floatinggates auf einem Siliziumsubstrat in Zeilen- und Spaltenform;
Bildung einer Vielzahl von Steuergates, die fortlaufend in Zeilen auf den Floatinggates und dem Siliziumsubstrat angeordnet sind;
Bildung einer Vielzahl von in dem Siliziumsubstrat ausgebildeten Isolationszonen, wobei die Isolationszonen zwischen den Floatinggates in Spaltenrichtung angeordnet sind; und
Bildung einer Vielzahl von auf dem Siliziumsubstrat ausgebildeten Source- und Drainleitungen, wobei die Source- und Drainleitungen unter den Steuergates und zwischen den Floatinggates in Zeilenrichtung angeordnet sind.
Bildung einer Vielzahl von Floatinggates auf einem Siliziumsubstrat in Zeilen- und Spaltenform;
Bildung einer Vielzahl von Steuergates, die fortlaufend in Zeilen auf den Floatinggates und dem Siliziumsubstrat angeordnet sind;
Bildung einer Vielzahl von in dem Siliziumsubstrat ausgebildeten Isolationszonen, wobei die Isolationszonen zwischen den Floatinggates in Spaltenrichtung angeordnet sind; und
Bildung einer Vielzahl von auf dem Siliziumsubstrat ausgebildeten Source- und Drainleitungen, wobei die Source- und Drainleitungen unter den Steuergates und zwischen den Floatinggates in Zeilenrichtung angeordnet sind.
Hierbei sind die Source- und Drainleitungen n-dotiert und
die Isolierungszonen p-dotiert, wenn das Siliziumsubstrat
p-dotiert ist. Dagegen sind die Source- und Drainleitungen
p-dotiert und die Isolierungszonen n-dotiert, wenn das
Siliziumsubstrat n-dotiert ist. Überdies haben die Source-
und Drainleitungen keinen Kontakt innerhalb des Zellreihen
gebiets.
Wie oben dargestellt, kann durch die Erfindung eine
Minimierung der Zellgrösse erreicht werden, indem eine erste
Polysiliziumschicht vermittels einer Ätzbehandlung unter
Verwendung einer Maske für die Floatinggate-Elektrode
gemustert, ein Source- und Draingebiet mittels Injizierung
von Fremdionen gebildet und ein in der gleichen Richtung wie
der Kanal sich erstreckendes Steuergates geschaffen wird.
Schliesslich hat die Erfindung einen spürbaren Einfluss auf
die Zuverlässigkeit des Bauteils, indem sie eine
Unterätzschneidung des Siliziumsubstrats während der
selbstjustierenden Ätzbehandlung verhindert.
Claims (8)
1. EEPROM-Flashzellen-Reihenanordnung, umfassend
eine Vielzahl von Floatinggates (3B), die auf einem Siliziumsubstrat (1) in Zeilen- und Spaltenform angeordnet sind;
eine Vielzahl von Steuergates (15A), die fortlaufend in Zeilen auf den Floatinggates (3B) und dem Siliziumsubstrat (1) angeordnet sind;
eine Vielzahl von in dem Siliziumsubstrat (1) als Dotiergebiete ausgebildeten Isolationszonen (18), die zwischen den Floatinggates (3B) in Spaltenrichtung angeordnet sind; und
eine Vielzahl von auf dem Siliziumsubstrat (1) ausgebildeten Sourceleitungen (6A) und Drainleitungen (7A), die unter den Steuergates (15A) und zwischen den Floatinggates (3B) in Zeilenrichtung angeordnet sind, wobei entweder
die Sourceleitungen (6A) und die Drainleitungen (7A) n-dotiert und die Isolationszonen (18) p-dotiert sind, wenn das Siliziumsubstrat (1) p-dotiert ist, oder
die Sourceleitungen (6A) und die Drainleitungen (7A) p-dotiert und die Isolationszonen (18) n-dotiert sind, wenn das Siliziumsubstrat (1) n-dotiert ist.
eine Vielzahl von Floatinggates (3B), die auf einem Siliziumsubstrat (1) in Zeilen- und Spaltenform angeordnet sind;
eine Vielzahl von Steuergates (15A), die fortlaufend in Zeilen auf den Floatinggates (3B) und dem Siliziumsubstrat (1) angeordnet sind;
eine Vielzahl von in dem Siliziumsubstrat (1) als Dotiergebiete ausgebildeten Isolationszonen (18), die zwischen den Floatinggates (3B) in Spaltenrichtung angeordnet sind; und
eine Vielzahl von auf dem Siliziumsubstrat (1) ausgebildeten Sourceleitungen (6A) und Drainleitungen (7A), die unter den Steuergates (15A) und zwischen den Floatinggates (3B) in Zeilenrichtung angeordnet sind, wobei entweder
die Sourceleitungen (6A) und die Drainleitungen (7A) n-dotiert und die Isolationszonen (18) p-dotiert sind, wenn das Siliziumsubstrat (1) p-dotiert ist, oder
die Sourceleitungen (6A) und die Drainleitungen (7A) p-dotiert und die Isolationszonen (18) n-dotiert sind, wenn das Siliziumsubstrat (1) n-dotiert ist.
2. EEPROM-Flashzellen-Reihenanordnung gemäß Anspruch 1,
dadurch gekennzeichnet, dass die Sourceleitungen (6A) und die
Drainleitungen (7A) innerhalb eines Zellenreihen-
Anordnungsgebiets keinen Kontakt haben.
3. Verfahren zur Herstellung einer EEPROM-Flashzellen-
Reihenanordnung mit folgenden Schritten:
aufeinanderfolgende Ausbildung einer Tunneloxidschicht (2), einer ersten Polysiliziumschicht (3B) und einer dielektrischen Schicht (12) auf einem Siliziumsubstrat (1);
aufeinanderfolgende Musterung der dielektrischen Schicht (12), der ersten Polysiliziumschicht (3B) und der Tunneloxidschicht (2);
Ausbildung von Sourcegebieten (6A) und Draingebieten (7A) durch eine Injizierung von ersten Fremdionen;
Ausbildung einer Oxidschicht (16) auf den Sourcegebieten (6A) und Draingebieten (7A) durch Oxidation;
Abscheidung einer zweiten Polysiliziumschicht (15) auf der entstandenen Struktur;
aufeinanderfolgende Musterung eines ausgewählten Gebiets der zweiten Polysiliziumschicht (15), der gemusterten dielektrischen Schicht, der gemusterten ersten Polysiliziumschicht (12) und der Tunneloxidschicht (2), derart, dass eine Zellenreihenanordnung mit Stapelstruktur aus Floatinggates (3B) und Steuergates (15A) entsteht, wobei sich die Steuergates (15A) senkrecht zu den Sourcegebieten (6A) und Draingebieten (7A) erstrecken; und
Ausbildung von Isolationszonen (18) durch eine Injizierung von zweiten Fremdionen in das Siliziumsubstrat (1) durch das ausgewählte Gebiet.
aufeinanderfolgende Ausbildung einer Tunneloxidschicht (2), einer ersten Polysiliziumschicht (3B) und einer dielektrischen Schicht (12) auf einem Siliziumsubstrat (1);
aufeinanderfolgende Musterung der dielektrischen Schicht (12), der ersten Polysiliziumschicht (3B) und der Tunneloxidschicht (2);
Ausbildung von Sourcegebieten (6A) und Draingebieten (7A) durch eine Injizierung von ersten Fremdionen;
Ausbildung einer Oxidschicht (16) auf den Sourcegebieten (6A) und Draingebieten (7A) durch Oxidation;
Abscheidung einer zweiten Polysiliziumschicht (15) auf der entstandenen Struktur;
aufeinanderfolgende Musterung eines ausgewählten Gebiets der zweiten Polysiliziumschicht (15), der gemusterten dielektrischen Schicht, der gemusterten ersten Polysiliziumschicht (12) und der Tunneloxidschicht (2), derart, dass eine Zellenreihenanordnung mit Stapelstruktur aus Floatinggates (3B) und Steuergates (15A) entsteht, wobei sich die Steuergates (15A) senkrecht zu den Sourcegebieten (6A) und Draingebieten (7A) erstrecken; und
Ausbildung von Isolationszonen (18) durch eine Injizierung von zweiten Fremdionen in das Siliziumsubstrat (1) durch das ausgewählte Gebiet.
4. Verfahren gemäß Anspruch 3, dadurch gekennzeichnet,
dass die ersten Fremdionen vom n-Typ und die zweiten Fremdionen
vom p-Typ sind, wenn das Siliziumsubstrat (1) vom p-Typ ist.
5. Verfahren gemäß Anspruch 4, dadurch gekennzeichnet,
dass die ersten Fremdionen vom p-Typ und die zweiten Fremdionen
vom n-Typ sind, wenn das Siliziumsubstrat (1) vom n-Typ ist.
6. Verfahren gemäß Anspruch 4, dadurch gekennzeichnet,
dass die Sourcegebiete (6A) und die Draingebiete (7A) durch
Injizierung von Fremdionen vom n-Typ mit hoher Konzentration
gebildet werden, und dass die Isolationszonen (18) durch
Injizierung von Fremdionen vom p-Typ mit hoher Konzentration
gebildet werden, wenn das Siliziumsubstrat (1) vom p-Typ ist.
7. Verfahren gemäß Anspruch 6, dadurch gekennzeichnet,
dass es sich bei den Fremdionen vom n-Typ um Arsen handelt.
8. Verfahren gemäß Anspruch 7, dadurch gekennzeichnet,
dass es sich bei den Fremdionen vom p-Typ um Bor handelt.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009736A KR0172271B1 (ko) | 1995-04-25 | 1995-04-25 | 플래쉬 이이피롬 셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19616603A1 DE19616603A1 (de) | 1996-10-31 |
| DE19616603C2 true DE19616603C2 (de) | 2002-12-12 |
Family
ID=19412871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19616603A Expired - Fee Related DE19616603C2 (de) | 1995-04-25 | 1996-04-25 | EEPROM-Flashzellen-Reihenanordnung sowie ein Verfahren zu deren Herstellung |
Country Status (5)
| Country | Link |
|---|---|
| KR (1) | KR0172271B1 (de) |
| CN (1) | CN1100351C (de) |
| DE (1) | DE19616603C2 (de) |
| GB (1) | GB2300302B (de) |
| TW (1) | TW306069B (de) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1298026C (zh) * | 2003-10-30 | 2007-01-31 | 上海集成电路研发中心有限公司 | 一种用于制造闪烁存储器控制栅堆积结构形成工艺的改进方法 |
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|---|---|
| TW306069B (de) | 1997-05-21 |
| KR0172271B1 (ko) | 1999-02-01 |
| CN1143815A (zh) | 1997-02-26 |
| KR960039406A (ko) | 1996-11-25 |
| CN1100351C (zh) | 2003-01-29 |
| GB9608086D0 (en) | 1996-06-19 |
| GB2300302A (en) | 1996-10-30 |
| GB2300302B (en) | 1999-07-21 |
| DE19616603A1 (de) | 1996-10-31 |
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