TW306069B - - Google Patents

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Description

306G69 A7 經濟部中央標準局員工消費合作杜印裝 五、發明説明（/ ) 發明領域 本發明關於一種快閃 EEPROM(Electrically Erasable Programmable Read-Only Memory)細胞元及其製法，特別係關於 所含控制閛極係在浮動閘極之通道的方向上延伸的細胞元。 習知技藝 在同時具有程式化與拭除之功能的快閃EEPR0M中，細胞元的 種類可分爲堆疊式閘極結構與分離式閘極結構。現在請參考圖1A 至1C，說明傳統具有堆疊式閘極結構之細胞元的製造方法。 圖1A至1C是圖2沿A-A剖開後的橫剖面圖，說明了傳統具有堆 疊式閘極結構的快閃EEPR0M細胞元的製造方法。 圖1A中，先在具有場區與主動區的矽基板(1)上，連續沉積一 層隧道氧化膜(2)與一層第一複晶矽膜(3)。然後，利用圖2中的微 影與蝕刻製程，連續制定第一複晶矽膜(3)與隧道氧化膜(2)的圓 案。然後在所得的結構上，沉積一層介電膜(4)與一層第二複晶矽 膜(5)，其中沉積介電膜(4)時，需連續沉積一層氧化膜與一層氮 化膜。 圖1B中，在所得的結構上塗佈光阻膜(未畫出)後，利用微影 製程與一道控制閘極的光罩，制定光阻膜的圖案。並且利用制定 好圖案的光阻膜作爲光罩，再以自我對準的蝕刻製程連續蝕刻第 二複晶矽膜(5)、介電膜(4)、第一複晶矽膜(3)、和隧道氧化膜 (2)，因而形成了記憶體細胞元的閘極，其中隧道氧化膜(2)、浮 動閘極(3A)、介電膜(4)、和控制閘極(5Λ)是堆疊的結構。 圖1C中，除去光阻膜後，在矽基板（1)露出的部位中注入雜質 離子，形成了源極與汲極(6與7)。然後在所得的結構上沉積一層 間介電膜(8)。然後，制定層間介電膜(8)的圖案，直到矽基板(1) (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（：u 露出來，形成了接觸窗(9)。圖2中編號(10)代表場隔絕。 正如以土的詳細說明，因爲傳統的設計中，每二個EEPROJI細 胞元需要一個接觸窗，使細胞元的縮小化受到限制。此外，矽基 板(圖2中的S區域)在第一複晶矽已經蝕刻的部位，到了圖1B中的 自我對準蝕刻製程，可能會受到凹削。這可能使得源極線的連續 性變差，造成可靠性的問題。爲要解決這類問題，可以使用一種 埋藏接面製程，在成長場氧化膜之前就先形成源極線。但即使在 這種情形下，因爲雜質離子側面擴散的緣故，又會限制細胞元面 積無法進一步縮小。 本發明的一個目的是提出一種快閃EEPR01I細胞元及其製法， 來解決以上的缺點，並縮小細胞元的面積。 本發明的另一個目的是提出一種快閃EEPROM細胞元，所含控 制閘極係在浮動閘極之通道的方向上延伸。 爲達成以上的目的，本發明的快閃EEPROM細胞元陣列係包 含： 數個浮動閘極，成列成行地排列在一面矽基板上； 數個控制閘極，成列並連續地位在浮動閘極與矽基板之上； 數個隔絕區，在矽基板內，其中該隔絕區位在各行浮動閘極之 間；以及 數個源極與汲極線，在矽基板內，其中該源極與汲極線位在該 控制閘極底下，並位在各列浮動閘極之間。 本發明也提出一種快閃EEPROM細胞元的製法，其步驟係包 含： 在一面矽基板上連續沉積一層隧道氧化膜、一層第一複晶矽 膜、與—層介電膜； (請先閱讀背面之注意事項再填寫本頁) "! 本紙張尺度逋用中國國家榡準（CNS ) A4規格（210X297公釐） 306069 經濟部中央樣準局員工消費合作社印聚 五、發明说明（彡） 制定該介電膜、第一複晶矽膜、與隧道氧化膜的圖案； 注入第一雜質離子，形成源極和汲極區； 氧化該源極和汲極區，形成-層氧化膜； 在所得的結構上沉積—層第二複晶矽膜； 連續制定該第二複晶矽膜選定的區域、制定過圖案的介電膜、 第一複晶矽膜、與隧道氧化膜’形成一個具有浮動聞極與控制閘 極彼此堆疊之結構的細胞元陣列’並且該控制閘極是往垂直於該 源極與汲極的方向延伸；以及 在該砂基板內選定的區域中，注入第二雜質離子’形成細胞元 隔絕區。 附圖的簡要說明 要全面性瞭解本發明的性質和目的，應連同所附圖示，參照以 下的詳細說明’所附圖示爲： 層1A至圖1C的剖面圖，說明了傳統具有堆疊式閘極結構的快 閃EEPROM細胞元的製造方法； 圖2是說明圖1A至圖1C的配置（layout)圖； 圖3A至圖3C剖面圖，說明了本發明具有堆叠式閘極結構的快 閃EEPROM細胞元的製造方法；以及 圖4的配置圖說明了本發明製造快閃EEPROM細胞元的方法。 在所有附圖中，相同的參考號碼均代表相同的組成部份。 發明的詳細說明 圖3A至圖3C剖面圖，說明了本發明具有堆疊式蘭極結構的快 閃EEPROM細胞元的製造方法。底下將參照圖4說明。（圖3A與3B是 圖4沿C-C剖開的橫剖面圖，而圖3C是圖4沿B-B剖開的橫剖面圓。） 圖3A中，在矽基板（1)的整個主動區上連續沉積一層險道氧化 (請先閱讀背面之注意事項再填寫本頁)
,1T 本紙張尺度適用中國國家標準（CNS > Α4規格（210X29*7公釐） 經濟部中央樣準局員工消費合作社印製 A7 -- _____ B7_ 五、發明説明（+) 膜(2)、一層第一複晶矽膜(3B)、一層第一氧化膜(12)與一層氮 化膜(13)(第一氧化膜(12)與氮化膜(13)形成介電膜(14))。在所 得的結構上塗佈光阻膜(11)後，利用微影製程與一道控制閘極的 光罩’制定光阻膜（11)的圖案。並且利用制定好圓案的光阻膜⑴) 作爲光罩，再餽刻介電膜(14)、第一複晶矽膜(3B)、與險道氧化 膜(2)露出的部份。然後注入第一雜質離子到露出的矽基板（1) 內，形成源極和汲極區(6A與7A)。 在以上的製程中，若矽基板（1)是P型的，第一雜質離子就是N 型的。若矽基板(1)是N型的，第一雜質離子就是P型的。並且當矽 基板(1)是P型的，形成源極和汲極區時，可以注入諸如砷一類的 高濃度晒雜質離子。 圖3B中，在去除光阻膜（11)後，利用氧化製程在源極和汲極 區(6A與7A)，成長一層厚厚的第二氧化膜（16)，然後在所得的結 構上沉積一層第二複晶矽膜(15)。在上述的氧化製程中，在源極 和汲極區(6A與7A)形成了厚厚的第二氧化膜(16)，這是因爲注入 雜質離子後，會提高氧化膜的成長速率。 圖3C中，在所得的結構上沉積一層光阻膜（17)後，利用微影 製程與一道控制閘極的光罩，制定光阻膜(17)的圖案，並且以自 我對準蝕刻製程，利用制定圖案後的光阻膜(17)作爲光罩，連續 制定第二複晶砂膜(15)、制定過圖案的介電膜(14)、第一複晶矽 膜(3B)、與隧道氧化膜(2)的圖案。結果，形成一個浮動閘極(3B) 與控制閘極（15A)彼此堆疊的細胞元陣列，並且控制閘極（15A)是 往通道的方向延伸，而圖3C是圖4沿B-B剖開的橫剖面圖。正如圖 3B中所說明的，因爲注入雜質離子而致成長得很厚的第二氧化膜 (16)，在上述自我對準蝕刻製程(圖3C中未畫出）中可以避免矽基 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公董） (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（t ) 板(1)露出來’也就不會發生矽基板（1)被凹削的情形。此外，因 爲圖3B(是圖4沿C-C剖開的橫剖面圖）中的控制閘極（15A)是往通 道的方向延伸，而且源極與汲極線彼此相連，形成了通往細胞元 陣列以外的接觸(也就是，在細胞元陣列內部不需要接觸），使得 細胞元面積可以進一步縮小。 利用蝕刻製程與控制閘極的光罩，在該矽基板(1)中露出了如 圖4中的選定區域(F)。在矽基板(1)的選定區域(F)內注入第二雜 質離子後，形成了細胞元隔絕區(18)。細胞元隔絕區(18)可以避 免通道與通道之間產生擊穿(punch-through)的現象。而且因爲 細胞元隔絕區（18)可以利用注入雜質離子形成，毋需額外的光 罩，也可避免像傳統隔絕製程，爲了對準容忍度需要增加細胞元 的面積。 在以上的製程中，若矽基板(1)是P型的，第一雜質離子就是N 型的。若矽基板(1)是N型的，第一雜質離子就是P型的。並且當矽 基板（1)是P型的，形成細胞元隔絕區（18)時’可以注入諸如硼一 類的高濃度P型雜質離子。 以本發明之細胞元形成細胞元陣列時，其步驟係包含： 數個浮動閛極竇成列成行地排列在一面矽基板上； 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 數個控制閛極，成列並連續地位在浮動閘極與矽基板之上； 數個隔絕區，在矽基板內，其中該隔絕區位在各行浮動閘極之 間；以及 數個源極與汲極線，在矽基板內，其中該源極與汲極線位在該 控制閘極底下，並位在各列浮動閘極之間。
在此，若矽基板是P型的，源極與汲極線就是N型，而隔絕區是 P型的。若矽基板是N型的，源極與汲極線就是P型，而隔絕區是N 本紙張尺度遄用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（L) 型的。此外，源極與汲極縣在細胞元陣列區中並沒有接觸。 正如以上的說明，有了本發明，可以利用一道浮動閘極的光 罩，以蝕刻製程制定第一複晶矽膜，注入雜質離子形成源極與汲 極，並形成在通道的方向上延伸的控制閘極，以此來縮小尺寸大 小的細胞元。此外，本發明避免矽基板在自我對準的蝕刻製程中 被凹肖[I，在提高裝置的可靠性上極具效益。- 以上的說明雖然是藉著最佳實施例加以仔細闡述，但只是爲要 說明本發明的精神與原則，本發明不應被視爲只限於以上所揭露 與說明的最佳實施例。因此，所有不離開本發明的範圍與精神， 而僅在細節上所作的變化，都可算爲本發明進一步改善的實施 例。 (請先閱讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作杜印製 表紙張尺度適用中國國家橾準（CNS ) A4规格（210X297公釐）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 i、申請專利範圍 1. —種快閃EEPROM細胞元陣列，係包含： 數個浮動閘極，成列成行地排列在一面矽基板上； 數個控制閘極，成列並連續地位在該浮動閘極與矽基板之 上； 數個隔絕區，在該矽基板內，其中該隔絕區位在該各行浮 動閘極之間；以及 數個源極與汲極線，在該矽基板內，其中該源極與汲極線 位在該控制閘極底下，並位在各列浮動閘極之間。 2. 根據申請專利範圍第1項的快閃EEPR0M細胞元陣列，其中當該 矽基板是P型時，該源極與汲極線是N型，而該隔絕區是P型。 3. 根據申請專利範圍第1項的快閃EEPR0M細胞元陣列，其中當該 矽基板是N型時，該源極與汲極線是P型，而該隔絕區是N型。 4. 根據申請專利範圍第1項的快閃EEPR0M細胞元陣列，其中該源 極與汲極線在該細胞元陣列逆釋接觸。 5. —種快閃EEPR0M細胞元的步驟係包含： 在一面矽基板上連續一層隧道氧化膜、一層第一複晶 砂膜X與一層介電膜； 連續制定該介電膜、第一複晶矽膜、與隧道氧化膜的圖 案； 注入第一雜質離子，形成源極和汲極區； 氧化該源極和汲極區，形成一層氧化膜； 在所得的結構上沉積一厨第二複晶矽膜； 連續制定該第二複晶矽膜選定的區域、制定過圖案的介電 膜、第一複晶砂膜、與隧道氣化膜，形成一個浮動閘極興控制 閘極彼此堆疊的細胞元陣列，並且該控制閘極是往垂直於該源 In nn 1^1 m^i 1^111 n^i I ^^^^1 m n^i 一' (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家榡準（CNS ) A4規格（210X29*7公釐） 306069 ii D8 六、申請專利範圍 極與汲極的方向延伸；以及 在該矽基板內選定的區域中，注入第二雜質離子，形成細 胞元隔絕區。 6. 根據申請專利範圍第5項的方法，其中當該矽基板是P型時，該 源極與汲極線是N型，而該隔絕區是P型。 7. 根據申請專利範圍第5項的方法，其中當該矽基板是N型時，該 源極與汲極線是P型，而該隔絕區是N型。 8. 根據申請專利範圍第5項的方法，其中該源極與汲極區形成時， 當該矽基板是P型時，係注入高濃度的N型雜質離子，而該細胞 元隔絕區（18)形成時，係注人高濃度P型雜質離子。 9. 根據申請專利範圍第8項的方法，其中該N型雜質離子是砷。 10. 根據申請專利範圍第8項的方法，其中該P型雜質離子是硼。 ---,--I----衣------訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印袋 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1298026C (zh) * 2003-10-30 2007-01-31 上海集成电路研发中心有限公司 一种用于制造闪烁存储器控制栅堆积结构形成工艺的改进方法
KR100871547B1 (ko) * 2007-08-14 2008-12-01 주식회사 동부하이텍 노어 플래시 메모리 소자 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
JPH0247868A (ja) * 1988-08-10 1990-02-16 Fujitsu Ltd 不揮発性半導体記憶装置
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
EP0509696A3 (en) * 1991-04-18 1993-02-03 National Semiconductor Corporation Contactless flash eprom cell using a standard row decoder
US5350706A (en) * 1992-09-30 1994-09-27 Texas Instruments Incorporated CMOS memory cell array
WO1994014196A1 (en) * 1992-12-08 1994-06-23 National Semiconductor Corporation High density contactless flash eprom array using channel erase
DE69417211T2 (de) * 1994-04-12 1999-07-08 Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen

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