KR20030018050A - 에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는디바이스 및 방법 - Google Patents

에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는디바이스 및 방법 Download PDF

Info

Publication number
KR20030018050A
KR20030018050A KR10-2003-7000609A KR20037000609A KR20030018050A KR 20030018050 A KR20030018050 A KR 20030018050A KR 20037000609 A KR20037000609 A KR 20037000609A KR 20030018050 A KR20030018050 A KR 20030018050A
Authority
KR
South Korea
Prior art keywords
trench
semiconductor substrate
buffer layer
substrate
peripheral
Prior art date
Application number
KR10-2003-7000609A
Other languages
English (en)
Other versions
KR100829047B1 (ko
Inventor
퓨-이우안 흐쉬에
쿤 청 소
얀 만 추이
Original Assignee
제네럴 세미컨덕터, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 세미컨덕터, 인코포레이티드 filed Critical 제네럴 세미컨덕터, 인코포레이티드
Publication of KR20030018050A publication Critical patent/KR20030018050A/ko
Application granted granted Critical
Publication of KR100829047B1 publication Critical patent/KR100829047B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 제 1 측면에서, 변형된 반도체 기판이 제공된다. 이 변형된 기판은, 1) 반도체 기판; 2) 상기 기판의 적어도 일부에 걸쳐 제공되는 적어도 하나의 버퍼 층; 및 3) 복수의 트렌치를 포함하며, 상기 복수의 트렌치는 a) 상기 반도체 기판 내로 뻗어 있는 복수의 내부 트렌치와 b) 상기 적어도 하나의 버퍼 층 내로 뻗어 있지만 상기 반도체 기판 내로 뻗어 있지 않는 적어도 하나의 얕은 주변 트렌치를 포함한다. 다른 측면에서, 반도체 기판에 트렌치를 선택적으로 제공하는 방법이 제공된다. 본 발명의 다른 측면에 따라, 적어도 하나의 주변 트렌치와 복수의 내부 트렌치를 포함하는 트렌치 DMOS 트랜지스터 구조가 제공된다. 이 구조는 1) 제 1 전도성 타입의 기판과; 2) 제 2 전도성 타입을 가지는 기판 위의 바디 영역으로서, 여기서 주변 트렌치와 내부 트렌치가 상기 바디 영역에 걸쳐 뻗어 있는, 바디 영역과, 3) 주변 트렌치와 내부 트렌치 각각의 내면에 제공되는 절연층과; 4) 각 절연층 위에 놓여 있는 제 1 전도성 전극과; 5) 각 내부 트렌치에는 인접하지만 상기 적어도 하나의 주변 트렌치에는 인접하지 않은 바디 영역 내 제 1 전도성 타입의 소스 영역을 포함한다.

Description

에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는 디바이스 및 방법{DEVICES AND METHODS FOR ADDRESSING OPTICAL EDGE EFFECTS IN CONNECTION WITH ETCHED TRENCHES}
현재, 반도체 공정 기술은 서브마이크론 범위로 들어가는 치수를 가지는 형상(feature)을 만들 수 있다. 이러한 미소 레벨에서, "광학적 근접 효과(optical proximity effect)"라고 일반적으로 말하는 것으로 인해 형상 사이즈 변동이 상당하게 나타날 수 있다. 일반적으로, 근접 효과는 다른 인근 형상의 근접에 기인하는 형상 치수의 변동이다. 특히, 광학적 근접 효과는 광 리소그래피 동안 일어나는 근접 효과이다. 광학적 근접 효과의 결과, 주어진 형상의 사이즈는 다른 형상과의 간격에 기초하여 변동할 수 있다.
광학적 근접 효과에 기여하는 현상 중에는 이미지 형성된 형상(imaged feature)과 연관된 회절 패턴이 있다. 광학적 근접 효과의 일례는 균일한 라인의 밀집된 어레이의 프린트 라인과 격리된 프린트 라인 사이에 일어날 수 있는 치수의 차이이다.
광학적 근접 효과의 구체적인 상황은 다른 형상에 의해 둘러싸인 내부 형상(internal feature)과 다른 형상에 의해 둘러싸이지 않은 주변 형상 (peripheral feature)이 상당히 다른 상황을 포함한다. (이들 상황 하에서, 광학적 근접 효과는 광학적 에지 효과라고 자주 부른다.) 예를 들어, 현재, 서브마이크론 형상 사이즈에서 포토리소그래픽 공정 동안, 주변 포토레지스트 형상은 상당한 광학적 에지 효과를 자주 나타낸다. 그 결과, 다른 형상 중에서 에칭된 실리콘 트렌치는 자주 악영향을 받는다. 이에 따라, 트렌치 DMOSFETS(double diffused metal oxide semiconductor field effect transistors), 트렌치 쇼트키 장벽 정류기 (trench Schottky barrier rectifiers), DRAM(dynamic random access memory) 디바이스, 및 개별적인 집적 회로를 절연하는데 트렌치가 사용되는 디바이스와 같은 에칭된 실리콘 트렌치를 사용하는 디바이스도 마찬가지로 광학적 에지 효과에 의해 자주 악영향을 받는다.
이러한 에지 효과의 예는 도 1a 및 도 1b에 도시되어 있다. 이들 도면은 포토레지스트 형상(photoresist features) 사이에 개구를 사용하여 트렌치가 에칭되는 상황을 도시한다. 보다 구체적으로, 도 1a에 도시되어 있는 바와 같이, 실리콘 기판(10)에는 광 리소그래피 공정을 통해 포토레지스트 형상(15a, 15b, 15c, 15d)이 제공된다. 이 도면에 도시되어 있는 바와 같이, 다른 형상 사이에 각각 위치되어 있는, 내부 형상(15a, 15b 및 15c){내부 형상(15a)의 왼쪽에 있는 형상은 여기에 도시되어 있지 않다}은 거의 수직인 측벽(sidewall)을 가진다. 불운하게도, 여기에서 논의되는 광학적 에지 효과의 중요성으로 인해, 다른 형상 사이에 위치되어있지 않은 주변 형상(15d)은 도시된 바와 같이 상당히 비스듬한 측벽을 가진다.
도 1b 는 포토레지스트 패터닝된 실리콘 기판에 에칭 단계를 가한 후 얻어지는 결과를 도시한다. 이 도면에서 볼 수 있는 바와 같이, 포토레지스트 형상(15a, 15b 및 15c)과 연관된 측벽의 거의 수직인 특성으로 인해, 실리콘 측벽(10a, 10b, 및 10c)도 또한 거의 수직이다. 이와는 대조적으로, 포토레지스트 형상(15d)과 연관된 측벽의 상당히 비스듬한 특성으로 인해, 실리콘 측벽(10d)도 또한 상당히 비스듬하여, 트렌치 바닥에서는 뾰족한 모서리가 형성된다.
다른 예에서, 실리콘 기판은 실리콘 산화물이나 실리콘 질화물 포토마스크를 사용하여 에칭된다. 도 2a를 참조하면, 실리콘 산화물이나 질화물 층이 포토레지스트 형상(15a, 15b, 15c, 15d)을 통해 에칭되어 실리콘 기판(10) 위에 실리콘 산화물이나 실리콘 질화물 형상(17a, 17b, 17c, 17d)을 형성한다. 이 도면에 도시되어 있는 바와 같이, 다른 포토레지스트 형상 사이에 각각 위치되는 내부 포토레지스트 형상(15a, 15b, 15c)은 거의 수직인 측벽을 가지는 반면, 다른 포토레지스트 형상 사이에 위치되어 있지 않은 주변 포토레지스트 형상(15d)은 상당히 비스듬한 측벽을 가진다. 이것은 실리콘 산화물이나 질화물 형상(17a 내지 17d)에도 동일하게 적용된다. 포토레지스트 형상(15a, 15b, 15c 및 15d)은 이후 제거되어, 산화물이나 질화물 형상(17a, 17b, 17c 및 17d)만이 남는다. 도 2b 는 마스킹 형상으로 실리콘 산화물이나 실리콘 질화물 형상(17a, 17b, 17c 및 17d)만을 사용하여 실리콘 기판(10)을 에칭하는 결과를 도시한다. 볼 수 있는 바와 같이, 그 결과 기판(10)이 포토레지스트 형상(15a, 15b, 15c 및 15d)을 사용하여 에칭될 때 달성된 결과와 대부분 동일하다(도 1b 참조). 구체적으로, 실리콘 산화물이나 실리콘 질화물 형상 (17a, 17b, 17c)과 연관된 측벽의 거의 수직인 특성으로 인해, 실리콘 측벽(10a, 10b 및 10c)도 또한 거의 수직하다. 더구나, 실리콘 산화물이나 실리콘 질화물 형상(17d)은 상당히 비스듬한 측벽을 가지며, 그 결과 트렌치 형상은 상당히 비스듬한 실리콘 측벽(10d)과 트렌치 바닥에서는 이에 동반하는 뾰족한 모서리를 가지게 된다.
또다른 예에서, 실리콘 기판이 포토레지스트 형상과 실리콘 산화물이나 질화물 형상 모두에 의하여 한정된 마스크를 통해 에칭된다. 도 3에 도시되어 있는 바와 같이, 다른 포토레지스트 형상 사이에 각각 위치되어 있는 내부 포토레지스트 형상(15a, 15b, 15c)은 거의 수직인 측벽을 가지는 반면, 다른 포토레지스트 형상 사이에 위치되어 있지 않은 주변 포토레지스트 형상(15d)은 도시된 바와 같이 상당히 비스듬한 측벽을 가진다. 이것이 실리콘 산화물이나 질화물 형상(17a 내지 17d)에도 동일하게 적용된다. 실리콘 기판(10)에 대해, 형상(15a/17a, 15b/17b 및 15c/17c)과 연관된 측벽의 거의 수직인 특성으로 인해, 실리콘 측벽(10a, 10b 및 10c)도 또한 거의 수직하다. 이와는 대조적으로 형상(15d/17d)은 비스듬하다는 것과 또한 이 형상(15d/17d)은 포토레지스트와 산화물이나 질화물의 조합으로 이루어져 있다는 사실로 인해, 도1 및 도 2b와 연계하여 본 바와 같이, 트렌치 바닥에는 뾰족한 모서리가 형성된다. 더구나, 실리콘 기판(10)은 산화물이나 질화물 형상(17d)으로 형성된 경계면에서 언더컷(undercut)된다.
상기 각 경우에서, 광학적 근접 효과는 경사진 측벽과 뾰족한 모서리진 바닥을 포함하는, 바람직하지 않은 트렌치 특성을 생산한다. 따라서, 이 기술 분야에는 에칭된 트렌치 형상에 대해 광학적 근접 효과를 처리하기 위한 필요성이 존재한다.
다른 예는 더미 트렌치(dummy trench)를 셀 주위에 둠으로써 DRAM 어플리케이션에서 광학적 근접 효과로부터 야기되는 문제를 처리하였다. 예를 들면, 제이. 펑 첸(J. Fung Chen), 톰 래이디히(Tom Laidig), 커트 이. 왐플러(Kurt E. Wampler) 및 로저 칼드웰(Roger Caldwell)의 "풀칩의 광학적 근접 보정을 위한 실제 방법(Practical Method for Full-Chip Optical Proximity Correction)" (SPIE Proceedings, Vol.3051, 1997); 제이. 펑 첸, 톰 래이디히, 커트 이. 왐플러 및 로저 칼드웰의 "0.14mm 설계 룰로 가는 OPC 로드맵(An OPC Roadmap to 0.14mm Design Rules)" (BACUS에서 제공된 논문, 1997); 제이 리(J. Li), 디. 베르나드(D. Bernard), 제이. 레이(J. Rey), 브이. 보크샤(V. Boksha)의 "포토레지스트 효과를 포함하는 모델 기반 광학적 근접 보정(Model-Based Optical Proximity Correction Including Photo-resist Effects)" (Proc. SPIE, V.3051, 1997, P.643-651); 엔. 샤마(N. Shamma), 에프. 스포론-피들러(F. Sporon-Fiedler), 이. 린(E. Lin)의 "광 리소그래피에서 근접 효과의 보정 방법(A Method for Correction of Proximity Effect in Optical Lithography)" (KTI 마이크로리소그래피 세미나 인터페이스 '91, P.145); 크리스 에이. 맥(Chris A. Mack)의 "3-D 광 리소그래피 시뮬레이션을 사용하여 근접 효과를 평가하는 방법(Evaluating Proximity Effects Using 3-D Optical Lithography Simulation)" (Semiconductor International July 1996 P.237); 오. 오토(O. Otto) 등의 "자동 광학적 근접 보정 - 룰 기반 접근법(Automated optical proximity correction - a rule-based approach)" (SPIE Proceedings, V.2197, P.278, 1994); 에이. 콘브릿(A. Kornblit) 등의 "광학적 근접 보정된 포토마스크의 프린팅에서 에칭 패턴 충실도의 역할(Role of etch pattern fidelity in the printing of optical proximity corrected photomasks)" (EIPB '95, 1995)을 참조하라.
하지만, 그럼에도 불구하고 이 기술 분야에는 이들 문제를 처리하는 다른 방법을 위한 필요성이 여전히 존재한다.
본 발명은 일반적으로 반도체 제조 디바이스 및 방법에 관한 것으로 보다 구체적으로 반도체 기판에 트렌치를 형성하는 디바이스 및 방법에 관한 것이다.
도 1a 는 패턴화된 포토레지스트 패턴을 적용한 후의 반도체 기판의 횡단면도.
도 1b 는 패턴화된 포토레지스트 패턴과 그 후 에칭을 적용한 후 반도체 기판의 횡단면도.
도 2a 는 포토레지스트와 산화물이나 질화물 형상이 제공된 반도체 기판의 횡단면도.
도 2b 는 포토레지스트를 제거하고 나머지 산화물이나 질화물 형상을 통해 에칭한 후 도 2a의 반도체 기판의 횡단면도.
도 3 은 포토레지스와 산화물이나 질화물 형상을 통해 에칭한 후 도 2a의 반도체 기판의 횡단면도.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 트렌치 형성 공정을 도시하는 횡단면도.
도 5a 내지 도 5c 는 본 발명의 실시예에 따른 트렌치 형성 공정을 도시하는 횡단면도.
도 6 은 본 발명의 실시예에 따른 트렌치 DMOS 트랜지스터의 횡단면도.
이 기술 분야에서 이들 필요성과 다른 필요성은 본 발명에 의해 처리된다.
본 발명의 제 1 측면에 따라, 변형된 반도체 기판이 제공된다. 이 변형된 기판은 (1) 반도체 기판; (2) 기판의 적어도 일부에 걸쳐 제공되는 적어도 하나의 버퍼 층과; (3) 복수의 트렌치를 포함하며, 상기 복수의 트렌치는 (a) 반도체 기판 내로 뻗어 있는 복수의 내부 트렌치와 (b) 적어도 하나의 버퍼 층 내로 뻗어 있지만 반도체 기판 내로는 뻗어 있지 않는 적어도 하나의 얕은 주변 트렌치를 포함한다.
하나의 바람직한 실시예에서, 적어도 하나의 버퍼 층이 적어도 하나의 얕은 주변 트렌치 영역의 반도체 기판 상에 제공되는 반면, 복수의 내부 트렌치 영역의 반도체 기판 상에는 버퍼 층이 제공되지 않는다.
다른 바람직한 실시예에서, 적어도 하나의 버퍼 층이 적어도 하나의 얕은 주변 트렌치 영역의 반도체 기판 상에 제공되며 적어도 하나의 버퍼 층이 복수의 내부 트렌치 영역의 반도체 기판 상에 제공된다. 하지만, 복수의 내부 트렌치 영역의 적어도 하나의 버퍼 층은 적어도 하나의 얕은 주변 트렌치 영역의 적어도 하나의 버퍼 층보다 더 얇다. (예를 들면, 복수의 내부 트렌치 영역의 적어도 하나의 버퍼 층은 단일 버퍼 층으로 구성될 수 있는 반면, 적어도 하나의 얕은 주변 트렌치 영역의 적어도 하나의 버퍼 층은 두 개의 버퍼 층으로 구성될 수 있다.) 그 결과, 각 내부 트렌치는 복수의 내부 트렌치 영역의 적어도 하나의 버퍼 층을 통해 반도체 기판 내로 뻗어 있는 반면, 각 얕은 주변 트렌치는 적어도 하나의 얕은 주변 트렌치 영역의 적어도 하나의 버퍼 층을 통해 뻗어 있지 않다(그리고 이리하여 반도체 기판 내로 뻗어 있지 않다).
본 발명의 다른 측면에 따라, 반도체 기판에 트렌치를 제공하는 방법이 제공된다. 본 방법은 (1) 반도체 기판을 제공하는 단계; (2) 상기 기판 위에 패턴화된 에칭 저항 층(patterned etch resistant layer)을 제공하는 단계로서, 패턴화된 층은 (a) 적어도 하나의 주변 트렌치 개구와 (b) 복수의 내부 트렌치 개구를 포함하는 복수의 트렌치 개구를 구비하는, 단계와; (3) 각 주변 트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층을 제공하는 단계와; (4) 에칭 공정을 수행하는 단계를 포함하며, 여기서 내부 트렌치는 각 내부 트렌치 개구 위치에서 반도체 기판 내로 에칭되고 그리고 주변 트렌치는 적어도 하나의 버퍼 층에 의해 각 주변 개구 위치에서 반도체 기판 내로 에칭되지 못하도록 방지된다.
하나의 바람직한 실시예에서, 본 방법은 각 내부 트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층을 제공하는 단계를 더 포함한다. 그러나, 각 주변트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층은 각 내부 트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층보다 더 큰 총 두께(aggregate thickness)를 가진다. (예를 들면, 각 내부 트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층은 단일 버퍼 층으로 구성되는 반면, 각 주변 트렌치 개구와 반도체 기판 사이에 적어도 하나의 버퍼 층은 두 개의 버퍼 층으로 구성된다.) 그 결과 내부 트렌치는 에칭 절차 동안 각 내부 트렌치 개구 위치에서 적어도 하나의 버퍼 층을 거쳐 반도체 기판 내로 에칭되는 반면, 주변 트렌치는 각 주변 트렌치 개구 위치에서 적어도 하나의 버퍼 층을 거쳐 에칭되지 않는다(그리하여 기판 내로 에칭되지 않는다).
바람직한 버퍼 층은 산화물 층과 질화물 층을 포함한다. 바람직한 기판은 실리콘 기판이다.
트렌치 DMOS 트랜지스터, 트렌치 쇼트키 장벽 정류기, 및 DRAM 디바이스를 포함하는, 다수의 디바이스는 본 발명의 변형된 기판과 방법에 따라 사용될 수 있다.
본 발명의 다른 측면에 따라, 적어도 하나의 주변 트렌치와 복수의 내부 트렌치를 포함하는 트렌치 DMOS 트랜지스터 구조가 제공된다. 이 구조는 (1) 제 1 전도성 타입의 기판; (2) 제 2 전도성 타입을 가지는 기판의 바디 영역으로서, 여기서 상기 주변 트렌치와 내부 트렌치가 상기 바디 영역에 거쳐 뻗어 있는, 바디 영역과; (3) 상기 주변 트렌치와 내부 트렌치 각각의 내면에 제공되는 절연층; (4) 각 절연층 위에 놓여 있는 제 1 전도성 전극과; (5) 각 내부 트렌치에는 인접하지만, 적어도 하나의 주변 트렌치에는 인접하여 있지 않은 바디 영역 내 제 1 전도성 타입의 소스 영역을 포함한다. 이 구조는 상기 바디 영역과 마주하는 기판의 표면 위에 배치된 드레인 전극과 소스 영역의 적어도 일부 위에 배치된 소스 전극을 또한 포함한다.
바람직하게는, 제 1 전도성 타입은 n 타입 전도성이며 제 2 전도성 타입은 p 타입 전도성이다. 바람직하게, 절연층은 산화물 층이고 전도성 전극은 폴리실리콘을 포함한다. 특정 바람직한 실시예에서, 트렌치 DMOS 트랜지스터 구조는 내부 트렌치 내 각 제 1 전도성 전극 위에 {보로포스포실리케이트 유리 구조(boro- phosphosilicate glass structure)와 같은} 절연 영역을 더 포함한다.
본 발명의 하나의 장점은 주변 트렌치 형상과 연관된 불리한 광학적 에지 효과가 효과적이고 경제적인 방식으로 처리된다는 점이다.
본 발명의 다른 장점은 트렌치 DMOS 디바이스, 트렌치 쇼트키 장벽 정류기, DRAM 디바이스, 및 주변 트렌치 형상을 사용하는 다른 디바이스와 같은 주변 트렌치 형상을 갖는 제품의 성능이 상당히 향상된다는 점이다.
본 발명의 이들 및 다른 실시예 및 장점은 이하 상세한 설명과 청구범위를 검토할 때 보다 용이하게 파악할 수 있을 것이다.
본 발명은, 이제 본 발명의 바람직한 실시예가 도시되어 있는 첨부 도면을 참조하여 이후부터 보다 충분하게 기술될 것이다. 그러나, 본 발명은 여러 형태로 구현될 수 있으며 그리고 여기에 개시되어 있는 실시예로 한정되는 것으로 해석하여서는 아니된다.
여기에서 사용된 바와 같이, "주변 트렌치(peripheral trench)"라는 용어는, 표면에 형성되고 하나 이상의 유사한 구조에 의하여 일 측면에서는 접하지만 (flanked) 다른 측면에서는 접하지 않는, 트렌치나 트렌치의 일부를 말한다. 유사하게, "내부 트렌치(internal trench)"라는 용어는, 표면에 형성되고 하나 이상의 유사한 구조에 의해 양 측면에서 접하는, 트렌치나 트렌치의 일부를 말한다. "내부 트렌치 개구"는 패턴화된 에칭 저항 층 내의 개구를 말하며, 이 개구를 통해 충분한 에칭 깊이로 내부 트렌치의 형성을 유도한다. "주변 트렌치 개구"는 패턴화된 에칭 저항 층 내의 개구를 말하며, 이 개구를 통해 충분한 에칭 깊이로 주변 트렌치의 형성을 유도한다. 아래에 보는 바와 같이, 본 발명의 일부 실시예에서, 주변 트렌치 개구는 에칭시에 반도체 기판에 트렌치를 형성하게 실제로 유도하지 않지만, 대신에 버퍼 층에 얕은 트렌치의 형성만을 유도한다.
본 발명의 제 1 실시예는 도 4a 내지 도 4c에 따라 제공된다. 도 4a에 도시된 바와 같이, 바람직하게는 실리콘 산화물이나 실리콘 질화물 층으로 형성된 질화물이나 산화물 형상(102)은 이 기술 분야에서 알려져 있는 기술, 예를 들어, 화학 증기 증착(CVD : chemical vapor deposition)을 사용하여 기판(100), 바람직하게는 실리콘 기판의 표면(100a) 위에 형성된다.
이후, 도 4b에서 보는 바와 같이, 형상(104a, 104b, 104c 및 104d)을 갖는 패턴화된 포토레지스트 층이 표면(100a) 부분과 산화물이나 질화물(102)의 부분 위에 제공된다{여기서 형상(104c 및 104d)은 형상(102)의 대향 측면(102a 및 102b)을 부분적으로 커버하며, 형상(102)의 중앙 상부 표면이 노출되게 한다}. 형상(104a, 104b 및 104c)과는 달리, 형상(104d)은 두 개의 다른 형상에 의해 접하지 않으며 그리하여 비스듬한 면(104o)에 의해 도 4b에 명시되어 있는 바와 같이 광학적 에지 효과를 받게 된다.
도 4b의 구조는 이후 반응성 이온 에칭(RIE : reactive ion etching) 단계와 같은 에칭 단계를 받으며, 여기서 기판(100)은 산화물이나 질화물 형상(102)에 대하여 우선적으로 에칭된다. 그 결과, 도 4c에 도시되어 있는 바와 같이, 트렌치 (106)는 기판(100)에서 형상(104b 및 104c) 사이에 뿐만 아니라 형상(104a 및 104b) 사이에 형성된다. 그러나, 형상(104c 및 104d) 사이에 산화물이나 질화물 형상(102)이 존재하는 것으로 인해, 얕은 트렌치(107)만이 질화물 형상(102)에 형성되며 트렌치는 기판(100)에 형성되지 않는다.
위 도 1b에서 보는 바와 같이, 산화물이나 질화물 형상(102)이 없을 때에 이 주변 위치의 기판에 트렌치가 형성되었다면, 이러한 트렌치는 광학적 에지 효과로 인해 뾰족한 모서리진 바닥을 가지는 것으로 되었을 것이다. 그리하여, 포토레지스트 층(104a, 104b, 104c, 104d)의 주변 트렌치 개구 아래에 산화물이나 질화물 형상(102)을 제공함으로써 불리한 결과가 방지된다.
제 2 실시예가 도 5a 내지 도 5c와 연계하여 제공된다. 도 5a에서 보는 바와 같이, 질화물이나 산화물 형상(102)은 CVD와 같은 이 기술 분야에서 알려진 기술을 사용하여 기판(100)의 표면(100a) 위에 형성된다. 이후, 질화물이나 산화물 층(103a, 103b, 103c, 103d)이 표면(100a) 위에 그리고 산화물이나 질화물 형상 (102) 위에 CVD와 같은 이기술 분야에 알려진 기술을 또한 사용하여 제공된다.
도 5b에 보는 바와 같이, 포토레지스트 형상(104a, 104b, 104c, 104d)을 가지는 패턴화된 포토레지스트 층이 산화물이나 질화물 층(103a, 103b, 103c, 103d)에 제공된다. 이때, 반응성 이온 에칭과 같은 산화물이나 질화물 에칭 공정이 수행되어 산화물이나 질화물 층(103a, 103b, 103c, 103d)이 패턴화되며, 기판(100)에 트렌치(106)가 도시되어 있는 바와 같이, 형성된다. 이 에칭 단계는, 산화물이나 질화물 층(103a, 103b, 103c, 103d)을 통해 에칭하는데 충분하지만, 산화물이나 질화물 층(102)을 통해 또한 에칭하는데에는 충분하지 않다. 그리하여, 포토레지스트 형상(104a 및 104b) 사이, 형상(104b 및 104c) 사이, 뿐만 아니라 형상(104c 및 104d) 사이의 산화물이나 질화물 층(103a, 103b, 103c, 103d)에 개구가 제공된다. 더구나, 트렌치(106)는 기판(100)에서 형상(104a/103a 및 104b/103b) 뿐만 아니라 형상(104b/103b 및 104c/103c)에 의하여 한정된 개구를 통해 에칭된다. 그러나, 추가적인 산화물이나 질화물 두께로 인해, 포토레지스트 형상(104c 및 104d) 사이의 산화물이나 질화물 층(102)에는 개구가 제공되지 않으며, 그래서 그 위치의 기판(100)에 트렌치는 형성되지 않는다. 위 도 3에서 보는 바와 같이, 형상 (104c/103c 및 104d/103d)에 의해 한정된 주변 위치의 기판(100)에 트렌치가 형성되었다면, 이러한 트렌치는 뾰족한 모서리진 바닥과 그 트렌치의 오른쪽 측면에 언더컷을 모두 가지는 것으로 되었을 것이다.
도 5c에 도시되어 있는 구조는 포토레지스트 형상(104a, 104b, 104c, 및 104d)이 트렌치 에칭 단계 이전에 제거된 것을 제외하고는 도 5a 및 도 5b와 연계하여 위에 논의된 절차와 동일한 절차에 의해 형성된다. 형상(103c 및 103d)에 의해 한정된 주변 위치의 기판(100)에 트렌치가 형성되었다면, 이러한 트렌치는 도 2b에 도시되어 있는 것과 같은 불리한 광학적 에지 효과를 받아, 트렌치가 경사진 측벽과 뾰족한 모서리진 바닥을 가지는 것으로 되었을 것이다.
본 발명의 다른 실시예는 도 6과 연계하여 개시된다. 도 6은 본 발명에 다라 구성된 두 개의 트렌치 DMOS 셀(250)을 도시한다. 종래 기술의 디바이스와 같이 트렌치 DMOS 셀(250)은 이 실시예에서, 가볍게 n 도핑된 에피택시얼 층(202)으로 성장된 n+ 기판(200)을 포함하며, 이것은 DMOS 셀(250)에 대해 드레인 역할을 한다. 전도성 층(도시되어 있지 않음)은 n+ 기판의 바닥에 적용되며 DMOS 셀에 대해 공통 드레인 접점으로 작용한다. n 도핑된 에피택시얼 층(202) 부분에서, 반대(p 타입) 전도성의 바디 영역(204)이 제공되며 DMOS 셀(250)에 대해 게이트 영역으로 작용한다. n+ 영역(212)이 또한 제공되며, 이것은 DMOS 셀(250)에 대해 소스로 작용한다. 전도성 층(216)은 DMOS 셀(250)에 대해 공통 소스 접점으로 작용하여, 소스{즉, n+ 영역(212)}를 서로 단락시킨다. 산화물 층(206a)이 내면에 제공되고 폴리실리콘(210a)으로 채워져 있는 트렌치 영역이 제공된다. 산화물(206a)과 폴리실리콘 (210a)으로 채워져 있는 충진된 트렌치는 DMOS 셀(250)에 대해 게이트 전극으로 작용한다. 폴리실리콘(210a)은 BPSG(borophosphosilicate glass) 구조(214)에 의해 전도성 층(216)(소스 접점)과 절연되어, 게이트와 소스가 독립적으로 바이어스 될 수 있게 한다.
위에서 설명된 바와 같이, 광학적 에지 효과로 인해, 주변 트렌치는 전형적으로 결함을 가진다. 그 결과, 주변 DMOS 디바이스가 형성되는 경우에, 주변 DMOS 디바이스의 게이트와 소스 사이의 단락이 자주 일어난다. 이것이 일어나는 것을 방지하기 위해, 더미(dummy) 주변 디바이스(252)가 이 실시예에서 만들어진다. 이 경우, 주변(오른쪽) 트렌치에 산화물 층(206b)과 폴리실리콘(210b)이 채워진다 하더라도, 이것이 n+ 소스 영역으로 제공되지는 못한다(그리하여 BPSG 절연 구조에 제공될 필요는 없다). 이 방식으로, 소스가 완전히 제거되기 때문에, 주변 트렌치와 연계하여 게이트와 소스 사이의 단락이 일어나는 가능성이 방지된다.
이미 기술한 바와 같이, DMOS 셀(250)과 연관된 폴리실리콘 영역(210a)은 적절한 동작을 위해 소스 접점(216)과 전기적으로 절연되어야만 한다. 이와는 반대로, 더미 주변 디바이스(252)와 연관된 폴리실리콘 영역(210b)은 소스 접점(216)과 단락될 수 있다. 빈번히, DMOS 셀(250)과 연관된 폴리실리콘 영역(210a)은 함께 전기적으로 연결되어(도시되어 있지 않음), 개개의 디바이스 그룹이 마치 하나의 큰 트랜지스터인 것처럼 동작할 수 있게 한다. 그러나, 소스 접점(216)이 더미 주변 디바이스(252)에서 폴리실리콘 영역(210b)과 단락되기 때문에, 폴리실리콘(210b)이 폴리실리콘(210a)에 전기적으로 연결되지 않도록 주의를 하여야 한다. 그렇지 않으면, DMOS 디바이스(들)의 소스와 게이트 사이에 단락이 일어날 수 있다. 이것은 전형적으로 주변 트렌치를 다른 트렌치와 서로 절연시킴으로써 달성될 수 있다.
도 6의 구조를 형성하는 공정이 이제 간략하게 기술된다. 초기 공정 단계 동안, DMOS 셀(250)과 더미 주변 디바이스(252)는 이 기술 분야에서 잘 알려져 있는 공정 단계를 사용하여 동일한 방식으로 구성된다. 예를 들면, n 도핑된 에피택시얼 층(202)이 종래 방식으로 n+ 도핑된 기판(200) 위에서 성장된다. 이후 p 바디 영역(204)이 임프란테이션과 확산 단계(implantation and diffusion step)에서 형성된다. p 바디 영역이 기판에 걸쳐 균일하기 때문에 마스크는 필요없다. 에피택시얼 층의 표면이 이후 산화물 층으로 커버되며, 이것은 종래 방식으로 노출되고 패터닝되어 산화물 층에 마스크 개구를 남긴다. 트렌치는 마스크 개구(mask opening)를 통해 예를 들면 반응성 이온 에칭에 의해 드라이 에칭된다. 도 6에서 보는 바와 같이, 더미 주변 디바이스(252)에 해당하는 주변(오른쪽) 트렌치는 광학적 에지 효과로 인해 전형적으로 결함을 가진다. 산화물 층(206a, 206b)은 이후 p 바디 영역(204)의 표면과 트렌치 벽을 커버하도록 전체 구조 위에 증착된다. 그 다음, 폴리실리콘 층(210a, 210b)이 전체 구조에 걸쳐 제공되어, 트렌치를 채운다. 폴리실리콘 층(210a, 210b)은 전형적으로 염화인(phosphorous chloride)으로 도핑되거나 비소나 인으로 임플란트되어, 그 저항을 줄인다.
이 점에서, 마스킹 층이 주변 (오른쪽) 트렌치 위에 가해진다. 이후, 폴리실리콘 층(210a, 210b)과 산화물 층(206a, 206b)이 에칭되어 폴리실리콘 층(210a, 210b)의 두께를 최적화시키고 트렌치 사이의 p 바디 부분을 노출시킨다. 그 다음, 포토레지스트 마스킹 공정이 사용되어, n+ 영역(212)을 한정하는 개구를 가지는 패터닝된 마스킹 층을 형성한다. n+ 영역(212)은 임플란테이션과 확산 공정으로 전형적으로 형성된다. 더미 주변 디바이스(252)의 형성과 연관하여, 개구는 제공되지 않으며, 그리하여 n+ 영역도 형성되지 않는다. 마스킹 층은 이후 종래 방식으로 제거된다. 이후, DMOS 셀은 이 구조 위에 BPSG 층을 형성하고 패터닝함으로써 종래 방식으로 완성되어 BPSG 영역(214)을 한정한다. (이미 기술된 바와 같이, 더미 주변 디바이스는 n+ 소스 영역을 포함하지 않기 때문에, BPSG 영역이 필요하지 않다.) 전도성 층(216)이 이후 도시된 바와 같이 전체 구조 위에 가해진다.
여러 실시예가 구체적으로 본 명세서에서 예시되고 기술되었지만, 본 발명의변형과 변경은 본 발명의 사상과 의도된 범위를 벗어나지 않고 상기 내용에 의해 커버되고 첨부된 청구범위의 범위 내에 있는 것이라는 것을 이해할 수 있을 것이다. 특정 예로서, 본 발명의 방법은 여러 반도체 영역의 전도성이 본 명세서에서 기술되어 있는 것에 역행하지 않는 구조를 형성하도록 사용될 수도 있을 것이다.
전술된 바와 같이, 본 발명은, 반도체 제조 디바이스 및 방법에 그리고 반도체 기판에 트렌치를 형성하는 디바이스 및 방법 등에 이용가능하다.

Claims (28)

  1. 반도체 기판에 트렌치를 제공하는 방법으로서,
    반도체 기판을 제공하는 단계와;
    상기 기판 위에 패턴화된 에칭 저항 층을 제공하는 단계로서, 상기 패턴화된 층은 (a) 적어도 하나의 주변 트렌치 개구와 (b) 복수의 내부 트렌치 개구를 포함하는 복수의 트렌치 개구를 가지는, 단계와;
    각 주변 트렌치 개구와 상기 반도체 기판 사이에 적어도 하나의 버퍼 층을 제공하는 단계와;
    에칭 공정을 수행하는 단계로서, 여기서 내부 트렌치는 각 내부 트렌치 개구 위치의 상기 반도체 기판에서 에칭되며 그리고 주변 트렌치는 상기 적어도 하나의 버퍼 층에 의해 각 주변 개구 위치의 상기 반도체 기판 내로 에칭되는 것이 방지되는, 단계
    를 포함하는, 반도체 기판에 트렌치를 제공하는 방법.
  2. 제 1 항에 있어서, 상기 적어도 하나의 버퍼 층은 산화물 층인, 반도체 기판에 트렌치를 제공하는 방법.
  3. 제 1 항에 있어서, 상기 적어도 하나의 버퍼 층은 질화물 층인, 반도체 기판에 트렌치를 제공하는 방법.
  4. 제 1 항에 있어서, 상기 반도체 기판은 실리콘 기판인, 반도체 기판에 트렌치를 제공하는 방법.
  5. 제 1 항에 있어서, 상기 트렌치는 트렌치 DMOS 트랜지스터를 제조하는 공정으로 형성되는, 반도체 기판에 트렌치를 제공하는 방법.
  6. 제 1 항에 있어서, 상기 트렌치는 트렌치 쇼트키 장벽 정류기(Schottky barrier rectifier)를 제조하는 공정으로 형성되는, 반도체 기판에 트렌치를 제공하는 방법.
  7. 제 1 항에 있어서, 상기 트렌치는 DRAM 디바이스를 제조하는 공정으로 형성되는, 반도체 기판에 트렌치를 제공하는 방법.
  8. 제 1 항에 있어서, 각 내부 트렌치 개구와 상기 반도체 기판 사이에 적어도 하나의 버퍼 층을 제공하는 단계를 더 포함하며,
    여기서, 각 주변 트렌치 개구와 상기 반도체 기판 사이의 상기 적어도 하나의 버퍼 층은 각 내부 트렌치 개구와 상기 반도체 기판 사이의 상기 적어도 하나의 버퍼 층보다 더 큰 총 두께(aggregate thickness)를 가지며,
    내부 트렌치는 상기 에칭 절차 동안 상기 적어도 하나의 버퍼 층을 통해 각내부 트렌치 개구 위치의 상기 반도체 기판 내로 에칭되는, 반도체 기판에 트렌치를 제공하는 방법.
  9. 제 8 항에 있어서, 각 내부 트렌치 개구와 상기 반도체 기판 사이의 상기 적어도 하나의 버퍼 층은 단일 버퍼 층으로 구성되며, 각 주변 트렌치 개구와 상기 반도체 기판 사이의 상기 적어도 하나의 버퍼 층은 두 개의 버퍼 층으로 구성되는, 반도체 기판에 트렌치를 제공하는 방법.
  10. 제 8 항에 있어서, 상기 적어도 하나의 버퍼 층은 산화물 층과 질화물 층 중에서 선택되는, 반도체 기판에 트렌치를 제공하는 방법.
  11. 제 8 항에 있어서, 상기 반도체 기판은 실리콘 기판인, 반도체 기판에 트렌치를 제공하는 방법.
  12. 변형된 반도체 기판으로서,
    반도체 기판과;
    상기 기판의 적어도 일부 위에 제공된 적어도 하나의 버퍼 층과;
    (a) 상기 반도체 기판 내로 뻗어 있는 복수의 내부 트렌치와 (b) 상기 적어도 하나의 버퍼 층 내로 뻗어 있지만, 상기 반도체 기판 내로는 뻗어 있지 않는 적어도 하나의 얕은 주변 트렌치를 포함하는 복수의 트렌치
    를 포함하는, 변형된 반도체 기판.
  13. 제 12 항에 있어서, 상기 적어도 하나의 얕은 주변 트렌치 영역의 상기 반도체 기판 위에 적어도 하나의 버퍼 층이 제공되며, 상기 복수의 내부 트렌치 영역의 상기 반도체 기판 위에는 버퍼 층이 제공되지 않는, 변형된 반도체 기판.
  14. 제 12 항에 있어서, 적어도 하나의 버퍼 층은 상기 적어도 하나의 얕은 주변 트렌치 영역의 상기 반도체 기판 위에 제공되며,
    적어도 하나의 버퍼 층은 상기 복수의 내부 트렌치 영역의 상기 반도체 기판위에 제공되며,
    상기 복수의 내부 트렌치 영역의 상기 적어도 하나의 버퍼 층은 상기 적어도 하나의 얕은 주변 트렌치 영역의 상기 적어도 하나의 버퍼 층보다 더 얇으며,
    각 내부 트렌치는 상기 복수의 내부 트렌치 영역의 상기 적어도 하나의 버퍼 층을 거쳐 상기 반도체 기판 내로 뻗어 있으며,
    각 얕은 주변 트렌치는 상기 적어도 하나의 얕은 주변 트렌치 영역의 상기 적어도 하나의 버퍼 층을 거쳐 뻗어 있지 않으며 그리고 상기 반도체 기판 내로도 뻗어 있지 않는, 변형된 반도체 기판.
  15. 제 14 항에 있어서, 상기 복수의 내부 트렌치 영역의 상기 적어도 하나의 버퍼 층은 단일 버퍼 층으로 구성되며,
    상기 적어도 하나의 얕은 주변 트렌치 영역의 상기 적어도 하나의 버퍼 층은 두 개의 버퍼 층으로 구성되는, 변형된 반도체 기판.
  16. 제 12 항에 있어서, 상기 적어도 하나의 버퍼 층은 산화물 층인, 변형된 반도체 기판.
  17. 제 12 항에 있어서, 상기 적어도 하나의 버퍼 층은 질화물 층인, 변형된 반도체 기판.
  18. 제 12 항에 있어서, 상기 반도체 기판은 실리콘 기판인, 변형된 반도체 기판.
  19. 제 12 항의 변형된 기판을 포함하는 트렌치 DMOS 트랜지스터.
  20. 제 12 항의 변형된 기판을 포함하는 트렌치 쇼트키 장벽 정류기.
  21. 제 12 항의 변형된 기판을 포함하는 DRAM 디바이스.
  22. 적어도 하나의 주변 트렌치와 복수의 내부 트렌치를 포함하는 트렌치 DMOS 트랜지스터 구조로서,
    제 1 전도성 타입의 기판과;
    상기 기판 위에 제 2 전도성 타입을 가지는 바디 영역으로서, 상기 주변 트렌치와 내부 트렌치가 상기 바디 영역을 통해 뻗어 있는, 바디 영역과;
    상기 주변 트렌치와 내부 트렌치 각각의 내면에 제공되는 절연층과;
    각 절연 층 위에 놓여 있는 제 1 전도성 전극과;
    상기 각 내부 트렌치에 인접하지만, 상기 적어도 하나의 주변 트렌치에는 인접하지 않은 상기 바디 영역의 제 1 전도성 타입의 소스 영역
    을 포함하는, 트렌치 DMOS 트랜지스터 구조.
  23. 제 22 항에 있어서, 상기 제 1 전도성 타입은 n 타입의 전도성이고 상기 제 2 전도성 타입은 p 타입의 전도성인, 트렌치 DMOS 트랜지스터 구조.
  24. 제 22 항에 있어서, 상기 바디 영역과 마주하는 상기 기판의 표면 위에 배치된 드레인 전극과 상기 소스 영역의 적어도 일부 위에 배치된 소스 전극을 더 포함하는, 트렌치 DMOS 트랜지스터 구조.
  25. 제 22 항에 있어서, 상기 절연 층은 산화물 층인, 트렌치 DMOS 트랜지스터 구조.
  26. 제 22 항에 있어서, 상기 내부 트렌치의 각 제 1 전도성 전극 위에 절연 영역을 더 포함하는, 트렌치 DMOS 트랜지스터 구조.
  27. 제 22 항에 있어서, 상기 절연층은 보로포스포실리케이트(borophospho- silicate) 유리 구조인, 트렌치 DMOS 트랜지스터 구조.
  28. 제 22 항에 있어서, 상기 전도성 전극은 폴리실리콘을 포함하는, 트렌치 DMOS 트랜지스터 구조.
KR1020037000609A 2000-07-17 2001-07-17 에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는 방법 KR100829047B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/617,356 US6555895B1 (en) 2000-07-17 2000-07-17 Devices and methods for addressing optical edge effects in connection with etched trenches
US09/617,356 2000-07-17
PCT/US2001/022456 WO2002007201A2 (en) 2000-07-17 2001-07-17 Method for etching trenches for the fabrication of semiconductor devices

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020077024366A Division KR100848850B1 (ko) 2000-07-17 2001-07-17 트렌치 ｄｍｏｓ 트랜지스터 구조
KR1020077024364A Division KR20070116909A (ko) 2000-07-17 2001-07-17 변형된 반도체 기판, 트렌치 ｄｍｏｓ 트랜지스터, 트렌치쇼트키 장벽 정류기, 및 ｄｒａｍ 디바이스

Publications (2)

Publication Number Publication Date
KR20030018050A true KR20030018050A (ko) 2003-03-04
KR100829047B1 KR100829047B1 (ko) 2008-05-16

Family

ID=24473331

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020077024364A KR20070116909A (ko) 2000-07-17 2001-07-17 변형된 반도체 기판, 트렌치 ｄｍｏｓ 트랜지스터, 트렌치쇼트키 장벽 정류기, 및 ｄｒａｍ 디바이스
KR1020077024366A KR100848850B1 (ko) 2000-07-17 2001-07-17 트렌치 ｄｍｏｓ 트랜지스터 구조
KR1020037000609A KR100829047B1 (ko) 2000-07-17 2001-07-17 에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020077024364A KR20070116909A (ko) 2000-07-17 2001-07-17 변형된 반도체 기판, 트렌치 ｄｍｏｓ 트랜지스터, 트렌치쇼트키 장벽 정류기, 및 ｄｒａｍ 디바이스
KR1020077024366A KR100848850B1 (ko) 2000-07-17 2001-07-17 트렌치 ｄｍｏｓ 트랜지스터 구조

Country Status (8)

Country Link
US (3) US6555895B1 (ko)
EP (1) EP1303871A2 (ko)
JP (1) JP4122215B2 (ko)
KR (3) KR20070116909A (ko)
CN (1) CN1193411C (ko)
AU (1) AU2001273526A1 (ko)
TW (1) TW508694B (ko)
WO (1) WO2002007201A2 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US6716709B1 (en) * 2002-12-31 2004-04-06 Texas Instruments Incorporated Transistors formed with grid or island implantation masks to form reduced diffusion-depth regions without additional masks and process steps
US7022247B2 (en) * 2003-03-26 2006-04-04 Union Semiconductor Technology Corporation Process to form fine features using photolithography and plasma etching
TWI223448B (en) * 2003-04-29 2004-11-01 Mosel Vitelic Inc DMOS device having a trenched bus structure
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US7138638B2 (en) * 2003-11-20 2006-11-21 Juni Jack E Edge effects treatment for crystals
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP2006196545A (ja) * 2005-01-11 2006-07-27 Toshiba Corp 半導体装置の製造方法
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
WO2006135746A2 (en) 2005-06-10 2006-12-21 Fairchild Semiconductor Corporation Charge balance field effect transistor
US20070157516A1 (en) * 2006-01-09 2007-07-12 Fischer Bernhard A Staged modular hydrocarbon reformer with internal temperature management
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
JP5691259B2 (ja) * 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
CN102183265A (zh) * 2011-02-10 2011-09-14 刘清惓 一种用于测量表面覆盖物的电容传感器及测量方法
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
EP3496153B1 (en) * 2017-12-05 2021-05-19 STMicroelectronics S.r.l. Manufacturing method of a semiconductor device with efficient edge structure
CN112864239B (zh) * 2021-03-17 2022-04-26 长江存储科技有限责任公司 场效应晶体管及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239438A (ja) * 1988-07-28 1990-02-08 Nec Corp 半導体装置の製造方法
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5057462A (en) 1989-09-27 1991-10-15 At&T Bell Laboratories Compensation of lithographic and etch proximity effects
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
JP2655469B2 (ja) * 1993-06-30 1997-09-17 日本電気株式会社 半導体集積回路装置の製造方法
US5468982A (en) * 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
JP3307785B2 (ja) 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5698902A (en) 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
DE69602114T2 (de) 1995-02-10 1999-08-19 Siliconix Inc. Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
DE69631995T2 (de) * 1995-06-02 2005-02-10 Siliconix Inc., Santa Clara Bidirektional sperrender Graben-Leistungs-MOSFET
KR0172561B1 (ko) 1995-06-23 1999-03-30 김주용 노강 마스크의 근접 효과 억제방법
JP2751909B2 (ja) 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
JP3311244B2 (ja) 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
JPH10199859A (ja) * 1997-01-08 1998-07-31 Hitachi Ltd 半導体装置の製造方法
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
TW322619B (en) * 1997-04-15 1997-12-11 Winbond Electronics Corp The method for forming trench isolation
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
US6005271A (en) * 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
US6228746B1 (en) * 1997-12-18 2001-05-08 Advanced Micro Devices, Inc. Methodology for achieving dual field oxide thicknesses
US5981999A (en) 1999-01-07 1999-11-09 Industrial Technology Research Institute Power trench DMOS with large active cell density
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP2001345294A (ja) * 2000-05-31 2001-12-14 Toshiba Corp 半導体装置の製造方法
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing

Also Published As

Publication number Publication date
WO2002007201A3 (en) 2002-04-18
KR20070116909A (ko) 2007-12-11
WO2002007201A2 (en) 2002-01-24
JP2004504719A (ja) 2004-02-12
EP1303871A2 (en) 2003-04-23
KR100848850B1 (ko) 2008-07-29
US20020093048A1 (en) 2002-07-18
TW508694B (en) 2002-11-01
US6576952B2 (en) 2003-06-10
AU2001273526A1 (en) 2002-01-30
JP4122215B2 (ja) 2008-07-23
CN1193411C (zh) 2005-03-16
US20020008281A1 (en) 2002-01-24
KR100829047B1 (ko) 2008-05-16
US6555895B1 (en) 2003-04-29
US6475884B2 (en) 2002-11-05
CN1449573A (zh) 2003-10-15
KR20070107188A (ko) 2007-11-06

Similar Documents

Publication Publication Date Title
KR100829047B1 (ko) 에칭된 트렌치와 연관하여 광학적 에지 효과를 처리하는 방법
US8330246B2 (en) Intermediate structures for forming circuits
JP2001168205A (ja) 半導体装置及びその製造方法並びに製造に用いるマスク
KR20060124385A (ko) 반도체 소자의 제조 방법
US6743693B2 (en) Method of manufacturing semiconductor memory
KR100223832B1 (ko) 반도체 소자 및 그 제조방법
JPH09246489A (ja) 半導体記憶装置およびその製造方法
KR0179806B1 (ko) 반도체 메모리셀 제조방법
KR100438403B1 (ko) 플랫 셀 메모리 소자의 제조방법
KR0135690B1 (ko) 반도체소자의 콘택 제조방법
KR100330716B1 (ko) 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조
KR100368321B1 (ko) 반도체 소자의 제조 방법
KR100280539B1 (ko) 반도체 장치 제조방법
KR100483430B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법.
KR100702129B1 (ko) 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법
KR100269624B1 (ko) 반도체장치의 콘택 형성방법
KR950000853B1 (ko) 반도체소자 제조방법
KR980012661A (ko) 반도체 소자의 제조방법
KR19980017256A (ko) 반도체 소자의 제조 방법
KR20020033846A (ko) 반도체소자의 엔드캡 제조 방법
KR20030001972A (ko) 반도체 소자의 제조방법
KR19990004401A (ko) 반도체 소자의 트랜지스터 제조 방법
JPH06338595A (ja) 半導体装置およびその製造方法
KR19980045156A (ko) 반도체 장치 제조 방법
JP2001015588A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee