CN104956485A - 三维存储器阵列 - Google Patents

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Abstract

本发明涉及一种三维存储器阵列，其包括多个立面延伸存储器单元串。选择装置阵列立面位于个别所述串上方且与个别所述串个别耦合。所述选择装置个别包括沟道、接近所述沟道的栅极电介质及接近所述栅极电介质的栅极材料。所述个别沟道彼此间隔。所述栅极材料包括沿立面位于所述串上方的所述间隔沟道的列延伸的多个栅极线。电介质材料横向位于所述紧邻栅极线之间。所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向非线性边缘。本发明还揭示额外实施例。

Description

三维存储器阵列
技术领域
本文所揭示的实施例涉及三维存储器阵列。
背景技术
存储器提供用于电子系统的数据存储。快闪存储器为存储器的一类型，且在现代计算机及装置中具有众多用途。例如，个人计算机可具有存储在快闪存储器芯片上的基本输入/输出系统(BIOS)。作为另一实例，计算机及其它装置使用呈固态驱动器形式的快闪存储器来取代常规硬盘驱动器变得日益普遍。仍作为另一实例，因为快闪存储器使得制造商能够支持新的已标准化的通信协议且能够提供远程升级装置以获得增强的特征的能力，因此快闪存储器在无线电子装置中很普遍。
典型快闪存储器包括存储器阵列，其包含以行及列方式布置的大量存储器单元。可以块为单位擦除及重新编程所述快闪存储器。NAND可为快闪存储器的基本架构。NAND单元包括串联耦合到存储器单元的串联组合(串联组合通常称为NAND串)的至少一个选择装置。在第7,898,850号美国专利中描述实例NAND架构。
尽管现正考虑垂直延伸的存储器单元串，但历史上，快闪存储器单元串经布置以水平延伸。虽然通常以增加垂直厚度为代价，但垂直存储器单元串的制造中的一目标为与水平延伸的存储器单元串相比减少由所述存储器单元占据的衬底的水平区域。然而，垂直定向存储器单元串可产生在水平定向的存储器单元串布局中不存在的水平封装密度考量。
附图说明
图1为根据本发明的实施例的存储器阵列的图解性自上而下截面图且通过图2中的线1-1取得。
图2为图1存储器阵列的混合结构性示意图且通过图1中的线2-2取得。
图3为图1中的区域3的放大图。
图4为图1中展示且根据本发明的实施例的替代实施例存储器阵列的图解性自上而下截面图。
图5为图4中的区域5的放大图。
图6为根据本发明的实施例的存储器阵列的混合结构性示意图。
具体实施方式
参考图1到3描述根据本发明的一些实施例的三维存储器阵列。如本文献中所使用，“子阵列”也可视为阵列。图1为通过图2中的线1-1取得的存储器阵列10的图解性自上而下截面图，图2则为通过图1的线2-2取得的混合结构性示意图。三维存储器阵列10包括多个立面延伸存储器单元串。在此文献中，“立面延伸”指的是自主面远离至少45°角的方向，在制造期间相对于所述方向处理衬底且所述方向可视为界定大体上水平方向。进一步来说，本文中使用的“垂直”及“水平”为在三维空间中独立于衬底的定向而大体上相对于彼此垂直的方向。在图2中，由垂直线12示意性指示个别串且由点14示意性指示存储器单元。可与以下更详细参考的一个实例一起使用任何现存或仍待开发的存储器单元结构。无论如何，可如图2中展示在个别串12内相对于彼此串联耦合存储器单元14，或在个别串12内以其它方式布置存储器单元14。
选择装置16的阵列为立面位于串12上方，其中选择装置16与个别串12个别(即，电)耦合。选择装置16可与导电接触件25(示意性展示)连接以将所述选择装置连接到其它电路(未展示)。所述选择装置可包括(例如)所展示的晶体管。实例选择装置16展示为个别包括沟道18、栅极电介质20及接近栅极电介质20的栅极材料22。本文所描述的任何材料及/或结构可为均质或非均质。进一步来说，每一者可使用任何合适的现存的或仍待开发的技术(具有或不具有等离子体)形成，作为实例的是：原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子注入。实例沟道及栅极材料包含掺杂有适当的及不同的浓度掺杂物的半导体材料(例如，多晶硅)，其中在一实施例中，沟道18上方及下方的经掺杂半导体材料充当选择装置晶体管的源极/漏极。一实例栅极电介质为二氧化硅及/或氮化硅。尽管可使用其它形状，但沟道18在横截面中展示为圆形。
在一些实施例中，个别沟道沿列彼此间隔，且栅极材料排列在沿所述列延伸的多个栅极线中。沟道的一或多个列可在个别栅极线中。举例来说，图1及2展示包括栅极线26(展示为26a到26h)的存储器阵列10的部分，其中每一栅极线包含个别立面于个别串12上方的沟道18的多个列(如展示的两个)24a、24b。沟道18可为在个别串12内的存储器单元14的沟道材料的延伸。在所描绘的实施例中，个别栅极线包括由个别栅极线26a到26h的材料22个别环绕的多列间隔的沟道18。个别晶体管选择装置16的栅极部分可视为用于针对每一相应选择装置激活电流流动的一些功能性最小尺寸环形物28(图2及3)。此类环形物的外部的栅极材料22可视为沿相应栅极线26a到26h电连接邻近个别栅极环形物的导电互连材料。环形物28可彼此有效间隔(如展示)或可重叠(未展示)。
电介质材料30横向位于紧邻栅极线26之间，其中经掺杂及/或未经掺杂二氧化硅为实例。在相对于彼此的电介质材料30及栅极线26的界面处，电介质材料30具有纵向非线性边缘32，且栅极线26具有纵向非线性边缘34(图1及3)。换句话说，电介质材料30及栅极线26在此界面处具有非线性的纵向边缘。在一理想实施例中且如展示，纵向边缘32/34为曲线。借助替代实施例，边缘32及34可能包含相对于彼此纵向成角的直线片段的组合(未展示)或包含弯曲及直线片段的组合(未展示)。
在一实施例中，紧邻栅极线之间的紧邻列中的沟道相对于彼此纵向交错，且例如所展示，在一实施例中所述沟道以此方式等距交错。特定来说，在栅极线26b中的沟道列24b及在栅极线26c中的沟道列24a相对于彼此紧邻。进一步来说，跨越电介质材料30的列26b及26c中的沟道18相对于彼此纵向交错，且在图1到3的实施例中等距交错。在一实施例中，所有紧邻列的沟道相对于彼此纵向交错。举例来说，在图1到3的实施例中，个别栅极线26a到26h内的沟道列24a、24b如位于紧邻栅极线之间的列一样纵向交错。
即使不减少电介质材料30的宽度，本发明的实施例仍可实现减少紧邻栅极线之间的间隔/宽度，借此导致包括立面延伸的存储器单元串的存储器阵列中的块高度的减少。举例来说，图1展示存储器块(其可为子块)65的块高度尺寸55，所述存储器块由尺寸55所界定的宽范围内的存储器单元串集合界定且其与具有线性(即，纵向直线)界面的电介质及栅极材料相比可减少。
在一实施例中，跨越电介质材料的选择装置具有等于沟道宽度加两倍栅极电介质宽度加栅极电介质与电介质材料之间的栅极材料宽度加电介质材料宽度的间距。举例来说，图3将此实例间距P2展示为等于沟道宽度40(例如，两倍沟道半径)加两倍栅极电介质宽度41加在栅极电介质20与电介质材料30之间的栅极材料宽度42加电介质材料宽度43。在所描绘的实施例中，此可发生在栅极电介质20的最外面横向边缘与电介质材料30及栅极材料22的界面的横向最里面位置线性重合处(如由图3中的线55展示)。可使用导致此间距的可代替构造或可使用其它间距。无论如何，在一实施例中，栅极材料宽度42不大于环形物28的功能性最小尺寸，在一实施例中，栅极材料宽度42等于此尺寸(如展示)，且在一实施例中，栅极材料宽度42小于此尺寸(未展示)。无论如何，电介质材料宽度43可沿纵向方向恒定或不恒定，其中宽度43在所描绘的实施例中为恒定。
在一实施例中，举例来说，在相对于紧邻栅极线的列的沟道相对于彼此纵向等距交错的情况中，跨越电介质材料的选择装置具有如下的间距P2：
P 2 = C 2 - ( A 2 ) 2
其中“C”为在紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在个别栅极线的个别沟道列中的纵向邻近沟道之间的中心到中心距离。举例来说，参考图3，相对于在紧邻栅极线26b、26c中的对角邻近沟道18之间的中心到中心距离C展示此实例间距P2，其中“A”为栅极线26c的沟道列24a中的纵向邻近沟道18之间的中心到中心距离。
图1到3展示一实施例，其中跨越紧邻栅极线的选择装置的间距大于个别栅极线内的选择装置的间距(例如，P2大于P1)。替代地，此关系可相反或这些值可相等。图4及5借助实例展示替代实施例存储器阵列10a，其中跨越紧邻栅极线的选择装置的间距(P2′)小于个别栅极线内的选择装置的间距(P1)。此可通过与图1到3实施例的宽度43相比减小栅极电介质宽度43'而发生。
在一些实施例中，存储器单元串包括串联耦合存储器单元，其包括延伸穿过立面内层的作用区域支柱(例如，沟道材料)。所述内层个别地包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线。参考图6描述此实例实施例，且其可并入在任何以上描述的实施例中。在适当处已使用来自以上实施例的相似数字。图6展示实例构造45，其包含由基底52支撑的堆叠50。基底52可包括半导体衬底。在此文献的上下文中，界定术语“半导体衬底”或“半导电衬底”以表示包括半导电材料的任何构造，半导电材料包含(但不限于)例如半导电晶片(单独或在其上包括其它材料的组合件中)及半导体材料层(单独或在其上包括其它材料的组合件中)等块体半导电材料。术语“衬底”指包含(但不限于)以上描述的半导电衬底的任何支撑结构。
堆叠50包括层54，层54由在其内部形成选择装置16(示意性展示)的外层56立面向内而成。立面延伸存储器单元串12个别包括延伸穿过立面内层54的作用区域支柱58，且其在一实施例中垂直延伸。支柱58可延伸至外层56内的选择装置16(例如，形成沟道18的至少部分)。支柱58的横截面可为圆形或其它形状。中间电介质材料60在层54之间。内层54个别包括邻近支柱58的电荷存储结构62及邻近电荷存储结构62的存取线64。存取线64可包括例如金属、元素金属、元素金属合金、金属化合物及/或导电性掺杂半导电材料等任何合适的导电材料。电介质材料65在存取线64与电荷存储结构62之间，其中二氧化硅及氮化硅复合物为实例材料。实例电荷存储结构62展示为包括由电介质材料70(例如，二氧化硅及/或氮化硅)从作用区域支柱58分离的电荷存储材料68。实例合适的电荷存储材料包含浮动栅极材料(例如，经掺杂或未经掺杂的硅)及电荷陷获材料(例如，氮化硅、纳米点等等)。
在外层56内的选择装置16可包括选择栅极漏极(SGD)及选择栅极源极(SGS)中的一者或组合。举例来说，在一实施例中，选择装置16可全部为SGD，且在一实施例中，可在层54立面向内而成的层74内提供SGS阵列76且其可与个别存储器单元串12个别耦合。作为替代实例，例如相对于管形位成本可缩放(P-BiCS)NAND快闪存储器(未展示)，选择装置16可全部为SGS或可为SGD及SGS的组合。导电接触件或其它电路25可呈正交于图6所处的页面平面延伸的位线形式，例如，与在不同列中的个别选择装置16的立面外部源极/漏极区域(未展示)耦合。
本发明的实例包括三维存储器阵列，其包括多个立面延伸存储器单元串。此还包含立面位于个别串上方且与个别串个别耦合的选择装置阵列。选择装置包括由电介质材料横向分离的纵向嵌套曲线栅极线。以上描述且在图1及4中展示的实例实施例仅为此类三维存储器阵列的两个实例。可使用如上描述的任何其它属性。
结论
在一些实施例中，一种三维存储器阵列包括多个立面延伸存储器单元串。选择装置阵列立面位于个别所述串上方且与个别所述串个别耦合。所述选择装置个别包括沟道、接近所述沟道的栅极电介质及接近所述栅极电介质的栅极材料。所述个别沟道彼此间隔。所述栅极材料包括沿立面位于所述串上方的所述间隔沟道列延伸的多个栅极线。电介质材料横向位于所述紧邻栅极线之间。所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向非线性边缘。
在一些实施例中，一种三维存储器阵列包括多个立面延伸存储器单元串。选择装置阵列立面于个别串上方且与个别串个别耦合。所述选择装置包括由电介质材料横向分离的纵向嵌套曲线栅极线。
在一些实施例中，一种三维存储器阵列包括多个立面延伸存储器单元串。选择装置阵列立面于个别串上方且与个别串个别耦合。所述选择装置包括由电介质材料横向分离的栅极线。跨越所述电介质材料的所述选择装置具有等于选择装置沟道宽度加两倍栅极电介质宽度加所述栅极电介质与所述电介质材料之间的栅极线材料宽度加电介质材料宽度的间距。
在一些实施例中，一种三维存储器阵列包括多个立面延伸存储器单元串。选择装置阵列立面于个别串上方且与个别串个别耦合。所述选择装置包括由电介质材料横向分离的栅极线。所述选择装置包括位于个别所述栅极线内的间隔沟道列。相对于紧邻栅极线的列中的沟道相对于彼此纵向等距交错。跨越所述电介质材料的所述选择装置具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在个别栅极线中的沟道列中的纵向邻近沟道之间的中心到中心距离。
在一些实施例中，一种三维存储器阵列包括多个立面延伸存储器单元串。选择装置阵列立面于个别串上方且与个别串个别耦合。所述选择装置包括由电介质材料横向分离的栅极线。个别栅极线包括由个别栅极线的材料个别环绕的多列间隔选择装置沟道。跨越紧邻栅极线的选择装置的间距小于个别栅极线内的选择装置的间距。
在一些实施例中，一种三维存储器阵列包括多个串联耦合且立面延伸存储器单元串。所述串个别包括延伸穿过立面内层的作用区域支柱。所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线。立面外层包括与个别串个别耦合的选择栅极漏极(SGD)阵列。SGD个别包括立面位于作用区域支柱中的一者的上方且与其耦合的沟道支柱。栅极电介质环绕所述沟道支柱，且栅极材料环绕所述栅极电介质。所述栅极材料包括位于沿所述沟道支柱列延伸的外层中的多个SGD栅极线。位于紧邻栅极线之间的紧邻列中的沟道支柱相对于彼此纵向等距交错。电介质材料在外层中且横向分离紧邻栅极线。电介质材料及栅极线在相对于彼此的界面处具有纵向曲线边缘。

Claims (34)

1.一种三维存储器阵列，其包括：
多个立面延伸存储器单元串；
选择装置阵列，所述选择装置立面位于个别串上方且与个别所述串个别耦合；所述选择装置个别包括沟道、接近所述沟道的栅极电介质及接近所述栅极电介质的栅极材料；所述个别沟道彼此间隔；所述栅极材料包括沿立面位于所述串上方的所述间隔沟道的列延伸的多个栅极线；及
电介质材料，其横向位于所述紧邻栅极线之间，所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向非线性边缘。
2.根据权利要求1所述的三维存储器阵列，其中所述电介质材料及所述栅极线在所述界面处具有纵向曲线边缘。
3.根据权利要求1所述的三维存储器阵列，其中所述紧邻栅极线之间的所述紧邻列中的所述沟道相对于彼此纵向交错。
4.根据权利要求3所述的三维存储器阵列，其中所述紧邻栅极线之间的所述紧邻列的所述沟道相对于彼此纵向等距交错。
5.根据权利要求1所述的三维存储器阵列，其中所有所述紧邻列的所述沟道相对于彼此纵向交错。
6.根据权利要求3所述的三维存储器阵列，其中所述紧邻栅极线之间的所述紧邻列的所述沟道相对于彼此纵向等距交错。
7.根据权利要求1所述的三维存储器阵列，其包括在个别所述栅极线中的多个间隔沟道列。
8.根据权利要求1所述的三维存储器阵列，其中所述存储器单元在所述个别串内串联耦合，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线，所述选择装置包括选择栅极漏极SGD。
9.根据权利要求1所述的三维存储器阵列，其中跨越所述电介质材料的所述选择装置具有等于沟道宽度加两倍栅极电介质宽度加所述栅极电介质与所述电介质材料之间的栅极材料宽度加电介质材料宽度的间距。
10.根据权利要求1所述的三维存储器阵列，其中相对于紧邻所述栅极线的所述列中的所述沟道相对于彼此纵向等距交错；及
跨越所述电介质材料的所述选择装置具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在所述紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在所述个别栅极线中的所述沟道列中的纵向邻近沟道之间的中心到中心距离。
11.根据权利要求1所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距小于个别所述栅极线内的所述选择装置的间距。
12.根据权利要求1所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距大于个别所述栅极线内的所述选择装置的间距。
13.一种三维存储器阵列，其包括：
多个立面延伸存储器单元串；及
选择装置阵列，其立面位于个别所述串的上方且与个别所述串个别耦合，所述选择装置包括由电介质材料横向分离的纵向嵌套曲线栅极线。
14.根据权利要求13所述的三维存储器阵列，其中所述选择装置包括沿位于个别所述栅极线中的列彼此个别间隔的沟道，所述紧邻栅极线之间的所述紧邻列的所述沟道相对于彼此纵向交错。
15.根据权利要求13所述的三维存储器阵列，其中所述存储器单元在所述个别串内串联耦合，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线。
16.根据权利要求15所述的三维存储器阵列，其中所述选择装置包括选择栅极漏极SGD。
17.一种三维存储器阵列，其包括：
多个立面延伸存储器单元串；
选择装置阵列，其立面位于个别所述串的上方且与个别所述串个别耦合，所述选择装置包括由电介质材料横向分离的栅极线；及
跨越所述电介质材料的所述选择装置具有等于选择装置沟道宽度加两倍栅极电介质宽度加所述栅极电介质与所述电介质材料之间的栅极材料宽度加电介质材料宽度的间距。
18.根据权利要求17所述的三维存储器阵列，其中所述选择装置包括位于个别所述栅极线内的沟道列，相对于所述紧邻栅极线的列中的所述沟道相对于彼此纵向等距交错；及
跨越所述电介质材料的所述选择装置具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在所述紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在所述个别栅极线中的所述沟道列中的纵向邻近沟道之间的中心到中心距离。
19.根据权利要求17所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔选择装置沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距小于个别所述栅极线内的所述选择装置的间距。
20.根据权利要求19所述的三维存储器阵列，其中相对于紧邻所述栅极线的所述列中的所述沟道相对于彼此纵向等距交错；及
跨越所述电介质材料的所述选择装置具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在所述紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在所述个别栅极线中的所述沟道列中的纵向邻近沟道之间的中心到中心距离。
21.根据权利要求20所述的三维存储器阵列，其中所有所述紧邻列的所述沟道相对于彼此纵向交错。
22.根据权利要求17所述的三维存储器阵列，其中所述存储器单元在所述个别串内串联耦合，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线，所述选择装置包括选择栅极漏极SGD
23.一种三维存储器阵列，其包括：
多个立面延伸存储器单元串；
选择装置阵列，其立面位于个别所述串的上方且与个别所述串个别耦合，所述选择装置包括由电介质材料横向分离的栅极线，所述选择装置包括位于个别所述栅极线内的间隔沟道列，相对于所述紧邻栅极线的列中的所述沟道相对于彼此纵向等距交错；及
跨越所述电介质材料的所述选择装置具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在所述紧邻栅极线中的对角邻近沟道之间的中心到中心距离，及“A”为在所述个别栅极线中的所述沟道列中的纵向邻近沟道之间的中心到中心距离。
24.根据权利要求23所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距小于个别所述栅极线内的所述选择装置的间距。
25.根据权利要求23所述的三维存储器阵列，其中所述存储器单元在所述个别串内串联耦合，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线，所述选择装置包括选择栅极漏极SGD。
26.一种三维存储器阵列，其包括：
多个立面延伸存储器单元串；
选择装置阵列，其立面位于个别所述串的上方且与个别所述串个别耦合，所述选择装置包括由电介质材料横向分离的栅极线，个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔选择装置沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距小于个别所述栅极线内的所述选择装置的间距。
27.根据权利要求26所述的三维存储器阵列，其中所述存储器单元在所述个别串内串联耦合，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线，所述选择装置包括选择栅极漏极SGD。
28.一种三维存储器阵列，其包括：
多个串联耦合且立面延伸存储器单元串，所述串个别包括延伸穿过立面内层的作用区域支柱，所述内层个别包括邻近所述支柱的电荷存储结构及邻近所述电荷存储结构的存取线；
立面外层包括与个别串个别耦合的选择栅极漏极SGD阵列；所述SGD个别包括立面位于所述作用区域支柱中的一者的上方且与其耦合的沟道支柱，栅极电介质环绕所述沟道支柱，且栅极材料环绕所述栅极电介质；所述栅极材料包括位于沿所述沟道支柱列延伸的所述外层中的多个SGD栅极线；位于所述紧邻栅极线之间的所述紧邻列中的所述沟道支柱相对于彼此纵向等距交错；及
所述外层中的电介质材料横向分离所述紧邻栅极线，所述电介质材料及所述栅极线在相对于彼此的界面处具有纵向曲线边缘。
29.根据权利要求28所述的三维存储器阵列，其包括所述内层立面向内而成的一层，所述向内层包括与所述个别串个别耦合的选择栅极源极SGS阵列。
30.根据权利要求28所述的三维存储器阵列，其中所有所述紧邻列的所述沟道支柱相对于彼此纵向交错。
31.根据权利要求28所述的三维存储器阵列，其中跨越所述电介质材料的所述SGD具有等于沟道支柱宽度加两倍栅极电介质宽度加所述栅极电介质与所述电介质材料之间的栅极材料宽度加电介质材料宽度的间距。
32.根据权利要求28所述的三维存储器阵列，其中跨越所述电介质材料的所述SGD具有间距P，所述间距P等于
P 2 = C 2 - ( A 2 ) 2
其中“C”为在所述紧邻栅极线中的对角邻近沟道支柱之间的中心到中心距离，及“A”为在所述个别栅极线的所述沟道支柱列中的纵向邻近沟道支柱之间的中心到中心距离。
33.根据权利要求28所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔选择装置沟道支柱列；及
跨越所述紧邻栅极线的所述SGD的间距小于所述个别栅极线内的所述SGD的间距。
34.根据权利要求28所述的三维存储器阵列，其中个别所述栅极线包括由所述个别栅极线的材料个别环绕的多个间隔沟道列；及
跨越所述紧邻栅极线的所述选择装置的间距大于个别所述栅极线内的所述选择装置的间距。
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