CN109817626B - 三维半导体存储器件 - Google Patents

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Abstract

提供一种三维半导体存储器件。该器件可以包括：衬底，包括单元阵列区域和连接区域；电极结构，提供在衬底上以沿第一方向延伸并包括电极，电极垂直地堆叠在衬底上并包括堆叠在连接区域上以具有阶梯结构的垫部分；单元垂直结构，提供在单元阵列区域上以穿透电极结构；虚设垂直结构，提供在连接区域上以穿透每个电极的垫部分；以及单元接触插塞，联接到电极的垫部分。每个单元接触插塞可以具有非圆形顶表面，并且在俯视图中，虚设垂直结构可以布置为围绕每个单元接触插塞。

Description

三维半导体存储器件
技术领域
示例性实施方式涉及三维半导体存储器件，具体地，涉及高可靠、高集成的三维半导体存储器件。
背景技术
需要更高集成度的半导体器件来满足消费者对优异性能和低廉价格的需求。就半导体器件而言，因为其集成是决定产品价格的重要因素，所以增加的集成尤为重要。就传统的二维或平面半导体器件而言，因为其集成主要由单位存储单元所占据的面积决定，所以集成受到精细图案形成技术水平极大影响。然而，增加图案精细度所需的极其昂贵的工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。为了克服这样的限制，近来已提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施方式提供了高可靠、高集成的三维半导体存储器件。
根据一些实施方式，一种三维半导体存储器件可以包括：衬底，包括单元阵列区域和连接区域；电极结构，提供在衬底上以沿第一方向延伸并包括垂直地堆叠在衬底上的电极，每个电极包括多个垫部分之中的相应垫部分，所述多个垫部分堆叠在连接区域上以形成阶梯结构；多个单元垂直结构，提供在单元阵列区域上并构造为穿透电极结构；多个虚设垂直结构，提供在连接区域上并构造为穿透每个电极的相应垫部分；以及单元接触插塞，分别联接到电极的垫部分。每个单元接触插塞的顶表面可以具有第一长度和小于第一长度的第一宽度，并且当在俯视图中观察时，虚设垂直结构可以布置为围绕每个单元接触插塞。
根据一些实施方式，一种三维半导体存储器件可以包括：衬底，包括单元阵列区域和连接区域；电极结构，提供在衬底上以沿第一方向延伸并包括垂直地堆叠在衬底上的电极，每个电极包括多个垫部分之中的相应垫部分，所述多个垫部分堆叠在连接区域上以形成阶梯结构；多个单元垂直结构，提供在单元阵列区域上并构造为穿透电极结构；单元接触插塞，分别联接到电极的垫部分，每个单元接触插塞的顶表面具有第一长度和小于第一长度的第二宽度；以及多个虚设垂直结构，提供在连接区域上，并且构造为穿透每个电极的垫部分并围绕每个单元接触插塞。虚设垂直结构可以包括与单元阵列区域间隔开第一距离的第一虚设垂直结构以及与单元阵列区域间隔开第二距离的第二虚设垂直结构，第二距离大于第一距离，并且第二虚设垂直结构的宽度可以大于第一虚设垂直结构的宽度。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图显示了如这里所述的非限制性的示例实施方式。
图1是示意性地示出根据一些实施方式的三维半导体存储器件的布局的图。
图2是示出根据一些实施方式的三维半导体存储器件的俯视图。
图3是示出沿图2的线I-I'和II-II'截取的根据一些实施方式的三维半导体存储器件的剖视图。
图4是示出沿图2的线III-III'截取的根据一些实施方式的三维半导体存储器件的剖视图。
图5A和5B是示出图3的部分“A”的放大图。
图6是示出根据一些实施方式的三维半导体存储器件的俯视图。
图7是沿图6的线I-I'截取的剖视图。
图8至15是示出根据各种不同实施方式的三维半导体存储器件的各种不同示例的俯视图。
应注意，这些附图旨在示出某些示例实施方式中所利用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图未按比例绘制，并且可能不精确地反映任何给定实施方式的精确的结构特性或性能特性，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可能被减小或夸大。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述示例实施方式，示例实施方式的附图中示出。
图1是示意性地示出根据一些实施方式的三维半导体存储器件的布局的图。
参照图1，三维半导体存储器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域(未示出)。在一些实施方式中，相应的连接区域CNR可以提供在单元阵列区域CAR与每个行解码器区域ROW DCR之间。
包括多个存储单元的存储单元阵列可以提供在单元阵列区域CAR中。在一些实施方式中，存储单元阵列可以包括多个存储块，每个存储块被配置为独立地执行擦除操作。每个存储块可以包括三维地布置在存储单元阵列中的多个存储单元、电连接到存储单元的多个字线、也电连接到存储单元的多个位线。
在一些实施方式中，三维半导体存储器件可以是垂直型NAND FLASH存储器件，其包括提供在单元阵列区域CAR上的多个单元串。在这方面，单元串可以在第一方向和第二方向上二维地布置，并且可以沿第三方向延伸。每个单元串可以包括多个串联连接的晶体管(例如串选择晶体管、存储单元晶体管和地选择晶体管)。此外，每个存储单元晶体管可以包括数据存储元件。
在连接区域CNR中，互连结构(例如接触插塞和导电线)可以被提供以将存储单元阵列电连接到行解码器。
在每个行解码器区域ROW DCR中，行解码器可以被提供并配置为选择提供在存储单元阵列内的字线中的至少一个。行解码器可以被配置为基于地址信息而选择字线中的至少一个。行解码器可以被配置为响应于从控制电路(未示出)接收到的控制信号而分别将不同的字线电压施加到字线中被选择的字线和未被选择的字线。
在页缓冲器区域PBR中，页缓冲器可以被提供并配置为读出存储在存储单元中的数据。在第一工作模式下，页缓冲器可以用于将数据临时存储在存储单元中，在第二工作模式下，页缓冲器可以用于读出存储在存储单元中的数据。例如，页缓冲器可以在编程工作模式下用作写入驱动器，或者在读取工作模式下用作读出放大器。
列解码器可以提供在列解码器区域COL DCR中，并且可以连接到存储单元阵列的位线。列解码器可以提供页缓冲器与外部器件(例如存储控制器)之间的数据传输路径。
图2是示出根据一些实施方式的三维半导体存储器件的俯视图。图3是示出沿图2的线I-I'和II-II'截取的根据一些实施方式的三维半导体存储器件的剖视图。图4是示出沿图2的线III-III'截取的根据一些实施方式的三维半导体存储器件的剖视图。图5A和5B是示出图3的部分“A”的放大图。
参照图2、3和4，衬底10可以包括单元阵列区域CAR和连接区域CNR。衬底10可以包括半导体材料(例如硅)、绝缘材料(例如玻璃)、以及覆盖有绝缘材料的半导体材料或导电材料中的至少一种。例如，衬底10可以是具有第一导电类型的硅晶片。
电极结构ST可以提供在衬底10上，以沿第一方向D1从单元阵列区域CAR延伸到连接区域CNR，并且可以在第二方向D2上彼此间隔开。缓冲绝缘层11可以插置在电极结构ST与衬底10之间，并且可以包括硅氧化物层。
电极结构ST可以包括在第三方向上交替地且重复地堆叠在衬底10的顶表面上的电极ELa、ELb和ELc以及绝缘层ILD，第三方向相对于所述顶表面垂直。电极ELa、ELb和ELc可以被提供为具有基本相同的厚度，并且绝缘层ILD的厚度可以基于半导体存储器件的类型而变化。每个绝缘层ILD的厚度可以小于电极ELa、ELb和ELc的每个的厚度。电极ELa、ELb和ELc可以由掺杂半导体材料(例如掺杂硅等)、金属(例如钨、铜、铝等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和/或过渡金属(例如钛、钽等)中的至少一种形成，或者包括掺杂半导体材料(例如掺杂硅等)、金属(例如钨、铜、铝等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和/或过渡金属(例如钛、钽等)中的至少一种。绝缘层ILD可以由硅氧化物和/或低k电介质材料中的至少一种形成，或者包括硅氧化物和/或低k电介质材料中的至少一种。
在一些实施方式中，每个电极结构ST可以包括位于最下层的下电极ELa、位于最上层的上电极ELc、以及垂直地堆叠在下电极ELa与上电极ELc之间的居间电极ELb。
电极结构ST可以在连接区域CNR上具有阶梯结构。详细地，电极ELa、ELb和ELc在第一方向D1上的长度可以随着离衬底10的距离增大而减小，并且电极结构ST的高度可以随着离单元阵列区域CAR的距离增大而减小。电极ELa、ELb和ELc的侧表面可以在第一方向D1上彼此间隔开恒定距离。
电极结构ST可以形成为在连接区域CNR上具有各种类型的阶梯结构。在连接区域CNR上，虽然电极结构ST被示出为具有其高度在第一方向D1上以阶梯方式减小的阶梯结构，但是电极结构ST可以具有其高度在第一方向D1和第二方向D2两者上减小的阶梯结构。
电极ELa、ELb和ELc的每个可以在连接区域CNR上具有垫部分ELp，并且每个电极结构ST的阶梯结构可以基于电极ELa、ELb和ELc的垫部分ELp的布置而变化。在一些实施方式中，电极ELa、ELb和ELc中奇数编号的电极的垫部分ELp可以位于水平方向和垂直方向上的不同位置。电极ELa、ELb和ELc中奇数编号的电极的垫部分ELp可以遮蔽电极中位于其下方的偶数编号的电极的垫部分ELp。在某些实施方式中，所有电极ELa、ELb和ELc的垫部分ELp可以位于水平方向和垂直方向上的不同位置。
平坦化绝缘层50可以被提供以覆盖电极结构ST的形成为具有阶梯结构的端部。例如，平坦化绝缘层50可以被提供为覆盖电极ELa、ELb和ELc的垫部分ELp。平坦化绝缘层50可以具有基本上平坦的顶表面。平坦化绝缘层50可以包括单个绝缘层或多个堆叠的绝缘层。
多个单元垂直结构CVS可以提供在单元阵列区域CAR上并构造为穿透电极结构ST，并且可以连接到衬底10。当在俯视图中观察时，单元垂直结构CVS可以按行布置或者以Z字形方式布置。单元垂直结构CVS可以具有圆形顶表面，并且单元垂直结构CVS的宽度或直径可以小于虚设垂直结构DVS的短轴宽度。
单元垂直结构CVS可以包括半导体材料(例如硅(Si)、锗(Ge)或其混合物)。在某些实施方式中，单元垂直结构CVS可以由掺杂半导体材料或本征半导体材料形成，或者包括掺杂半导体材料或本征半导体材料。在垂直型NAND FLASH存储器件中，包括半导体材料的单元垂直结构CVS可以用作构成单元串的地选择晶体管和串选择晶体管以及存储单元晶体管的沟道区域。
每个单元垂直结构CVS可以包括第一下半导体图案LSP1、第一上半导体图案USP1和第一垂直绝缘图案VP1。位线接触垫BLPAD可以提供在第一上半导体图案USP1的顶部上。在一些实施方式中，位线接触垫BLPAD可以由掺杂半导体材料形成或者包括掺杂半导体材料，但本实施方式不限于此。
更详细地，第一下半导体图案LSP1可以与衬底10直接接触，如图5A所示，并且可以包括从衬底10外延生长的柱状外延层。第一下半导体图案LSP1可以由硅(Si)、锗(Ge)、硅锗(SiGe)、III-V半导体化合物和/或II-VI半导体化合物中的至少一种形成，或者包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V半导体化合物和/或II-VI半导体化合物中的至少一种。栅极绝缘层15可以提供在第一下半导体图案LSP1的侧表面的一部分上。栅极绝缘层15可以提供在最下面的电极ELa与第一下半导体图案LSP1之间。栅极绝缘层15可以包括硅氧化物层(例如热生长的氧化物层)。栅极绝缘层15可以具有圆化的侧表面。
如图5B所示，第一下半导体图案LSP1可以不提供在单元垂直结构CVS中，并且第一上半导体图案USP1可以与衬底10直接接触。
第一上半导体图案USP1可以与第一下半导体图案LSP1或衬底10直接接触，并且可以具有形状类似于底部闭合的管或字母“U”的垂直剖面。第一上半导体图案USP1的内部空间可以用包括绝缘材料的第一间隙填充绝缘图案VI填充。第一垂直绝缘图案VP1可以被提供以包围第一上半导体图案USP1并覆盖第一上半导体图案USP1的侧表面。
第一上半导体图案USP1可以包括半导体材料(例如硅(Si)、锗(Ge)或其混合物)。第一上半导体图案USP1可以具有与第一下半导体图案LSP1的晶体结构不同的晶体结构，并且可以具有例如单晶结构、多晶结构和非晶结构中的至少一种。
在一些实施方式中，第一垂直绝缘图案VP1可以用作NAND FLASH存储器件的数据存储层，并且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以是陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。详细地，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和/或层叠陷阱层中的至少一种。隧道绝缘层TIL可以由具有比电荷存储层CIL的带隙大的带隙的材料中的至少一种形成，阻挡绝缘层BLK可以由高k电介质材料(例如铝氧化物和铪氧化物)形成。在某些实施方式中，第一垂直绝缘图案VP1可以包括用作相变存储器件或可变电阻存储器的存储元件的一部分的相变层或可变电阻层。
虚设垂直结构DVS可以提供在连接区域CNR上并构造为穿透平坦化绝缘层50和电极结构ST。虚设垂直结构DVS与单元阵列区域CAR之间的距离越长，虚设垂直结构DVS穿透的电极ELa、ELb和ELc的数量就越少。
如图2所示，多个虚设垂直结构DVS可以被提供并构造为穿透电极ELa、ELb和ELc的每个的垫部分ELp。当在俯视图中观察时，构造为穿透电极ELa、ELb和ELc的每个的垫部分ELp的多个虚设垂直结构DVS可以布置为围绕每个单元接触插塞CPLG。在一些实施方式中，如图2所示，四个虚设垂直结构DVS可以被提供以穿透电极ELa、ELb和ELc的每个的垫部分ELp，但本实施方式不限于此。在某些实施方式中，一个、两个、三个、五个或六个虚设垂直结构DVS可以被提供以穿透电极ELa、ELb和ELc的每个的垫部分ELp。此外，当在俯视图中观察时，虚设垂直结构DVS中的一些可以被提供为穿透电极ELa、ELb和ELc的侧壁中的至少一个。
每个虚设垂直结构DVS可以被提供为具有与单元垂直结构CVS基本相同的堆叠结构，并且可以包括与单元垂直结构CVS基本相同的材料。详细地，每个虚设垂直结构DVS可以包括第二下半导体图案LSP2、第二上半导体图案USP2和第二垂直绝缘图案VP2。第二下半导体图案LSP2可以包括与单元垂直结构CVS的第一下半导体图案LSP1相同的材料。第二上半导体图案USP2可以包括与单元垂直结构CVS的第一上半导体图案USP1相同的材料。第二垂直绝缘图案VP2可以包括与单元垂直结构CVS的第一垂直绝缘图案VP1相同的材料。例如，第二垂直绝缘图案VP2可以包括构成NANDFLASH存储器件的数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
在一些实施方式中，虚设垂直结构DVS可以具有与单元垂直结构CVS的垂直长度基本相同的垂直长度，并且可以具有比单元垂直结构CVS的宽度大的宽度。例如，虚设垂直结构DVS的顶表面可以位于与单元垂直结构CVS的顶表面的水平基本相同的水平处。
更详细地，每个虚设垂直结构DVS的顶表面可以具有第一长度L1和小于第一长度L1的第一宽度W1a。具体地，每个虚设垂直结构DVS可以具有条形顶表面或拥有长轴和短轴的椭圆形顶表面。虚设垂直结构DVS可以被提供使得其长轴具有相对于第一方向D1和第二方向D2倾斜的不同方向。在一些实施方式中，在电极ELa、ELb和ELc的每个的垫部分ELp中，虚设垂直结构DVS之间在第一方向D1上的间隔S1可以大于虚设垂直结构之间在第二方向D2上的间隔S2。
虚设垂直结构DVS可以在其顶部水平处具有第一宽度W1a，并且在其底部水平处具有第二宽度W1b，第二宽度W1b小于第一宽度W1a。在某些实施方式中，虚设垂直结构DVS可以具有弯曲区域，该弯曲区域位于顶部水平与底部水平之间并具有大于第一宽度W1a和第二宽度W1b的第三宽度W1c。虚设垂直结构DVS中相邻的虚设垂直结构的弯曲区域之间的距离可以小于虚设垂直结构DVS中相邻的虚设垂直结构的顶表面之间的距离。
第一层间绝缘层60和第二层间绝缘层70可以提供在平坦化绝缘层50上，并布置为覆盖单元垂直结构CVS和虚设垂直结构DVS的顶表面。在一些实施方式中，第一层间绝缘层60可以布置为覆盖位线接触垫BLPAD的顶表面。
位线接触插塞BPLG可以提供在单元阵列区域CAR上，并构造为穿透第一层间绝缘层60和第二层间绝缘层70，从而分别联接到单元垂直结构CVS。
单元接触插塞CPLG可以提供在连接区域CNR上并构造为穿透第一层间绝缘层60和第二层间绝缘层70以及平坦化绝缘层50，从而分别联接到电极ELa、ELb和ELc的垫部分ELp。到单元阵列区域CAR的距离越小，单元接触插塞CPLG的垂直长度就越小。此外，单元接触插塞CPLG可以具有基本上彼此共面的顶表面。
当在俯视图中观察时，每个单元接触插塞CPLG可以由虚设垂直结构DVS的相应组围绕。例如，每个单元接触插塞CPLG可以放置在虚设垂直结构DVS中相邻的虚设垂直结构之间。
在一些实施方式中，每个单元接触插塞CPLG的顶表面可以具有第二长度L2和小于第二长度L2的第二宽度W2。例如，每个单元接触插塞CPLG可以具有条形顶表面或拥有长轴和短轴的椭圆形顶表面。在这方面，单元接触插塞CPLG的第二长度L2可以大于在第二方向D2上布置为彼此相邻的虚设垂直结构DVS之间的间隔S2。此外，第二长度L2可以小于每个垫部分ELp中的虚设垂直结构DVS之间的对角线距离d。此外，单元接触插塞CPLG可以被提供使得其长轴取向为平行于第二方向D2。因为单元接触插塞CPLG的顶表面是椭圆形的，所以可以满足对单元接触插塞CPLG和与其相邻的虚设垂直结构DVS之间的最小距离的技术要求。
通过用第二导电类型杂质掺杂衬底10的在电极结构ST之间的部分，公共源极区域CSR可以被形成。公共源极区域CSR可以沿与电极结构ST平行的方向或者沿第一方向D1延伸。公共源极区域CSR可以包括例如n型杂质(例如砷(As)或磷(P))。
公共源极插塞CSP可以提供在电极结构ST之间，并且可以分别联接到公共源极区域CSR中的相应公共源极区域。作为示例，公共源极插塞CSP可以被提供为沿第一方向D1延伸并具有基本上均匀的顶部宽度。
绝缘间隔物SP可以插置在公共源极插塞CSP的侧表面与电极结构ST之间。在某些实施方式中，公共源极插塞CSP可以被提供并构造为穿透绝缘间隔物SP，并且可以局部地连接到公共源极区域CSR的一部分。
位线BL和连接线CL可以提供在第二层间绝缘层70上。位线BL可以提供在单元阵列区域CAR上，连接线CL可以提供在连接区域CNR上。
位线BL可以被提供为沿第二方向D2跨越电极结构ST或者沿第二方向D2延伸，并且可以通过位线接触插塞BPLG联接到位线接触垫BLPAD。连接线CL可以连接到单元接触插塞CPLG。
图6是示出根据一些实施方式的三维半导体存储器件的俯视图。图7是沿图6的线I-I'截取的剖视图。为了简明描述，先前参照图2、3、4、5A和5B描述的元件可以由相同的附图标记表示，而不重复其重复描述。
参照图6和7，电极结构ST可以包括在垂直于衬底10的顶表面的方向上顺序堆叠的下部区域、居间区域和上部区域。电极中的一些(例如ELa和ELb)可以提供在电极结构ST的下部区域处并布置为形成下部阶梯结构，电极中的另外一些(例如ELb)可以提供在电极结构ST的居间区域处并布置为形成居间阶梯结构。电极中的另外一些(例如ELb和ELc)可以提供在电极结构ST的上部区域处并布置为形成上部阶梯结构。
虚设垂直结构可以包括构造为穿透电极结构ST的下部阶梯结构的第一虚设垂直结构DVS1、构造为穿透电极结构ST的居间阶梯结构的第二虚设垂直结构DVS2、以及构造为穿透电极结构ST的上部阶梯结构的第三虚设垂直结构DVS3。如上所述，第一虚设垂直结构DVS1、第二虚设垂直结构DVS2和第三虚设垂直结构DVS3的每个可以被提供为具有椭圆形顶表面或条形顶表面。
在本实施方式中，虚设垂直结构DVS1、DVS2和DVS3可以被提供为具有随着离单元阵列区域CAR的距离增大而增大的长度和宽度(即，L1a>L1b>L1c并且W1a>W1b>W1C)。类似地，单元接触插塞CPLG1、CPLG2和CPLG3也可以被提供为具有随着离单元阵列区域CAR的距离增大而增大的长度和宽度(即，L2a>L2b>L2c并且W2a>W2b>W2c)。
详细地，第一虚设垂直结构DVS1可以被提供为具有宽度W1a和长度L1a，第二虚设垂直结构DVS2可以被提供为具有分别小于第一虚设垂直结构DVS1的宽度W1a和长度L1a的宽度W1b和长度L1b，第三虚设垂直结构DVS3可以被提供为具有分别小于第二虚设垂直结构DVS2的宽度W1b和长度L1b的宽度W1c和长度L1c。在这方面，与单元阵列区域CAR间隔开第一距离的第一虚设垂直结构DVS1的宽度W1a和长度L1a可以大于与单元阵列区域CAR间隔开第二距离的第三虚设垂直结构DVS3的宽度W1c和长度L1c，第二距离小于第一距离。
单元接触插塞CPLG1、CPLG2和CPLG3可以分别联接到电极ELa、ELb和ELc的垫部分ELp。单元接触插塞可以包括：第一单元接触插塞CPLG1，其联接到提供在电极结构ST的下部区域处的电极ELa和ELb；第二单元接触插塞CPLG2，其联接到提供在电极结构ST的居间区域处的电极ELb；以及第三单元接触插塞CPLG3，其联接到提供在电极结构ST的上部区域处的电极ELb和ELc。
具体地，单元接触插塞可以包括：第一单元接触插塞CPLG1，与单元阵列区域CAR间隔开第一距离；第二单元接触插塞CPLG2，与单元阵列区域CAR间隔开第二距离，第二距离小于第一距离；以及第三单元接触插塞CPLG3，与单元阵列区域CAR间隔开第三距离，第三距离小于第二距离。换言之，第三单元接触插塞CPLG3可以比第一单元接触插塞CPLG1和第二单元接触插塞CPLG2离单元阵列区域更近。
第一单元接触插塞CPLG1的宽度W2a和长度L2a可以大于第二单元接触插塞CPLG2的宽度W2b和长度L2b，并且第二单元接触插塞CPLG2的宽度W2b和长度L2b可以大于第三单元接触插塞CPLG3的宽度W2c和长度L2c。
图8至15是示出根据一些实施方式的三维半导体存储器件的各种不同示例的俯视图。为了简明描述，先前描述的元件可以由相同的附图标记表示，而不重复其重复描述。
在一些实施方式中，如图8所示，虚设垂直结构DVS1、DVS2和DVS3可以被提供为具有随着离单元阵列区域CAR的距离增大而增大的长度和宽度(即，L1a>L1b>L1c并且W1a>W1b>W1c)。然而，单元接触插塞CPLG1、CPLG2和CPLG3可以被提供为具有基本相同的长度和宽度(即L2和W2)。
在一些实施方式中，如图9所示，虚设垂直结构DVS可以被提供为具有基本相同的长度和宽度(例如L1和W1)。
联接到最下面的电极ELa的第一单元接触插塞CPLG1可以被提供为具有宽度W3和长度L3，其它单元接触插塞(例如CPLG2和CPLG3)可以被提供为具有分别小于第一单元接触插塞CPLG1的宽度W3和长度L3的基本相同的宽度和长度(例如W2和L2)。
在一些实施方式中，如图10所示，单元接触插塞CPLG1、CPLG2和CPLG3可以与电极ELa、ELb和ELc的侧表面间隔开不同的距离a1、a2和a3。例如，第一单元接触插塞CPLG1可以和与其相邻的垫部分ELp的侧表面间隔开第一距离a1。第二单元接触插塞CPLG2可以和与其相邻的垫部分ELp的侧表面间隔开第二距离a2，第二距离a2小于第一距离a1。第三单元接触插塞CPLG3可以和与其相邻的垫部分ELp的侧表面间隔开第三距离a3，第三距离a3小于第二距离a2。
在一些实施方式中，单元接触插塞CPLG可以具有椭圆形顶表面或条形顶表面，并且每个单元接触插塞CPLG的顶表面的长轴或主轴可以平行于第一方向D1、与第一方向D1垂直的第二方向D2、以及相对于第一方向D1和第二方向D2倾斜的方向中的一个。在这方面，第一方向D1和第二方向D2以及所述倾斜方向的每个可以平行于衬底10的顶表面。
在一些实施方式中，如图11所示，单元接触插塞CPLG可以具有椭圆形顶表面或条形顶表面，并且每个单元接触插塞CPLG的顶表面的长轴或主轴可以平行于电极结构ST的延伸方向(即第一方向D1)。
在某些实施方式中，如图12所示，每个单元接触插塞CPLG的顶表面的长轴或主轴可以与相对于第一方向D1和第二方向D2倾斜的方向之一平行。此外，单元接触插塞CPLG的长轴可以彼此平行。作为示例，单元接触插塞CPLG的长轴可以相对于第一方向D1或第二方向D2成大约15°到30°的角度。
在一些实施方式中，如图13所示，单元接触插塞CPLG的长轴可以取向在彼此不同的方向上。例如，联接到最下面的电极ELa的第一单元接触插塞CPLG1的长轴可以平行于第一方向D1，联接到最上面的电极ELc的第三单元接触插塞CPLG3的长轴可以平行于第二方向D2。联接到最上面的电极ELc与最下面的电极ELa之间的其它电极ELb的第二单元接触插塞CPLG2的长轴可以具有相对于第一方向D1和第二方向D2倾斜的至少两个不同方向。换言之，第二单元接触插塞CPLG2可以具有相对于第一方向D1和第二方向D2以(例如0°与90°之间的)不同角度倾斜的长轴。
在一些实施方式中，如图14和15所示，单元接触插塞CPLG中的至少一个可以被提供为具有多边形顶表面。
作为示例，如图14所示，每个单元接触插塞CPLG可以被提供为在第一方向D1和第二方向D2上具有最长宽度(例如L2)并在每个垫部分ELp中围绕该单元接触插塞CPLG的虚设垂直结构DVS之间的对角线方向上具有最短宽度(例如W2)。因此，可以以这种方式增大每个单元接触插塞CPLG与虚设垂直结构DVS之间的距离。
如图15所示，每个单元接触插塞CPLG可以被提供为与虚设垂直结构DVS中相邻的虚设垂直结构间隔开基本相同的距离。因此，可以增大每个单元接触插塞CPLG与虚设垂直结构DVS中相邻的虚设垂直结构之间的距离S。
根据本发明构思的一些实施方式，不仅虚设垂直结构而且单元接触插塞被提供在连接区域上以具有椭圆形顶表面或条形顶表面。因此，可以满足对单元接触插塞和与其相邻的虚设垂直结构之间的最小距离的技术要求。因此，可以防止单元接触插塞与虚设垂直结构之间形成电短路，从而提高三维半导体存储器件的可靠性和电特性。
虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月21日向韩国知识产权局提交的韩国专利申请第10-2017-0155876号的优先权，其公开通过引用全文合并于此。

Claims (18)

1.一种三维半导体存储器件，包括：
衬底，包括单元阵列区域和连接区域；
电极结构，提供在所述衬底上以沿第一方向延伸，并且包括垂直地堆叠在所述衬底上的电极，所述电极的每个包括多个垫部分之中的相应垫部分，所述多个垫部分堆叠在所述连接区域上以形成阶梯结构；
多个单元垂直结构，提供在所述单元阵列区域上，并且构造为穿透所述电极结构；
多个虚设垂直结构，提供在所述连接区域上，并且构造为穿透所述电极的每个的所述相应垫部分，所述多个虚设垂直结构的每个具有椭圆形顶表面；以及
多个单元接触插塞，所述多个单元接触插塞的每个联接到所述多个垫部分之中的对应一个，
其中
所述多个单元接触插塞的每个的顶表面具有第一长度和小于所述第一长度的第一宽度，
当在俯视图中观察时，所述多个虚设垂直结构的相应组被布置为围绕所述多个单元接触插塞中的对应一个，且与所述多个单元接触插塞中的其它单元接触插塞联接到的所述垫部分间隔开，
当在俯视图中观察时，所述虚设垂直结构的所述顶表面的长轴相对于所述第一方向和交叉所述第一方向的第二方向倾斜，
在所述电极的每个的所述相应垫部分中，所述虚设垂直结构的所述顶表面的所述长轴在彼此不同的方向上，
所述电极的侧表面在所述第一方向上彼此间隔开，以及
所述多个虚设垂直结构的每个与所述电极的所述侧表面间隔开使得所述电极结构的一部分夹在所述多个虚设垂直结构的每个与所述侧表面之间。
2.根据权利要求1所述的三维半导体存储器件，其中所述多个单元接触插塞的每个的所述顶表面具有与所述第一方向和不同于所述第一方向的所述第二方向中的一个平行的长轴。
3.根据权利要求1所述的三维半导体存储器件，其中所述多个虚设垂直结构中的相邻虚设垂直结构之间的最小距离小于所述多个单元接触插塞的每个的所述顶表面的所述第一宽度。
4.根据权利要求1所述的三维半导体存储器件，其中所述多个单元接触插塞的每个的所述顶表面的所述第一长度小于所述多个虚设垂直结构中围绕对应的一个单元接触插塞的相应组的虚设垂直结构之间的对角线距离。
5.根据权利要求1所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个在其顶部水平处具有上部宽度，在其底部水平处具有下部宽度，并且在其顶部水平与底部水平之间的弯曲区域处具有居间宽度，以及
所述下部宽度小于所述上部宽度，并且所述居间宽度大于所述上部宽度。
6.根据权利要求1所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个具有比所述多个单元垂直结构的每个的宽度大的宽度。
7.根据权利要求1所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个的所述顶表面的所述长轴相对于所述第一方向和垂直于所述第一方向的所述第二方向倾斜。
8.根据权利要求1所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个的所述顶表面的所述长轴取向在与所述多个虚设垂直结构中的其它虚设垂直结构的所述顶表面的取向的方向不同的方向上。
9.根据权利要求1所述的三维半导体存储器件，其中所述多个单元垂直结构的每个和所述多个虚设垂直结构的每个包括沿垂直于所述衬底的顶表面的方向延伸的相应半导体图案、以及提供为围绕所述相应半导体图案的侧表面的相应数据存储图案。
10.一种三维半导体存储器件，包括：
衬底，包括单元阵列区域和连接区域；
电极结构，提供在所述衬底上以沿第一方向延伸，并且包括垂直地堆叠在所述衬底上的电极，所述电极的每个包括多个垫部分之中的相应垫部分，所述多个垫部分堆叠在所述连接区域上以形成阶梯结构；
多个单元垂直结构，提供在所述单元阵列区域上，并且构造为穿透所述电极结构；
多个单元接触插塞，所述多个单元接触插塞的每个联接到所述多个垫部分之中的对应一个，所述多个单元接触插塞的每个的顶表面具有第一长度和小于所述第一长度的第二宽度；以及
多个虚设垂直结构，提供在所述连接区域上，并且构造为穿透所述电极的每个的所述相应垫部分，使得所述多个虚设垂直结构的相应组被布置为围绕所述多个单元接触插塞中的对应一个，
其中所述多个虚设垂直结构包括与所述单元阵列区域间隔开第一距离的第一虚设垂直结构、以及与所述单元阵列区域间隔开第二距离的第二虚设垂直结构，所述第二距离大于所述第一距离，以及
所述第二虚设垂直结构的宽度大于所述第一虚设垂直结构的宽度。
11.根据权利要求10所述的三维半导体存储器件，其中所述多个单元接触插塞的每个的所述顶表面具有与所述第一方向、交叉所述第一方向的第二方向、以及相对于所述第一方向和所述第二方向倾斜的方向中的一个平行的长轴。
12.根据权利要求10所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个具有椭圆形顶表面。
13.根据权利要求12所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个的长轴的长度小于所述多个单元接触插塞的每个的所述顶表面的所述第一长度。
14.根据权利要求10所述的三维半导体存储器件，其中所述多个虚设垂直结构中的相邻虚设垂直结构之间的最小距离小于所述多个单元接触插塞的每个的所述顶表面的所述第二宽度。
15.根据权利要求10所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个包括弯曲区域，所述弯曲区域具有比所述多个虚设垂直结构的每个的顶部宽度和底部宽度的每个大的宽度。
16.根据权利要求10所述的三维半导体存储器件，其中所述多个虚设垂直结构的每个与所述电极的侧表面间隔开。
17.根据权利要求10所述的三维半导体存储器件，其中所述多个单元垂直结构的每个具有比所述第一虚设垂直结构的宽度小的宽度。
18.根据权利要求10所述的三维半导体存储器件，其中所述多个单元垂直结构的每个和所述多个虚设垂直结构的每个包括沿垂直于所述衬底的顶表面的方向延伸的相应半导体图案、以及提供为围绕所述相应半导体图案的侧表面的相应数据存储图案。
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