CN102629561B - 叠层式半导体组件制备方法 - Google Patents

叠层式半导体组件制备方法 Download PDF

Info

Publication number
CN102629561B
CN102629561B CN201110378837.6A CN201110378837A CN102629561B CN 102629561 B CN102629561 B CN 102629561B CN 201110378837 A CN201110378837 A CN 201110378837A CN 102629561 B CN102629561 B CN 102629561B
Authority
CN
China
Prior art keywords
layer
projection
vertical direction
flange
coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110378837.6A
Other languages
English (en)
Other versions
CN102629561A (zh
Inventor
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Publication of CN102629561A publication Critical patent/CN102629561A/zh
Application granted granted Critical
Publication of CN102629561B publication Critical patent/CN102629561B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
    • H01L2224/221—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开了一种叠层式半导体组件的制备方法，其中该组件包括半导体元件、散热座、黏着层、端子、被覆穿孔及增层电路。该散热座包括一凸块、一基座及一凸缘层。该凸块定义出一凹穴。该半导体元件设置于凸块上且位于凹穴处，并电性连接至该增层电路，并与凸块热连结。该凸块自基座延伸进入黏着层的开口，且该基座自凸块朝相反于凹穴的方向垂直延伸，同时该凸缘层于凹穴入口处自凸块侧向延伸。该增层电路可提供半导体元件的信号路由。该被覆穿孔可提供增层电路与端子间的信号路由。该散热座可为半导体元件提供散热作用。

Description

叠层式半导体组件制备方法
技术领域
本发明是关于一种半导体组件的制备方法，尤指一种叠层式半导体组件的制备方法，其中该组件包括半导体元件、散热座、黏着层、被覆穿孔及增层电路。
背景技术
改善效能及降低尺寸与重量仍是电子系统领域持续追求的目标。目前已提出许多符合上述需求的技术方案，其通过使用不同结构、材料、设备、工艺节点及制备方法，以兼顾提高效能、实时上市及降低成本的考虑。在所有技术方案中，封装层级的技术创新被认为是最符合经济效益且最不耗时的选择。此外，当欲进一步将芯片尺寸降至纳米等级以下时，材料、设备及工艺开发等昂贵费用将导致该技术面临极大瓶颈，因此目前已着重于封装技术，以适应更智能且更微小装置的需求。
如球门阵列封装(BGA)及方形扁平无引脚封装(QFN)的塑料封装通常是每一封装体中包含一枚芯片。为了提供更多功能并将信号延迟现象降至最低，目前可行的方式是将多枚芯片叠层在一封装体中，以缩短连线长度并维持最小足印(footprint)。例如，迭置具有各自存储器芯片的移动处理器晶粒，以改善元件速度、足印及功率消耗。此外，在模块中迭置多枚芯片的方式，可在不同工艺节点提供包括逻辑、记忆、模拟、RF、整合型被动元件(IPC)及微机电系统(MEMS)等不同功能芯片，如28纳米高速逻辑及130纳米模拟。
虽然文献已报导许多三维封装结构，但仍有许多效率相关的缺失尚待改善。例如，在有限空间中迭置多个元件往往会面临到元件间噪声干扰(如电磁干扰)等不理想状况。据此，当元件进行高频率电磁波信号传输或接收时，上述问题将不利于叠层元件的信号完整性。此外，由于半导体元件在高温操作下易产生效率衰退甚至立即故障的问题，因此包裹于热绝缘材料(如介电材料)内的芯片所产生的热聚集会对组件造成严重损害。据此，目前亟需发展一种可解决电磁干扰问题、加速散热效果并维持低制作成本的叠层式半导体组件。
Eichelberger的美国专利(专利案号5,111,278)公开了一种三维叠层式的多芯片模块，其是将半导体芯片设置于平坦衬底上，并使用封装材料进行密封，其中该封装材料具有形成于连接垫上的盲孔。设置于封装材料上的导电图案延伸至显露的打线垫，以从模块上表面连接该些半导体芯片。该模块布有被覆穿孔，以连接上下电路，进而达到嵌埋式芯片的三维叠层结构。然而，大部分塑料材料的导热性偏低，因此该塑料组件会有热效率差且无法对嵌埋芯片提供电磁屏蔽保护作用的缺点。
Mowatt等人的美国专利(专利案号5,432,677)、Miura等人的美国专利(专利案号5,565,706)、Chen等人的美国专利(专利案号6,680,529)及Sakamoto等人的美国专利(专利案号7,842,887)公开了多种嵌埋式模块，以解决制作合格率及可靠度问题。然而，该些专利所提出的方案都无法对散热问题提出适当的解决方式，或者无法对嵌埋式芯片提供有效的电磁屏蔽保护作用。
Hsu的美国专利(专利案号7,242,092)及Wong的美国专利(专利案号7,656,015)公开了一种组件，其是将半导体芯片容置于底部具有金属层的凹穴中，以加速嵌埋芯片的散热效果。除了该结构底部金属层散热效果有限的问题外，由于衬底上的凹穴是通过对衬底进行激光或等离子体刻蚀而形成，因此其主要缺点还包括形成凹穴时导致产量偏低及成本偏高的问题。
Enomoto的美国专利(专利案号7,777,328)公开了一种散热增益型组件，其是通过微加工或磨除部分金属的方式，形成设置晶粒用的凹穴。金属板下凹深度控制不一致的现象易造成量产时产量及合格率偏低的问题。此外，由于厚金属板会阻挡垂直连接至底表面的电性连接路径，因此必须先形成布有通孔的树脂，接着再在金属块中形成金属化镀覆通孔。但此繁复的工艺会导致制作合格率过低及成本过高。
Ito等人的美国专利(专利案号7,957,154)公开了一种组件，其是在开口内表面上形成金属层，可保护嵌埋的半导体芯片免于电磁干扰。与其它形成开口的方法一样，树脂开孔形成不一致的现象将导致此组件面临制备产量差及合格率低的问题。此外，由于金属是通过电镀工艺形成于开口中，因此其厚度有限，对封装的热效率没什么改善效果。
有鉴于现有高功率及高效率半导体元件封装种种发展情形及限制，目前仍需发展一种符合成本效益、产品可靠、适于生产、多功能、提供良好信号完整性、具有优异散热性的叠层式半导体组件。
发明内容
本发明提供了一种叠层式半导体组件的制备方法，其中该组件包括一半导体元件、一散热座、一黏着层、一端子、一被覆穿孔及一增层电路。该叠层式半导体组件的制备方法可以包括以下步骤：提供一凸块、一凸缘层、一黏着层及一具有通孔的导电层，其中该凸块定义出面朝第一垂直方向的一凹穴，且在相反于第一垂直方向的第二垂直方向上覆盖凹穴，同时该凸块邻接凸缘层并与凸缘层一体成型，且自凸缘层朝第二垂直方向延伸，而凸缘层则自凸块朝垂直于这些垂直方向的侧面方向侧向延伸；然后通过该黏着层将凸缘层及凸块黏附至导电层，其中该黏着层介于凸缘层与导电层之间及凸块与导电层之间，此步骤包括将凸块对准该通孔；然后将包含一或多个接触垫的半导体元件设置于凸块上且位于凹穴处；提供一增层电路于半导体元件及凸缘层上，其中增层电路自半导体元件及凸缘层朝第一垂直方向延伸，且电性连接至半导体元件；提供一基座，其邻接凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块并自凸块侧向延伸，同时该基座包括邻接该通孔且与凸块保持距离的该导电层一选定部位；提供一端子，其与基座及凸块保持距离，并朝第二垂直方向延伸于黏着层外，同时该端子包括与该通孔及凸块保持距离的该导电层一选定部位；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿黏着层，以提供增层电路与端子间的电性连接。
将凸缘层及凸块黏附至导电层的步骤可以包括：将未固化的黏着层设置于凸缘层与导电层之间，此步骤包括将该凸块对准黏着层的开口及导电层的通孔；然后使黏着层流入通孔内介于凸块与导电层间的一缺口；以及固化黏着层。
将黏着层设置于凸缘层与导电层间的步骤可以包括：将黏着层设置于凸缘层上，此步骤包括将凸块对准黏着层的开口；以及将导电层设置于黏着层上，此步骤包括将凸块对准导电层的通孔。
将导电层设置于黏着层上的步骤可以包括：将导电层单独设置于黏着层上，以使导电层接触黏着层，而该通孔仅延伸贯穿导电层。或者，将导电层设置于黏着层上的步骤可以包括：将一层压结构设置于黏着层上，其中该层压结构包括该导电层及一衬底，以使衬底接触并介于导电层与黏着层之间，导电层则与黏着层保持距离，且该通孔延伸贯穿导电层及衬底。抑或，将导电层设置于黏着层上的步骤可以包括：将导电层及一载体设置于黏着层上，以使导电层接触并介于黏着层与载体之间，然后待黏着层固化后再移除该载体。
本发明也提供还包括一衬底的叠层式半导体组件制备方法。该叠层式半导体组件的制备方法可以包括以下步骤：提供一凸块、一凸缘层、一黏着层及一具有通孔的衬底，其中凸块定义出面朝第一垂直方向的一凹穴，且在相反于第一垂直方向的第二垂直方向上覆盖凹穴，同时凸块邻接凸缘层并与凸缘层一体成型，且自凸缘层朝第二垂直方向延伸，而凸缘层则自凸块朝垂直于这些垂直方向的侧面方向侧向延伸；然后通过该黏着层将凸缘层及凸块黏附至衬底，其中黏着层介于凸缘层与衬底之间及凸块与衬底之间，此步骤包括将凸块对准通孔；然后将包含一或多个接触垫的半导体元件设置于凸块上且位于凹穴处；提供一增层电路于半导体元件及凸缘层上，其中该增层电路自半导体元件及凸缘层朝第一垂直方向延伸，且电性连接至半导体元件；提供一基座，其邻接凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块并自凸块侧向延伸；提供一端子，其与基座及凸块保持距离，并自衬底朝第二垂直方向延伸；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿该黏着层，以提供增层电路与端子间的电性连接。
将凸缘层及凸块黏附至衬底的步骤可以包括：将未固化的黏着层设置于凸缘层与衬底之间，此步骤包括将凸块对准黏着层的开口及衬底的通孔；然后使黏着层流入通孔内介于凸块与衬底间的一缺口；以及固化黏着层。
将黏着层设置于凸缘层与衬底间的步骤可以包括：将黏着层设置于凸缘层上，此步骤包括将凸块对准黏着层的开口；以及将衬底设置于黏着层上，此步骤包括将凸块对准衬底的通孔。
将衬底设置于黏着层上的步骤包括：将一层压结构设置于黏着层上，其中该层压结构包括衬底及一导电层，以使衬底接触并介于导电层与黏着层之间，而导电层则与黏着层保持距离，同时该通孔延伸贯穿导电层及衬底，且基座包括邻接该通孔且与凸块保持距离的该导电层一选定部位，而端子包括与该通孔及凸块保持距离的该导电层一选定部位。
使黏着层流入缺口的步骤可以包括：加热熔化黏着层；并使凸缘层及衬底(或导电层)彼此靠合，借此使凸块于通孔中朝第二垂直方向移动，并对凸缘层与衬底(或导电层)间的熔化黏着层施加压力，其中该压力迫使熔化黏着层朝第二垂直方向流入通孔内介于凸块与衬底(或导电层)间的缺口。
固化黏着层的步骤可以包括：加热固化该熔化黏着层，借此将凸块及凸缘层机械性黏附至衬底(或导电层)。
该增层电路可以包括介电层、一或多个贯穿孔及一或多条导线。据此，提供增层电路的步骤可以包括：提供一介电层于半导体元件及凸缘层上，其中介电层自半导体元件及凸缘层朝第一垂直方向延伸，且介电层包括一或多个贯穿孔，而贯穿孔对准接触垫，且可选择性对准凸缘层；以及提供一或多条导线于该介电层上，其中导线自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过贯穿孔而延伸至接触垫，且可选择性延伸至凸缘层，以使半导体元件电性连接至导线，且使凸缘层选择性电性连接至导线。
若需其它信号路由，增层电路也可以包括额外的介电层、贯穿孔及导线层。例如，该增层电路可还包括一第二介电层、一或多个第二贯穿孔及一或多条第二导线。据此，提供增层电路的步骤可还包括：提供一第二介电层于介电层及导线上，其中第二介电层自介电层及导线朝第一垂直方向延伸，且第二介电层包括一或多个对准导线的第二贯穿孔；以及提供一或多条第二导线于第二介电层上，其中第二导线自第二介电层朝第一垂直方向延伸，并在第二介电层上侧向延伸，同时朝第二垂直方向穿过第二贯穿孔而延伸至导线，以使导线电性连接至第二导线。
增层电路可延伸于凹穴的内外。例如，增层电路的介电层可延伸进入并填满凹穴的剩余空间。或者，增层电路可与凹穴保持距离，并延伸于凹穴外。例如，固晶材料可填满凹穴，以使介电层不延伸进入凹穴且与凹穴保持距离。
根据本发明的一实施方式，该叠层式半导体组件的制备方法可以包括：提供一凸块、一凸缘层、一黏着层及一导电层，其中(i)该凸块定义出面朝第一垂直方向的一凹穴，且在相反于第一垂直方向的第二垂直方向上覆盖该凹穴，同时该凸块邻接凸缘层并与凸缘层一体成型，且自凸缘层朝第二垂直方向垂直延伸，并延伸进入黏着层的开口，且对准导电层的通孔，(ii)该凸缘层自凸块朝垂直于这些垂直方向的侧面方向侧向延伸，(iii)该黏着层位于凸缘层与导电层之间且未固化，且(iv)该导电层是设置于黏着层上；然后使黏着层流入通孔内介于凸块与导电层间的缺口；固化该黏着层；然后将包含一或多个接触垫的半导体元件设置于凸块上，借此将半导体元件机械黏附且热连结至该凸块；提供一介电层于半导体元件及凸缘层上，其中该介电层自半导体元件及凸缘层朝第一垂直方向延伸，且该介电层包括一或多个贯穿孔，而贯穿孔是对准显露接触垫，且可选择性对准显露凸缘层；提供一或多条导线于该介电层上，其中导线自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过贯穿孔而延伸至接触垫，且可选择性延伸至凸缘层，以使半导体元件电性连接至导线，且使凸缘层选择性电性连接至导线；提供一基座，其邻接该凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块，同时该基座自凸块侧向延伸，并包括邻接通孔且与凸块保持距离的导电层一选定部位；提供一散热座，其包括该凸块、该基座及该凸缘层，其中该半导体元件通过凸块热连结至该基座；提供一端子，其与基座及凸块保持距离，并朝第二垂直方向延伸于黏着层外，同时该端子包括与该通孔及凸块保持距离的该导电层一选定部位；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿该黏着层，以提供导线与端子间的电性连接。
根据本发明的另一实施方式，该叠层式半导体组件的制备方法可以包括：提供一凸块及一凸缘层，其中该凸块定义出面朝第一垂直方向的一凹穴，且邻接凸缘层并与凸缘层一体成型，并自凸缘层朝与第一垂直方向相反的第二垂直方向垂直延伸，而该凸缘层则自凸块朝垂直于这些垂直方向的侧面方向侧向延伸，且该凹穴于第二垂直方向上是由凸块覆盖；提供一黏着层，其中一开口延伸贯穿该黏着层；提供一导电层，其中一通孔延伸贯穿该导电层；将黏着层设置于凸缘层上，此步骤包括将凸块插入该开口；将导电层设置于黏着层上，此步骤包括将凸块对准该通孔，其中黏着层位于凸缘层与导电层之间且未固化；然后加热熔化黏着层；使凸缘层及导电层彼此靠合，借此使凸块于通孔中朝第二垂直方向移动，并对凸缘层与导电层间的熔化黏着层施加压力，其中该压力迫使熔化黏着层朝第二垂直方向流入通孔内介于凸块与导电层间的缺口；加热固化该熔化黏着层，借此将凸块及凸缘层机械性黏附至导电层；然后将包含一或多个接触垫的半导体元件设置于凸块上，借此将半导体元件机械黏附且热连结至该凸块，其中半导体元件延伸进入该凹穴；提供一介电层于半导体元件及凸缘层上，其中该介电层自半导体元件及凸缘层朝第一垂直方向延伸，且该介电层包括一或多个贯穿孔，而贯穿孔对准显露接触垫，且可选择性对准显露凸缘层；提供一或多条导线于该介电层上，其中导线自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过贯穿孔而延伸至接触垫，且可选择性延伸至凸缘层，以使半导体元件电性连接至导线，且使凸缘层选择性电性连接至导线；提供一基座，其邻接该凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块，同时该基座自凸块侧向延伸，并包括邻接通孔且与凸块保持距离的导电层一选定部位；提供一散热座，其包括该凸块、该基座及该凸缘层，其中该半导体元件通过凸块热连结至该基座；提供一端子，其与基座及凸块保持距离，并朝第二垂直方向延伸于黏着层外，同时该端子包括与该通孔及凸块保持距离的该导电层一选定部位；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿该黏着层，以提供导线与端子间的电性连接。
根据本发明的再一实施方式，该叠层式半导体组件的制备方法可以包括：提供一凸块、一凸缘层、一黏着层及一层压结构，该层压结构包括一导电层及一衬底，其中(i)该凸块定义出面朝第一垂直方向的一凹穴，且在相反于第一垂直方向的第二垂直方向上覆盖该凹穴，同时该凸块邻接凸缘层并与凸缘层一体成型，且自凸缘层朝第二垂直方向垂直延伸，并延伸进入黏着层的开口，且对准层压结构的通孔，(ii)该凸缘层自凸块朝垂直于这些垂直方向的侧面方向侧向延伸，(iii)该黏着层位于凸缘层与层压结构之间且未固化，且(iv)该层压结构是设置于黏着层上，以使衬底位于黏着层与导电层之间；然后使黏着层流入通孔内介于凸块与层压结构间的缺口；固化该黏着层；然后将包含一或多个接触垫的半导体元件设置于凸块上，借此将半导体元件机械黏附且热连结至该凸块；提供一介电层于半导体元件及凸缘层上，其中该介电层自半导体元件及凸缘层朝第一垂直方向延伸，且该介电层包括一或多个贯穿孔，而贯穿孔对准显露接触垫，且可选择性对准显露凸缘层；提供一或多条导线于该介电层上，其中导线自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过贯穿孔而延伸至接触垫，且可选择性延伸至凸缘层，以使半导体元件电性连接至导线，且使凸缘层选择性电性连接至导线；提供一基座，其邻接该凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块，同时该基座自凸块侧向延伸，并包括邻接通孔且与凸块保持距离的导电层一选定部位；提供一散热座，其包括该凸块、该基座及该凸缘层，其中该半导体元件通过凸块热连结至该基座；提供一端子，其与基座及凸块保持距离，并自衬底朝第二垂直方向延伸，同时该端子包括与该通孔及凸块保持距离的该导电层一选定部位；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿该黏着层及衬底，以提供导线与端子间的电性连接。
根据本发明的又一实施方式，该叠层式半导体组件的制备方法可以包括：提供一凸块及一凸缘层，其中该凸块定义出面朝第一垂直方向的一凹穴，且邻接凸缘层并与凸缘层一体成型，并自凸缘层朝与第一垂直方向相反的第二垂直方向垂直延伸，而该凸缘层则自凸块朝垂直于这些垂直方向的侧面方向侧向延伸，且该凹穴于第二垂直方向上是由凸块覆盖；提供一黏着层，其中一开口延伸贯穿该黏着层；提供包括一导电层及一衬底的一层压结构，其中一通孔延伸贯穿该导电层及该衬底；将黏着层设置于凸缘层上，此步骤包括将凸块插入该开口；将层压结构设置于黏着层上，此步骤包括将凸块对准该通孔，其中黏着层是位于凸缘层与层压结构之间且未固化，而衬底是位于黏着层与导电层之间；然后加热熔化黏着层；使凸缘层及层压结构彼此靠合，借此使凸块于通孔中朝第二垂直方向移动，并对凸缘层与层压结构间的熔化黏着层施加压力，其中该压力迫使熔化黏着层朝第二垂直方向流入通孔内介于凸块与层压结构间的缺口；加热固化该熔化黏着层，借此将凸块及凸缘层机械性黏附至导电层及衬底；然后将包含一或多个接触垫的半导体元件设置于凸块上，借此将半导体元件机械黏附且热连结至该凸块，其中半导体元件延伸进入该凹穴；提供一介电层于半导体元件及凸缘层上，其中该介电层自半导体元件及凸缘层朝第一垂直方向延伸，且该介电层包括一或多个贯穿孔，而贯穿孔对准显露接触垫，且可选择性对准显露凸缘层；提供一或多条导线于该介电层上，其中导线自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过贯穿孔而延伸至接触垫，且可选择性延伸至凸缘层，以使半导体元件电性连接至导线，且使凸缘层选择性电性连接至导线；提供一基座，其邻接该凸块并自凸块朝第二垂直方向延伸，且在第二垂直方向上覆盖凸块，同时该基座自凸块侧向延伸，并包括邻接通孔且与凸块保持距离的导电层一选定部位；提供一散热座，其包括该凸块、该基座及该凸缘层，其中该半导体元件通过凸块热连结至该基座；提供一端子，其与基座及凸块保持距离，并自衬底朝第二垂直方向延伸，同时该端子包括与该通孔及凸块保持距离的该导电层一选定部位；以及提供一被覆穿孔，其朝这些垂直方向延伸贯穿该黏着层及衬底，以提供导线与端子间的电性连接。
设置半导体元件的步骤可以包括：使用位于凹穴内的固晶材料，将半导体元件机械黏附且热连结至凸块。
提供该导线的步骤可以包括：沉积一被覆层于该介电层上，且该被覆层穿过该贯穿孔而延伸至该接触垫，并可选择性延伸至凸缘层，然后再使用一定义该导线的刻蚀掩模层，以移除该被覆层的选定部位。
提供该基座及该端子的步骤可以包括：沉积一被覆层于凸块、黏着层及导电层上，其中该被覆层于第二垂直方向上覆盖凸块，并自凸块侧向延伸至导电层；然后使用一定义该基座及该端子的刻蚀掩模层，以移除被覆层及导电层的选定部位。
提供导线、基座及端子的步骤可以包括：在第一垂直方向的介电层上沉积第一被覆层，并同时在第二垂直方向的凸块、黏着层及导电层外沉积第二被覆层。
提供该被覆穿孔的步骤可以包括：形成一穿孔，其朝这些垂直方向延伸贯穿该黏着层(若具有衬底则贯穿黏着层及衬底)；然后沉积一连接层于该穿孔的一内侧壁上。
提供基座、端子及被覆穿孔的步骤可以包括：在第二垂直方向的凸块、黏着层及导电层外沉积第二被覆层，并同时在穿孔的内侧壁上沉积连接层。
可在提供增层电路的期间提供该被覆穿孔，或者在设置半导体元件前并在凸块及凸缘层黏附至导电层或衬底后提供该被覆穿孔。举例说明，提供被覆穿孔的步骤可以包括：在提供介电层后，形成于垂直方向延伸贯穿一或多层介电层、黏着层、衬底及导电层的穿孔；而后，在沉积导线期间，在穿孔内侧壁上沉积一连接层。或者，提供被覆穿孔的步骤可以包括：在设置半导体元件前并在固化黏着层后，形成于垂直方向贯穿凸缘层、黏着层、衬底及导电层的穿孔，而后再沉积一连接层于该穿孔的内侧壁上。
提供介电层、导线、基座、端子及被覆穿孔的步骤可以包括：形成一穿孔，其朝这些垂直方向延伸贯穿该黏着层(若有衬底则延伸贯穿黏着层及衬底)；然后沉积一连接层于该穿孔的一内侧壁上；沉积一内被覆层于第一垂直方向上的凸块及凸缘层及第二垂直方向上的凸块、黏着层及导电层上；然后移除第一垂直方向上的凸缘层及内被覆层选定部位，以定义出一内部接垫，以使该内部接垫邻接该连接层且与凸缘层保持距离；然后形成介电层于半导体元件、凸缘层及内部接垫上；然后形成该贯穿孔及另一贯穿孔于介电层中，其中该另一贯穿孔对准显露内部接垫；然后沉积一第一被覆层于介电层上，其中该第一被覆层穿过该贯穿孔而延伸至接触垫，并可选择性延伸至凸缘层，且同时穿过该另一贯穿孔而延伸至内部接垫；沉积一第二被覆层于该内被覆层上；移除第一被覆层的选定部位，以定义出导线；以及移除第二被覆层、内被覆层及导电层的选定部位，以定义出基座及端子。或者，提供介电层、导线、基座、端子及被覆穿孔的步骤可以包括：形成介电层于半导体元件及凸缘层上；然后形成该贯穿孔于介电层中；形成一穿孔，其朝这些垂直方向延伸贯穿介电层及黏着层(若有衬底则延伸贯穿介电层、黏着层及衬底)；沉积一连接层于该穿孔的一内侧壁上；沉积一第一被覆层于介电层上，其中该第一被覆层穿过该贯穿孔而延伸至接触垫，并可选择性延伸至凸缘层；沉积一第二被覆层于凸块、黏着层及导电层上；移除第一被覆层的选定部位，以定义出导线；以及移除第二被覆层及导电层的选定部位，以定义出基座及端子。
移除第一被覆层选定部位的步骤可以包括：形成一定义导线的刻蚀掩模层于第一被覆层上；然后刻蚀第一被覆层，以形成刻蚀掩模层所定义的图案；然后移除刻蚀掩模层。
移除第二被覆层、内被覆层及导电层选定部位的步骤可以包括：形成一定义基座及端子的刻蚀掩模层于第二被覆层上；然后刻蚀第二被覆层，以形成刻蚀掩模层所定义的图案；然后移除刻蚀掩模层。
本发明的制备方法于固化黏着层后且沉积被覆层前，可以包括一步骤：研磨凸块、黏着层及导电层，使凸块、黏着层及导电层于面朝第二垂直方向的一侧向表面上彼此侧向对齐。此研磨步骤可以包括：研磨黏着层而不研磨凸块；而后研磨凸块、黏着层及导电层。
在一优选具体实施例中，该叠层式半导体组件的制备方法可以包括：提供一凸块、一凸缘层、一黏着层及一层压结构，其中(i)该凸块定义出面朝第一垂直方向的一凹穴，且该凸块邻接凸缘层并与凸缘层一体成型，同时该凸块自凸缘层朝与第一垂直方向相反的第二垂直方向垂直延伸，且该凹穴于第二垂直方向上是由该凸块覆盖，(ii)该凸缘层自凸块朝垂直于这些垂直方向的侧面方向侧向延伸，(iii)该黏着层包括一开口，其延伸贯穿该黏着层，且(iv)该层压结构包括一导电层及一衬底，而一通孔延伸贯穿该层压结构；将黏着层设置于凸缘层上，此步骤包括将凸块插入该开口；将层压结构设置于黏着层上，此步骤包括将凸块插入该通孔，其中衬底接触并介于导电层与黏着层之间，导电层则与黏着层保持距离，而黏着层接触并介于凸缘层与衬底之间且未固化；然后加热熔化该黏着层；使凸缘层及层压结构彼此靠合，借此使凸块于通孔中朝第二垂直方向移动，并对凸缘层与层压结构间的熔化黏着层施加压力，其中该压力迫使熔化黏着层朝第二垂直方向流入通孔内介于凸块与层压结构间的一缺口；加热固化该熔化黏着层，借此将凸块与凸缘层机械性黏附至导电层及衬底；然后研磨凸块、黏着层及导电层，使凸块、黏着层及导电层于面朝第二垂直方向的一侧向表面上彼此侧向对齐；然后使用一固晶材料，将包含一或多个接触垫的一半导体元件设置于该凸块上，借此将该半导体元件机械黏附且热连结至该凸块，其中半导体元件延伸进入凹穴，而凸块为半导体元件提供一凹形晶粒座；然后形成一介电层于半导体元件及凸缘层上，其中该介电层自半导体元件及凸缘层朝该第一垂直方向延伸，并延伸进入且填满凹穴的剩余空间；然后形成一或多个贯穿孔，其延伸贯穿该介电层，且对准显露该接触垫，并可选择性对准显露凸缘层；沉积一第一被覆层于介电层上，并移除该第一被覆层的选定部位，以形成一第一刻蚀掩模层所定义的图案，其中一或多条导线包括该第一被覆层的一选定部位，其自介电层朝第一垂直方向延伸，并在介电层上侧向延伸，同时朝第二垂直方向穿过该贯穿孔而延伸至该接触垫并选择性延伸至凸缘层，借此将半导体元件电性连接至导线，并可选择性将凸缘层电性连接至导线；沉积一第二被覆层于凸块、黏着层及导电层上，并移除第二被覆层及导电层的选定部位，以形成一第二刻蚀掩模层所定义的图案，其中(i)一基座包括该第二被覆层一选定部位，其邻接凸块、黏着层及导电层，且在第二垂直方向上覆盖凸块，同时该基座也包括导电层一选定部位，其邻接衬底及该通孔并与凸块保持距离，以使该基座邻接凸块并自凸块朝第二垂直方向延伸，同时在第二垂直方向上覆盖凸块且自凸块侧向延伸，且(ii)一端子包括该第二被覆层一选定部位，其邻接导电层并与凸块及黏着层保持距离，同时该端子也包括该导电层的一选定部位，其邻接该衬底并与该凸块及该通孔保持距离，以使该端子邻接穿孔，并与基座、通孔及凸块保持距离，同时该端子自衬底朝第二垂直方向延伸；提供一散热座，其包括该凸块、该基座及该凸缘层，其中半导体元件通过凸块热连结至基座；形成一穿孔，其朝这些垂直方向延伸贯穿衬底、黏着层及介电层；以及沉积一连接层于该穿孔的一内侧壁上，其中该被覆穿孔包括该穿孔及该连接层，而该连接层提供导线与端子间的电性连接。
根据上述优选具体实施例，该制备方法可以还包括：形成一第二介电层于该介电层及该导线上，其中该第二介电层自介电层及导线朝第一垂直方向延伸，且与半导体元件、凸缘层及凹穴保持距离；然后形成一或多个第二贯穿孔，其延伸贯穿该第二介电层，且对准显露该导线；然后形成一或多条第二导线，其自第二介电层朝第一垂直方向延伸，并在第二介电层上侧向延伸，同时朝第二垂直方向穿过第二贯穿孔而延伸至该导线，借此将导线电性连接至第二导线。
提供该凸块的步骤可以包括：对一金属板进行机械冲压，以在金属板上形成凸块以及在凸块中形成凹穴，该凸块是金属板上一受冲压的部分，而凸缘层则为金属板上一未受冲压的部分。此金属板可由铜、铝、镍、铁或其合金制成。
提供该黏着层的步骤可以包括：提供一未固化环氧树脂的胶片。使该黏着层流入缺口的步骤可以包括：熔化该未固化环氧树脂，并挤压凸缘层与导电层间或凸缘层与衬底间的该未固化环氧树脂。固化该黏着层的步骤可以包括：固化该未固化环氧树脂。
使黏着层流入缺口的步骤可以包括：使该黏着层填满缺口，并迫使黏着层朝第二垂直方向超出凸块及导电层，以使黏着层接触凸块与导电层面向第二垂直方向的表面。
提供该介电层的步骤可以包括：形成该介电层于半导体元件、凸块、凸缘层及黏着层上并与之接触，且该黏着层分隔介电层与衬底(或导电层)。
沉积第一被覆层与第二被覆层的步骤可以包括：通过无电电镀法及电解电镀法，同时沉积第一被覆层及第二被覆层。
该些介电层可通过各种技术形成并可延伸至组件的外围边缘，其包括膜压合、辊轮涂布、旋转涂布及喷涂沉积法。该些贯穿孔可通过各种技术贯穿介电层，其包括激光钻孔、等离子体刻蚀及光刻技术。该穿孔可通过各种技术形成，其包括机械钻孔、激光钻孔及等离子体刻蚀及光刻技术并进行或未进行湿法刻蚀。该些被覆层及连接层可通过各种技术沉积形成单层或多层结构，其包括电镀、无电电镀、蒸镀、溅射及其组合。该些被覆层可通过各种技术图案化，以定义出该些导线，其包括湿法刻蚀、电化学刻蚀、激光辅助刻蚀及其组合。
通过上述制备方法，该叠层式半导体组件的散热座可以包括一凸块、一基座及一凸缘层，其中(i)该凸块邻接基座及凸缘层，且与凸缘层一体成型，该凸块自基座朝第一垂直方向延伸，并自凸缘层朝与该第一垂直方向相反的第二垂直方向延伸；(ii)该基座自凸块朝第二垂直方向延伸，并自凸块朝垂直于这些垂直方向的侧面方向侧伸而出；(iii)该凸缘层自凸块侧向延伸，且与基座保持距离；且(iv)该凸块具有面朝第一垂直方向的凹穴，而该凹穴于第二垂直方向上是由该凸块覆盖，该凸块分隔该凹穴与该基座，且该凹穴于凸缘层处设有一入口。
该散热座可由任何导热性材料制成。优选为，该散热座可由金属制成。举例说明，该散热座基本上可由铜、铝、镍、铁或其合金制成。无论何种方式，该散热座都可提供散热作用，将半导体元件的热能扩散至下一层组件。
该凸块可与凸缘层一体成型。例如，凸块与凸缘层可为单一金属体，或于界面处包含单一金属体，其中该单一金属体可为铜。此外，该凸块与该黏着层可于基座处呈共平面。该凸块可包含一邻接基座的第一弯折角与一邻接凸缘层的第二弯折角。该凸块也可以具有冲压而成的特有不规则厚度。此外，该凸块于凸缘层处的直径或尺寸可大于该凸块于基座处的直径或尺寸。例如，该凸块可呈平顶锥柱形或金字塔形，其直径或尺寸自基座沿着第一垂直方向朝凸缘层处递增。据此，由于黏着层朝第二垂直方向延伸进入凸块与衬底间及凸块与基座间的缺口，因此邻接凸块处的黏着层厚度呈递增趋势。该凸块也可以为直径固定的圆柱形。据此，黏着层于凸块与衬底间或凸块与基座间的缺口处具有固定厚度。该凸块也可以为该半导体元件提供一凹形晶粒座。
凸块凹穴入口处的直径或尺寸可大于该凹穴底板处的直径或尺寸。例如，该凹穴可呈平顶锥柱形或金字塔形，其直径或尺寸自其底板沿着第一垂直方向朝其入口处递增。或者，该凹穴也可以为一直径固定的圆柱形。该凹穴的入口及底板也可以具有圆形、正方形或矩形的周缘。该凹穴也可以具有与凸块相符的形状，并延伸进入该开口及该通孔，同时沿这些垂直及侧面方向延伸跨越该凸块的大部分。
该凸缘层可位于增层线路与黏着层间。该凸缘层也可以具有圆形、正方形或矩形的周缘。此外，该凸缘层可与组件的外围边缘保持距离或延伸至组件的外围边缘。
该基座可以包括邻接该通孔且与凸块保持距离的该导电层一选定部位，其同时也可以包括邻接凸块、黏着层及导电层的被覆层一选定部位。据此，该基座可于邻接凸块处具有第一厚度，并于邻接衬底处具有第二厚度。此外，该基座也可以具有面向第二垂直方向的平坦表面。该基座也可以接触黏着层与衬底，且支撑黏着层、衬底及增层电路并延伸至组件的外围边缘。
该端子可作为下一层组件或另一电子元件(如半导体芯片、塑料封装体或另一半导体组件)的电性接点。此外，该增层电路可以包括一或多个由外层导线选定部位定义出且电性连接至接触垫的连接垫，以为下一层组件或另一电子元件提供电性接点。无论如何，该端子是自黏着层或衬底朝第二垂直方向延伸，并包括面朝第二垂直方向的外露接触表面，同时该端子可与基座呈共平面。端子与基座可于两者最接近处具有相同厚度，且于基座邻接凸块处具有不同厚度。同样地，连接垫是自介电层朝第一垂直方向延伸，并包括面朝第一垂直方向的外露接触表面。据此，该叠层式半导体组件可以包括相互电性连接的电性接点，其是位于面朝相反垂直方向的相对表面上，以使该半导体组件为可叠层式的组件。
该被覆穿孔可提供端子与增层电路间的垂直方向信号路由。例如，被覆穿孔的第一端可延伸至端子并与端子电性连接，而第二端可延伸至增层电路的外导电层并与外导电层电性连接。或者，被覆穿孔的第二端可延伸至增层电路的内导电层并与内导电层电性连接。抑或，被覆穿孔的第二端可延伸并电性连接至与凸缘层保持距离、共平面且具有相同厚度的内部接垫，并通过第一贯穿孔中的第一导线电性连接至增层电路。无论采用何种方式，该被覆穿孔是垂直延伸穿过黏着层(若有衬底则延伸穿过黏着层及衬底)，并与散热座保持距离，且位于端子与增层电路间的电性传导路径上。
承上所述，凸缘层与衬底(或导电层)间的黏着层可流入通孔内介于凸块与衬底(或导电层)间的缺口。据此，黏着层可接触凸块、基座、凸缘层、衬底(若有衬底的话)及被覆穿孔，并可自凸块侧向延伸至组件外围边缘。此外，该黏着层于邻接凸缘层处可具有第一厚度(朝垂直方向)，而邻接凸块处则具有第二厚度(朝侧面方向)，且第二厚度不同于第一厚度。
半导体元件可为封装或未封装的半导体芯片。举例说明，半导体元件可为包含半导体芯片的栅格阵列(land grid array，LGA)封装或晶圆级封装(WLP)。或者，半导体元件可为半导体芯片。
该衬底可延伸至组件的外围边缘，且可由有机材料(如环氧、玻璃-环氧及聚酰亚胺)制成。该衬底也可以由导热性材料(如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、硅(Si)等)制成。或者，该衬底可为单层结构或多层结构，如层压电路板或多层陶瓷板。此外，该衬底可与一导电层压合，且该通孔可延伸穿过该衬底及导电层。
该组件可为第一级或第二级单晶或多晶装置。例如，该组件可为包含单一芯片或多枚芯片的第一级封装体。或者，该组件可为包含单一封装体或多个封装体的第二级模块，其中每一封装体可包含单一芯片或多枚芯片。
本发明具有多项优点。该散热座可提供优异的散热效果，并使热能不流经该黏着层或衬底。因此，该黏着层及衬底可为低成本介电材料且不易脱层。凸块与凸缘层可一体成型，以对半导体元件提供优异的电磁屏蔽作用并阻隔水气，进而提高电性效率及环境可靠度。机械形成的凸块凹穴可提供定义明确的空间，以放置半导体元件。因此，可避免层压过程中的半导体元件偏移及破裂问题，进而提高制备合格率并降低成本。该基座可包含连结于衬底的该金属层的一选定部分，以提高热效率。该基座的金属材质可为该衬底提供机械性支撑，防止其弯曲变形。该黏着层可位于凸块与衬底之间、基座与衬底之间以及凸缘层与衬底之间，以在散热座与衬底之间提供坚固的机械性连结。该增层电路可通过被覆金属，以电性连接半导体元件，其无需使用打线或焊接，因此可提高可靠度。该增层电路可提供具有简单电路图案的信号路由或具有复杂电路图案的灵活多层信号路由。该被覆穿孔可提供增层电路与端子间的垂直信号路由，以使该组件具有叠层功能。
本发明的上述及其它特征与优点将在下文中通过各种优选实施例进一步加以说明。
附图说明
图1A及1B为本发明一实施例的凸块与凸缘层剖视图。
图1C及1D分别为图1B的俯视图及仰视图。
图2A及2B为本发明一实施例的黏着层剖视图。
图2C及2D分别为图2B的俯视图及仰视图。
图3A及3B为本发明一实施例的衬底与导电层压合结构剖视图。
图3C及3D分别为图3B的俯视图及仰视图。
图4A至4F为本发明一实施例的导热板制备方法剖视图。
图5A至5J为本发明一实施例的叠层式半导体组件制备方法剖视图，其中该组件包括导热板、半导体元件、端子、被覆穿孔及增层电路。
图5K为本发明一实施例的三维叠层结构剖视图，其包括叠层式半导体组件及接置于增层电路的半导体元件。
图5L为本发明一实施例的三维叠层结构剖视图，其包括叠层式半导体组件及接置于基座与端子的半导体元件。
图5M为本发明一实施例的三维叠层结构剖视图，其包括叠层式半导体组件及接置于基座的半导体元件。
图6A至6F为本发明另一实施例的叠层式半导体组件制备方法剖视图，其中该组件具有连接至增层电路内导电层的被覆穿孔。
图7A至7H为本发明再一实施例的叠层式半导体组件制作剖视图，其中该组件具有连接至导热板内部接垫的被覆穿孔。
图8至10为本发明其它实施例的叠层式半导体组件剖视图，其导热板不含衬底。
【主要元件符号说明】
10              金属板         12,14      表面
16              凸块           16'        增厚凸块
18              凸缘层         18'        增厚凸缘层
20              凹穴           22,24      弯折角
26              渐缩侧壁       28         底板
30              黏着层         32         开口
34              衬底           36         导电层
40              通孔           401        穿孔
402             被覆穿孔       42         缺口
50              散热座         60         第一被覆层
61              第二被覆层     62         连接层
63              绝缘填充材     64         基座
65              第三被覆层     66         端子
91,92,93        半导体元件     100        半导体组件
101,102         导热板         110        半导体芯片
111             顶面           112        底面
113             固晶材料       114        接触垫
181             开孔           182        内部接垫
201,202         增层电路       211        第一介电层
221             第一贯穿孔     241        第一导线
261             第二介电层     281        第二贯穿孔
291             第二导线       301        防焊层
311             防焊层开孔     341        连接垫
801,802         焊料凸块       803        打线
901             封装材料       D1,D2      距离
T1              第一厚度       T2         第二厚度
具体实施方式
参考随附附图，本发明可通过下述优选实施例的详细叙述更加清楚明了。
《实施例1》
图1A及1B为本发明一实施例的凸块与凸缘层制备方法剖视图，而图1C及1D分别为图1B的俯视图及仰视图。
图1A为金属板10的剖视图，金属板10包含相对的主要表面12及14。图示的金属板10是一厚度为100微米的铜板。铜具有导热性高、可挠性好及低成本等优点。金属板10可由多种金属制成，如铜、铝、铁镍合金42、铁、镍、银、金、其混合物及其合金。
图1B、1C及1D分别为金属板10形成凸块16、凸缘层18及凹穴20后的剖视图、俯视图及仰视图。凸块16及凹穴20是由金属板10以机械方式冲压而成。因此，凸块16为金属板10受冲压的部分，而凸缘层18则为金属板10未受冲压的部分。
凸块16邻接凸缘层18，并与凸缘层18一体成型，且自凸缘层18朝向下方向延伸。凸块16包含弯折角22及24、渐缩侧壁26与底板28。弯折角22及24是因冲压作业而弯折。弯折角22邻接凸缘层18与渐缩侧壁26，而弯折角24则邻接渐缩侧壁26与底板28。渐缩侧壁26是朝向上方向往外延伸，而底板28则沿着垂直于向上及向下方向的侧面方向(如左、右)延伸。因此，凸块16呈平顶金字塔形(类似一平截头体)，其直径自凸缘层18处朝底板28向下递减，也就是自底板28处朝凸缘层18向上递增。凸块16的高度(相对于凸缘层18)为300微米，在凸缘层18处的尺寸为10.5毫米×8.5毫米，在底板28处的尺寸则为10.25毫米×8.25毫米。此外，凸块16因冲压作业而具有不规则的厚度。例如，因冲压而拉长的渐缩侧壁26较底板28为薄。为便于图示，凸块16在图中具有均一厚度。
呈平坦状的凸缘层18是沿侧面方向自凸块16侧伸而出，其厚度为100微米。
凹穴20是面朝向上方向，且延伸进入凸块16，并由凸块16从下方覆盖。凹穴20于凸缘层18处设有一入口。此外，凹穴20的形状与凸块16相符。因此，凹穴20也呈平顶金字塔形(类似一平截头体)，其直径自其位于凸缘层18的入口处朝底板28向下递减，也就是自底板28处朝其位于凸缘层18的入口向上递增。此外，凹穴20沿垂直及侧面方向延伸跨越凸块16的大部分，且凹穴20的深度为300微米。
图2A及2B图为本发明一实施例的黏着层制备方法剖视图，而图2C及2D分别为图2B的俯视图及仰视图。
图2A为黏着层30的剖视图，其中黏着层30为乙阶(B-stage)未固化环氧树脂的胶片，其为未经固化及图案化的片体，厚150微米。
黏着层30可为多种有机或无机电性绝缘体制成的各种介电膜或胶片。例如，黏着层30起初可为一胶片，其中树脂型态的热固性环氧树脂掺入一加强材料后部分固化至中期。所述环氧树脂可为FR-4，但其它环氧树脂(如多官能与双马来酰亚胺-三氮杂苯(BT)树脂等)也适用。在特定应用中，也适用氰酸酯、聚酰亚胺及聚四氟乙烯(PTFE)。该加强材料可为电子级玻璃(E-glass)，也可以为其它加强材料，如高强度玻璃(S-glass)、低诱电率玻璃(D-glass)、石英、克维拉纤维(kevlar aramid)及纸等。该加强材料也可以为织物、不织布或无方向性微纤维。可将诸如硅(研粉熔融石英)等填充物加入胶片中，以提升导热性、热冲击阻抗力与热膨胀匹配性。可利用市售预浸材，如美国威斯康星州奥克莱W.L.Gore&Associates的SPEEDBOARD C胶片即为一例。
图2B、2C及2D分别为具有开口32的黏着层30剖视图、俯视图及仰视图。开口32为贯穿黏着层30且尺寸为10.55毫米×8.55毫米的窗口。开口32是以机械方式击穿该胶片而形成，但也可以其它技术制作，如激光切割。
图3A及3B为本发明一实施例的层压结构制备方法剖视图，而图3C及3D则分别为图3B的俯视图及仰视图。
图3A是一层压结构的剖视图，其包含衬底34及导电层36。举例说明，衬底34可为厚度150微米的玻璃-环氧材料，而与衬底34接触且延伸于衬底34上方的导电层36可为未经图案化且厚度30微米的铜板。
图3B、3C及3D分别为具有通孔40的层压结构(包括衬底34及导电层36)剖视图、俯视图及仰视图。通孔40为一窗口，其贯穿导电层36及衬底34且尺寸为10.55毫米×8.55毫米。通孔40是以机械方式击穿导电层36与衬底34而形成，但也可以其它技术制作，如激光切割并进行或未进行湿式刻蚀。开口32与通孔40具有相同尺寸。此外，开口32与通孔40可以相同的冲头在同一冲床上通过相同方式形成。
衬底34在此绘示为一单层介电结构，但衬底34也可以为其它电性互连体，如多层印刷电路板或多层陶瓷板。同样地，衬底34可另包含额外的内嵌电路层。
图4A至4F为本发明一实施例的导热板制备方法剖视图，如图4F所示，该导热板包含凸块16、凸缘层18、黏着层30、衬底34及导电层36。
图4A及4B中的结构是呈凹穴向下的倒置状态，以便利用重力将黏着层30、衬底34及导电层36设置于凸缘层18上，而图4C至4F中的结构依旧维持凹穴向下。之后，图5A至5K中的结构则再次翻转至如图1A至1D所示的凹穴向上状态。简言之，凹穴20在图4A至4F中朝下，而在图5A至5K中则朝上。尽管如此，该结构体的相对方位并未改变。无论该结构体是否倒置、旋转或倾斜，凹穴20始终面朝第一垂直方向，并在第二垂直方向上由凸块16覆盖。同样地，无论该结构体是否倒置、旋转或倾斜，凸块16都是朝第一垂直方向延伸至衬底34外，并自凸缘层18朝第二垂直方向延伸。因此，第一与第二垂直方向是相对于该结构体而定向，彼此始终相反，且恒垂直于前述的侧面方向。
图4A为黏着层30设置于凸缘层18上的结构剖视图。黏着层30是下降至凸缘层18上，使凸块16向上插入并贯穿开口32，最终则使黏着层30接触并定位于凸缘层18。优选为，凸块16插入且贯穿开口32后是对准开口32且位于开口32内的中央位置而不接触黏着层30。
图4B为衬底34及导电层36设置于黏着层上的结构剖视图。将压合有导电层36的衬底34下降至黏着层30上，使凸块16向上插入通孔40，最终则使衬底34接触并定位于黏着层30。
凸块16在插入(但并未贯穿)通孔40后是对准通孔40且位于通孔40内的中央位置而不接触衬底34或导电层36。因此，凸块16与衬底34之间具有一位于通孔40内的缺口42。缺口42侧向环绕凸块16，同时被衬底34侧向包围。此外，开口32与通孔40是相互对齐且具有相同尺寸。
此时，压合有导电层36的衬底34是安置于黏着层30上并与之接触，且延伸于黏着层30上方。凸块16延伸通过开口32后进入通孔40。凸块16较导电层36的顶面低30微米，且通过通孔40朝向上方向外露。黏着层30接触凸缘层18与衬底34且介于该两者之间。黏着层30接触衬底34但与导电层36保持距离。在此阶段，黏着层30仍为乙阶(B-stage)未固化环氧树脂的胶片，而缺口42中则为空气。
图4C为黏着层30流入缺口42中的结构剖视图。黏着层30经由施加热及压力而流入缺口42中。在此图中，迫使黏着层30流入缺口42的方法是对导电层36施以向下压力及/或对凸缘层18施以向上压力，也就是将凸缘层18与衬底34相对压合，借以对黏着层30施压；在此同时也对黏着层30加热。受热的黏着层30可在压力下任意成形。因此，位于凸缘层18与衬底34间的黏着层30受到挤压后，改变其原始形状并向上流入缺口42。凸缘层18与衬底34持续朝彼此压合，直到黏着层30填满缺口42为止。此外，黏着层30仍位于凸缘层18与衬底34之间，且持续填满凸缘层18与衬底34间缩小的间隙。
举例说明，可将凸缘层18及导电层36设置于一压合机的上、下压台(图未示)之间。此外，可将一上挡板及上缓冲纸(图未示)夹置于导电层36与上压台之间，并将一下挡板及下缓冲纸(图未示)夹置于凸缘层18与下压台之间。以此构成的迭合体由上到下依次为上压台、上挡板、上缓冲纸、衬底34、导电层36、黏着层30、凸缘层18、下缓冲纸、下挡板及下压台。此外，可利用从下压台向上延伸并穿过凸缘层18对位孔(图未示)的工具接脚(图未示)，将此迭合体定位于下压台上。
而后，将上、下压台加热并相向推进，借此对黏着层30加热并施压。挡板可将压台的热分散，使热均匀施加于凸缘层18与衬底34乃至于黏着层30。缓冲纸则将压台的压力分散，使压力均匀施加于凸缘层18与衬底34乃至于黏着层30。起初，衬底34接触并向下压合至黏着层30上。随着压台持续动作与持续加热，凸缘层18与衬底34间的黏着层30受到挤压并开始熔化，因而向上流入缺口42，并于通过衬底34后抵达导电层36。例如，未固化环氧树脂遇热熔化后，被压力挤入缺口42中，但加强材料及填充物仍留在凸缘层18与衬底34之间。黏着层30在通孔40内上升的速度大于凸块16，终至填满缺口42。黏着层30也上升至稍高于通孔40的位置，并在压台停止动作前，溢流至凸块16顶面及导电层36顶面。若胶片厚度略大于实际所需厚度便可能发生上述状况。如此一来，黏着层30便在凸块16顶面及导电层36顶面形成一覆盖薄层。压台在触及凸块16后停止动作，但仍持续对黏着层30加热。
黏着层30于缺口42内向上流动的方向如图中向上粗箭号所示，凸块16与凸缘层18相对于衬底34的向上移动如向上细箭号所示，而衬底34相对于凸块16与凸缘层18的向下移动则如向下细箭号所示。
图4D为黏着层30已固化的结构剖视图。
举例说明，压台停止移动后仍持续夹合凸块16与凸缘层18并供热，借此将已熔化而未固化的乙阶(B-stage)环氧树脂转换为丙阶(C-stage)固化或硬化的环氧树脂。因此，环氧树脂是以类似现有多层压合的方式固化。环氧树脂固化后，压台分离，以便将结构体从压合机中取出。
固化的黏着层30可在凸块16与衬底34之间以及凸缘层18与衬底34之间提供牢固的机械性连结。黏着层30可承受一般操作压力而不致变形损毁，遇过大压力时则仅暂时扭曲。此外，黏着层30可吸收凸块16与衬底34之间以及凸缘层18与衬底34之间的热膨胀不匹配。
在此阶段，凸块16与导电层36大致共平面，而黏着层30与导电层36则延伸至面朝向上方向的顶面。例如，凸缘层18与衬底34间的黏着层30厚120微米，较其初始厚度150微米减少30微米；也就是凸块16在通孔40中升高30微米，而衬底34则相对于凸块16下降30微米。凸块16的高度300微米基本上等同于导电层36(30微米)、衬底34(150微米)与下方黏着层30(120微米)的结合高度。此外，凸块16仍位于开口32与通孔40内的中央位置并与衬底34保持距离，而黏着层30则填满凸缘层18与衬底34间的空间并填满缺口42。黏着层30在缺口42内延伸跨越衬底34。换而言之，缺口42中的黏着层30是朝向上方向及向下方向延伸并跨越缺口42外侧壁的衬底34厚度。黏着层30也包含缺口42上方的薄顶部分，其接触凸块16的顶面与导电层36的顶面，并在凸块16上方延伸10微米。
图4E为研磨移除凸块16、黏着层30及导电层36顶部后的结构剖视图。例如，利用旋转钻石砂轮及蒸馏水处理结构体的顶部。起初，钻石砂轮仅对黏着层30进行研磨。持续研磨时，黏着层30则因受磨表面下移而变薄。最后，钻石砂轮将接触凸块16与导电层36(不一定同时接触)，因而开始研磨凸块16与导电层36。持续研磨后，凸块16、黏着层30及导电层36均因受磨表面下移而变薄。研磨持续至去除所需厚度为止。之后，以蒸馏水冲洗结构体去除污物。
上述研磨步骤将黏着层30的顶部磨去20微米，将凸块16的顶部磨去10微米，并将导电层36的顶部磨去10微米。厚度减少对凸块16或黏着层30均无明显影响，但导电层36的厚度却从30微米大幅缩减至20微米。在研磨后，凸块16、黏着层30及导电层36会于衬底34上方面朝向上方向的平滑拼接侧顶面上呈共平面。
在此阶段中，如图4E所示，导热板101包括黏着层30、衬底34、导电层36及散热座50。此时该散热座50包括凸块16及凸缘层18。凸块16于弯折角22处与凸缘层18邻接，并自凸缘层18朝向上方向延伸，且与凸缘层18一体成型。凸块16进入开口32及通孔40，并位于开口32与通孔40内的中央位置。此外，凸块16的顶部与黏着层30的邻接部分呈共平面。凸块16与衬底34保持距离，并呈尺寸沿向下延伸方向递增的平顶金字塔形。
凹穴20面朝向上方向，并延伸进入凸块16、开口32及通孔40，且始终位于凸块16、开口32及通孔40内的中央位置。此外，凸块16于向上方向覆盖凹穴20。凹穴20具有与凸块16相符的形状，且沿垂直及侧面方向延伸跨越凸块16的大部分，并维持平顶金字塔形，其尺寸自位于凸缘层18处的入口向上递减。
凸缘层18自凸块16侧向延伸，同时延伸于黏着层30、衬底34、开口32与通孔40下方，并与黏着层30接触，但与衬底34保持距离。
黏着层30在缺口42内与凸块16及衬底34接触，并位于凸块16与衬底34之间，同时填满凸块16与衬底34间的空间。此外，黏着层30在缺口42外则与衬底34及凸缘层18接触。黏着层30沿侧面方向覆盖且包围凸块16的渐缩侧壁26，并自凸块16侧向延伸至组件外围边缘并固化。据此，黏着层30于邻接凸缘层18处具有第一厚度T1，而于邻接凸块16处具有第二厚度T2，其中第一厚度T1与第二厚度T2不同。也就是，凸缘层18与衬底34间垂直方向上的距离D1，不同于凸块16与衬底34间侧面方向上的距离D2。此外，当黏着层30延伸离开凸缘层18并进入凸块16与衬底34间的缺口42时，由于凸块16朝凸缘层18延伸时的尺寸呈递增状态，因此黏着层30于邻接凸块16处的厚度也呈现递增趋势。导热板101可通过单一凸块或多个凸块来容纳多个半导体元件，而非仅可容纳单一半导体元件。因此，可将多个半导体元件设置于单一凸块上，或将半导体元件分别设置于不同凸块上。
若欲在导热板101上形成多个凸块以容纳多个半导体元件，则可在金属板10上冲压出额外的凸块16，并调整黏着层30以包含更多开口32，同时调整衬底34及导电层36以包含更多通孔40。
接着，如图4F所示，在预定位置上形成穿透凸缘层18的开孔181，以利后续制作被覆穿孔。
图5A至5J为本发明一实施例的半导体组件制备方法剖视图，其中该半导体组件包括导热板、半导体元件、端子、被覆穿孔及增层电路。
如图5J所示，叠层式半导体组件100包括导热板101、半导体芯片110、固晶材料113、增层电路201、被覆穿孔402及防焊层301。半导体芯片110包括顶面111、底面112及接触垫114。顶面111为包含接触垫114的作用表面，而底面112为热接触表面。导热板101包括黏着层30、衬底34、散热座50及端子66。散热座50包括凸块16、凸缘层18及基座64。增层电路201包括第一介电层211、第一导线241、第二介电层261及包含连接垫341的第二导线291。
图5A为图4F反转后的导热板101剖视图。
图5B为导热板101通过固晶材料113将半导体芯片110设置于凸块16上的剖视图。将顶面111(即作用表面)含有接触垫114的半导体芯片110下降至凹穴20中，并留置于固晶材料113上与之接触。尤其，凸块16会从下方覆盖半导体芯片110，并提供用于容置半导体芯片110的凹形晶粒座。固晶材料113会与凸块16及半导体芯片110接触，并夹置于凸块16与半导体芯片110之间。
固晶材料113原为具有高导热性的含银环氧树脂膏，并以网版印刷的方式选择性印刷于凸块16的凹穴20内，然后利用一抓取头及一自动化图案辨识系统，以步进重复的方式将半导体芯片110放置于该环氧树脂银膏上。随后，加热该环氧树脂银膏，使其于相对低温(如190℃)下硬化形成固化的固晶材料113。半导体芯片110的厚度为275微米，固晶材料113的厚度为20微米，因此，半导体芯片110与下方固晶材料113的结合高度为295微米，此高度较凹穴20的深度(300微米)少5微米。半导体芯片110的长度为10毫米、宽度为8毫米。
接着，在半导体芯片110及导热板101上形成增层电路，其步骤如下所述。
图5C为具有第一介电层211的结构剖视图。第一介电层211(如环氧树脂、玻璃-环氧、聚酰亚胺及其类似材料)是设置于半导体芯片顶面111(即作用表面)、接触垫114、固晶材料113、凸块16及凸缘层18上。第一介电层211延伸进入凹穴20并填满凹穴20中的剩余空间，以与凸块16、半导体芯片110及固晶材料113接触，并夹置于凸块16与半导体芯片110之间。第一介电层211也于凹穴20外与凸缘层18及黏着层30接触，并填满开孔181。可通过各种方法来制作第一介电层211，其包括膜压合、辊轮涂布、旋转涂布及喷涂沉积法。也可以对第一介电层211进行等离子体刻蚀，或使用附着力促进剂涂布第一介电层211，以提高黏着力。在此，第一介电层211可具有约50微米的厚度。
图5D为第一介电层211形成有第一贯穿孔221的结构剖视图。第一贯穿孔221是穿过第一介电层211，以显露接触垫114及凸缘层18的选定部位。该些第一贯穿孔221可通过各种方法形成，其包括激光钻孔、等离子体刻蚀或光刻工艺。可使用脉冲激光，以提高激光钻孔效率。或者，也可以使用激光扫描光束搭配金属屏蔽。在此，第一贯穿孔221具有约50微米的直径。
参见图5E，将第一导线241形成于第一介电层211上，其中第一导线241自第一介电层211向上延伸，并在第一介电层211上侧向延伸，且向下延伸进入第一贯穿孔221，以与接触垫114及凸缘层18形成电性接触。可通过各种方法形成单层或多层第一导线240，其包括电镀、无电电镀、蒸镀、溅射及其组合。
举例说明，可先将结构体浸入一活化剂溶液中，因而使第一介电层211可与无电镀铜产生触媒反应，接着以无电电镀方式形成薄铜层，以作为晶种层，然后再以电镀方式将具有预定厚度的第二铜层镀于晶种层上，以沉积形成第一导线241(为第一导电层)。或者，在晶种层上沉积电镀铜层前，可利用溅射方式，在第一介电层211上及第一贯穿孔221内形成作为晶种层的薄膜(如钛/铜)。一旦达到预定厚度，再对第一导电层(电镀铜层与晶种层的结合体)进行图案化，以形成第一导线241。可通过各种技术进行第一导线241的图案化步骤，其包括湿法刻蚀、电化学刻蚀、激光辅助刻蚀及其组合，并使用定义第一导线241的刻蚀掩模层(图未示)。
又如图5E所示，凸块16、黏着层30及导电层36上还形成有第一被覆层60。可使用制作第一导线241所使用的相同活化剂溶液、无电镀铜晶种层及电镀铜层，以沉积第一被覆层60。优选为，第一被覆层60及第一导线241为相同材料，并以相同方法同时沉积形成相同厚度。第一被覆层60是未经图案化的铜层，其在凸块16、黏着层30及导电层36的侧向底面上并与之接触，且从下方覆盖此三者。为便于图示，凸块16、导电层36及第一被覆层60均以单层显示。由于铜为同质被覆，凸块16与第一被覆层60间的界线及导电层36与第一被覆层60间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。然而，黏着层30与第一被覆层60间的界线则清楚可见。
为便于图标，第一导线241于剖视图中是绘示为一连续电路迹线。第一导线241可提供X与Y方向的水平信号路由，并可通过第一贯穿孔221以提供垂直信号路由(由上至下)。此外，第一导线241可电性连接半导体芯片110及凸缘层18。
在此阶段中，如图5E所示，导热板101包括黏着层30、衬底34、导电层36、散热座50及第一被覆层60。其中，散热座50包括凸块16及凸缘层18。导热板101及半导体芯片110上的增层电路包括第一介电层211及第一导线241。
图5F为形成第二介电层261的结构剖视图，其中第二介电层261是设置于第一导线241及第一介电层211上。如第一介电层211所述，第二介电层261可为环氧树脂、玻璃-环氧、聚酰亚胺及其类似材料，并可通过各种方法形成，其包括膜压合、旋转涂布、辊轮涂布及喷涂沉积法。第二介电层261厚度为50微米。优选为，第一介电层211与第二介电层261为相同材料，且以相同方式形成相同厚度。
图5G为形成穿孔401的结构剖视图。穿孔401是对应凸缘层18的开孔181，且轴向对准并位于开孔181的中心处。穿孔401沿垂直方向延伸贯穿第二介电层261、第一介电层211、凸缘层18、黏着层30、衬底34、导电层36及第一被覆层60。穿孔401是经由机械钻孔形成，其也可以通过其它技术形成，如激光钻孔及等离子体刻蚀。
图5H为第二介电层261形成有第二贯穿孔281的结构剖视图。第二贯穿孔281是穿透第二介电层261，以显露第一导线241的选定部位。如第一贯穿孔221所述，第二贯穿孔281可通过各种方法形成，其包括激光钻孔、等离子体刻蚀或光刻工艺。第二贯穿孔281具有50微米的直径。优选为，第一贯穿孔221与第二贯穿孔281是以相同方法形成且具有相同尺寸。
请参见图5I，在第二介电层261上形成第二导线291。第二导线291自第二介电层261向上延伸，并于第二介电层261上侧向延伸，且向下延伸进入第二贯穿孔281，以与第一导线241电性接触。
可通过各种方法沉积第二导线291作为第二导电层，其包括电解电镀、无电电镀、溅射及其组合。接着，可使用定义第二导线291的刻蚀掩模层(图未示)，再通过各种方法进行图案化，其包括湿法刻蚀、电化学刻蚀、激光辅助刻蚀及其组合。优选为，第一导线241与第二导线291为相同材料，并以相同方式形成相同厚度。
又如图5I所示，结构体上也沉积有第二被覆层61及连接层62。可使用制作第二导线291所使用的相同活化剂溶液、无电镀铜晶种层及电镀铜层，以沉积第二被覆层61及连接层62。优选为，第二被覆层61、连接层62与第二导线291为相同材料，并以相同方式同时沉积形成相同厚度。
在穿孔401中沉积连接层62，以形成被覆穿孔402。连接层62为中空管状，其于侧面方向覆盖穿孔401内侧壁，并垂直延伸以电性连接端子66及第二导线291。或者，该连接层62也可以填满穿孔401，据此，被覆穿孔402为金属柱，且穿孔401中不具有填充绝缘填充材的空间。
又如图5I所示，通过光刻工艺及湿法刻蚀，并使用定义基座64及端子66的刻蚀掩模层(图未示)，对第二被覆层61、第一被覆层60及导电层36进行选择性图案化，以形成基座64及端子66。
为便于图示，凸块16、导电层36、第一被覆层60及第二被覆层61均以单层显示。同样地，为便于图示，导电层36、第一被覆层60、第二被覆层61、连接层62及第二导线291也以单层显示。由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。然而，金属层与黏着层30、衬底34、第一介电层211及第二介电层261间的界线则清楚可见。
在此阶段中，如图5I所示，叠层式半导体组件100包括导热板101、半导体芯片110、固晶材料113、增层电路201及被覆穿孔402。导热板101包括黏着层30、衬底34、散热座50及端子66。其中，散热座50包括凸块16、凸缘层18及基座64。增层电路201包括第一介电层211、第一导线241、第二介电层261及第二导线291。此外，被覆穿孔402基本上是由导热板101及增层电路201所共享。
凸块16于弯折角22处邻接凸缘层18，并于弯折角24及底板28处邻接基座64。凸块16自基座64朝向上方向延伸，自凸缘层18朝向下方向延伸，并与凸缘层18一体成型。凸块16延伸进入开口32及通孔40后，仍位于开口32及通孔40内的中央位置。凸块16的底部与黏着层30其接触基座64的相邻部分共平面。凸块16也接触黏着层30，并与衬底34保持距离，同时维持平顶金字塔形，其尺寸自基座64处朝凸缘层18向上递增。
基座64与凸块16邻接，并侧向延伸超过开口32与通孔40，且从下方覆盖凸块16、开口32与通孔40。基座64接触黏着层30与衬底34，并向下延伸超过黏着层30及衬底34。基座64邻接凸块16处具有第一厚度(即第一被覆层60与第二被覆层61的结合厚度)，邻接衬底34处则具有大于第一厚度的第二厚度(即导电层36、第一被覆层60与第二被覆层61的结合厚度)，基座64尚具有面朝向下方向的平坦表面。
端子66是自衬底34向下延伸，并与基座64保持距离，同时与被覆穿孔402邻接并一体成型。端子66具有结合导电层36、第一被覆层60及第二被覆层61的厚度。据此，基座64与端子66于最靠近彼此处具有相同厚度，而于基座64邻接凸块16处则具有不同厚度。此外，基座64与端子66于面朝下的表面上呈共平面。
黏着层30在缺口42内接触且介于凸块16与衬底34之间，并填满凸块16与衬底34间的空间。黏着层30在缺口42外则接触衬底34与凸缘层18，同时也接触基座64及连接层62。黏着层30延伸于凸块16与凸缘层18之间以及凸块16与基座64之间，同时位于凸缘层18与基座64之间以及凸缘层18与衬底34之间。黏着层30也从凸块16侧向延伸至组件的外围边缘。此时黏着层30已固化。黏着层30沿侧面方向覆盖且包围凸块16的渐缩侧壁26，且于向上方向覆盖基座64位于凸块16周缘外的部分，同时也于向上方向覆盖衬底34且于向下方向覆盖凸缘层18。黏着层30邻接凸缘层18处具有第一厚度，而邻接凸块16处则具有第二厚度，其中第一厚度与第二厚度不同。
被覆穿孔402与散热座50及第一导线241保持距离，并于端子66与第二导线291间的电性传导路径上，自端子66穿过衬底34、黏着层30、凸缘层18、第一介电层211及第二介电层241而垂直延伸至第二导线291。因此，被覆穿孔402自端子66延伸至增层电路201的外导电层，并与增层电路201的内导电层保持距离。
若需要的话，增层电路201可再包括额外的连线层(即具有第三贯穿孔的第三介电层及第三导线等)。
散热座50可为半导体元件110提供散热及电磁屏蔽作用。该半导体元件110所产生的热能流入凸块16，并经由凸块16进入基座64。热能再由基座64散出，例如扩散至下方的散热装置。
图5J为防焊层301设置于第二介电层261及第二导线291上的结构剖视图。防焊层301包括显露第二导线291选定部位的防焊层开孔311，以定义出连接垫341。连接垫341可用于形成导电接点(如焊料凸块、锡球、接脚及其类似物)，以与外部元件或印刷电路板电性导通并机械连接。防焊层开孔311可通过各种方法形成，其包括光刻工艺、激光钻孔及等离子体刻蚀。
图5K为三维叠层结构剖视图，其是通过连接垫341上的焊料凸块801，将另一半导体元件91接置于叠层式半导体组件100的增层电路201处。焊料凸块801可通过各种方法制作，其包括：通过网印方式涂上锡膏后再进行回火工艺或通过电镀。
图5L为另一三维叠层结构剖视图，其是通过焊料凸块802，将另一半导体元件92接置于叠层式半导体组件100的基座64及端子66处。
图5M为另一三维叠层结构剖视图，其是将另一半导体元件93接置于叠层式半导体组件100的基座64处，并通过打线803将其电性连接至端子66。半导体元件93可为裸芯片或封装元件。若采用裸芯片，则必须另外使用封装材料901或密封材料(如成型模料)，以保护裸芯片及打线803。
增层电路291可以包括额外的连线层，以使连接垫341位于适当位置。
《实施例2》
图6A至6F为本发明另一方式的叠层式半导体组件制作剖视图，其中该半导体组件具有连接至增层电路内导电层的被覆穿孔。
图6A为导热板101上具有第一介电层211的结构剖视图，其是通过如图1A至5C所示步骤制得。
图6B为具有穿孔401的结构剖视图。穿孔401是对应凸缘层18的开孔181，并沿垂直方向延伸穿过第一介电层211、凸缘层18、黏着层30、衬底34及导电层36。穿孔401是以机械钻孔方式形成，其也可以通过其它技术形成，如激光钻孔及等离子体刻蚀。
图6C为第一介电层211形成有第一贯穿孔221的结构剖视图，其中第一贯穿孔221是穿过第一介电层211，以显露接触垫114及凸缘层18的选定部位。
参见图6D，将第一导线241形成于第一介电层211上，其中第一导线241自第一介电层211向上延伸，并在第一介电层211上侧向延伸，且向下延伸进入第一贯穿孔221，以与接触垫114及凸缘层18形成电性接触。
又如图6D所示，穿孔401外形成有第一被覆层60，而穿孔401内则形成连接层62并填有绝缘填充材63。连接层62于穿孔401中形成被覆穿孔402。连接层62为中空管状，其于侧面方向覆盖穿孔401内侧壁，并延伸以电性连接端子66及第一导线241，而绝缘填充材63则填满穿孔401剩余空间。或者，该连接层62也可以填满穿孔401，据此，连接层62为金属柱，且穿孔401中不具有填充绝缘填充材63的空间。
图6E为形成第二介电层261的结构剖视图，其具有第二贯穿孔281。第二介电层261是设置于第一导线241及第一介电层211上，而第二贯穿孔281延伸穿过第二介电层261，以显露第一导线241的选定部位。
图6F为形成第二导线291的结构剖视图，其中第二导线291自第二介电层261向上延伸，并于第二介电层261上侧向延伸，同时延伸进入第二贯穿孔281，以与第一导线241及被覆穿孔402形成电性接触。第二被覆层61是沉积于第一被覆层60及绝缘填充材63的侧底面上，并于向下方向覆盖第一被覆层60及绝缘填充材63。为便于图示，凸块16、导电层36、第一被覆层60及第二被覆层61均以单层显示。同样地，为便于图示，导电层36、第一被覆层60、第二被覆层61、连接层62及第一导线241也以单层显示。由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。然而，金属层与黏着层30、衬底34、绝缘填充材63、第一介电层211及第二介电层261间的界线则清楚可见。基座64与端子66是通过光刻工艺及湿法刻蚀，对第二被覆层61、第一被覆层60及导电层36进行图案化而形成。
在此阶段中，如图6F所示，叠层式半导体组件100包括绝缘填充材63、导热板101、半导体芯片110、固晶材料113、增层电路201及被覆穿孔402。导热板101包括黏着层30、衬底34、散热座50及端子66。其中，散热座50包括凸块16、凸缘层18及基座64。增层电路201包括第一介电层211、第一导线241、第二介电层261及第二导线291。
被覆穿孔402及绝缘填充材63基本上是由导热板101及增层电路201所共享。
被覆穿孔402与散热座50及第二导线291保持距离，并于端子66与第一导线241间的电性传导路径上，自端子66穿过衬底34、黏着层30、凸缘层18及第一介电层211而垂直延伸至第一导线241。因此，被覆穿孔402自端子66垂直延伸至增层电路201的内导电层，并与增层电路201的外导电层保持距离。
《实施例3》
图7A至7H为本发明再一方式的叠层式半导体组件制作剖视图，其中该半导体组件具有连接至导热板内部接垫的被覆穿孔。
图7A为图1A至4E所示步骤制得的导热板101剖视图。
图7B为具有穿孔401的结构剖视图。穿孔401沿垂直方向延伸穿过凸缘层18、黏着层30、衬底34及导电层36。穿孔401是以机械钻孔方式形成，其也可以通过其它技术形成，如激光钻孔及等离子体刻蚀。
图7C为穿孔401外形成第一被覆层60且穿孔401内形成连接层62及绝缘填充材63的结构剖视图。第一被覆层60于向上方向上覆盖凸块16及凸缘层18，并自凸块16及凸缘层18向上延伸。第一被覆层60也于向下方向上覆盖凸块16、黏着层30及导电层36，并自凸块16、黏着层30及导电层36向下延伸。
又如图7C所示，在穿孔401中沉积连接层62，以形成被覆穿孔402。连接层62为中空管状，其于侧面方向覆盖穿孔401侧壁并垂直延伸，以将凸缘层18及其上第一被覆层60电性连接至导电层36及其上第一被覆层60，而绝缘填充材63填满穿孔401剩余空间。或者，该连接层62也可以填满穿孔401，据此，被覆穿孔402为金属柱，且穿孔401中不具有填充绝缘填充材的空间。
为便于图示，凸块16、凸缘层18、第一被覆层60、导电层36及连接层62均以单层显示。由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。然而，黏着层30与第一被覆层60间、黏着层30与连接层62间、衬底34与连接层62间的界线则清楚可见。
图7D为第二被覆层61沉积于第一被覆层60及绝缘填充材63上的结构剖视图。第二被覆层61为未经图案化的铜层，其自第一被覆层60及绝缘填充材63向上及向下延伸并覆盖此两者。
为便于图示，凸块16、凸缘层18、第一被覆层60、第二被覆层61、导电层36及连接层62均以单层显示。由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。为便于图示，增厚凸块16'及增厚凸缘层18'仍视为凸块16及凸缘层18。然而，第二被覆层61与绝缘填充材63间、连接层62与黏着层30间、连接层62与衬底34间、连接层62与绝缘填充材63间的界线则清楚可见。
图7E为内部接垫182形成于被覆穿孔402上的结构剖视图，其中内部接垫182是通过光刻工艺及湿法刻蚀，对上表面的凸缘层18、第一被覆层60及第二被覆层61进行选择性图案化而形成。内部接垫182与被覆穿孔402邻接并与之电性连接，同时自被覆穿孔402于向上方向上侧向延伸且覆盖被覆穿孔402，并与凸块16及凸缘层18保持距离。
图7F为导热板101通过固晶材料113将半导体芯片110设置于凸块16上的剖视图。
图7G为具有第一介电层211的结构剖视图，其中第一介电层211是设置于半导体芯片顶面111(即作用表面)、接触垫114、固晶材料113、凸块16、凸缘层18及内部接垫182上。第一介电层211延伸进入凹穴20，遂而与凸块16、半导体芯片110及固晶材料113接触，并夹置于凸块16与半导体芯片110之间。第一介电层211也于凹穴20外与凸缘层18、黏着层30及内部接垫182接触。又如图7G所示，形成穿过第一介电层211的第一贯穿孔221，以显露接触垫114及内部接垫182。
参见图7H，将第一导线241形成于第一介电层211上，其中第一导线241自第一介电层211向上延伸，并于第一介电层211上侧向延伸，且向下延伸进入第一贯穿孔221，以与接触垫114及内部接垫182形成电性接触。又如图7H所示，第二被覆层61于向下方向上沉积有第三被覆层65。
为便于图示，凸块16、导电层36、第一被覆层60、第二被覆层61、连接层62及第三被覆层65均以单层显示。由于铜为同质被覆，金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉。然而，金属层与黏着层30、衬底34、绝缘填充材63及第一介电层211间的界线则清楚可见。
基座64及端子66是通过光刻工艺及湿法刻蚀，对第三被覆层65、第二被覆层61、第一被覆层60及导电层36进行选择性图案化而形成。基座64与凸块16邻接，并接触黏着层30及衬底34。端子66与基座64及凸块16保持距离，并邻接且电性连接至被覆穿孔402。
据此，如图7H所示，增层电路202包括第一介电层211及第一导线241。导热板101包括黏着层30、衬底34、散热座50、端子66、内部接垫182及被覆穿孔402。散热座50包括凸块16、凸缘层18及基座64。被覆穿孔402与散热座50及组件上表面保持距离，并于端子66与第一导线241间的电性传导路径上，自端子66穿过衬底34及黏着层30而延伸至内部接垫182。
《实施例4-6》
图8至10为导热板中不包含衬底的叠层式半导体组件剖视图。
该些实施例是使用厚导电层36，且未使用衬底。例如，导电层36的厚度为130微米(而非30微米)，如此一来便可防止导电层36于使用时弯曲或晃动，而基座64及端子66也因此增厚。导热板102则未使用衬底。据此，基座64于邻接凸块16处具有第一厚度，而邻接黏着层30处则具有大于第一厚度的第二厚度。此外，基座64与端子66于最靠近彼此处具有相同厚度，而在基座64邻接凸块16处则具有不同厚度，同时基座64与端子66于面朝下的表面上为共平面。
另外，如上所述，黏着层30于邻接凸缘层18处具有第一厚度，而于邻接凸块16处具有不同于第一厚度的第二厚度。也就是，凸缘层18与导电层36(视为基座64的一部分)间垂直方向上的距离，不同于凸块16与导电层36间侧面方向上的距离。此外，如上所述，当黏着层30向下延伸至凸块16与导电层36间的缺口时，由于凸块16向上延伸时的尺寸呈递增状态，因此黏着层30于邻接凸块16处的厚度也呈现递增趋势。
导热板102的制作方式与导热板101类似，但必须对导电层36进行适当调整。例如，先将黏着层30设置于凸缘层18上，再将导电层36单独设置于黏着层30上，接着对黏着层30加热及加压，使黏着层30流动并固化，最后再以研磨方式使凸块16、黏着层30及导电层36的侧向表面成为平面。据此，黏着层30接触凸块16、凸缘层18、基座64及端子66，并侧向覆盖、包围且同形被覆凸块16的渐缩侧壁26。端子66自黏着层30向下延伸并与基座64保持距离。被覆穿孔402自端子穿过黏着层30、凸缘层18、第一介电层211及第二介电层261而延伸至第二导线291(如图8所示)，或自端子穿过黏着层30、凸缘层18及第一介电层211而延伸至第一导线241(如图9所示)，或自端子穿过黏着层30而延伸至内部接垫182(如图10所示)。
上述的半导体组件与导热板仅为说明范例，本发明尚可通过其它多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其它实施例混合搭配使用。例如，衬底可以包括陶瓷材料或环氧类层压体，且可嵌埋有单层导线或多层导线。导热板可包含多个凸块，且该些凸块是排成一阵列以供多个半导体元件使用。此外，增层电路为配合额外的半导体元件，可包含更多导线。
本发明的半导体元件可独自使用一散热座，或与其它半导体元件共享一散热座。例如，可将单一半导体元件设置于一散热座上，或将多个半导体元件设置于一散热座上。举例而言，可将四枚排列成2x2阵列的小型芯片黏附于凸块，而增层电路可以包括额外的导线，以连接更多的接触垫。相较每一芯片设置一微小凸块，此作法更具经济效益。
本发明的叠层式半导体元件可为已封装或未封装芯片。此外，该半导体元件可为裸芯片、栅格阵列封装(LGA)或方形扁平无引脚封装(QFN)等。可利用多种连结媒介将半导体元件机械性连结、电性连结及热连结至导热板，包括利用焊接及使用导电及/或导热黏着剂等方式达成。
本发明的散热座可将半导体元件所产生的热能迅速、有效且均匀散发至下一层组件而不需使热流通过黏着层、衬底或导热板的他处。如此一来便可使用导热性较低的黏着层，进而大幅降低成本。散热座可为半导体元件提供有效的电磁屏蔽作用。散热座可包含一体成型的凸块与凸缘层，以及与该凸块为冶金连结及热连结的基座，借此提高可靠度并降低成本。此外，凸块可依半导体元件量身订做，而基座则可依下一层组件量身订做，借此加强自半导体元件至下一层组件的热连结。例如，凸块的底板可为正方形或矩形，以与半导体元件热接点的形状相同或相似。在上述任一设计中，散热座均可采用多种不同的导热金属结构。
散热座可与半导体元件电性连接或电性隔离。例如，第一导线延伸进入接触垫及凸缘层上方的第一贯穿孔，以可电性连接半导体元件至凸缘层，进而电性连接半导体元件至基座。而后，散热座可进一步电性接地，借以将半导体元件电性接地并提供半导体元件所需的电磁屏蔽作用。
基座可为该组件提供重要的散热沟槽。基座的背部可包含向下突伸的鳍片。举例说明，可利用钻板机切削基座的外露侧向表面以形成侧向沟槽，而这些侧向沟槽即形成鳍片。在此例中，基座的厚度可为500微米，前述沟槽的深度可为300微米，也就是鳍片的高度可为300微米。这些鳍片可增加基座的表面积，若这些鳍片是曝露于空气中而非设置于一散热装置上，则可提升基座经由热对流的导热性。
基座及端子可于黏着层固化后，以多种沉积技术制成，包括以电镀、无电电镀、蒸镀及溅射等技术形成单层或多层结构。基座及端子可采用与凸块相同或不同的金属材质。此外，基座可跨越通孔并延伸至衬底，或坐落于通孔的周缘内。因此，基座可接触衬底或与衬底保持距离。在上述任一情况下，基座均邻接凸块，并自凸块朝背向凹穴的方向垂直延伸。
本发明的黏着层可在散热座与衬底之间提供坚固的机械性连结。例如，黏着层可自凸块侧向延伸并越过导线，最后到达组件的外围边缘。黏着层可填满散热座与衬底间的空间，且为一具有结合线均匀分布的无孔洞结构。黏着层也可以吸收散热座与衬底之间因热膨胀所产生的不匹配现象。黏着层的材料可与衬底及介电层相同或不同。此外，黏着层可为低成本的介电材料，其无需具备高导热性。此外，本发明的黏着层不易脱层。
另外，可调整黏着层的厚度，使黏着层实质填满所述缺口，并使几乎所有黏着剂在固化及/或研磨后均位于结构体内。例如，可通过试误法来决定理想的胶片厚度。
衬底可为导热板提供机械性支撑。例如，衬底可防止导热板于金属研磨、芯片设置及增层电路制作的过程中弯曲变形。衬底可选用低成本材料，其无需具备高导热性。据此，衬底可由现有有机材料(如环氧、玻璃-环氧、聚酰亚胺等)制成。此外，也可以使用导热材料(如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、硅(Si)等)作为衬底材料。在此，衬底可为单层结构或多层结构，如层压电路板或多层陶瓷板。据此，衬底可以包括额外的嵌埋式电路层。
可先将导电层设置于衬底上，再于导电层及衬底中形成通孔，接着将导电层及衬底设置于黏着层上，以使导电层于向上方向显露，而衬底则与导电层及黏着层接触，并介于两者之间，以分隔导电层及黏着层。此外，凸块延伸进入通孔，并通过通孔而朝向上方向显露。在此例中，该导电层的厚度可为10至50微米，例如30微米，此厚度一方面够厚，足以提供可靠的信号传导，一方面则够薄，有利于降低重量及成本。此外，该衬底恒为导热板的一部分。
导电层可单独设置于黏着层上。例如，可先在导电层上形成通孔，然后将该导电层设置于黏着层上，使该导电层接触该黏着层并朝向上方向外露，在此同时，凸块则延伸进入该通孔，并通过该通孔朝向上方向外露。在此例中，该导电层的厚度可为100至200微米，例如125微米，此厚度一方面够厚，因此搬运时不致弯曲晃动，一方面则够薄，因此不需过度刻蚀即可形成图案。
也可以将导电层与一载体同时设置于黏着层上。例如，可先利用一薄膜将导电层黏附于一诸如双定向聚对苯二甲酸乙二酯胶膜(Mylar)的载体，然后仅在导电层上形成通孔(即，不在载体上形成通孔)，接着将导电层及载体设置于黏着层上，使载体覆盖导电层且朝向上方向外露，并使薄膜接触且介于载体与导电层之间，至于导电层则接触且介于薄膜与黏着层之间，在此同时，凸块则对准该通孔，并由载体从上方覆盖。待黏着层固化后，可利用紫外光分解该薄膜，以便将载体从导电层上剥除，从而使导电层朝向上方向外露，之后便可对导电层进行研磨及图案化，以形成基座及端子。在此例中，导电层的厚度可为10至50微米，例如30微米，此厚度一方面够厚，足以提供可靠的信号传导，一方面则够薄，可降低重量及成本；至于载体的厚度可为300至500微米，此厚度一方面够厚，因此搬运时不致弯曲晃动，一方面又够薄，有助于减少重量及成本。该载体仅为一暂时固定物，并非永久属于导热板的一部分。
包含导线的增层电路可作为信号层、功率层或接地层，其端视其相应半导体元件焊垫的目的而定。导线也可以包含各种导电金属，例如铜、金、镍、银、钯、锡、其混合物及其合金。理想的组成既取决于外部连结媒介的性质，也取决于设计及可靠度方面的考虑。此外，本领域技术人员应可了解，在本发明半导体组件中所用的铜可为纯铜，但通常是以铜为主的合金，如铜-锆(99.9％铜)、铜-银-磷-镁(99.7％铜)及铜-锡-铁-磷(99.7％铜)，借以提高如抗张强度与延展性等机械性能。
在一般情况下，最好设有所述的衬底、被覆层、防焊层及额外的增层结构，但在某些实施例中则可省略。例如，若需使用厚导电层，则可省去衬底，以降低成本。同样地，若第一导线已足以提供半导体元件与被覆穿孔间所需的信号路由，则无须再形成第二导线。
本发明导热板的作业格式可为单一或多个导热板，视制造设计而定。例如，可个别制作单一导热板。或者，可利用单一金属板、单一黏着层、单一衬底、单一导电层及单一被覆层同时批次制造多个导热板，而后再行分离。同样地，针对同一批次中的各导热板，也可以利用单一金属板、单一黏着层、单一衬底、单一导电层及单一被覆层同时批次制造多组分别供单一半导体元件使用的散热座与导线。
例如，可在一金属板上冲压出多个凸块；而后将具有对应这些凸块的开口的未固化黏着层设置于凸缘层上，使每一凸块均延伸贯穿其对应开口；然后将衬底及导电层(其具有对应这些凸块的通孔)设置于黏着层上，使每一凸块均延伸贯穿其对应开口并进入对应通孔；而后利用压台将凸缘层与该衬底彼此靠合，迫使黏着层进入这些通孔内介于这些凸块与衬底间的缺口；然后固化黏着层，继而研磨这些凸块、黏着层及导电层以形成一侧向表面。
本发明半导体组件的作业格式可为单一组件或多个组件，其取决于制造设计。例如，可单独制造单一组件，或者，可同时批次制造多个组件，之后再将各导热板一一分离。同样地，也可以将多个半导体元件电性连结、热连结及机械性连结至批次量产中的每一导热板。
可通过单一步骤或多道步骤使各导热板彼此分离。例如，可将多个导热板批次制成一平板，接着将多个半导体元件设置于该平板上，然后再将该平板所构成的多个半导体组件一一分离。或者，可将多个导热板批次制成一平板，而后将该平板所构成的多个导热板分切为多个导热板条，接着将多个半导体元件分别设置于这些导热板条上，最后再将各导热板条所构成的多个半导体组件分离为个体。此外，在分割导热板时可利用机械切割、激光切割、分劈或其它适用技术。
在本文中，「邻接」一词意思是元件是一体成型(形成单一个体)或相互接触(彼此无间隔或未隔开)。例如，凸块邻接基座与凸缘层，但并未邻接衬底。
「重迭」一词意思是位于上方并延伸于一下方元件的周缘内。「重迭」包含延伸于该周缘的内、外或坐落于该周缘内。例如，在凹穴朝上的状态下，本发明的半导体元件是重迭于凸块，此乃因一假想垂直线可同时贯穿该半导体元件与该凸块，不论半导体元件与凸块之间是否存有另一同样被该假想垂直线贯穿的元件(如固晶材料)，且也不论是否有另一假想垂直线仅贯穿凸块而未贯穿半导体元件(也就是位于半导体元件的周缘外)。同样地，凸块是重迭于基座，凸缘层是重迭于黏着层，且基座被凸块重迭。此外，「重迭」与「位于上方」同义，「被重迭」则与「位于下方」同义。
「接触」一词意思是直接接触。例如，衬底接触基座但并未接触凸块。
「覆盖」一词意思是在垂直及/或侧面方向上完全覆盖。例如，在凹穴朝上的状态下，若基座侧向延伸超出通孔外且接触衬底，则该基座是从下方覆盖凸块，但该凸块并未从上方覆盖该基座。
「层」字包含图案化及未图案化的层体。例如，当层压结构体包括导电层且衬底设置于黏着层上时，导电层可为衬底上一空白未图案化的平板；而当半导体元件设置于散热座上之后，第一导电层可为第一介电层上具有间隔导线的电路图案。此外，「层」可包含多个迭合层。
「开口」、「通孔」与「穿孔」等词同指贯穿孔洞。例如，凹穴朝下的状态下，凸块插入黏着层的开口后，其是朝向上方向从黏着层中露出。同样地，凸块插入层压结构的通孔后，其是朝向上方向从层压结构中露出。
「插入」一词意思是元件间的相对移动。例如，「将凸块插入通孔中」包含：凸缘层固定不动而由衬底朝凸缘层移动；衬底固定不动而由凸缘层朝衬底移动；以及凸缘层与衬底两者彼此靠合。又例如，「将凸块插入(或延伸至)通孔内」包含：凸块贯穿(穿入并穿出)通孔；以及凸块插入但未贯穿(穿入但未穿出)通孔。
「彼此靠合」一语意思是元件间的相对移动。例如，「凸缘层与衬底彼此靠合」包含：凸缘层固定不动而由衬底朝凸缘层移动；衬底固定不动而由凸缘层朝衬底移动；以及凸缘层与衬底相互靠近。
「对准」一词意思是元件间的相对位置。例如，当黏着层已设置于凸缘层上、衬底及导电层已设置于黏着层上、凸块已插入并对准开口且通孔已对准开口时，无论凸块是插入通孔或位于通孔下方且与其保持距离，凸块均已对准通孔。
「设置于」一语包含与单一或多个支撑元件间的接触与非接触。例如，一半导体元件是设置于凸块上，不论此半导体元件是实际接触该凸块或与该凸块以一固晶材料相隔。
「黏着层于缺口内…」一语意思是位于缺口中的黏着层。例如，「黏着层于缺口内延伸跨越衬底」意思是缺口内的黏着层延伸跨越衬底。同样地，「黏着层于缺口内接触且介于凸块与衬底之间」意思是缺口中的黏着层接触且介于缺口内侧壁的凸块与缺口外侧壁的衬底之间。
「基座自凸块侧向延伸」一语意思是基座于邻接凸块处侧向延伸而出。例如，在凹穴朝上的状态下，基座自凸块侧向延伸并因而接触黏着层，此与基座是否侧向延伸至凸块外、侧向延伸至凸缘层或从下方覆盖凸块无关。同样地，若基座与凸块于凸块底板处占据相同的空间范围，则基座并未侧向延伸超过凸块。
「电性连接(或连结)」一词意思是直接或间接电性连接(或连结)。例如，「被覆穿孔电性连接(或连结)第一导线」包含：被覆穿孔邻接第一导线；被覆穿孔通过第二导线而电性连接(或连结)至第一导线。
「上方」一词意思是向上延伸，且包含邻接与非邻接元件以及重迭与非重迭元件。例如，在凹穴朝上的状态下，凸块是延伸于基座上方，同时邻接、重迭于基座并自基座突伸而出。
「下方」一词意思是向下延伸，且包含邻接与非邻接元件以及重迭与非重迭元件。例如，在凹穴朝上的状态下，基座是延伸于凸块下方，邻接凸块，被凸块重迭，并自凸块向下突伸而出。同样地，凸块即使并未邻接衬底或被衬底重迭，其仍可延伸于衬底下方。
「第一垂直方向」及「第二垂直方向」并非取决于半导体组件(或导热板)的定向，本领域技术人员即可轻易了解其实际所指的方向。例如，凸块是朝第一垂直方向垂直延伸至基座外，并朝第二垂直方向垂直延伸至凸缘层外，此与组件是否倒置及/或组件是否是设置于一散热装置上无关。同样地，凸缘层是沿一侧向平面自凸块「侧向」伸出，此与组件是否倒置、旋转或倾斜无关。因此，该第一及第二垂直方向是彼此相对且垂直于侧面方向，此外，侧向对齐的元件是在垂直于第一与第二垂直方向的侧向平面上彼此共平面。此外，当凹穴向上时，第一垂直方向为向上方向，第二垂直方向为向下方向；当凹穴向下时，第一垂直方向为向下方向，第二垂直方向为向上方向。
本发明的半导体组件具有多项优点。该组件的可靠度高、价格实惠且极适合量产。该组件尤其适用于易产生高热且需优异散热效果方可有效及可靠运作的高功率半导体元件、大型半导体芯片以及多个半导体元件(例如以阵列方式排列的多枚小型半导体芯片)。
本发明的制备方法具有高度适用性，且是以独特、进步的方式结合运用各种成熟的电性连结、热连结及机械性连结技术。此外，本发明的制备方法不需昂贵工具即可实施。因此，相较于传统封装技术，此制备方法可大幅提升产量、合格率、效率与成本效益。此外，本发明的组件极适合于铜芯片及无铅的环保要求。
在此所述的实施例是为示例之用，其中该些实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图也可能省略重复或非必要的元件及元件符号。
本领域技术人员针对本文所述的实施例当可轻易思及各种变化及修改的方式。例如，前述的材料、尺寸、形状、大小、步骤的内容与步骤的顺序都仅为范例。本领域技术人员可在不悖离如随附权利要求所定义的本发明精神与范畴的条件下，进行变化、调整与等同变换。

Claims (35)

1.一种散热增益型叠层式半导体组件的制备方法，其特征在于，包括以下步骤：
提供一凸块、一凸缘层、一黏着层及一具有通孔的导电层，其中该凸块定义出面朝第一垂直方向的一凹穴，且在相反于该第一垂直方向的第二垂直方向上覆盖该凹穴，同时该凸块邻接该凸缘层并与该凸缘层一体成型，且自该凸缘层朝该第二垂直方向延伸，而该凸缘层则自该凸块朝垂直于该第一及第二垂直方向的侧面方向侧向延伸；然后
通过该黏着层将该凸缘层及该凸块黏附至该导电层，其中该黏着层介于该凸缘层与该导电层之间及该凸块与该导电层之间，此步骤包括将该凸块对准该通孔；然后
将包含一接触垫的一半导体元件设置于该凸块上且位于该凹穴处；
提供一增层电路于该半导体元件及该凸缘层上，其中该增层电路自该半导体元件及该凸缘层朝该第一垂直方向延伸，且电性连接至该半导体元件；
提供一基座，其邻接该凸块并自该凸块朝该第二垂直方向延伸，且在该第二垂直方向上覆盖该凸块并自该凸块侧向延伸，同时该基座包括邻接该通孔且与该凸块保持距离的该导电层一选定部位；
提供一端子，其与该基座及该凸块保持距离，并朝该第二垂直方向延伸于该黏着层外，同时该端子包括与该通孔及该凸块保持距离的该导电层一选定部位；以及
提供一被覆穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层，以提供该增层电路与该端子间的电性连接；
其中，将该凸缘层及该凸块黏附至该导电层的步骤包括：将未固化的该黏着层设置于该凸缘层上，此步骤包括将该凸块对准该黏着层的一开口；将该导电层设置于该黏着层上，此步骤包括将该凸块对准该导电层的该通孔，其中该黏着层位于该凸缘层与该导电层之间；然后使该黏着层流入该通孔内介于该凸块与该导电层间的一缺口；以及固化该黏着层。
2.根据权利要求1所述的制备方法，其特征在于，提供该凸块的步骤包括：对一金属板进行机械冲压。
3.根据权利要求1所述的制备方法，其特征在于：
使该黏着层流入该缺口的步骤包括：加热熔化该黏着层，并使该凸缘层及该导电层彼此靠合，借此使该凸块于该通孔中朝该第二垂直方向移动，并对该凸缘层与该导电层间的该熔化黏着层施加压力，其中该压力迫使该熔化黏着层朝该第二垂直方向流入该通孔内介于该凸块与该导电层间的该缺口；且
固化该黏着层的步骤包括：加热固化该熔化黏着层，借此将该凸块及该凸缘层机械性黏附至该导电层。
4.根据权利要求1所述的制备方法，其特征在于：
提供该黏着层的步骤包括提供一未固化环氧树脂的胶片；
使该黏着层流入该缺口的步骤包括熔化该未固化环氧树脂，并挤压该凸缘层与该导电层间的该未固化环氧树脂；且
固化该黏着层的步骤包括固化该未固化环氧树脂。
5.根据权利要求1所述的制备方法，其特征在于，使该黏着层流入该缺口的步骤包括：使该黏着层填满该缺口，并迫使该黏着层朝该第二垂直方向超出该凸块及该导电层，以使该黏着层接触该凸块与该导电层面向该第二垂直方向的表面。
6.根据权利要求1所述的制备方法，其特征在于，设置该导电层的步骤包括：将该导电层单独设置于该黏着层上，以使该导电层接触该黏着层，而该通孔仅延伸贯穿该导电层。
7.根据权利要求1所述的制备方法，其特征在于，设置该导电层的步骤包括：将一层压结构设置于该黏着层上，其中该层压结构包括该导电层及一衬底，以使该衬底接触并介于该导电层与该黏着层之间，该导电层则与该黏着层保持距离，且该通孔延伸贯穿该导电层及该衬底。
8.根据权利要求1所述的制备方法，其特征在于，提供该增层电路的步骤包括：
提供一介电层于该半导体元件及该凸缘层上，其中该介电层自该半导体元件及该凸缘层朝该第一垂直方向延伸，且该介电层包括一对准该接触垫的贯穿孔；以及
提供一导线于该介电层上，其中该导线自该介电层朝该第一垂直方向延伸，并于该介电层上侧向延伸，同时朝该第二垂直方向穿过该贯穿孔而延伸至该接触垫，以使该半导体元件电性连接至该导线。
9.根据权利要求8所述的制备方法，其特征在于，提供该导线的步骤包括：沉积一被覆层于该介电层上，且该被覆层穿过该贯穿孔而延伸至该接触垫，然后再使用一定义该导线的刻蚀掩模层，以移除该被覆层的选定部位。
10.根据权利要求1所述的制备方法，其特征在于，提供该基座及该端子的步骤包括：
沉积一被覆层于该凸块、该黏着层及该导电层上，其中该被覆层于该第二垂直方向上覆盖该凸块，并自该凸块侧向延伸至该导电层；然后
使用一定义该基座及该端子的刻蚀掩模层，以移除该被覆层及该导电层的选定部位。
11.根据权利要求1所述的制备方法，其特征在于，包括：在提供该增层电路期间提供该被覆穿孔，或者在设置该半导体元件前并在该凸块及该凸缘层黏附至该导电层后提供该被覆穿孔。
12.根据权利要求1所述的制备方法，其特征在于，提供该被覆穿孔的步骤包括：
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层；然后
沉积一连接层于该穿孔的一内侧壁上。
13.根据权利要求8所述的制备方法，其特征在于，提供该介电层、该导线、该基座、该端子及该被覆穿孔的步骤包括：
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层；然后
沉积一连接层于该穿孔的一内侧壁上；
沉积一内被覆层于该第一垂直方向上的该凸块及该凸缘层及该第二垂直方向上的该凸块、该黏着层及该导电层上；然后
移除该第一垂直方向上的该凸缘层及该内被覆层选定部位，以定义出一内部接垫，以使该内部接垫邻接该连接层且与该凸缘层保持距离；然后
形成该介电层于该半导体元件、该凸缘层及该内部接垫上；然后
形成该贯穿孔及另一贯穿孔于该介电层中，其中该另一贯穿孔是对准显露该内部接垫；然后
沉积一第一被覆层于该介电层上，其中该第一被覆层穿过该贯穿孔而延伸至该接触垫，且穿过该另一贯穿孔而延伸至该内部接垫；
沉积一第二被覆层于该内被覆层上；
移除该第一被覆层的选定部位，以定义出该导线；以及
移除该第二被覆层、该内被覆层及该导电层的选定部位，以定义出该基座及该端子。
14.根据权利要求8所述的制备方法，其特征在于，提供该介电层、该导线、该基座、该端子及该被覆穿孔的步骤包括：
形成该介电层于该半导体元件及该凸缘层上；然后
形成该贯穿孔于该介电层中；
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层及该介电层；
沉积一连接层于该穿孔的一内侧壁上；
沉积一第一被覆层于该介电层上，其中该第一被覆层穿过该贯穿孔而延伸至该接触垫；
沉积一第二被覆层于该凸块、该黏着层及该导电层上；
移除该第一被覆层的选定部位，以定义出该导线；以及
移除该第二被覆层及该导电层的选定部位，以定义出该基座及该端子。
15.一种散热增益型叠层式半导体组件的制备方法，其特征在于，包括以下步骤：
提供一凸块、一凸缘层、一黏着层及一具有通孔的衬底，其中该凸块定义出面朝第一垂直方向的一凹穴，且在相反于该第一垂直方向的第二垂直方向上覆盖该凹穴，同时该凸块邻接该凸缘层并与该凸缘层一体成型，且自该凸缘层朝该第二垂直方向延伸，而该凸缘层则自该凸块朝垂直于该第一及第二垂直方向的侧面方向侧向延伸；然后
通过该黏着层将该凸缘层及该凸块黏附至该衬底，其中该黏着层介于该凸缘层与该衬底之间及该凸块与该衬底之间，此步骤包括将该凸块对准该通孔；然后
将包含一接触垫的一半导体元件设置于该凸块上且位于该凹穴处；
提供一增层电路于该半导体元件及该凸缘层上，其中该增层电路自该半导体元件及该凸缘层朝该第一垂直方向延伸，且电性连接至该半导体元件；
提供一基座，其邻接该凸块并自该凸块朝该第二垂直方向延伸，且在该第二垂直方向上覆盖该凸块并自该凸块侧向延伸；
提供一端子，其与该基座及该凸块保持距离，并自该衬底朝该第二垂直方向延伸；以及
提供一被覆穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层，以提供该增层电路与该端子间的电性连接；
其中，将该凸缘层及该凸块黏附至该衬底的步骤包括：将未固化的该黏着层设置于该凸缘层上，此步骤包括将该凸块对准该黏着层的一开口；将该衬底设置于该黏着层上，此步骤包括将该凸块对准该衬底的该通孔，其中该黏着层位于该凸缘层与该衬底之间；然后使该黏着层流入该通孔内介于该凸块与该衬底间的一缺口；以及固化该黏着层。
16.根据权利要求15所述的制备方法，其特征在于，提供该凸块的步骤包括：对一金属板进行机械冲压。
17.根据权利要求15所述的制备方法，其特征在于：
使该黏着层流入该缺口的步骤包括：加热熔化该黏着层，并使该凸缘层及该衬底彼此靠合，借此使该凸块于该通孔中朝该第二垂直方向移动，并对该凸缘层与该衬底间的该熔化黏着层施加压力，其中该压力迫使该熔化黏着层朝该第二垂直方向流入该通孔内介于该凸块与该衬底间的该缺口；且
固化该黏着层的步骤包括：加热固化该熔化黏着层，借此将该凸块及该凸缘层机械性黏附至该衬底。
18.根据权利要求15所述的制备方法，其特征在于：
提供该黏着层的步骤包括提供一未固化环氧树脂的胶片；
使该黏着层流入该缺口的步骤包括熔化该未固化环氧树脂，并挤压该凸缘层与该衬底间的该未固化环氧树脂；且
固化该黏着层的步骤包括固化该未固化环氧树脂。
19.根据权利要求15所述的制备方法，其特征在于，设置该衬底的步骤包括：将一层压结构设置于该黏着层上，其中该层压结构包括该衬底及一导电层，以使该衬底接触并介于该导电层与该黏着层之间，该导电层则与该黏着层保持距离，同时该通孔延伸贯穿该导电层及该衬底，且该基座包括邻接该通孔且与该凸块保持距离的该导电层一选定部位，而该端子包括与该通孔及该凸块保持距离的该导电层一选定部位。
20.根据权利要求19所述的制备方法，其特征在于，使该黏着层流入该缺口的步骤包括：使该黏着层填满该缺口，并迫使该黏着层朝该第二垂直方向超出该凸块及该导电层，以使该黏着层接触该凸块与该导电层面向该第二垂直方向的表面。
21.根据权利要求19所述的制备方法，其特征在于，提供该增层电路的步骤包括：
提供一介电层于该半导体元件及该凸缘层上，其中该介电层自该半导体元件及该凸缘层朝该第一垂直方向延伸，且该介电层包括一对准该接触垫的贯穿孔；以及
提供一导线于该介电层上，其中该导线自该介电层朝该第一垂直方向延伸，并于该介电层上侧向延伸，同时朝该第二垂直方向穿过该贯穿孔而延伸至该接触垫，以使该半导体元件电性连接至该导线。
22.根据权利要求21所述的制备方法，其特征在于，提供该导线的步骤包括：沉积一被覆层于该介电层上，且该被覆层穿过该贯穿孔而延伸至该接触垫，然后再使用一定义该导线的刻蚀掩模层，以移除该被覆层的选定部位。
23.根据权利要求19所述的制备方法，其特征在于，提供该基座及该端子的步骤包括：
沉积一被覆层于该凸块、该黏着层及该导电层上，其中该被覆层于该第二垂直方向上覆盖该凸块，并自该凸块侧向延伸至该导电层；然后
使用一定义该基座及该端子的刻蚀掩模层，以移除该被覆层及该导电层的选定部位。
24.根据权利要求15所述的制备方法，其特征在于，包括：在提供该增层电路期间提供该被覆穿孔，或者在设置该半导体元件前并在该凸块及该凸缘层黏附至该衬底后提供该被覆穿孔。
25.根据权利要求15所述的制备方法，其特征在于，提供该被覆穿孔的步骤包括：
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层及该衬底；然后
沉积一连接层于该穿孔的一内侧壁上。
26.根据权利要求21所述的制备方法，其特征在于，提供该介电层、该导线、该基座、该端子及该被覆穿孔的步骤包括：
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该黏着层及该衬底；然后
沉积一连接层于该穿孔的一内侧壁上；
沉积一内被覆层于该第一垂直方向上的该凸块及该凸缘层及该第二垂直方向上的该凸块、该黏着层及该导电层上；然后
移除该第一垂直方向上的该凸缘层及该内被覆层选定部位，以定义出一内部接垫，以使该内部接垫邻接该连接层且与该凸缘层保持距离；然后
形成该介电层于该半导体元件、该凸缘层及该内部接垫上；然后
形成该贯穿孔及另一贯穿孔于该介电层中，其中该另一贯穿孔是对准显露该内部接垫；然后
沉积一第一被覆层于该介电层上，其中该第一被覆层穿过该贯穿孔而延伸至该接触垫，且穿过该另一贯穿孔而延伸至该内部接垫；
沉积一第二被覆层于该内被覆层上；
移除该第一被覆层的选定部位，以定义出该导线；以及
移除该第二被覆层、该内被覆层及该导电层的选定部位，以定义出该基座及该端子。
27.根据权利要求21所述的制备方法，其特征在于，提供该介电层、该导线、该基座、该端子及该被覆穿孔的步骤包括：
形成该介电层于该半导体元件及该凸缘层上；然后
形成该贯穿孔于该介电层中；
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该衬底、该黏着层及该介电层；然后
沉积一连接层于该穿孔的一内侧壁上；
沉积一第一被覆层于该介电层上，其中该第一被覆层穿过该贯穿孔而延伸至该接触垫；
沉积一第二被覆层于该凸块、该黏着层及该导电层上；
移除该第一被覆层的选定部位，以定义出该导线；以及
移除该第二被覆层及该导电层的选定部位，以定义出该基座及该端子。
28.一种散热增益型叠层式半导体组件的制备方法，其特征在于，包括以下步骤：
提供一凸块、一凸缘层、一黏着层及一层压结构，其中
该凸块定义出面朝第一垂直方向的一凹穴，且该凸块邻接该凸缘层并与该凸缘层一体成型，同时该凸块自该凸缘层朝与该第一垂直方向相反的第二垂直方向垂直延伸，且该凹穴于该第二垂直方向上是由该凸块覆盖，
该凸缘层自该凸块朝垂直于该第一及第二垂直方向的侧面方向侧向延伸，
该黏着层包括一开口，其延伸贯穿该黏着层，且
该层压结构包括一导电层及一衬底，而一通孔延伸贯穿该层压结构；
将该黏着层设置于该凸缘层上，此步骤包括将该凸块插入该开口；
将该层压结构设置于该黏着层上，此步骤包括将该凸块插入该通孔，其中该衬底接触并介于该导电层与该黏着层之间，该导电层则与该黏着层保持距离，而该黏着层接触并介于该凸缘层与该衬底之间且未固化；然后
加热熔化该黏着层；
使该凸缘层及该层压结构彼此靠合，借此使该凸块于该通孔中朝该第二垂直方向移动，并对该凸缘层与该层压结构间的该熔化黏着层施加压力，其中该压力迫使该熔化黏着层朝该第二垂直方向流入该通孔内介于该凸块与该层压结构间的一缺口；
加热固化该熔化黏着层，借此将该凸块与该凸缘层机械性黏附至该导电层及该衬底；然后
研磨该凸块、该黏着层及该导电层，使该凸块、该黏着层及该导电层于面朝该第二垂直方向的一侧向表面上彼此侧向对齐；然后
使用一固晶材料，将包含一接触垫的一半导体元件设置于该凸块上，借此将该半导体元件机械黏附且热连结至该凸块，其中该半导体元件延伸进入该凹穴，而该凸块为该半导体元件提供一凹形晶粒座；然后
形成一介电层于该半导体元件及该凸缘层上，其中该介电层自该半导体元件及该凸缘层朝该第一垂直方向延伸，并延伸进入且填满该凹穴的剩余空间；然后
形成一贯穿孔，其延伸贯穿该介电层，且对准显露该接触垫；
沉积一第一被覆层于该介电层上，并移除该第一被覆层的选定部位，以形成一第一刻蚀掩模层所定义的图案，其中一导线包括该第一被覆层的一选定部位，其自该介电层朝该第一垂直方向延伸，并于该介电层上侧向延伸，同时朝该第二垂直方向穿过该贯穿孔而延伸至该接触垫，借此将该半导体元件电性连接至该导线；
沉积一第二被覆层于该凸块、该黏着层及该导电层上，并移除该第二被覆层及该导电层的选定部位，以形成一第二刻蚀掩模层所定义的图案，其中
一基座包括该第二被覆层的一选定部位，其邻接该凸块、该黏着层及该导电层，且在该第二垂直方向上覆盖该凸块，同时该基座也包括该导电层的一选定部位，其邻接该衬底及该通孔并与该凸块保持距离，以使该基座邻接该凸块并自该凸块朝该第二垂直方向延伸，同时在该第二垂直方向上覆盖该凸块且自该凸块侧向延伸，且
一端子包括该第二被覆层的一选定部位，其邻接该导电层，并与该凸块及该黏着层保持距离，同时该端子也包括该导电层的一选定部位，其邻接该衬底并与该凸块及该通孔保持距离，以使该端子邻接该穿孔，并与该基座、该通孔及该凸块保持距离，同时该端子自该衬底朝该第二垂直方向延伸；
提供一散热座，其包括该凸块、该基座及该凸缘层，其中该半导体元件通过该凸块热连结至该基座；
形成一穿孔，其朝该第一及第二垂直方向延伸贯穿该衬底、该黏着层及该介电层；以及
沉积一连接层于该穿孔的一内侧壁上，其中该被覆穿孔包括该穿孔及该连接层，而该连接层提供该导线与该端子间的电性连接。
29.根据权利要求28所述的制备方法，其特征在于，提供该凸块的步骤包括：对一金属板进行机械冲压，以在该金属板上形成该凸块以及在该凸块中形成该凹穴，该凸块是该金属板上一受冲压的部分，而该凸缘层则为该金属板上一未受冲压的部分。
30.根据权利要求28所述的制备方法，其特征在于：
提供该黏着层的步骤包括提供一未固化环氧树脂的胶片；
使该黏着层流入该缺口的步骤包括熔化该未固化环氧树脂，并挤压该凸缘层与该衬底间的该未固化环氧树脂；且
固化该黏着层的步骤包括固化该未固化环氧树脂。
31.根据权利要求28所述的制备方法，其特征在于，使该黏着层流入该缺口的步骤包括：使该黏着层填满该缺口，并迫使该黏着层朝该第二垂直方向超出该凸块及该导电层，以使该黏着层接触该凸块与该导电层面向该第二垂直方向的表面。
32.根据权利要求28所述的制备方法，其特征在于，包括：通过无电电镀法及电解电镀法，同时沉积该第一被覆层及该第二被覆层。
33.根据权利要求28所述的制备方法，其特征在于，包括：
形成另一贯穿孔，其延伸贯穿该介电层，且对准显露该凸缘层；然后
提供具有该第一被覆层一选定部位的该导线，其朝该第二垂直方向穿过该另一贯穿孔而延伸至该凸缘层，借此将该凸缘层电性连接至该导线。
34.根据权利要求28所述的制备方法，其特征在于，包括：
形成另一贯穿孔，其延伸贯穿该介电层，且对准显露该凸缘层；然后
提供另一导线，其包括该第一被覆层的一选定部位，其中该选定部位自该介电层朝该第一垂直方向延伸，并于该介电层上侧向延伸，且朝该第二垂直方向穿过该另一贯穿孔而延伸至该凸缘层，借此将该凸缘层电性连接至该另一导线。
35.根据权利要求28所述的制备方法，其特征在于，包括：
形成一第二介电层于该介电层及该导线上，其中该第二介电层自该介电层及该导线朝该第一垂直方向延伸，且与该半导体元件、该凸缘层及该凹穴保持距离；然后
形成一第二贯穿孔，其延伸贯穿该第二介电层，且对准显露该导线；然后
形成一第二导线，其自该第二介电层朝该第一垂直方向延伸，并于该第二介电层上侧向延伸，同时朝该第二垂直方向穿过该第二贯穿孔而延伸至该导线，借此将该导线电性连接至该第二导线。
CN201110378837.6A 2010-11-22 2011-11-21 叠层式半导体组件制备方法 Expired - Fee Related CN102629561B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US41586210P 2010-11-22 2010-11-22
US61/415,862 2010-11-22
US13/267,946 2011-10-07
US13/267,946 US20120126401A1 (en) 2010-11-22 2011-10-07 Stackable semiconductor assembly with bump/base/flange heat spreader and electromagnetic shielding

Publications (2)

Publication Number Publication Date
CN102629561A CN102629561A (zh) 2012-08-08
CN102629561B true CN102629561B (zh) 2015-01-28

Family

ID=46063578

Family Applications (6)

Application Number Title Priority Date Filing Date
CN201110361061.7A Expired - Fee Related CN102479762B (zh) 2010-11-22 2011-11-15 散热增益型半导体组件
CN2011103788484A Pending CN102610594A (zh) 2010-11-22 2011-11-21 具有散热座及增层电路的堆栈式半导体组体
CN201110378885.5A Expired - Fee Related CN102479724B (zh) 2010-11-22 2011-11-21 一种散热增益型堆叠式半导体组件的制作方法
CN201110378910.XA Expired - Fee Related CN102479725B (zh) 2010-11-22 2011-11-21 具有散热座及增层电路的散热增益型半导体组件制备方法
CN2011103788728A Pending CN102479763A (zh) 2010-11-22 2011-11-21 一种散热增益型堆叠式半导体组件
CN201110378837.6A Expired - Fee Related CN102629561B (zh) 2010-11-22 2011-11-21 叠层式半导体组件制备方法

Family Applications Before (5)

Application Number Title Priority Date Filing Date
CN201110361061.7A Expired - Fee Related CN102479762B (zh) 2010-11-22 2011-11-15 散热增益型半导体组件
CN2011103788484A Pending CN102610594A (zh) 2010-11-22 2011-11-21 具有散热座及增层电路的堆栈式半导体组体
CN201110378885.5A Expired - Fee Related CN102479724B (zh) 2010-11-22 2011-11-21 一种散热增益型堆叠式半导体组件的制作方法
CN201110378910.XA Expired - Fee Related CN102479725B (zh) 2010-11-22 2011-11-21 具有散热座及增层电路的散热增益型半导体组件制备方法
CN2011103788728A Pending CN102479763A (zh) 2010-11-22 2011-11-21 一种散热增益型堆叠式半导体组件

Country Status (3)

Country Link
US (3) US20120126399A1 (zh)
CN (6) CN102479762B (zh)
TW (6) TWI431735B (zh)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171793B2 (en) * 2011-05-26 2015-10-27 Hewlett-Packard Development Company, L.P. Semiconductor device having a trace comprises a beveled edge
US8614502B2 (en) * 2011-08-03 2013-12-24 Bridge Semiconductor Corporation Three dimensional semiconductor assembly board with bump/flange supporting board, coreless build-up circuitry and built-in electronic device
US20130119538A1 (en) * 2011-11-16 2013-05-16 Texas Instruments Incorporated Wafer level chip size package
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
USD771935S1 (en) 2011-12-29 2016-11-22 Oliver Joen-An Ma Umbrella base
JP5882132B2 (ja) * 2012-05-14 2016-03-09 日本メクトロン株式会社 フレキシブル回路基板及びその製造方法
CN103596354B (zh) * 2012-08-14 2016-06-15 钰桥半导体股份有限公司 具有内建定位件、中介层、以及增层电路的复合线路板
US20140157593A1 (en) * 2012-08-14 2014-06-12 Bridge Semiconductor Corporation Method of making hybrid wiring board with built-in stopper, interposer and build-up circuitry
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9867277B2 (en) 2012-10-18 2018-01-09 Infineon Technologies Austria Ag High performance vertical interconnection
CN103904062B (zh) * 2012-12-28 2017-04-26 欣兴电子股份有限公司 内埋式电子元件封装结构
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
WO2015005029A1 (ja) * 2013-07-11 2015-01-15 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
US20150380369A1 (en) * 2013-09-30 2015-12-31 Nantong Fujitsu Microelectronics Co., Ltd Wafer packaging structure and packaging method
FR3012670A1 (fr) * 2013-10-30 2015-05-01 St Microelectronics Grenoble 2 Systeme electronique comprenant des dispositifs electroniques empiles munis de puces de circuits integres
US11291146B2 (en) * 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US20170194300A1 (en) * 2015-05-27 2017-07-06 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
CN105280563A (zh) * 2014-06-10 2016-01-27 台湾应用模组股份有限公司 具缩减厚度的晶片卡封装装置
US10615111B2 (en) * 2014-10-31 2020-04-07 The Board Of Trustees Of The Leland Stanford Junior University Interposer for multi-chip electronics packaging
US9947625B2 (en) 2014-12-15 2018-04-17 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener and method of making the same
US10269722B2 (en) 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
JP6450181B2 (ja) * 2014-12-18 2019-01-09 株式会社ジェイデバイス 半導体装置
US9627224B2 (en) * 2015-03-30 2017-04-18 Stmicroelectronics, Inc. Semiconductor device with sloped sidewall and related methods
US10177130B2 (en) * 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US9761540B2 (en) 2015-06-24 2017-09-12 Micron Technology, Inc. Wafer level package and fabrication method thereof
US9570387B1 (en) * 2015-08-19 2017-02-14 Nxp Usa, Inc. Three-dimensional integrated circuit systems in a package and methods therefor
US9673175B1 (en) * 2015-08-25 2017-06-06 Freescale Semiconductor,Inc. Heat spreader for package-on-package (PoP) type packages
US9947612B2 (en) 2015-12-03 2018-04-17 Stmicroelectronics, Inc. Semiconductor device with frame having arms and related methods
US10490478B2 (en) 2016-07-12 2019-11-26 Industrial Technology Research Institute Chip packaging and composite system board
TWI624924B (zh) * 2016-10-14 2018-05-21 鈺橋半導體股份有限公司 具有嵌埋式元件及加強層之線路板及其製法
US10629545B2 (en) 2017-03-09 2020-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US11014806B2 (en) * 2017-05-18 2021-05-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
USD833136S1 (en) 2017-09-27 2018-11-13 ZHUN-AN Ma Umbrella base
DE102018124695A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US10535636B2 (en) * 2017-11-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating passive devices in package structures
DE102017220417A1 (de) * 2017-11-16 2019-05-16 Continental Automotive Gmbh Elektronisches Modul
CN107946249B (zh) * 2017-11-22 2020-03-10 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级芯片封装结构及封装方法
KR101942746B1 (ko) * 2017-11-29 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101912292B1 (ko) 2017-12-15 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지 및 이를 포함하는 패키지 온 패키지
TWI675424B (zh) * 2018-01-16 2019-10-21 鈺橋半導體股份有限公司 線路基板、其堆疊式半導體組體及其製作方法
US20190292674A1 (en) * 2018-03-26 2019-09-26 Honeywell International Inc. Wear resistant coatings containing precipitation-hardened alloy bodies and methods for the formation thereof
US10431563B1 (en) * 2018-04-09 2019-10-01 International Business Machines Corporation Carrier and integrated memory
US10515929B2 (en) 2018-04-09 2019-12-24 International Business Machines Corporation Carrier and integrated memory
CN110769664B (zh) * 2018-07-27 2024-02-06 广州方邦电子股份有限公司 电磁屏蔽膜、线路板及电磁屏蔽膜的制备方法
CN110769669B (zh) * 2018-07-27 2024-02-06 广州方邦电子股份有限公司 电磁屏蔽膜、线路板及电磁屏蔽膜的制备方法
EP3868184A4 (en) * 2018-10-29 2022-08-10 CelLink Corporation FLEXIBLE HYBRID CONNECTION CIRCUITS
CN209473820U (zh) 2018-11-02 2019-10-11 宁波万汇休闲用品有限公司 一种遮阳伞
KR102443028B1 (ko) * 2018-11-06 2022-09-14 삼성전자주식회사 반도체 패키지
US11365557B2 (en) 2018-12-27 2022-06-21 ZHUN-AN Ma Movable base for shade structure
JP2020136425A (ja) * 2019-02-18 2020-08-31 エイブリック株式会社 半導体装置
EP3735111A1 (en) 2019-05-03 2020-11-04 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with deformed layer for accommodating component
US11462501B2 (en) * 2019-10-25 2022-10-04 Shinko Electric Industries Co., Ltd. Interconnect substrate and method of making the same
CN110732854A (zh) * 2019-10-26 2020-01-31 江西江南精密科技有限公司 一种精密散热铜块的生产工艺
KR20210131548A (ko) 2020-04-24 2021-11-03 삼성전자주식회사 반도체 패키지
US11212912B1 (en) 2020-06-30 2021-12-28 Microsoft Technology Licensing, Llc Printed circuit board mesh routing to reduce solder ball joint failure during reflow
CN114582828A (zh) * 2020-11-30 2022-06-03 华为技术有限公司 封装基板及通信设备
CN114916155A (zh) * 2021-02-08 2022-08-16 庆鼎精密电子（淮安）有限公司 电路板及其制作方法、背光板
US12007065B2 (en) 2021-07-01 2024-06-11 ZHUN-AN Ma Movable bases for shade structures
CN115884495A (zh) * 2021-09-29 2023-03-31 奥特斯科技(重庆)有限公司 部件承载件及其制造方法
FR3132978A1 (fr) * 2022-02-22 2023-08-25 Stmicroelectronics (Grenoble 2) Sas Dispositif électronique à dissipateur de chaleur
TWI823520B (zh) * 2022-08-15 2023-11-21 先豐通訊股份有限公司 線路板及其製備方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288444B1 (en) * 1998-11-17 2001-09-11 Fujitsu Limited Semiconductor device and method of producing the same
CN101604669A (zh) * 2008-06-11 2009-12-16 富士通微电子株式会社 半导体器件及其制造方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0384599A1 (en) * 1989-02-03 1990-08-29 General Electric Company Integrated circuit test structure and test process
US5111278A (en) 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
US5306670A (en) 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
TW256013B (en) 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
KR20090068389A (ko) 1999-09-02 2009-06-26 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
EP1814154A1 (en) 2000-02-25 2007-08-01 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit manufacturing method
US6537857B2 (en) * 2001-05-07 2003-03-25 St Assembly Test Service Ltd. Enhanced BGA grounded heatsink
JP2003092377A (ja) * 2001-07-09 2003-03-28 Fujitsu Ltd 半導体装置
US6506632B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
US6506633B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of fabricating a multi-chip module package
US6680529B2 (en) 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
EP1601017A4 (en) 2003-02-26 2009-04-29 Ibiden Co Ltd MULTILAYER PRINTED PCB
TW594950B (en) * 2003-03-18 2004-06-21 United Epitaxy Co Ltd Light emitting diode and package scheme and method thereof
US7095053B2 (en) * 2003-05-05 2006-08-22 Lamina Ceramics, Inc. Light emitting diodes packaged for high temperature operation
US20070013057A1 (en) * 2003-05-05 2007-01-18 Joseph Mazzochette Multicolor LED assembly with improved color mixing
US7528421B2 (en) * 2003-05-05 2009-05-05 Lamina Lighting, Inc. Surface mountable light emitting diode assemblies packaged for high temperature operation
CN100388447C (zh) * 2004-12-20 2008-05-14 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
TWI269423B (en) 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
US7344915B2 (en) * 2005-03-14 2008-03-18 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package with a laminated chip cavity
CN1728411A (zh) * 2005-06-24 2006-02-01 南京汉德森半导体照明有限公司 高散热效率的大功率半导体发光二极管封装基座及生产工艺
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
TWI295497B (en) 2005-10-18 2008-04-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
TWI276192B (en) 2005-10-18 2007-03-11 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
KR101049390B1 (ko) 2005-12-16 2011-07-14 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
TWI305119B (en) 2005-12-22 2009-01-01 Phoenix Prec Technology Corp Circuit board structure having capacitance array and embedded electronic component and method for fabricating the same
US7511359B2 (en) 2005-12-29 2009-03-31 Intel Corporation Dual die package with high-speed interconnect
JP2007201254A (ja) 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
TWI307946B (en) 2006-05-24 2009-03-21 Phoenix Prec Technology Corp Stack structure of circuit board having embedded with semicondutor component
TWI314031B (en) 2006-06-01 2009-08-21 Phoenix Prec Technology Corp Stack structure of circuit board with semiconductor component embedded therein
US7659143B2 (en) 2006-09-29 2010-02-09 Intel Corporation Dual-chip integrated heat spreader assembly, packages containing same, and systems containing same
CN101207169B (zh) * 2006-12-19 2010-05-19 南茂科技股份有限公司 发光芯片封装体与光源组件
CN100590865C (zh) * 2006-12-21 2010-02-17 南亚科技股份有限公司 封装元件
TWI334747B (en) 2006-12-22 2010-12-11 Unimicron Technology Corp Circuit board structure having embedded electronic components
US20080157342A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package with a marking structure and method of the same
CN101231975B (zh) * 2007-01-26 2011-05-18 南茂科技股份有限公司 晶片封装体及其制造方法
US7936567B2 (en) 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
CN101325190A (zh) * 2007-06-13 2008-12-17 南茂科技股份有限公司 导线架上具有图案的四方扁平无引脚封装结构
CN100565862C (zh) * 2007-07-17 2009-12-02 南亚电路板股份有限公司 埋入式芯片基板结构
TWI355723B (en) * 2007-08-02 2012-01-01 Advanced Semiconductor Eng Heat spreader chip scale package and method for ma
US7781877B2 (en) 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
TWI338941B (en) 2007-08-22 2011-03-11 Unimicron Technology Corp Semiconductor package structure
TWI328423B (en) 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
US7935893B2 (en) 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
CN101533818B (zh) * 2008-03-12 2013-01-16 展晶科技(深圳)有限公司 集成电路元件的封装结构及其制造方法
US8193556B2 (en) * 2008-03-25 2012-06-05 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and cavity in post
US7618846B1 (en) 2008-06-16 2009-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming shielding along a profile disposed in peripheral region around the device
US7888184B2 (en) 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US7884461B2 (en) 2008-06-30 2011-02-08 Advanced Clip Engineering Technology Inc. System-in-package and manufacturing method of the same
KR20110095279A (ko) * 2008-10-31 2011-08-24 덴끼 가가꾸 고교 가부시키가이샤 발광 소자 패키지용 기판 및 발광 소자 패키지
US7799602B2 (en) 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288444B1 (en) * 1998-11-17 2001-09-11 Fujitsu Limited Semiconductor device and method of producing the same
CN101604669A (zh) * 2008-06-11 2009-12-16 富士通微电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20120126401A1 (en) 2012-05-24
TW201225191A (en) 2012-06-16
TWI431735B (zh) 2014-03-21
CN102479763A (zh) 2012-05-30
CN102479762A (zh) 2012-05-30
TW201250952A (en) 2012-12-16
TWI466244B (zh) 2014-12-21
CN102479724A (zh) 2012-05-30
CN102610594A (zh) 2012-07-25
US8952526B2 (en) 2015-02-10
CN102629561A (zh) 2012-08-08
CN102479725A (zh) 2012-05-30
TW201230263A (en) 2012-07-16
TW201230262A (en) 2012-07-16
CN102479724B (zh) 2014-03-12
US20120126388A1 (en) 2012-05-24
TWI437647B (zh) 2014-05-11
TWI466245B (zh) 2014-12-21
CN102479725B (zh) 2014-02-19
TW201232723A (en) 2012-08-01
CN102479762B (zh) 2014-05-07
TW201225190A (en) 2012-06-16
US20120126399A1 (en) 2012-05-24

Similar Documents

Publication Publication Date Title
CN102629561B (zh) 叠层式半导体组件制备方法
US8841171B2 (en) Method of making stackable semiconductor assembly with bump/flange heat spreader and dual build-up circuitry
US8343808B2 (en) Method of making stackable semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
CN103107144B (zh) 三维半导体组装板
US8865525B2 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
KR100403062B1 (ko) 전도성 소자의 형성방법 및 3차원 회로의 형성방법, 칩-스케일 패키지의 형성방법, 웨이퍼 레벨 패키지의 형성방법, ｉｃ 칩/리드 프레임 패키지의 형성방법 및 칩-온-플렉스 패키지의 형성방법
US20140246227A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
CN104882416A (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
CN102130084B (zh) 具有凸柱/基座的散热座及讯号凸柱的半导体芯片组体
US20140291001A1 (en) Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
CN102064265B (zh) 具有凸柱/基座的散热座及基板的半导体晶片组体
TWI465163B (zh) 具有內建加強層之凹穴基板及其製造方法
US8895380B2 (en) Method of making semiconductor assembly with built-in stiffener and semiconductor assembly manufactured thereby
CN112466833A (zh) 内埋元件封装结构及其制造方法
US20130277832A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150128

Termination date: 20161121