TWI675424B - 線路基板、其堆疊式半導體組體及其製作方法 - Google Patents

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文強 林
王家忠
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鈺橋半導體股份有限公司
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Abstract

本發明之線路基板包含有一凹穴及環繞該凹穴之複數金屬引線。該些金屬引線與樹脂化合物接合，並可對設置於凹穴中的半導體元件提供水平及垂直路由。該樹脂化合物會填滿金屬引線間的空間，並且環繞該凹穴，以提供一介電平台，使重佈層或增層電路可選擇性地沉積於上。

Description

線路基板、其堆疊式半導體組體及其製作方法
本發明係關於一種線路基板、其半導體組體及其製作方法，尤指一種設有一系列金屬引線環繞凹穴之線路基板以及使用該線路基板之堆疊式半導體組體及其製作方法，其中該些金屬引線可作為垂直互連通道。
多媒體裝置之市場趨勢係傾向於更迅速且更薄型化之設計需求。其中一種方法是以堆疊方式，將多個元件組裝於線路基板上，俾使電性效能可獲得改善並更趨於小型化。美國專利案號7,894,203即是基於此目的而揭露一種具有凹穴的線路基板。此基板是藉由黏著劑將兩個分開的部件相互接合而成，並透過導電材料(如焊料或導電凸塊)於兩部件間形成電性連接。由於該基板為堆疊式結構，故兩部件間熱膨脹係數不匹配或彎翹問題將導致錯位或焊料裂損，因而造成此類堆疊結構於實際應用時有可靠度不佳的缺點。或者，如美國專利案號7,989,950所述，可於基板上接置焊球，以形成垂直連接通道，且可藉由封埋製程來密封垂直連接通道，以形成凹穴。此外，於封埋製程中可能發生焊料變形及裂損現象，或者熱循環後於密封材與基板間出現剝離現象，因而導致元件突然失效及無法連接到I/O等問題。
為了上述理由及以下所述之其他理由，目前亟需發展一種具有一體成型金屬引線之線路基板，其中金屬引線從線路基板的底部延伸至底部，以用於三維堆疊的半導體組體。
本發明之一目的在於提供一種線路基板，其凹穴可藉由蝕刻預定位置處之犧牲金屬塊而形成。由於樹脂化合物會機械性地支撐並完全環繞犧牲金屬塊，故一旦移除金屬之一選定部位，便可形成具有預定尺寸及深度且被樹脂化合物環繞之凹穴，進而可設置元件於凹穴中，且最不會使最後的組體太厚。
本發明之另一目的在於提供一種線路基板，其垂直堆疊通道係藉由提供複數金屬引線環繞凹穴而形成。因此，設置於凹穴中的元件可藉由金屬引線而與另一元件堆疊，而無須其他外部互連件。
本發明之又一目的在於提供一種線路基板，其所有組成件皆藉由樹脂化合物相互接合，因而可獲得穩定的機械結構，以確保熱循環過程不會發生焊料裂損、彎翹或錯位等情況。
本發明之再一目的在於提供一種線路基板，其選擇性地具有一路由電路，以使電性訊號可從位於邊緣處的引線重新佈線至指定位置處，且可大幅改善半導體組體的電特性。
依據上述及其他目的，本發明提供一種線路基板之製作方法，其包括下述步驟：提供一金屬架、一金屬塊及複數金屬引線，其中該金屬塊位於該金屬架內，而該些金屬引線一體連接至該金屬架，且每一該 些金屬引線具有一內端，該內端係朝內背向該金屬架，並朝向該金屬塊；提供一樹脂化合物，其填充該金屬架內的剩餘空間，且該樹脂化合物之頂面與該些金屬引線及該金屬塊之頂側呈實質上共平面；以及移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之該頂面處。該線路基板之製作方法更可選擇性地包括下述步驟：形成一頂部重佈層於該樹脂化合物之該頂面，且該頂部重佈層電性耦接至該些金屬引線；以及/或者形成一底部增層電路於該樹脂化合物之底面，且該底部增層電路電性耦接至該些金屬引線。此外，本發明亦提供一種堆疊式半導體組體之製作方法，其包括下述步驟：藉由上述制法提供上述線路基板，以及將一半導體元件設置於該線路基板之該凹穴中，並藉由接合線，以將該半導體元件電性耦接至該線路基板。
除非特別描述或必須依序發生之步驟，上述步驟之順序並無限制於以上所列，且可根據所需設計而變化或重新安排。
據此，本發明可提供一種線路基板，其包括：複數金屬引線，每一該些金屬引線具有一內端及一外端，其中該內端係朝向一預定區域，而該外端則比該內端更遠離該預定區域；一樹脂化合物，其填充該些金屬引線間的空間，並側向延伸超過該些金屬引線之該內端，進而延伸進入該預定區域，以環繞該預定區域處之一凹穴，其中該樹脂化合物之頂面與該些金屬引線之頂側呈實質上共平面；以及一墊層，其覆蓋該凹穴之一底部，其中該墊層之厚度小於該樹脂化合物的厚度及該些金屬引線的厚度，且該墊層之底面與該樹脂化合物之底面呈實質上共平面。該線路基板更可選擇性地包括：一頂部重佈層於該樹脂化合物之該頂面，且該頂部重佈層電性耦接至該些金屬引線；以 及/或者一底部增層電路於該樹脂化合物之底面，且該底部增層電路電性耦接至該些金屬引線。此外，本發明亦提供一種堆疊式半導體組體，其包括一半導體元件設置於上述線路基板之凹穴中，並藉由接合線，電性耦接至該線路基板。
本發明之線路基板、其三維堆疊式半導體組體及其製作方法具有許多優點。舉例來說，於凹穴周圍提供金屬引線的作法是特別具有優勢的，其原因在於，可將半導體元件設置於凹穴內，而金屬引線可藉由接合線電性連接至半導體元件，且金屬引線可提供水平路由及線路基板相對兩側間之垂直連接路徑。由於半導體元件是設於凹穴中，故無需為了達到超薄垂直堆疊半導體組體特徵而對半導體元件進行額外的輪磨或抹磨步驟。將樹脂化合物接合至金屬引線之作法可提供一完整平台，使高解析度電路可沉積於該平台上。於樹脂化合物上形成頂部重佈層可提高線路基板的佈線靈活度，並可使具有細微墊間距之組件，如覆晶晶片及表面黏著元件(surface mount component)，得以組接於該線路基板上，並藉由頂部重佈層互連至金屬引線。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
100、130、160、180、200、300、330、340、350‧‧‧線路基板
110、120、140、150、170、210、220、310、320、360‧‧‧半導體組體
10‧‧‧圖案化金屬板
101、201‧‧‧頂側
103‧‧‧底側
11‧‧‧金屬架
13‧‧‧金屬引線
131‧‧‧外端
133‧‧‧內端
136‧‧‧水平延伸部
137‧‧‧垂直凸出部
15‧‧‧金屬塊
152、301、401、901‧‧‧頂面
153、303、403、903‧‧‧底面
156‧‧‧金屬墊
158、48‧‧‧金屬膜
16‧‧‧聯結桿
20‧‧‧電性元件
30‧‧‧樹脂化合物
305、907‧‧‧凹穴
40‧‧‧樹脂墊
46‧‧‧金屬層
51‧‧‧頂部重佈層
53‧‧‧底部增層電路
531、911‧‧‧介電層
533‧‧‧第一盲孔
534‧‧‧第二盲孔
535‧‧‧底部圖案化金屬層
537‧‧‧第一金屬化盲孔
538‧‧‧第二金屬化盲孔
61、90‧‧‧半導體元件
65、97‧‧‧被動元件
71、945‧‧‧接合線
81‧‧‧模封材
85、87‧‧‧焊球
905‧‧‧內側壁
91‧‧‧路由電路
913‧‧‧線路層
914‧‧‧導電盲孔
915‧‧‧第一導電墊
917‧‧‧端子墊
919‧‧‧第二導電墊
93‧‧‧加強層
935‧‧‧開口
94‧‧‧第一晶片
943‧‧‧第一導電凸塊
95‧‧‧第二晶片
953‧‧‧第二導電凸塊
96‧‧‧第三晶片
963‧‧‧第三導電凸塊
98‧‧‧金屬柱
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中：圖1、圖2及圖3分別為本發明第一實施例中，圖案化金屬板之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖4、圖5及圖6分別為本發明第一實施例中，於圖1、圖2及圖3結構中提供樹脂化合物之剖面示意圖、頂部立體示意圖及底部立體示意圖；圖7、圖8及圖9分別為本發明第一實施例中，對圖4、圖5及圖6結構中的圖案化金屬板進行選擇性蝕刻以製作完成未裁切線路基板之剖面示意圖、頂部立體示意圖及底部立體示意圖；圖10及圖11分別為本發明第一實施例中，於圖7及圖8結構中提供半導體元件及接合線之剖面示意圖及頂部立體示意圖；圖12及圖13分別為本發明第一實施例中，於圖10及圖11結構中形成模封材之剖面示意圖及頂部立體示意圖；圖14、圖15及圖16分別為本發明第一實施例中，從圖12及13結構裁切形成之半導體組體的剖面示意圖、頂部立體示意圖及底部立體示意圖；圖17及圖18分別為本發明第一實施例中，具有兩個圖14所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖及頂部立體示意圖；圖19為本發明第一實施例中，另一半導體組體之剖面示意圖，其具有另一半導體組態樣電性耦接至圖7所示之未裁切線路基板；圖20及圖21分別為本發明第一實施例中，未裁切線路基板之另一態樣剖面示意圖及頂部立體示意圖；圖22及圖23分別為本發明第一實施例中，於圖20及圖21結構中提供半導體元件及接合線之剖面示意圖及頂部立體示意圖；圖24及圖25分別為本發明第一實施例中，於圖22及圖23結構中形成模封材之剖面示意圖及頂部立體示意圖； 圖26、圖27及圖28分別為本發明第一實施例中，從圖24及25結構裁切形成之半導體組體的剖面示意圖、頂部立體示意圖及底部立體示意圖；圖29及圖30分別為本發明第一實施例中，具有兩個圖26所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖及頂部立體示意圖；圖31為本發明第一實施例中，另一半導體組體之剖面示意圖，其具有另一半導體組態樣電性耦接至圖20所示之未裁切線路基板；圖32及圖33分別為本發明第一實施例中，線路基板之另一態樣剖面示意圖及頂部立體示意圖，其直接於樹脂化合物上沉積頂部重佈層；圖34及圖35分別為本發明第一實施例中，於圖32及圖33結構中提供半導體元件、被動元件、接合線及模封材之剖面示意圖及頂部立體示意圖；圖36為本發明第一實施例中，具有兩個圖34所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖；圖37為本發明第一實施例中，未裁切線路基板之另一態樣剖面示意圖，其具有嵌埋於樹脂化合物中之電性元件；圖38及圖39分別為本發明第二實施例中，圖案化金屬板與樹脂化合物接合之剖面示意圖及底部立體示意圖；圖40及圖41分別為本發明第二實施例中，於圖38及圖39結構中提供介電層、第一盲孔及第二盲孔之剖面示意圖及底部立體示意圖；圖42及圖43分別為本發明第二實施例中，於圖40及圖41結構中提供底部圖案化金屬層之剖面示意圖及底部立體示意圖；圖44及圖45分別為本發明第二實施例中，對圖42及圖43結構中的圖案化金屬板進行選擇性蝕刻以製作完成線路基板之剖面示意圖及頂部立體示意圖； 圖46及圖47分別為本發明第二實施例中，於圖44及圖45結構中提供半導體元件、接合線及模封材之剖面示意圖及頂部立體示意圖；圖48為本發明第二實施例中，具有圖14所示半導體組體堆疊於圖46所示半導體組體上之三維堆疊式半導體封裝體的剖面示意圖；圖49為本發明第二實施例中，另一半導體組體之剖面示意圖，其具有另一半導體元件態樣電性耦接至圖44所示之線路基板；圖50分別為本發明第三實施例中，圖案化金屬板之剖面示意圖；圖51及圖52分別為本發明第三實施例中，於圖50結構中提供模封材之剖面示意圖及底部立體示意圖；圖53及圖54分別為本發明第三實施例中，對圖51及圖52結構中的圖案化金屬板進行選擇性蝕刻以製作完成未裁切線路基板之剖面示意圖及頂部立體示意圖；圖55及圖56分別為本發明第三實施例中，於圖53及圖54結構中提供半導體元件及接合線之剖面示意圖及頂部立體示意圖；圖57及圖58分別為本發明第三實施例中，於圖55及圖56結構中提供模封材之剖面示意圖及頂部立體示意圖；圖59、圖60及圖61分別為本發明第三實施例中，從圖57及58結構裁切形成之半導體組體的剖面示意圖、頂部立體示意圖及底部立體示意圖；圖62及圖63分別為本發明第三實施例中，具有兩個圖59所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖及頂部立體示意圖；圖64為本發明第三實施例中，另一半導體組體之剖面示意圖，其具有另一半導體元件態樣電性耦接至圖53所示之未裁切線路基板；圖65為本發明第三實施例中，另一線路基板態樣之剖面示意圖； 圖66為本發明第三實施例中，再一線路基板態樣之剖面示意圖；圖67為本發明第三實施例中，又一線路基板態樣之剖面示意圖；圖68為本發明第三實施例中，於圖67結構中提供半導體元件、被動元件、接合線及模封材之剖面示意圖。
在下文中，將提供實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不偏離本發明所定義之精神及範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-16為本發明第一實施例中，一種半導體組體之製作方法圖，其包括複數金屬引線、一金屬墊、一金屬膜、一樹脂化合物、一半導體元件、複數接合線及一模封材。
圖1、圖2及圖3分別為圖案化金屬板10之剖面示意圖、頂部立體示意圖及底部立體示意圖。該圖案化金屬板10通常是由銅合金、鋼或合金42(alloy 42)製成，其可藉由對軋製金屬條(rolled metal strip)進行濕蝕刻或沖壓(stamping/punching)製程而形成，其中軋製金屬條具有約0.15毫米至約1.0毫米之厚度範圍。在此，可由單側或雙側進行蝕刻製程，以蝕穿金屬條，將金屬條製成具有預定整個圖案的圖案化金屬板10，其包括一金屬架11、複數金屬引線13、 一金屬塊15及複數聯結桿16。該些金屬引線13係由金屬架11朝金屬架11內的中央區域側向延伸。因此，每一金屬引線13具有一外端131及一內端133，其中金屬引線13的外端131係一體成型地連接於金屬架11內側壁，而金屬引線13的內端133則朝內背離金屬架11。金屬塊15位於金屬架11內的中央區域，並藉由聯結桿16連接至金屬架11。此外，本具體實施例更進一步由圖案化金屬板10的底側進行選擇性半蝕刻製程。據此，金屬引線13具有階梯狀外圍邊緣，且每一金屬引線13具有一水平延伸部136及一垂直凸出部137。該垂直凸出部137係朝向下方向，由水平延伸部136的下表面凸出。
圖4、圖5及圖6分別為形成樹脂化合物30之剖面示意圖、頂部立體示意圖及底部立體示意圖。該樹脂化合物30可透過將樹脂材料塗佈於金屬架11內的剩餘空間中而形成，其中樹脂材料可藉由膠漿印刷(paste printing)、壓模成形(compressive molding)、轉注成形(transfer molding)、液態射出成形(liquid injection molding)、旋轉塗佈(spin coating)或其他適合方式塗佈而成。接著，進行熱處理(或熱硬化製程)，使樹脂材料硬化，以將樹脂材料轉化成固態模製化合物。據此，樹脂化合物30覆蓋水平延伸部136的下表面、垂直凸出部137的側壁及金屬塊15的側壁。由於金屬引線13具有階梯狀的橫截面輪廓，故樹脂化合物30可穩固地與金屬引線13相互接合，以避免金屬引線13沿垂直方向脫離樹脂化合物30，並可避免於界面處沿垂直方向形成裂紋。於本圖示中，藉由平坦化步驟，樹脂化合物30之頂面301會與金屬引線13及金屬塊15之頂側101呈實質上共平面，而樹脂化合物30之底面303則與金屬引線13及金屬塊15之底側103呈實質上共平面。
樹脂化合物30通常包括黏結樹脂、填充材、硬化劑、稀釋劑及添 加劑。本發明所使用之黏結樹脂並無特殊限制。例如，黏結樹脂可選自由環氧樹脂、酚樹脂、聚醯亞胺(polyimide)樹脂、聚胺酯(polyurethane)樹脂、矽樹脂、聚酯樹脂、丙烯酸(acrylate)樹脂、雙馬來醯亞胺(bismaleimide,BMI)樹脂及其相等物所組群組中之至少一者。黏結樹脂可於附著材與填充材間提供緊密的黏結力。黏結樹脂亦可藉由填充材的鏈狀連結，以提供導熱度。此外，黏結樹脂亦可改善模製化合物的物理及化學穩定性。
此外，本發明所使用之填充材並無特殊限制。例如，可使用導熱填充材，其選自由氧化鋁、氮化鋁、碳化矽、碳化鎢、碳化硼、二氧化矽及其相等物所組成之群組。更具體地說，若有適當的填充材分散其中，則樹脂化合物30便可變成導熱或具有低熱膨脹係數(CTE)。舉例說明，氮化鋁(AlN)或碳化矽(SiC)具有相對高的導熱率、相對高的電阻及相對低的熱膨脹係數。據此，當樹脂化合物30中使用該類材料作為填充材時，則樹脂化合物30便可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免電路或界面出現剝離或裂紋。導熱填充材的最大粒徑可為25μm或小於25μm。填充材的含量可於10至90重量百分比之範圍內。若導熱填充材的含量低於10重量百分比，則可能導致導熱度不足且黏度過低。低黏度表示，在塗佈或模製過程中，樹脂過於容易從工具流出，使得製程不易操作及控制。另一方面，若填充材的含量高於90重量百分比，則可能導致模製材料的黏著強度下降，且黏度過高。高黏度的模製材料會因為塗佈或模製過程中，樹脂無法由工具流出，因而導致可操作性不佳。此外，樹脂化合物30可包括多於一種的填充材。例如，可使用聚四氟乙烯(PTFE)做為第二填充材，以進一步改善樹脂化合物30的電絕緣特性。總之，樹脂化合物30較佳係具有大於1.0GPa的彈性模數及約5 x 10-6K-1至15 x 10-6K-1範圍內的線性熱膨 脹係數。
圖7、圖8及圖9分別為選擇性移除金屬塊15後的剖面示意圖、頂部立體示意圖及底部立體示意圖。可藉由各種技術，以選擇性地移除金屬塊15，如濕蝕刻、電化學蝕刻或雷射，藉此得以形成凹穴305，其中凹穴305的入口位於樹脂化合物30之頂面301處。金屬塊15的剩餘部分則由一金屬墊156及一金屬膜158所構成。該金屬墊156之頂面152為凹穴305的底部，而金屬墊156之底面153則與樹脂化合物30的底面303及金屬引線13的底側101呈實質上共平面。金屬膜158位於樹脂化合物30的內側表面上，並與金屬墊156構成一體，且側向環繞凹穴305。據此，此階段已製作完成未裁切的線路基板100，其包括金屬架11、金屬引線13、金屬墊156、金屬膜158、聯結桿16及樹脂化合物30。
圖10及11分別為半導體元件61電性耦接至線路基板100的剖面示意圖及頂部立體示意圖。半導體元件61(繪示成晶片)係面朝上地設置於凹穴305中，並貼附於金屬墊156上，且透過接合線71電性耦接至金屬引線13及金屬膜158。據此，半導體元件61可與金屬墊156熱性導通，並透過接合線71而電性耦接至金屬引線13，以構成信號路由，同時更透過接合線71而電性耦接至金屬膜158，以構成接地連接，其中接合線71通常可藉由金或銅球形接合(ball bonding)或金或鋁楔型接合(wedge bonding)方式，將半導體元件61電性連接至金屬引線13及金屬膜158。
圖12及13分別為提供模封材81的剖面示意圖及頂部立體示意圖。可選擇性地提供模封材81，以從上方覆蓋並封埋半導體元件61及接合線71，且模封材81更延伸進入半導體元件61與凹穴305內側壁間的間隙。
圖14、圖15及圖16分別為移除金屬架11後之半導體組體110剖面 示意圖、頂部立體示意圖及底部立體示意圖。可藉由各種方法，包括化學蝕刻、機械裁切/切割或鋸切，以將金屬架11從金屬引線13的外端131分離。據此，金屬引線13的外端131便位於裁切後線路基板100的外圍邊緣處，且金屬引線13的外端131側面係與樹脂化合物30的外圍邊緣齊平。
圖17及18分別為三維堆疊式半導體封裝體的剖面示意圖及頂部立體示意圖，其具有兩個如圖14所示的半導體組體110，且半導體組體110間係透過焊球85相互電性連接。上方半導體組體110透過焊球85，堆疊並電性耦皆於下方半導體組體110上，其中焊球85係接觸上方半導體組體110的金屬引線13垂直凸出部137以及下方半導體組體110的金屬導線13水平延伸部136。
圖19為另一半導體組體120之剖面示意圖，其半導體元件90電性耦接至圖7所示之線路基板100。半導體元件90包括一路由電路91、一加強層93、一第一晶片94及一第二晶片95。路由電路91係繪示成多層增層電路，其包括一介電層911及一線路層913。介電層911的厚度通常為0.5微米，且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。線路層913通常是由銅所製成，且側向延伸於介電層911上，並包括延伸穿過介電層911之導電盲孔914。於此圖中，路由電路91可於頂面901處提供第一導電墊915及端子墊917，並於底面903處提供第二導電墊919。端子墊917的墊尺寸及墊間距大於第一導電墊915的墊尺寸及墊間距，而第二導電墊919從加強層93(位於路由電路91底面903上)的開口935顯露。加強層93可由樹脂、陶瓷、金屬、金屬複合物或具有足夠機械強度的單層或多層電路結構製成，以提供路由電路91機械支撐。第一晶片94電性耦接至路由電路91之頂面901，而第二晶片95則設置於路由電路91底面903與加強層93開口935內側壁905所形成之凹穴907中，並電性耦接至路由電路91底面903。 於此實施態樣中，第一晶片94係透過第一導電凸塊943，電性耦接至路由電路91的第一導電墊915，而第二晶片95則透過第二導電凸塊953，電性耦接至路由電路91之第二導電墊919，並貼附至金屬墊156。路由電路91係藉由接合線71，電性連接至線路基板100，其中接合線71接至路由電路91的端子墊917及線路基板100的金屬引線13。據此，第一晶片94與第二晶片95可藉由路由電路91，相互電性連接，並透過接合線71，進一步電性連接至線路基板100。
圖20及21分別為本發明第一實施例中未裁切線路基板之另一態樣剖面示意圖及頂部立體示意圖。該未裁切線路基板130與圖7-9所示結構類似，差異在於，其樹脂化合物30的內側壁表面上不具有金屬膜。因此，該凹穴305係由金屬墊156頂面與樹脂化合物30內側壁表面所形成。
圖22及23分別為半導體元件61電性耦接至線路基板130的剖面示意圖及頂部立體示意圖。半導體元件61係面朝上地設置於凹穴305中，並貼附於金屬墊156上，且透過接合線71電性耦接至金屬引線13。
圖24及25分別為提供模封材81的剖面示意圖及頂部立體示意圖。可選擇性地提供模封材81，以從上方覆蓋並封埋半導體元件61及接合線71，且模封材81更延伸進入半導體元件61與凹穴305內側壁間的間隙。
圖26、圖27及圖28分別為移除金屬架11後之半導體組體140剖面示意圖、頂部立體示意圖及頂部立體示意圖。可藉由各種方法，包括化學蝕刻、機械裁切/切割或鋸切，以將金屬架11從金屬引線13的外端131分離。藉由分離金屬架11，便可切斷金屬引線13外端131間的連接。據此，該線路基板130包含有金屬引線13、金屬墊156、聯結桿16及樹脂化合物30。
圖29及30分別為三維堆疊式半導體封裝體的剖面示意圖及頂部 立體示意圖，其具有兩個如圖26-28所示的半導體組體140，且半導體組體140間係透過焊球85相互電性連接。上方半導體組體140透過焊球85，堆疊並電性耦皆於下方半導體組體140上。
圖31為另一半導體組體150之剖面示意圖，其半導體元件90電性耦接至圖20所示之線路基板130。半導體元件90包括一路由電路91、一加強層93、一第一晶片94及一第二晶片95。路由電路91係繪示成多層增層電路，其包括交替輪流形成的介電層911及線路層913。第一晶片94係從路由電路91的頂面901電性耦接至路由電路91，而第二晶片95則從路由電路91的底面903電性耦接至路由電路91。於此實施態樣中，第一晶片94係透過第一導電凸塊943，電性耦接至路由電路91的第一導電墊915，而第二晶片95則透過第二導電凸塊953，電性耦接至路由電路91之第二導電墊919，並貼附至金屬墊156。路由電路91係藉由接合線71，電性連接至線路基板130，其中接合線71接至路由電路91的端子墊917及線路基板130的金屬引線13。加強層93覆蓋路由電路91之底面903，並環繞、同形披覆且包圍第二晶片95。或者，可省去加強層93。
圖32及33分別為本發明第一實施例中裁切後線路基板之再一態樣剖面示意圖及頂部立體示意圖。此態樣之線路基板160包括複數金屬引線13、一金屬墊156、一金屬膜158、複數聯結桿16、一樹脂化合物30及一頂部重佈層51。該金屬墊156厚度小於金屬引線13厚度及樹脂化合物30厚度。金屬膜158與金屬墊156一體成型，並由相同材料製成，且金屬膜158與聯結桿16連接。金屬墊156頂面與金屬膜158側面圍成一凹穴305。樹脂化合物30於金屬引線13間提供穩固的機械接合力，並與金屬墊156及金屬膜158接合，且提供用以沉積頂部重佈層51之介電平台。頂部重佈層51係藉由如下所述之金屬圖案化沉積法，形成 於樹脂化合物30之頂面301上，並電性耦接至金屬引線13。
首先，於形成凹穴305前，可藉由各種技術(如電鍍、無電電鍍、蒸鍍、濺鍍或其組合)，對結構頂面進行金屬化，以形成單層或多層的導電層(通常為銅層)。該導電層可由Cu、Ni、Ti、Au、Ag、Al、其組合或其他合適的導電材料製成。一般而言，會於電鍍導電層至所需厚度前先於結構的最頂面形成晶種層，其中晶種層可由一擴散阻層及一電鍍載層(plating bus layer)所構成。該擴散阻層係用於抵消導電層(如銅)的氧化或侵蝕。於大多數的實例中，擴散阻層可做為下層材料的黏著加強層，並可藉由物理氣相沉積法(PVD)形成，例如，可濺鍍形成厚度約0.01μm至0.1μm的Ti或TiW層。然而，擴散阻層亦可由其他材料製成，如TaN或其他適用的材料，其厚度並不限於上述範圍。電鍍載層通常係由相同於導電層的材料製成，其厚度範圍約為0.1μm至1μm。舉例說明，若導電層為銅時，電鍍載層較佳為物理氣相沉積法或無電電鍍法所製成之銅薄膜。然而，電鍍載層亦可由其他適用的材料製成，如銀、金、鉻、鎳、鎢或其組合，其厚度並不限於上述範圍。
於沉積晶種層後，於晶種層上形成光阻層(圖未示)。該光阻層可藉由濕式製程(如旋塗製程)或乾式製程(如壓合乾膜)而形成。於形成光阻層後，再對光阻層進行圖案化，以形成開孔，隨後於開孔中填滿披覆金屬(如銅)，進而形成頂部重佈層51。該披覆金屬層的厚度範圍通常約為10μm至100μm。鍍上金屬後，再透過蝕刻製程，以移除顯露的晶種層，進而形成彼此電隔離的導線。於此圖示中，頂部重佈層51為具有均一厚度之頂部圖案化金屬層515，其側向延伸於樹脂化合物30之頂面301及金屬引線13之頂側101。
圖34及35分別為半導體組體170之剖面示意圖及頂部立體示意 圖，其中半導體元件61及被動元件65係電性連接至圖32及33所示之線路基板160。半導體元件61係貼附於金屬墊156上，並藉由接合線71，電性耦接至金屬膜158及頂部重佈層51。被動元件65則接置於樹脂化合物30上，並電性耦接至頂部重佈層51。可選擇性地提供模封材81，以由上方覆蓋並封埋半導體元件61及接合線71。
圖36為三維堆疊式半導體封裝體的剖面示意圖，其具有兩個如圖34所示的半導體組體170，且半導體組體170間係透過焊球85相互電性連接。上方半導體組體170透過焊球85，堆疊並電性耦皆於下方半導體組體170上，其中焊球85係接觸上方半導體組體170的金屬引線13以及下方半導體組體170的頂部重佈層51。
圖37為本發明第一實施例中未裁切線路基板之再一態樣剖面示意圖。該未裁切線路基板180與圖32所示結構類似，差異在於，其更包括封埋於樹脂化合物30中之一電性元件20，且金屬架11尚未與金屬引線13分離。在此，該電性元件20係於提供樹脂化合物30前，設置於金屬架11內。於此實施例中，該電性元件20厚度小於金屬引線13厚度及樹脂化合物30厚度，且電性元件20之頂側201與金屬引線13頂側101及樹脂化合物30頂面301呈實質上共平面。電性元件20可為電阻器、電容器、電感器、或任何其他被動或主動元件。頂部重佈層51側向延伸於樹脂化合物30頂面301、金屬引線13頂側101及電性元件20頂側201上。據此，頂部重佈層51可將電性元件20電性耦接至金屬引線13。
[實施例2]
圖38-45為本發明第二實施例中具有頂部增層電路之線路基板製作方法圖。
為了簡要說明之目的，上述實施例1中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖38及圖39分別為圖4結構移除金屬架11後之剖面示意圖及底部立體示意圖。可藉由各種方法，包括化學蝕刻、機械裁切/切割或鋸切，以移除金屬架11。藉由分離金屬架11，便可切斷金屬引線13間的連接。據此，該圖案化金屬板10包括金屬引線13、金屬塊15及聯結桿16。
圖40及圖41分別為圖案化金屬板10及樹脂化合物30上形成介電層531且介電層531中形成第一盲孔533及第二盲孔534之剖面示意圖及底部立體示意圖。介電層531通常係透過壓合或塗佈方式形成，其接觸圖案化金屬板10及樹脂化合物30，並由下方覆蓋並側向延伸於圖案化金屬板10及樹脂化合物30上。形成介電層531後，再藉由各種技術，以形成第一盲孔533及第二盲孔534，如雷射鑽孔、電漿蝕刻、及微影技術。第一盲孔533及第二盲孔534通常具有50微米直徑，且延伸穿過介電層531。可使用脈衝雷射提高雷射鑽孔效能。或者，可使用掃描雷射光束，並搭配金屬光罩。第一盲孔533對準金屬引線13之選定部位，而第二盲孔534則對準金屬塊15之選定部位。
圖42及圖43分別為藉由金屬沉積及金屬圖案化製程於介電層531上形成底部圖案化金屬層535之剖面示意圖及底部立體示意圖。該底部圖案化金屬層535自金屬引線13及金屬塊15朝向下方向延伸，並填滿第一盲孔533及第二盲孔534，以形成分別直接接觸金屬引線13及金屬塊15之第一金屬化盲孔537及第二金屬化盲孔538，同時側向延伸於介電層531上。因此，底部圖案化金屬層535可提供X及Y方向的水平信號路由以及穿過第一盲孔533及第二盲孔534的垂直路由。
於此階段，便完成底部增層電路53之製作。於此圖中，該底部增層電路53包括介電層531及底部圖案化金屬層535。
圖44及圖45分別為選擇性移除金屬塊15後的剖面示意圖及頂部立體示意圖。藉由選擇性移除金屬塊15，以形成凹穴305。在此，金屬塊15的剩餘部分包括一金屬墊156及一金屬膜158。金屬墊156位於凹穴305底部，並透過作為散熱管的第二金屬化盲孔538，熱性導通至底部增層電路53。金屬墊156亦可透過底部增層電路53，電性連接至金屬引線13，以達到接地目的。金屬膜158與金屬墊156一體成形，且金屬膜158側向環繞該凹穴305。據此，完成的線路基板200包含有金屬引線13、金屬墊156、金屬膜158、聯結桿16、樹脂化合物30及底部增層電路53。
圖46及47分別為半導體元件61電性耦接至線路基板200並用模封材81封裝後之半導體組體210的剖面示意圖及頂部立體示意圖。半導體元件61貼附於金屬墊156上，並透過接合線71，電性耦接至金屬引線13及金屬膜158。據此，半導體元件61可與金屬墊156熱性導通，並藉由金屬引線13，電性耦接至底部增層電路53。選擇性地，可進一步提供模封材81，以從上方覆蓋並封埋半導體元件61及接合線71。
圖48為三維堆疊式半導體封裝體的剖面示意圖，其中如圖14所示的半導體組體110透過焊球85，堆疊於圖46所示之半導體組體210上。上方半導體組體110透過焊球85，堆疊並電性耦皆於下方半導體組210上。此外，可於下方半導體組體210之底部增層電路53上選擇性進一步接置額外的焊球87。
圖49為另一半導體組體220之剖面示意圖，其半導體元件90電性耦接至圖44所示之線路基板200。該半導體元件90類似於圖31所示結構，差異在 於，其更包括一被動元件97及一金屬柱98。被動元件97及金屬柱98從路由電路91的底面903，電性耦接至路由電路91。於此圖中，第二晶片95熱性導通至金屬墊156，以進行散熱，而金屬柱98電性連接至金屬墊156，以構成接地連接。路由電路91藉由接合線71，電性連接至線路基板200，其中接合線71係接至半導體元件90之路由電路91及線路基板200之金屬引線13。加強層93亦環繞、同形披覆且包圍被動元件97及金屬柱98。
[實施例3]
圖50-61為本發明第三實施例中半導體元件貼附於樹脂墊上之半導體組體製作方法圖。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖50為圖案化金屬板10之剖面示意圖。該圖案化金屬板10類似於圖1-3所示結構，差異在於，其不具有聯結桿，且金屬塊15的厚度小於金屬架11厚度及金屬引線13厚度。
圖51及圖52分別為形成樹脂化合物30及樹脂墊40之剖面示意圖及底部立體示意圖。樹脂化合物30覆蓋水平延伸部136下表面、垂直凸出部137側壁及金屬塊15側壁。樹脂墊40從下方覆蓋金屬塊15底側153，並與樹脂化合物30一體成型。樹脂化合物30與樹脂墊40可藉由於金屬架11內的剩餘空間塗佈樹脂材料而一體形成。透過平坦化步驟，樹脂墊40的底面403可與樹脂化合物30底面303、金屬架11底側103及金屬引線13底側103呈實質上共平面。
圖53及圖54分別為移除金屬塊15後的剖面示意圖及頂部立體示意圖。在此，金屬塊15係整個被移除，以形成凹穴305，並從凹穴305顯露樹脂 墊40頂面401。此階段完成的未裁切線路基板300包含有金屬架11、金屬引線13、樹脂化合物30及樹脂墊40。
圖55及56分別為半導體元件61電性耦接至線路基板300的剖面示意圖及頂部立體示意圖。半導體元件61係面朝上地設置於凹穴305中，並貼附於樹脂墊40上，且透過接合線71電性耦接至金屬引線13。
圖57及58分別為提供模封材81的剖面示意圖及頂部立體示意圖。可選擇性地提供模封材81，以從上方覆蓋並封埋半導體元件61及接合線71。
圖59、圖60及圖61分別為移除金屬架11後之半導體組體310剖面示意圖、頂部立體示意圖及底部立體示意圖。可藉由各種方法，包括化學蝕刻、機械裁切/切割或鋸切，以移除金屬架11。藉由分離金屬架11，便可切斷金屬引線13間之連接。據此，該線路基板300包括金屬引線13、樹脂化合物30及樹脂墊40。
圖62及63分別為三維堆疊式半導體封裝體的剖面示意圖及頂部立體示意圖，其具有兩個如圖59所示的半導體組體310，且半導體組體310間係透過焊球85相互電性連接。上方半導體組體310透過焊球85，堆疊並電性耦皆於下方半導體組體310上。
圖64為另一半導體組體320之剖面示意圖，其半導體元件90藉由接合線71，電性耦接至圖53所示之線路基板300。該半導體元件90類似於圖49中的半導體元件結構，差異在於，(i)第一晶片94係藉由接合線945，電性連接至路由電路91，(ii)更具有第三晶片96，其藉由第三導電凸塊963，電性耦接至路由電路91，(iii)加強層93中未封埋金屬柱98。據此，第一晶片94、第二晶片95及第三晶片96可透過路由電路91及接至路由電路91及金屬引線13之接合線71，電性連 接至線路基板300。
圖65為本發明第三實施例中線路基板之另一態樣剖面示意圖。本態樣之線路基板330包含有複數金屬引線13、一樹脂化合物30、一樹脂墊40及一頂部重佈層51。該樹脂墊40頂面與樹脂化合物30內側壁表面圍成一凹穴305。該頂部重佈層51形成於樹脂化合物30之頂面301，並電性耦接至金屬引線13。於此圖中，該頂部重佈層51為一頂部圖案化金屬層。
圖66為本發明第三實施例中線路基板之再一態樣剖面示意圖。本態樣之線路基板340類似於圖65所示結構，差異在於，其更包括一金屬層46於樹脂墊40頂面上。於此態樣中，該金屬層46係藉由選擇性移除圖51中的金屬塊15而形成，以保留金屬塊15剩餘部分於樹脂墊40上。
圖67為本發明第三實施例中線路基板之又一態樣剖面示意圖。本態樣之線路基板350類似於圖66所示結構，差異在於，其更包括一金屬膜48於樹脂化合物30之內側壁表面上，並更包括一底部增層電路53於樹脂化合物30底面303及樹脂墊40底面403上，其中底部增層電路53電性耦接至金屬引線13。金屬層46與金屬膜48係藉由選擇性移除圖51中的金屬塊15而一體成型，以於金屬墊40頂面及樹脂化合物內側壁表面上保留金屬塊15的剩餘部分。於此圖中，底部增層電路53包含有交替輪流形成之一介電層531及一底部圖案化金屬層535。介電層531接觸金屬引線13、樹脂化合物30及樹脂墊40，並從下方覆蓋且側向延伸於金屬引線13、樹脂化合物30及樹脂墊40上。底部圖案化金屬層535側向延伸於介電層531上，並包含接觸金屬引線13之第一金屬化盲孔537。
圖68為半導體組體360之剖面示意圖，其中半導體元件61及被動元件65係電性連接至圖67所示之線路基板350。半導體元件61係貼附於金屬層46 上，並藉由接合線71，電性耦接至頂部重佈層51。據此，半導體元件61可透過接合線71、頂部重佈層51及金屬引線13，連接至底部增層電路53，被動元件65則接置於樹脂化合物30上，並電性耦接至頂部重佈層51。此外，可選擇性地提供模封材81，以由上方覆蓋並封埋半導體元件61、被動元件65及接合線71。
如上述實施態樣所示，本發明建構出一種獨特之線路基板，其具有被金屬引線環繞之凹穴。本發明之線路基板包括：複數金屬引線，每一金屬引線具有一內端及一外端，其中該內端係朝向一預定區域，而該外端比該內端更遠離該預定區域；一樹脂化合物，其填充該些金屬引線間的空間，並側向延伸超過該些金屬引線之該內端，進而延伸進入該預定區域，以環繞該預定區域處之一凹穴，其中該樹脂化合物之頂面與該些金屬引線之頂側呈實質上共平面；以及一墊層，其鄰接該凹穴之一底部，其中該墊層之厚度小於該樹脂化合物及該些金屬引線的厚度，且該墊層之底面與該樹脂化合物之底面呈實質上共平面。於一較佳實施例中，該些金屬引線係分離自金屬架，並可提供水平及垂直的信號傳導路徑，或者提供能量傳遞及返回之接地/電源面；該樹脂化合物環繞該凹穴，並與金屬引線接合，且樹脂化合物之內側壁表面延伸超過墊層的頂面；該凹穴係藉由選擇性移除金屬塊或移除整個金屬塊而形成；該墊層可為金屬墊或樹脂墊，並覆蓋凹穴底部，且被樹脂化合物所環繞。
每一金屬引線較佳為一體成型的引線，且可於提供樹脂化合物後與金屬架分離。分離自金屬架之金屬引線可具有未被化合物層覆蓋之頂側、底側及垂直於頂側及底側之外部側表面。於一較佳實施例中，金屬引線的厚度範圍約為0.15mm至1.0mm，且金屬引線之周界較佳係至少側向延伸至與樹脂化合外圍邊緣一致。為使金屬引線與樹脂化合物間穩固接合，金屬引線可具有與樹 脂化合物接合的階梯狀外圍邊緣。因此，樹脂化合物於接觸金屬引線處亦具有階梯狀橫截面輪廓，以避免金屬引線沿垂直方向脫離樹脂化合物，並可避免於界面處沿垂直方向形成裂紋。
該樹脂化合物可藉由膠漿印刷(paste printing)、壓模成形(compressive molding)、轉注成形(transfer molding)、液態射出成形(liquid injection molding)、旋轉塗佈(spin coating)或其他合適方法形成，以與金屬引線接合。較佳為，該樹脂化合物的頂面與金屬引線的頂側呈實質上共平面，而樹脂化合物的底面與金屬引線的底側程實質上共平面。此外，樹脂化合物可具有大於1.0GPa的高彈性模數及範圍約為5 x 10-6K-1至15 x 10-6K-1的線性熱膨脹係數。再者，為具有足夠的導熱度及適當的黏度，該樹脂化合物可包括10至90重量百分比之導熱填充材。例如，導熱填充材可由氮化鋁(AlN)、氧化鋁、碳化矽(SiC)、碳化鎢、碳化硼、二氧化矽或其類似物製成，且較佳具有相對高導熱度、相對高電阻率及相對低熱膨脹係數。據此，該樹脂化合物可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免沉積於上的頂部重佈層或界面出現剝離或裂紋。此外，導熱填充材的最大粒徑可為25μm或小於25μm。
該墊層可由金屬材料或樹脂材料製成。例如，於散熱增益型的實例中，可於提供樹脂化合物後，選擇性移除金屬架內的金屬塊，以保留金屬塊的剩餘部位做為金屬墊。在此，該金屬墊的材料與金屬引線的材料相同，且金屬墊的外圍邊緣會與樹脂化合物接合，且金屬墊的底面與樹脂化合物底面及金屬引線底面呈實質上共平面。據此，凹穴便具有金屬化底部，以作為半導體元件的散熱平台或/及垂直電磁屏蔽層，如此一來，半導體元件所產生的熱便可透過金屬性的墊層傳導散出，並且/或者降低垂直電磁干擾。選擇性移除金屬塊的 步驟中更可包括：於樹脂化合物之內側壁表面上保留該金屬塊的另一額外剩餘部位。因此，該樹脂化合物之內側壁表面可被一金屬膜完全覆蓋，其中該金屬膜係與金屬墊一體成型，而該凹穴便可具有金屬化側壁，以對設置於凹穴中的半導體元件提供水平電磁屏蔽。或者，該金屬塊的厚度可小於金屬引線的厚度及樹脂化合物的厚度，而提供樹脂化合物的步驟中更可包括：於金屬塊之底側上提供一樹脂墊，以作為該墊層。於一較佳實施例中，該樹脂墊係與樹脂化合物一體成型，且樹脂墊的材料相同於樹脂化合物的材料，同時樹脂墊的底面與樹脂化合物底面及金屬引線底面呈實質上共平面。在此，樹脂墊與樹脂化合物可藉由如樹脂材料之模製(molding)步驟而一體成型。樹脂墊之頂面可選擇性地被金屬塊之一剩餘部位所覆蓋，且樹脂墊與金屬塊剩餘部位的厚度相加係小於樹脂化合物的厚度。據此，金屬塊的剩餘部位可作為半導體元件的散熱平台，及/或對半導體元件提供垂直電磁屏蔽作用。同樣地，樹脂化合物之內側壁表面也可進一步被金屬塊的另一額外剩餘部位所覆蓋，以對設置於凹穴中的半導體元件提供水平電磁屏蔽作用。
可選擇性地於樹脂化合物頂面上更形成一頂部重佈層，其電性耦接至金屬引線，藉此可提高線路基板的佈線靈活度。該頂部重佈層可為藉由微影製程金屬沉積而成的一頂部圖案化金屬層，其具有小於金屬引線厚度的均一厚度。於一較佳實施例中，該頂部圖案化金屬層係藉由濺鍍接著進行電鍍製程而形成，其接觸樹脂化合物頂面，並側向延伸於樹脂化合物頂面上，且更進一步側向延伸於金屬引線頂側上。因此，該頂部重佈層可於樹脂化合物上提供墊性接點，以供元件連接。
可選擇性地進一步提供電性元件，其封埋於樹脂化合物中，並藉 由頂部重佈層，電性連接至金屬引線。於一較佳實施例中，該電性元件的厚度小於金屬引線厚度，且電性元件的頂側電性耦接至頂部重佈層，而電性元件的底側則被樹脂化合物所覆蓋。在此，該電性元件可為電阻器、電容器、電感器、或任何其他被動或主動元件。
可選擇性地於樹脂化合物底面上更形成一底部增層電路，其可透過金屬引線，電性連接至頂部重佈層。藉此，樹脂化合物兩側上的雙路由電路可提高線路基板的佈線靈活度。於一較佳實施例中，該底部增層電路可包括至少一介電層及至少一底部圖案化金屬層，該底部圖案化金屬層延伸穿過介電層，並側向延伸於介電層上。介電層與底部圖案化金屬層可連續交替輪流形成，且需要的話可重複形成。據此，該底部增層電路可藉由介電層中的金屬化盲孔，電性耦接金屬引線，並與金屬墊層熱性導通。
本發明亦提供一種半導體組體，其中半導體元件係電性連接至上述線路基板。更具體地說，該半導體元件可面朝上地設置於墊層的頂面上，並藉由接至金屬引線或頂部重佈層之接合線，電性連接至金屬引線。於散熱增益型實例中，該半導體元件可貼附於金屬塊的剩餘部位，並可藉由至少一接合線，進一步電性耦接至位於樹脂化合物內側壁表面上之金屬塊另一額外剩餘部位，以構成接地連接。
該組體可為第一級或第二級單晶或多晶裝置。例如，該組體可為包含單一晶片或多枚晶片之第一級封裝體。或者，該組體可為包含單一封裝體或多個封裝體之第二級模組，其中每一封裝體可包含單一或多枚晶片。
該半導體元件可為封裝晶片或未封裝晶片。例如，該半導體元件可為裸晶片，或是晶圓級封裝晶粒等。或者，該半導體元件可包括一路由電路、 一第一晶片及一第二晶片。在此，第一晶片可利用習知覆晶接合製程，以主動面朝向路由電路之方式，藉由導電凸塊電性耦接至路由電路之頂面，且未有金屬化盲孔接觸第一晶片；或者第一晶片可利用打線製程，以主動面背向路由電路之方式，藉由接合線電性耦接至路由電路之頂面。同樣地，第二晶片也可利用習知覆晶接合製程，以主動面朝向路由電路之方式，藉由導電凸塊電性耦接至路由電路之底面，且未有金屬化盲孔接觸第二晶片。該半導體元件可選擇性地更包括一加強層，且該加強層接合至路由電路並側向環繞第二晶片。
路由電路可為不具核心層之增層電路，以提供初步扇出路由/互連，以及第一晶片及第二晶片間之最短互連距離。較佳為，該路由電路為多層增層電路，其可包括至少一介電層及至少一線路層，該線路層側向延伸於介電層上，並具有位於介電層中之導電盲孔。介電層與線路層係連續輪流形成，且需要的話可重覆形成。據此，路由電路於其頂面處形成有第一導電墊及選擇性端子墊，並於底面處形成有第二導電墊。第一導電墊及端子墊可藉由導電盲孔，電性連接至第二導電墊。此外，端子墊則電性連接至線路基板的金屬引線或頂部重佈層。於一較佳實施例中，用於連接接合線之端子墊的墊尺寸及墊間距大於第一導電墊、第二導電墊及第一及第二晶片I/O墊的墊尺寸及墊間距。該選擇性加強層側向延伸至路由電路的外圍邊緣，以提供路由電路機械支撐。該加強層可同形披覆並包圍第二晶片，或者該加強層可具有對準第二導電墊之開口，以顯露路由電路的第二導電墊。據此，路由電路的底面與加強層開口的內側壁表面可形成位於加強層開口內之一凹穴，而第二晶片可設置於凹穴中，其中第二晶片的外圍邊緣與加強層開口之內側壁表面保持距離，且第二晶片電性耦接至第二導電墊。於一較佳實施例中，該加強層之厚度實質上相等於第二晶片與 第二導電墊相加厚度。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，樹脂化合物可覆蓋金屬引線側壁，不論另一元件是否位於金屬引線與樹脂化合物之間。
「貼附於」及「接置於」語意包含與單一或多個元件間之接觸與非接觸。例如，於一較佳實施例中，半導體元件可貼附於樹脂墊上，不論此半導體元件是否與該樹脂墊以金屬層相隔。
「電性連接」以及「電性耦接」之詞意指直接或間接電性連接。例如，於一較佳實施例中，該半導體元件可藉由接合線，電性連接至金屬引線，但半導體元件並未接觸金屬引線。
本發明之線路基板具有許多優點。舉例來說，該金屬墊可提供一散熱途徑，以將半導體元件所產生的熱散逸出。該樹脂化合物可於金屬引線間提供牢固之機械性連結，並可提供介電平台，以供頂部重佈層及/或底部增層電路沉積於上。金屬引線可提供初步的水平及垂直路由，而頂部重佈層及底部增層電路則可提供進一步的路由，以提高線路基板的佈線靈活度。藉由此方法製備成的線路基板係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外，本發明之製作方法不需昂貴工具即可實施。因此，相較於傳統技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使 圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。

Claims (23)

  1. 一種線路基板之製作方法，其包括下述步驟：提供一金屬架、一金屬塊及複數金屬引線，其中該金屬塊位於該金屬架內，而該些金屬引線與該金屬塊分隔並一體連接至該金屬架，且每一該些金屬引線具有一內端，該內端係朝內背向該金屬架，並朝向該金屬塊；提供一樹脂化合物，其填充該金屬架內的剩餘空間，且該樹脂化合物之頂面與該些金屬引線及該金屬塊之頂側呈實質上共平面；以及移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之該頂面處，且該些金屬引線側向環繞該凹穴。
  2. 如申請專利範圍第1項所述之製作方法，其更包括一步驟：將該金屬架從該些金屬引線分離。
  3. 如申請專利範圍第2項所述之製作方法，其中，分離該金屬架之該步驟包括化學蝕刻或機械裁切或切割。
  4. 如申請專利範圍第1項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括保留該金屬塊之一剩餘部位，以作為一金屬墊，且該金屬墊鄰接於該凹穴之底部。
  5. 如申請專利範圍第4項所述之製作方法，其中，該金屬墊之底面與該樹脂化合物之底面及該些金屬引線之底側呈實質上共平面。
  6. 如申請專利範圍第4項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟更包括保留該金屬塊之一額外剩餘部位，且該額外剩餘部位係位於該樹脂化合物之內側壁表面上。
  7. 如申請專利範圍第1項所述之製作方法，其更包括一步驟：形成一頂部重佈層於該樹脂化合物之該頂面上，且該頂部重佈層電性耦接至該些金屬引線。
  8. 如申請專利範圍第7項所述之製作方法，更包括一步驟：於提供該樹脂化合物前，設置一電性元件於該金屬架內，其中該頂部重佈層更電性耦接該電性元件至該些金屬引線之至少一者。
  9. 如申請專利範圍第1項所述之製作方法，更包括一步驟：形成一底部增層電路於該樹脂化合物之底面，且該底部增層電路電性耦接至該些金屬引線。
  10. 如申請專利範圍第9項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括保留該金屬塊之一剩餘部位，以作為一金屬墊，且該金屬墊鄰接於該凹穴之底部，而該底部增層電路電性耦接並熱性導通至該金屬墊。
  11. 如申請專利範圍第1項所述之製作方法，其中，該金屬塊之厚度小於該些金屬引線之厚度，且提供該樹脂化合物之該步驟包括提供一樹脂墊於該金屬塊之底側上，且該樹脂墊與該樹脂化合物一體成型。
  12. 一種堆疊式半導體組體之製作方法，其包括下述步驟：藉由如申請專利範圍第1項至第3項及第7項至第9項中任一項所述之製作方法製成一線路基板；以及設置一半導體元件於該線路基板之該凹穴中，並藉由接合線，將該半導體元件電性耦接至該線路基板。
  13. 如申請專利範圍第12項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括：保留該金屬塊之一剩餘部位，以作為一金屬墊，且該金屬墊鄰接於該凹穴之底部，以及保留該金屬塊之一額外剩餘部位，且該額外剩餘部位係位於該樹脂化合物之內側壁表面上，而將該半導體元件電性耦接至該線路板之該步驟包括：藉由至少一該些接合線，將該半導體元件電性耦接至該金屬塊之該額外剩餘部位。
  14. 如申請專利範圍第12項所述之製作方法，其中(i)該半導體元件包括一路由電路、一第一晶片及一第二晶片，(ii)該第一晶片電性耦接至該路由電路之頂面，(iii)該第二晶片電性耦接至該路由電路之底面，且(iv)該些接合線電性耦接該路由電路至該線路基板。
  15. 一種線路基板，其包括：複數金屬引線，每一該些金屬引線具有一內端及一外端，其中該內端係朝向一預定區域，而該外端則比該內端更遠離該預定區域；一樹脂化合物，其填充該些金屬引線間的空間，並側向延伸超過該些金屬引線之該內端，進而延伸進入該預定區域，以環繞該預定區域處之一凹穴，其中該樹脂化合物之頂面與該些金屬引線之頂側呈實質上共平面，且該些金屬引線側向環繞該凹穴；以及一墊層，其覆蓋該凹穴之一底部，其中該墊層之厚度小於該樹脂化合物的厚度及該些金屬引線的厚度，且該墊層之底面與該樹脂化合物之底面呈實質上共平面。
  16. 如申請專利範圍第15項所述之線路基板，其中，該墊層為一金屬墊或一樹脂墊。
  17. 如申請專利範圍第15項所述之線路基板，更包括：一頂部重佈層，其設置於該樹脂化合物之該頂面上，並電性耦接至該些金屬引線。
  18. 如申請專利範圍第17項所述之線路基板，更包括：一電性元件，其封埋於該樹脂化合物中，其中該電性元件之頂側係與該些金屬引線之該些頂側呈實質上共平面，且該頂部重佈層更電性耦接該電性元件至該些金屬引線之至少一者。
  19. 如申請專利範圍第15項所述之線路基板，更包括：一底部增層電路，其設置於該樹脂化合物之底面，並電性耦接至該些金屬引線。
  20. 如申請專利範圍第19項所述之線路基板，其中，該墊層為一金屬墊，且該底部增層電路電性耦接並熱性導通至該金屬墊。
  21. 如申請專利範圍第15項所述之線路基板，更包括：一金屬膜，其設於該樹脂化合物之內側壁表面上，其中該墊層為一金屬墊，並與該金屬膜連接。
  22. 一種堆疊式半導體組體，其包括：如申請專利範圍第15項至第19項中任一項所述之該線路基板；以及一半導體元件，其設置於該線路基板之該凹穴中，並藉由接合線，將該半導體元件電性耦接至該線路基板。
  23. 如申請專利範圍第22項所述之堆疊式半導體組體，其中，該墊層為一金屬墊，且該線路基板更包括一金屬膜，其設於該樹脂化合物之內側壁表面上，並與該金屬墊連接，而將該半導體元件藉由該些接合線，電性耦接至該金屬膜及該些金屬引線。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130032388A1 (en) * 2010-11-22 2013-02-07 Lin Charles W C Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528062B2 (ja) * 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
TWI465163B (zh) * 2012-04-20 2014-12-11 Bridge Semiconductor Corp 具有內建加強層之凹穴基板及其製造方法
US20170301617A1 (en) * 2014-03-07 2017-10-19 Bridge Semiconductor Corporation Leadframe substrate with isolator incorporated therein and semiconductor assembly and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130032388A1 (en) * 2010-11-22 2013-02-07 Lin Charles W C Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby

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